KR20160050394A - 메모리 시스템 및 상기 메모리 시스템의 동작 방법 - Google Patents

메모리 시스템 및 상기 메모리 시스템의 동작 방법

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KR20160050394A
KR20160050394A KR1020140148441A KR20140148441A KR20160050394A KR 20160050394 A KR20160050394 A KR 20160050394A KR 1020140148441 A KR1020140148441 A KR 1020140148441A KR 20140148441 A KR20140148441 A KR 20140148441A KR 20160050394 A KR20160050394 A KR 20160050394A
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Abstract

본 개시는 메모리 장치를 포함하는 메모리 시스템의 동작 방법으로서, 상기 메모리 장치에 포함된 복수의 메모리 그룹들에 대한 프로그램 동작의 상대적인 선후 관계를 나타내는 프로그램 순서 스탬프를 기초로 하여, 상기 메모리 장치에 대한 프로그램 순서 정보를 관리하는 단계, 및 상기 프로그램 순서 정보에 따라 상기 복수의 메모리 그룹들에 대한 동작을 제어하는 단계를 포함한다.

Description

메모리 시스템 및 상기 메모리 시스템의 동작 방법{Memory System, and Methods of Operating the Memory System}
본 발명의 기술적 사상은 메모리 장치에 관한 것으로서, 더욱 상세하게는, 메모리 장치 및 메모리 컨트롤러를 포함하는 메모리 시스템 및 상기 메모리 시스템의 동작 방법에 관한 것이다.
메모리 장치는 데이터를 저장하는데 사용되며, 휘발성 메모리 장치와 불휘발성 메모리 장치로 구분된다. 불휘발성 메모리 장치의 일 예로서, 플래쉬 메모리 장치는 휴대폰, 디지털 카메라, 휴대용 정보 단말기(PDA), 이동식 컴퓨터 장치, 고정식 컴퓨터 장치 및 기타 장치에서 사용될 수 있다. 이러한 불휘발성 메모리 장치의 신뢰성을 향상시키기 위해서는 데이터 리텐션(retention) 특성에 적응적으로 동작을 제어하는 것이 요구된다.
본 발명의 기술적 사상이 해결하려는 과제는 메모리 장치의 성능 및 신뢰성을 향상시킬 수 있는 메모리 시스템 및 상기 메모리 시스템의 동작 방법들을 제공하는 데에 있다.
본 발명의 기술적 사상에 따른, 메모리 장치를 포함하는 메모리 시스템의 동작 방법은 상기 메모리 장치에 포함된 복수의 메모리 그룹들에 대한 프로그램 동작의 상대적인 선후 관계를 나타내는 프로그램 순서 스탬프를 기초로 하여, 상기 메모리 장치에 대한 프로그램 순서 정보를 관리하는 단계; 및 상기 프로그램 순서 정보에 따라 상기 복수의 메모리 그룹들에 대한 동작을 제어하는 단계를 포함한다.
일부 실시예들에 있어서, 상기 프로그램 순서 스탬프는 상기 복수의 메모리 그룹들에 대한 상기 프로그램 동작 및 소거 동작의 순서를 나타낼 수 있다.
일부 실시예들에 있어서, 상기 관리하는 단계는, 상기 복수의 메모리 그룹들의 어드레스 별로 상기 프로그램 순서 스탬프를 검색하도록, 상기 복수의 메모리 그룹들의 어드레스에 따른 상기 프로그램 순서 스탬프를 순차적으로 저장하는 단계를 포함할 수 있다.
일부 실시예들에 있어서, 상기 관리하는 단계는, 상기 프로그램 순서 스탬프 별로 상기 복수의 메모리 그룹들의 어드레스를 검색하도록, 순차적으로 증가하는 프로그램 순서 스탬프에 따라 상기 프로그램 순서 스탬프에 대응하는 메모리 그룹의 어드레스를 저장하는 단계를 포함할 수 있다.
일부 실시예들에 있어서, 상기 관리하는 단계는, 테이블, 연결 리스트(linked list), 이중(doubly) 연결 리스트, 원형 버퍼, FIFO(First In Firtout Buffer) 버퍼 중 적어도 하나를 이용하여 상기 프로그램 순서 정보를 저장할 수 있다.
일부 실시예들에 있어서, 상기 복수의 메모리 그룹들은 메모리 블록 단위로 구분될 수 있다. 일부 실시예들에 있어서, 상기 관리하는 단계는, 상기 메모리 장치에 포함된 복수의 메모리 블록들 중 하나인 제1 메모리 블록에 대한 프로그램 동작이 시작될 때에, 상기 제1 메모리 블록에 대한 프로그램 순서 스탬프를 할당하고, 상기 프로그램 순서 정보를 업데이트하는 단계; 상기 제1 메모리 블록에 대한 프로그램 동작이 완료될 때에, 상기 제1 메모리 블록에 대한 상기 프로그램 순서 스탬프를 할당하고, 상기 프로그램 순서 정보를 업데이트하는 단계; 및 상기 제1 메모리 블록에 대한 소거 동작이 수행될 때에, 상기 제1 메모리 블록에 대한 상기 프로그램 순서 스탬프를 할당하고, 상기 프로그램 순서 정보를 업데이트하는 단계 중 적어도 하나를 포함할 수 있다.
일부 실시예들에 있어서, 상기 복수의 메모리 그룹들은 워드 라인 단위로 구분될 수 있다. 일부 실시예들에 있어서, 상기 관리하는 단계는, 상기 메모리 장치에 포함된 복수의 워드 라인들 중 하나인 제1 워드 라인에 대해 최초로 프로그램 동작이 수행될 때에, 상기 제1 워드 라인에 대한 프로그램 순서 스탬프를 할당하고, 상기 프로그램 순서 정보를 업데이트하는 단계; 및 상기 제1 워드 라인에 대해 마지막으로 프로그램 동작이 수행될 때에, 상기 제1 워드 라인에 대한 상기 프로그램 순서 스탬프를 할당하고, 상기 프로그램 순서 정보를 업데이트하는 단계 중 적어도 하나를 포함할 수 있다.
일부 실시예들에 있어서, 상기 메모리 장치는 싱글 레벨 셀 블록, 멀티 레벨 셀 블록 및 트리플 레벨 셀 블록 중 적어도 두 개를 포함하고, 상기 관리하는 단계는, 상기 멀티 레벨 셀 블록 및 상기 트리플 레벨 셀 블록 중 적어도 하나에 대해서만 상기 프로그램 순서 정보를 관리할 수 있다.
일부 실시예들에 있어서, 상기 메모리 장치는 멀티 레벨 셀 블록 및 트리플 레벨 셀 블록을 포함하고, 상기 관리하는 단계는, 상기 멀티 레벨 셀 블록에 대한 제1 프로그램 순서 정보 및 상기 트리플 레벨 셀 블록에 대한 제2 프로그램 순서 정보를 각각 관리할 수 있다.
일부 실시예들에 있어서, 상기 복수의 메모리 그룹들 중 적어도 두 개는 하나의 프로그램 순서 스탬프를 공유할 수 있다.
일부 실시예들에 있어서, 상기 방법은 상기 프로그램 순서 정보를 상기 메모리 장치에 저장하는 단계를 더 포함할 수 있다. 일부 실시예들에 있어서, 상기 저장하는 단계는, 상기 메모리 그룹 별로 플래그 및 프로그램 순서 스탬프를 포함하는 형태로 상기 프로그램 순서 정보를 저장하고, 상기 플래그는 독출 전압 오프셋 및 상기 독출 전압 오프셋에 대응하는 프로그램 순서 스탬프를 나타내는 맵핑 테이블을 업데이트하기 위해 해당 메모리 그룹을 이용할지 여부를 표시할 수 있다.
일부 실시예들에 있어서, 상기 제어하는 단계는, 상기 프로그램 순서 정보를 기초로 하여 상기 복수의 메모리 그룹들에 대한 독출 전압들을 개별적으로 제어하는 단계; 상기 프로그램 순서 정보를 기초로 하여 상기 복수의 메모리 그룹들 중 적어도 하나에 대한 리클레임(reclaim) 동작을 제어하는 단계; 상기 프로그램 순서 정보를 기초로 하여 상기 메모리 장치에 대한 가비지 컬렉션(garbage collection) 동작을 제어하는 단계; 및 상기 프로그램 순서 정보를 기초로 하여 상기 메모리 장치에 대한 웨어 레벨링 동작을 제어하는 단계 중 적어도 하나를 포함할 수 있다.
일부 실시예들에 있어서, 상기 독출 전압들을 개별적으로 제어하는 단계는, 상기 프로그램 순서 정보를 기초로, 상기 복수의 메모리 그룹들 중 독출하고자 하는 제1 메모리 그룹에 대응하는 프로그램 순서 스탬프를 검색하는 단계; 검색된 상기 프로그램 순서 스탬프에 대응하는 독출 전압 오프셋을 검색하는 단계; 및 검색된 상기 독출 전압 오프셋을 이용하여 상기 제1 메모리 그룹에 대한 독출 동작을 수행하는 단계를 포함할 수 있다.
일부 실시예들에 있어서, 상기 리클레임 동작을 제어하는 단계는, 제n 프로그램 순서 스탬프에 대응하는 메모리 그룹에 대해 리클레임 동작이 수행된 경우, 상기 제n 프로그램 순서 스탬프 이전의 적어도 하나의 프로그램 순서 스탬프에 대응하는 메모리 그룹에 대해 리클레임 동작을 수행하는 단계; 및 임계 값 이하의 프로그램 순서 스탬프에 대응하는 적어도 하나의 메모리 그룹에 대해 리클레임 동작을 수행하는 단계 중 적어도 하나를 포함할 수 있고, n은 2 이상의 자연수이다.
또한, 본 발명의 기술적 사상에 따른, 메모리 장치를 포함하는 메모리 시스템의 동작 방법은 상기 메모리 장치에 포함된 복수의 메모리 그룹들에 대한 프로그램 동작의 상대적인 선후 관계를 나타내는 프로그램 순서 스탬프를 기초로 하여, 상기 복수의 메모리 그룹들의 어드레스에 따른 상기 프로그램 순서 스탬프를 순차적으로 저장하는 프로그램 순서 정보를 생성하는 단계; 및 상기 프로그램 순서 정보를 기초로 하여 상기 복수의 메모리 그룹들에 대한 동작을 제어하는 단계를 포함한다.
또한, 본 발명의 기술적 사상에 따른, 메모리 장치를 포함하는 메모리 시스템의 동작 방법은 상기 메모리 장치에 포함된 복수의 메모리 그룹들에 대한 프로그램 동작의 상대적인 선후 관계를 나타내는 프로그램 순서 스탬프를 기초로 하여, 순차적으로 증가하는 프로그램 순서 스탬프에 따라 상기 프로그램 순서 스탬프에 대응하는 메모리 그룹의 어드레스를 저장하는 프로그램 순서 정보를 생성하는 단계; 및 상기 프로그램 순서 정보를 기초로 하여 상기 복수의 메모리 그룹들에 대한 동작을 제어하는 단계를 포함한다.
일부 실시예들에 있어서, 상기 프로그램 순서 정보를 생성하는 단계는, 상기 프로그램 순서 정보를 테이블, 연결 리스트, 이중 연결 리스트, 원형 버퍼 및 FIFO 버퍼 중 적어도 하나를 이용하여 생성할 수 있다.
또한, 본 발명의 기술적 사상에 따른 메모리 시스템은 복수의 메모리 그룹들을 포함하는 메모리 장치 및 상기 메모리 장치를 제어하는 메모리 컨트롤러를 포함하고, 상기 메모리 컨트롤러는, 상기 복수의 메모리 그룹들에 대한 프로그램 동작의 상대적인 선후 관계를 나타내는 프로그램 순서 스탬프를 기초로 하여 상기 메모리 장치에 대한 프로그램 순서 정보를 관리하는 프로그램 순서 관리부; 및 상기 프로그램 순서 정보를 기초로 하여 상기 복수의 메모리 그룹들에 대한 동작을 제어하는 동작 제어부를 포함한다.
일부 실시예들에 있어서, 상기 동작 제어부는, 상기 프로그램 순서 정보를 기초로 하여 상기 복수의 메모리 그룹들에 대한 독출 전압들을 개별적으로 제어하는 독출 전압 제어부; 상기 프로그램 순서 정보를 기초로 하여 상기 복수의 메모리 그룹들 중 적어도 하나에 대한 리클레임 동작을 제어하는 리클레임 제어부; 상기 프로그램 순서 정보를 기초로 하여 상기 메모리 장치에 대한 가비지 컬렉션 동작을 제어하는 가비지 컬렉션 제어부; 및 상기 프로그램 순서 정보를 기초로 하여 상기 메모리 장치에 대한 웨어 레벨링 동작을 제어하는 웨어 레벨링 제어부 중 적어도 하나를 포함할 수 있다.
일부 실시예들에 있어서, 상기 복수의 메모리 그룹들은 메모리 블록, 워드 라인 또는 페이지 단위로 구분될 수 있다.
일부 실시예들에 있어서, 상기 프로그램 순서 정보는 상기 메모리 장치에 저장될 수 있다. 일부 실시예들에 있어서, 상기 프로그램 순서 정보는, 상기 메모리 그룹 별로 플래그 및 프로그램 순서 스탬프를 포함하는 형태로 저장되고, 상기 플래그는 독출 전압 오프셋 및 상기 독출 전압 오프셋에 대응하는 프로그램 순서 스탬프를 나타내는 맵핑 테이블을 업데이트하기 위해 해당 메모리 그룹을 이용할지 여부를 표시할 수 있다.
본 발명의 기술적 사상에 따르면, 프로그램 순서 스탬프를 이용하여 메모리 장치에 포함된 복수의 메모리 그룹들에 대한 프로그램 순서를 관리하고, 프로그램 순서에 따라 복수의 메모리 그룹들에 대한 동작을 제어함으로써, 메모리 장치의 리텐션 특성에 적응적으로 동작을 수행할 수 있고, 이에 따라, 메모리 장치의 성능 및 신뢰성을 향상시킬 수 있다.
본 발명은, 다음의 자세한 설명과 그에 수반되는 도면들의 결합으로 쉽게 이해될 수 있으며, 참조 번호(reference numerals)들은 구조적 구성요소(structural elements)를 의미한다.
도 1은 본 발명의 일 실시예에 따른 메모리 시스템을 개략적으로 나타내는 블록도이다.
도 2는 도 1의 메모리 시스템에 포함된 메모리 장치의 일 예를 상세하게 나타내는 블록도이다.
도 3은 도 2의 메모리 장치에 포함된 메모리 셀 어레이의 일 예를 나타낸다.
도 4는 도 3의 메모리 셀 어레이에 포함된 메모리 블록의 일 예를 나타내는 회로도이다.
도 5는 도 4의 메모리 블록에 포함된 메모리 셀의 일 예를 나타내는 단면도이다.
도 6은 도 3의 메모리 셀 어레이에 포함된 메모리 블록의 다른 예를 나타내는 회로도이다.
도 7은 도 6의 회로도에 따른 메모리 블록을 나타내는 사시도이다.
도 8a는 메모리 셀이 멀티 레벨 셀인 경우, 메모리 장치의 프로그램 완료 후의 문턱 전압에 따른 산포를 나타내는 그래프이다.
도 8b는 도 8a의 산포를 가지는 메모리 장치의 프로그램 완료 후 일정 시간이 경과한 후의 문턱 전압에 따른 산포를 나타내는 그래프이다.
도 9는 도 1의 메모리 시스템에 포함된 메모리 컨트롤러의 일 예를 상세하게 나타내는 블록도이다.
도 10a 내지 도 10e은 본 발명의 실시예들에 따른 프로그램 순서 정보의 관리 동작들을 나타낸다.
도 11은 본 발명의 일 실시예에 따른 프로그램 순서 스탬프를 저장하는 메모리 영역을 나타낸다.
도 12는 본 발명의 일 실시예에 따른 프로그램 순서 정보를 저장하는 테이블을 나타낸다.
도 13은 본 발명의 다른 실시예에 따른 프로그램 순서 정보를 저장하는 테이블을 나타낸다.
도 14a 및 도 14b는 본 발명의 다른 실시예에 따른 프로그램 순서 정보를 저장하는 원형 버퍼를 나타낸다.
도 15는 본 발명의 다른 실시예에 따른 프로그램 순서 정보를 저장하는 양방향 연결 리스트를 나타낸다.
도 16은 도 9의 메모리 컨트롤러에 포함된 동작 제어부의 일 예를 상세하게 나타내는 블록도이다.
도 17은 본 발명의 일 실시예에 따른 메모리 시스템의 동작 방법을 나타내는 흐름도이다.
도 18은 도 17의 단계 S100의 일 예에 따른 메모리 컨트롤러와 메모리 장치의 동작을 나타내는 흐름도이다.
도 19는 도 17의 단계 S100의 다른 예에 따른 메모리 컨트롤러와 메모리 장치의 동작을 나타내는 흐름도이다.
도 20은 도 17의 단계 S120의 일 예에 따른 메모리 컨트롤러와 메모리 장치의 동작을 나타내는 흐름도이다.
도 21은 도 17의 단계 S120의 다른 예에 따른 메모리 시스템의 동작 방법을 나타내는 흐름도이다.
도 22는 도 17의 단계 S120의 다른 예에 따른 메모리 시스템의 동작 방법을 나타내는 흐름도이다.
도 23은 본 발명의 다른 실시예에 따른 메모리 시스템의 동작 방법을 나타내는 흐름도이다.
도 24는 본 발명의 다른 실시예에 따른 메모리 시스템의 동작 방법을 나타내는 흐름도이다.
도 25는 본 발명의 실시예들에 따른 메모리 시스템을 메모리 카드 시스템에 적용한 예를 나타내는 블록도이다.
도 26은 본 발명의 실시예들에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
도 27은 본 발명의 실시예들에 따른 메모리 시스템을 SSD 시스템에 적용한 예를 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
또한, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 일 실시예에 따른 메모리 시스템(10)을 개략적으로 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(10)은 메모리 장치(100) 및 메모리 컨트롤러(200)를 포함할 수 있다. 메모리 장치(100)는 메모리 셀 어레이(110)를 포함할 수 있고, 메모리 컨트롤러(200)는 프로그램 순서 관리부(210) 및 동작 제어부(220)를 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 워드 라인들(도 2의 WL)과 복수의 비트 라인들(도 2의 BL)이 교차하는 영역들에 배치되는 복수의 메모리 셀들(미도시)을 포함할 수 있다. 일 실시예에서, 복수의 메모리 셀들은 플래쉬 메모리 셀들일 수 있고, 메모리 셀 어레이(110)는 낸드(NAND) 플래쉬 메모리 셀 어레이 또는 노아(NOR) 플래쉬 메모리 셀 어레이일 수 있다.
이하에서는, 복수의 메모리 셀들이 낸드 플래쉬 메모리 셀들인 경우를 예로 하여 본 발명의 실시예들을 상술하기로 한다. 일 예에서, 복수의 메모리 셀들은 2차원 수평 구조의 낸드 플래쉬 메모리 셀들일 수 있다(도 4 참조). 다른 예에서, 복수의 메모리 셀들은 3차원 수직 구조의 낸드(vertical NAND, VNAND) 플래쉬 메모리 셀들일 수 있다(도 6 및 7 참조). 그러나, 본 발명은 이에 한정되지 않고, 다른 실시예에서, 복수의 메모리 셀들은 RRAM(resistive RAM), PRAM(phase change RAM) 또는 MRAM(magnetic RAM)과 같은 저항형 메모리 셀들일 수 있다.
본 실시예에서, 메모리 셀 어레이(110)은 복수의 메모리 그룹들로 구분될 수 있고, 복수의 메모리 그룹들의 각각은 복수의 메모리 셀들을 포함할 수 있다. 일 예에서, 복수의 메모리 그룹들은 메모리 블록 별로 구분될 수 있다. 다른 예에서, 복수의 메모리 그룹들은 워드 라인 별로 구분될 수 있다. 또 다른 예에서, 복수의 메모리 그룹들은 페이지 별로 구분될 수 있다. 또 다른 예에서, 복수의 메모리 그룹들은 다이(die) 별로 구분될 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 메모리 그룹은 임의의 프로그램 단위로 구분될 수 있다.
일 실시예에서, 메모리 셀 어레이(110)에 포함된 각 메모리 셀은 1 비트 데이터를 저장하는 싱글 레벨 셀(single level cell, SLC)일 수 있다. 다른 실시예에서, 메모리 셀 어레이(110)에 포함된 각 메모리 셀은 2 비트 데이터를 저장하는 멀티 레벨 셀(multi level cell, MLC)일 수 있다. 또 다른 실시예에서, 메모리 셀 어레이(110)에 포함된 각 메모리 셀은 3 비트 데이터를 저장하는 트리플 레벨 셀(triple level cell, TLC)일 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 다른 실시예에서, 메모리 셀 어레이(110)에 포함된 각 메모리 셀은 4 비트 이상의 데이터를 저장할 수 있다.
메모리 컨트롤러(200)는 호스트(HOST)로부터의 읽기/쓰기 요청에 응답하여 메모리 장치(100)에 저장된 데이터를 독출하도록 또는 메모리 장치(100)에 데이터를 기입하도록 메모리 장치(100)를 제어할 수 있다. 또한, 메모리 컨트롤러(200)는 호스트(HOST)로부터의 요청 없이 내부적인 요청에 따라(예를 들어, 서든 파워 오프(sudden power off)와 관련된 동작, 독출 리클레임 동작, 웨어 레벨링 동작 등) 메모리 장치(100)를 제어할 수 있는데, 이러한 제어 동작을 배경(background) 동작이라고 지칭할 수도 있다.
구체적으로, 메모리 컨트롤러(200)는 메모리 장치(100)에 어드레스(ADDR), 커맨드(CMD) 및 제어 신호(CTRL)를 제공함으로써, 메모리 장치(100)에 대한 프로그램(또는 기록), 독출 및 소거 동작을 제어할 수 있다. 또한, 프로그램 동작을 위한 데이터(DATA)와 독출된 데이터(DATA)가 메모리 컨트롤러(200)와 메모리 장치(100) 사이에서 송수신될 수 있다.
프로그램 순서 관리부(210)는 복수의 메모리 그룹들에 대한 프로그램 동작의 상대적인 선후 관계를 나타내는 프로그램 순서 스탬프(program order stamp, POS)를 기초로 하여 메모리 장치(100)에 대한 프로그램 순서 정보를 관리할 수 있다. 여기서, 프로그램 순서 정보는 복수의 메모리 그룹들과 프로그램 순서 스탬프들 사이의 대응 관계에 대한 정보일 수 있다.
구체적으로, 프로그램 순서 관리부(210)는 복수의 메모리 그룹들에 대한 프로그램 동작 또는 소거 동작이 순차적으로 또는 동시에 수행되는 경우, 각 메모리 그룹에 대해서 프로그램 동작 또는 소거 동작의 순서를 나타내는 프로그램 순서 스탬프를 할당할 수 있다. 이어서, 프로그램 순서 관리부(210)는 프로그램 동작 또는 소거 동작이 수행된 메모리 그룹과 새로 할당된 프로그램 순서 스탬프를 저장할 수 있다. 이어서, 프로그램 순서 관리부(210)는 신규 프로그램 순서 스탬프가 할당되면, 프로그램 순서 정보를 업데이트할 수 있다.
일 실시예에서, 프로그램 순서 관리부(210)는 복수의 메모리 그룹들의 어드레스 별로 프로그램 순서 스탬프를 검색하도록, 복수의 메모리 그룹들의 어드레스에 따른 프로그램 순서 스탬프를 순차적으로 저장할 수 있다. 다른 실시예에서, 프로그램 순서 관리부(210)는 프로그램 순서 스탬프 별로 복수의 메모리 그룹들의 어드레스를 검색하도록, 순차적으로 증가하는 프로그램 순서 스탬프에 따라 프로그램 순서 스탬프에 대응하는 메모리 그룹의 어드레스를 저장할 수 있다.
일 실시예에서, 프로그램 순서 관리부(210)는 각 메모리 그룹에 대한 프로그램 순서 스탬프를 메모리 셀 어레이(110) 내의 각 메모리 그룹의 일부 영역에 저장할 수 있다. 다른 실시예에서, 프로그램 순서 관리부(210)는 각 메모리 그룹에 대한 프로그램 순서 스탬프를 메모리 셀 어레이(110) 내의 메타(meta) 영역에 저장될 수 있다. 또 다른 실시예에서, 프로그램 순서 관리부(210)는 복수의 메모리 그룹에 대한 프로그램 순서 스탬프들을 저장하는 프로그램 순서 정보를 메모리 셀 어레이(110) 내의 메타 영역에 저장할 수 있다. 또 다른 실시예에서, 프로그램 순서 관리부(210)는 복수의 메모리 그룹에 대한 프로그램 순서 스탬프들을 저장하는 프로그램 순서 정보를 메모리 컨트롤러(200) 내의 버퍼 메모리(미도시)에 임시 저장할 수 있다.
본 실시예에 따르면, 상술한 바와 같이, 프로그램 순서 정보를 메모리 장치(100)에 저장함으로써, 프로그램 순서 정보를 비휘발성 데이터로 보존할 수 있다. 이에 따라, 메모리 시스템(10)에 대한 전원 공급이 중단되더라도 프로그램 순서 정보는 보존될 수 있고, 이로써, 메모리 장치(100)의 성능 및 신뢰성이 더욱 향상될 수 있다. 또한, 본 실시예에 따르면, 상술한 바와 같이, 프로그램 순서 정보를 메모리 컨트롤러(200)에 임시 저장함으로써, 메모리 시스템(10)의 동작 속도가 더욱 향상될 수 있다.
동작 제어부(220)는 프로그램 순서 정보에 따라 복수의 메모리 그룹들에 대한 동작을 제어할 수 있다. 구체적으로, 동작 제어부(220)는 프로그램 순서 스탬프의 값이 상대적으로 큰 메모리 그룹과 프로그램 순서 스탬프의 값이 상대적으로 작은 메모리 그룹에 대한 동작을 상이하게 제어할 수 있다. 더욱 상세하게는, 동작 제어부(220)는 프로그램 순서 정보를 기초로 하여 복수의 메모리 그룹들의 데이터 리텐션 상황을 예측할 수 있고, 상대적으로 데이터 리텐션 시간이 긴 메모리 그룹과 상대적으로 데이터 리텐션 시간이 짧은 메모리 그룹에 대한 동작을 상이하게 제어할 수 있다.
일 예에서, 동작 제어부(220)는 프로그램 순서 정보를 기초로 하여 상대적으로 데이터 리텐션 시간이 긴 메모리 그룹에 대해서는 상대적으로 낮은 독출 전압을 이용하여 독출 동작을 수행할 수 있다. 다른 예에서, 동작 제어부(220)는 프로그램 순서 정보를 기초로 하여 상대적으로 데이터 리텐션 시간이 긴 메모리 그룹에 대해서는 주기적으로 리클레임(reclaim) 동작을 수행할 수 있다. 또 다른 예에서, 동작 제어부(220)는 프로그램 순서 정보를 기초로 하여 상대적으로 데이터 리텐션 시간이 긴 메모리 그룹에 대해 가비지 컬럭션(garbage collection) 동작을 우선적으로 수행할 수 있다. 또 다른 예에서, 동작 제어부(220)는 프로그램 순서 정보를 기초로 하여 메모리 장치(100)에 대한 웨어 레벨링(wear leveling) 동작을 효율적으로 수행할 수 있다. 동작 제어부(220)의 구체적인 동작에 대해서는 도 16을 참조하여 후술하기로 한다.
도 2는 도 1의 메모리 시스템에 포함된 메모리 장치의 일 예(100)를 상세하게 나타내는 블록도이다.
도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 제어 로직(control logic)(120), 전압 생성부(130), 로우 디코더(140) 및 페이지 버퍼(150)를 포함할 수 있다. 도시되지는 않았으나, 메모리 장치(100)는 입출력 회로 또는 입출력 인터페이스를 더 포함할 수 있다. 이하에서는, 메모리 장치(100)에 포함된 구성 요소들에 대하여 상술하기로 한다.
메모리 셀 어레이(110)는 복수의 워드 라인들(WL) 및 복수의 비트 라인들(BL)에 연결될 수 있다. 도시되지는 않았지만, 메모리 셀 어레이(110)는 하나 이상의 스트링 선택 라인(string selection line, SSL) 및 하나 이상의 그라운드 선택 라인(ground selection line, GSL)에 연결될 수 있다. 메모리 셀 어레이(110)는 복수의 워드 라인들(WL) 및 복수의 비트 라인들(BL)이 교차하는 영역들에 배치되는 복수의 메모리 셀들(도 4의 MC, 도 6의 MC1 내지 MC8)을 포함할 수 있다. 복수의 메모리 셀들의 각각은 1 비트 데이터 또는 멀티 비트 데이터를 저장할 수 있다.
메모리 셀 어레이(110)에 소거 전압이 인가되면 복수의 메모리 셀들(MC)은 소거 상태가 되며, 메모리 셀 어레이(110)에 프로그램 전압이 인가되면 복수의 메모리 셀들(MC)은 프로그램 상태가 된다. 이때, 각 메모리 셀(MC)은 문턱 전압(threshold voltage, Vth)에 따라 구분되는 소거 상태(E) 및 적어도 하나의 프로그램 상태를 가질 수 있다.
일 실시예에서, 메모리 셀(MC)이 싱글 레벨 셀인 경우, 메모리 셀(MC)은 소거 상태(E) 및 프로그램 상태(P)를 가질 수 있다. 다른 실시예에서, 메모리 셀(MC)은 제1 내지 제n 프로그램 상태들(P1 내지 Pn) 중 하나를 가질 수 있고, n은 3 이상의 자연수일 수 있다. 일 예에서, 메모리 셀(MC)이 멀티 레벨 셀인 경우, n은 3이다. 다른 예에서, 메모리 셀(MC)이 트리플 레벨 셀인 경우, n은 7이다.
메모리 셀 어레이(110)는 싱글 레벨 셀들을 포함하는 싱글 레벨 셀 블록, 멀티 레벨 셀들을 포함하는 멀티 레벨 셀 블록 및 트리플 레벨 셀들을 포함하는 트리플 레벨 셀 블록 중 적어도 하나를 포함할 수 있다. 다시 말해, 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들 중 일부 메모리 블록은 싱글 레벨 셀 블록일 수 있고, 다른 메모리 블록들은 멀티 레벨 셀 블록 또는 트리플 레벨 셀 블록일 수 있다.
제어 로직(120)은 메모리 컨트롤러(200)로부터 수신한 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 기초로 하여, 메모리 셀 어레이(110)에 데이터를 기입하거나 메모리 셀 어레이(110)로부터 데이터를 독출하기 위한 각종 제어 신호를 출력할 수 있다. 이로써, 제어 로직(120)은 메모리 장치(100) 내의 각종 동작을 전반적으로 제어할 수 있다.
제어 로직(120)에서 출력된 각종 제어 신호는 전압 생성부(130), 로우 디코더(140) 및 페이지 버퍼(150)에 제공될 수 있다. 구체적으로, 제어 로직(120)은 전압 생성부(130)에 전압 제어 신호(CTRL_vol)를 제공할 수 있고, 로우 디코더(140)에 로우 어드레스(X_ADDR)를 제공할 수 있으며, 페이지 버퍼(150)에 칼럼 어드레스(Y_ADDR)를 제공할 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 제어 로직(120)은 전압 생성부(130), 로우 디코더(140) 및 페이지 버퍼(150)에 다른 제어 신호들을 더 제공할 수 있다.
전압 생성부(130)는 전압 제어 신호(CTRL_vol)를 기초로 하여 메모리 셀 어레이(110)에 대한 프로그램, 독출 및 소거 동작을 수행하기 위한 다양한 종류의 전압들을 생성할 수 있다. 구체적으로, 전압 생성부(130)는 복수의 워드 라인들(WL)을 구동하기 위한 워드 라인 구동 전압(VWL)을 생성할 수 있다. 이때, 제1 구동 전압(VWL)은 프로그램 전압(또는 기입 전압), 독출 전압, 소거 전압, 인히빗 전압 또는 프로그램 검증(verify) 전압일 수 있다. 도시되지는 않았지만, 전압 생성부(130)는 복수의 스트링 선택 라인들(SSL)을 구동하기 위한 스트링 선택 라인 구동 전압(VSSL) 및 복수의 그라운드 선택 라인들(GSL)을 구동하기 위한 그라운드 선택 라인 구동 전압(VGSL)을 더 생성할 수 있다.
로우 디코더(140)는 복수의 워드 라인들(WL)을 통해 메모리 셀 어레이(110)에 연결되고, 제어 로직(120)으로부터 수신한 로우 어드레스(X_ADDR)에 응답하여 복수의 워드 라인들(WL) 중 일부 워드 라인을 활성화할 수 있다. 구체적으로, 독출 동작 시에 로우 디코더(140)는 선택된 워드 라인에 독출 전압을 인가하고, 비 선택된 워드 라인에 인히빗 전압을 인가할 수 있다. 또한, 프로그램 동작 시에 로우 디코더(140)는 선택된 워드 라인에 프로그램 전압을 인가하고, 비 선택된 워드 라인에 인히빗 전압을 인가할 수 있다.
페이지 버퍼(150)는 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결될 수 있다. 구체적으로, 독출 동작 시에 페이지 버퍼(150)는 감지 증폭기(sense amplifier)로 동작하여 메모리 셀 어레이(110)에 저장된 데이터(DATA)를 출력할 수 있다. 한편, 프로그램 동작 시에 페이지 버퍼(150)는 기입 드라이버(write driver)로 동작하여 메모리 셀 어레이(110)에 저장하고자 하는 데이터(DATA)를 입력시킬 수 있다.
도 3은 도 2의 메모리 장치에 포함된 메모리 셀 어레이의 일 예(110)를 나타낸다.
도 3을 참조하면, 메모리 셀 어레이(110)는 플래쉬 메모리 셀 어레이일 수 있다. 이때, 메모리 셀 어레이(110)는 a(a는 2 이상의 정수)개의 메모리 블록들(BLK1 내지 BLKa)을 포함하고, 각 메모리 블록(BLK1 내지 BLKa)은 b(b는 2 이상의 정수)개의 페이지들(PAGE1 내지 PAGEb)을 포함하며, 각 페이지들(PAGE1 내지 PAGEb)은 c(c는 2 이상의 정수)개의 섹터들(SEC1 내지 SECc)을 포함할 수 있다. 도 3에서는 도시의 편의를 위해, 메모리 블록 BLK1에 대하여만 페이지들(PAGE0 내지 PAGEb) 및 섹터들(SEC1 내지 SECc)을 도시하였으나, 다른 메모리 블록들(BLK2 내지 BLKa)도 블록 BLK1와 동일한 구조를 가질 수 있다.
도 4는 도 3의 메모리 셀 어레이에 포함된 메모리 블록의 일 예(BLK1)를 나타내는 회로도이다.
도 4를 참조하면, 제1 메모리 블록(BLK1)은 수평 구조의 낸드 플래쉬 메모리일 수 있고, 도 3에 도시된 각 메모리 블록들(BLK1 내지 BLKa)은 도 4와 같이 구현될 수 있다. 제1 메모리 블록(BLK1)은 예를 들어, 8개의 메모리 셀들이 직렬로 연결되는 d(d는 2 이상의 정수)개의 스트링(STR)들을 포함할 수 있다. 각 스트링(STR)은 직렬로 연결된 메모리 셀들(MC)의 양 끝에 각각 연결되는 드레인 선택 트랜지스터(Str1) 및 소스 선택 트랜지스터(Str2)를 포함할 수 있다. 여기서, 스트링들(STR)의 개수, 워드 라인들(WL)의 개수, 비트 라인들(BL)의 개수는 실시예에 따라 다양하게 변경될 수 있다.
도 4와 같은 구조를 갖는 낸드 플래쉬 메모리 장치는 메모리 블록 단위로 소거가 수행되고, 각 워드 라인(WL1 내지 WL8)에 대응되는 페이지(PAGE) 단위로 프로그램을 수행할 수 있다. 일 예에서, 메모리 셀(MC)이 싱글 레벨 셀인 경우, 각 워드 라인에 하나의 페이지(PAGE)가 대응될 수 있다. 다른 예에서, 메모리 셀(MC)이 멀티 레벨 셀 또는 트리플 레벨 셀인 경우, 각 워드 라인에 복수의 페이지들(PAGE)이 대응될 수 있다.
도 5는 도 4의 메모리 블록에 포함된 메모리 셀의 일 예(MC)를 나타내는 단면도이다.
도 5를 참조하면, 메모리 셀(MC)은 채널 영역(1), 전하 저장층(2) 및 제어 게이트(3)를 포함할 수 있다. 일 예에서, 전하 저장층(2)은 도체인 플로팅 게이트로 구현될 수 있고, 이러한 구성을 가지는 메모리 셀(MC)을 플로팅 게이트 구조 셀이라고 지칭할 수 있다. 다른 예에서, 전하 저장층(2)은 부도체, 예를 들어, SiN로 구현될 수 있고, 이러한 구성을 가지는 메모리 셀(MC)을 전하 트랩형 플래쉬(charge trap flash, CTF) 셀이라고 지칭할 수 있다.
메모리 셀(MC)에 대한 프로그램 동작을 수행하기 위해서, 상대적으로 높은 프로그램 전압이 제어 게이트(3)에 인가되고, 채널 영역(1)에 상대적으로 낮은 전압(예를 들면, 0V)이 인가될 수 있다. 이러한 바이어스 조건에 따라, 제어 게이트(3)에서 채널 영역(1)의 방향으로 전계가 형성됨으로써, 전하들, 예를 들어, 전자들(electrons)이 채널 영역(1)에서 전하 저장층(2)으로 이동될 수 있으며, 이에 따라, 메모리 셀(MC)이 프로그램될 수 있다.
플래쉬 메모리 장치에서는 메모리 셀(MC)의 문턱 전압(threshold voltage, Vth)의 구별에 의해 메모리 셀(MC)에 저장된 데이터가 독출될 수 있다. 이때, 메모리 셀(MC)의 문턱 전압(Vth)은 전하 저장층(2)에 저장된 전자의 양에 따라 결정될 수 있다. 구체적으로, 전하 저장층(2)에 저장된 전자가 많을수록 메모리 셀(MC)의 문턱 전압은 높아질 수 있다.
프로그램 동작이 완료된 메모리 셀(MC)은 프로그램 완료 후의 경과 시간이 증가할수록, 다시 말해, 리텐션 시간이 증가할수록 전하 손실(charge loss)이 증가하게 된다. 구체적으로, 프로그램 동작을 통해 전하 저장층(2)에 트랩된 전자들은 시간의 경과에 따른 재배열 현상, 예를 들어, 채널 영역(1)으로의 유실(도 5에서 수직 방향으로 표시된 화살표 참조), 전하 저장층(2)을 통한 이동(도 5에서 수평 방향으로 표시된 화살표 참조) 등과 같은 다양한 현상들로 인해 감소될 수 있다. 이에 따라, 메모리 셀(MC)의 문턱 전압(Vth)이 감소하게 되고, 그 결과, 메모리 셀들(MC)의 문턱 전압(Vth)에 따른 산포에 대해 처짐(drooping)과 퍼짐(spreading)이 발생할 수 있다.
도 6은 도 3의 메모리 셀 어레이에 포함된 메모리 블록의 다른 예(BLK1')를 나타내는 회로도이다.
도 6을 참조하면, 제1 메모리 블록(BLK1')은 수직 구조의 낸드 플래쉬 메모리일 수 있고, 도 3에 도시된 각 메모리 블록들(BLK1 내지 BLKa)은 도 6과 같이 구현될 수 있다. 제1 메모리 블록(BLK1')은 복수의 낸드 스트링들(NS11 내지 NS33), 복수의 워드 라인들(WL1 내지 WL8), 복수의 비트 라인들(BL1 내지 BL3), 그라운드 선택 라인(GSL), 복수의 스트링 선택 라인들(SSL1 내지 SSL3) 및 공통 소스 라인(CSL)을 포함할 수 있다. 여기서, 낸드 스트링들의 개수, 워드 라인들의 개수, 비트 라인들의 개수, 그라운드 선택 라인의 개수 및 스트링 선택 라인들의 개수는 실시예에 따라 다양하게 변경될 수 있다.
비트 라인(BL1 내지 BL3)과 공통 소스 라인(CSL) 사이에는 낸드 스트링(NS11 내지 NS33)이 연결된다. 각 낸드 스트링(예를 들면, NS11)은 직렬로 연결된 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1 내지 MC8) 및 그라운드 선택 트랜지스터(GST)를 포함할 수 있다.
스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL1 내지 SSL3)에 연결된다. 복수의 메모리 셀(MC1 내지 MC8)은 각각 대응하는 워드 라인(WL1 내지 WL8)에 연결된다. 그라운드 선택 트랜지스터(GST)는 그라운드 선택 라인(GSL)에 연결되어 있다. 스트링 선택 트랜지스터(SST)는 대응되는 비트 라인(BL)에 연결되고, 그라운드 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결된다.
동일 높이의 워드 라인(예를 들면, WL1)은 공통으로 연결되어 있고, 스트링 선택 라인(SSL1 내지 SSL3)은 분리되어 있다. 제 1 워드 라인(WL1)에 연결되어 있고 낸드 스트링(NS11, NS12, NS13)에 속해 있는 메모리 셀들을 프로그램하는 경우에는, 제1 워드 라인(WL1)과 제1 스트링 선택 라인(SSL1)이 선택된다.
도 7은 도 6의 회로도에 따른 메모리 블록(BLK1')을 나타내는 사시도이다.
도 7을 참조하면, 제1 메모리 블록(BLK1')은 기판(SUB)에 대해 수직 방향으로 형성되어 있다. 기판(SUB)에는 공통 소스 라인(CSL)이 배치되고, 기판(SUB) 위에는 게이트 전극들(gate electrodes, GE)과 절연막(insulation layer, IL)이 교대로 적층된다. 또한, 게이트 전극(GE)과 절연막(IL) 사이에는 전하 저장층(charge storage layer, CS)이 형성될 수 있다.
교대로 적층된 복수의 게이트 전극들(GE)과 절연막들(IL)을 수직 방향으로 패터닝(vertical patterning)하면, V자 모양의 필라(pillar, P)가 형성된다. 필라(P)는 게이트 전극들(GE)과 절연막들(IL)을 관통하여 기판(SUB)과 연결된다. 필라(P)의 외곽 부분(O)은 반도체 물질로 구성되어, 채널 영역으로 기능할 수 있으며, 내부(I)는 실리콘 산화물(Silicon Oxide)과 같은 절연 물질로 구성될 수 있다.
메모리 블록(BLK1')의 게이트 전극들(GE)은 접지 선택 라인(GSL), 복수의 워드 라인(WL1 내지 WL8), 그리고 스트링 선택 라인(SSL)에 각각 연결될 수 있다. 그리고 메모리 블록(BLK1')의 필라(P)는 복수의 비트 라인들(BL1 내지 BL3)과 연결될 수 있다. 도 7에서는, 제1 메모리 블록(BLK1')이 2개의 선택 라인(GSL, SSL), 8개의 워드 라인들(WL1 내지 WL8), 그리고 3개의 비트 라인(BL1 내지 BL3)을 포함하는 것으로 도시되어 있으나, 실제로는 이것들보다 더 많거나 적을 수 있다.
도 8a는 메모리 셀이 멀티 레벨 셀인 경우, 메모리 장치의 프로그램 완료 후의 문턱 전압에 따른 산포를 나타내는 그래프이다.
도 8a를 참조하면, 가로축은 문턱 전압(Vth)을 나타내고, 세로축은 메모리 셀들(MC)의 개수를 나타낸다. 메모리 셀(MC)은 도 4 또는 도 6에 도시된 메모리 셀들일 수 있다. 메모리 셀(MC)이 2 비트로 프로그램되는 멀티 레벨 셀인 경우에, 메모리 셀(MC)은 소거 상태(E), 제1 프로그램 상태(P1), 제2 프로그램 상태(P2) 및 제3 프로그램 상태(P3) 중 하나를 가질 수 있다. 싱글 레벨 셀에 비하여 멀티 레벨 셀의 경우, 문턱 전압(Vth) 분포들 사이의 간격이 좁으므로, 멀티 레벨 셀에서는 문턱 전압(Vth)의 작은 변화에 의해 중대한 문제가 야기될 수 있다.
제1 내지 제3 독출 전압들(Vr1, Vr2, Vr3)의 각각은 초기에 설정된 디폴트 레벨에 대응된다. 구체적으로, 제1 독출 전압(Vr1)은 소거 상태(E)를 가지는 메모리 셀(MC)의 산포와 제1 프로그램 상태(P1)를 가지는 메모리 셀(MC)의 산포 사이의 전압 레벨을 가진다. 제2 독출 전압(Vr2)은 제1 프로그램 상태(P1)를 가지는 메모리 셀(MC)의 산포와 제2 프로그램 상태(P2)를 가지는 메모리 셀(MC)의 산포 사이의 전압 레벨을 가진다. 제3 독출 전압(Vr3)은 제2 프로그램 상태(P2)를 가지는 메모리 셀(MC)의 산포와 제3 프로그램 상태(P3)를 가지는 메모리 셀(MC)의 산포 사이의 전압 레벨을 가진다.
예를 들어, 제1 독출 전압(Vr1)이 메모리 셀(MC)의 제어 게이트에 인가되면, 소거 상태(E)의 메모리 셀(MC)은 턴온되는 반면, 제1 프로그램 상태(P1)의 메모리 셀(MC)은 턴오프된다. 메모리 셀(MC)이 턴온되면 메모리 셀(MC)을 통해 전류가 흐르고, 메모리 셀(MC)이 턴오프되면 메모리 셀(MC)을 통해 전류가 흐르지 않는다. 따라서, 메모리 셀(MC)의 턴온 여부에 따라 메모리 셀(MC)에 저장된 데이터가 구별될 수 있다.
일 실시예에서, 제1 독출 전압(Vr1)을 인가하여 메모리 셀(MC)이 턴온되면 데이터가 '1'이 저장되고, 메모리 셀(MC)이 턴오프되면 데이터가 '0'이 저장된 것으로 구별될 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 다른 실시예에서, 제1 독출 전압(Vr1)을 인가하여 메모리 셀(MC)이 턴온되면 데이터가 '0'이 저장되고, 메모리 셀(MC)이 턴오프되면 데이터가 '1'이 저장된 것으로 구별할 수도 있다. 이와 같이, 데이터의 논리 레벨의 할당은 실시예에 따라 변경될 수 있다.
도 8b는 도 8a의 산포를 가지는 메모리 장치의 프로그램 완료 후 일정 시간이 경과한 후의 문턱 전압에 따른 산포를 나타내는 그래프이다.
도 8b를 참조하면, 소거 상태(E), 제1 내지 제3 프로그램 상태들(P1 내지 P3)로 각각 프로그램된 메모리 셀들(MC)은 리텐션 시간이 증가할수록 문턱 전압(Vth)이 감소할 수 있고, 이에 따라, 도 8b에 도시된 바와 같이 변경된 산포를 가질 수 있다. 도 8b에서, 빗금 친 부분에 속하는 메모리 셀들(MC)은 독출 오류가 발생할 수 있고, 이에 따라, 메모리 장치(100)의 신뢰성이 저하될 수 있다.
예를 들어, 제1 독출 전압(Vr1)을 이용하여 메모리 장치(100)에 대한 독출 동작을 수행할 경우, 빗금 친 부분에 속하는 메모리 셀들(MC)은 제1 프로그램 상태(P1)로 프로그램 되었음에도 불구하고, 문턱 전압(Vth)의 감소에 의해 소거 상태(E)로 판단될 수 있다. 이에 따라, 독출 동작에 오류가 발생되어 메모리 장치(100)의 신뢰성이 저하될 수 있다.
메모리 장치(100)로부터 데이터를 독출하는 경우 RBER(raw bit error rate)은 독출 전압의 전압 레벨에 따라 달라지는데, 독출 전압의 최적 전압 레벨은 메모리 셀들(MC)의 산포 모양에 따라 결정될 수 있다. 따라서, 메모리 셀들(MC)의 산포가 변화함에 따라 메모리 장치(100)로부터 데이터를 독출하는데 필요한 독출 전압의 최적 전압 레벨도 변경될 수 있다. 그러므로, 산포의 변화를 기초로 하여 독출 전압의 전압 레벨을 변경함으로써 독출 전압의 최적 전압 레벨을 결정하는 것이 요구된다. 이 경우, 효율적으로 독출 전압의 최적 전압 레벨을 결정하기 위해서는, 연산을 단순화시켜 연산 시간 및 소비 전력을 감소시키는 것이 요구된다.
이상에서는 도 8a 및 도 8b를 참조하여, 메모리 셀(MC)이 멀티 레벨 셀인 경우를 설명하였다. 그러나, 본 발명은 이에 한정되는 것은 아니고, 메모리 셀(MC)은 싱글 레벨 셀, 트리플 레벨 셀 또는 4 비트 이상으로 프로그램되는 셀일 수 있다. 또한, 도 1 및 도 2의 메모리 장치(100)는 서로 다른 개수의 비트로 프로그램 되는 메모리 셀(MC)들을 포함할 수도 있다.
도 9는 도 1의 메모리 시스템에 포함된 메모리 컨트롤러의 일 예(200)를 상세하게 나타내는 블록도이다.
도 9를 참조하면, 메모리 컨트롤러(200)는 프로그램 순서 관리부(210), 동작 제어부(220), 호스트 인터페이스(230), 중앙 처리 장치(CPU, 240), 버퍼 메모리(250), ECC 부(260) 및 메모리 인터페이스(270)를 포함할 수 있다.
호스트 인터페이스(230)는 호스트와 인터페이스하여 호스트로부터 메모리 동작의 요청을 수신한다. 구체적으로, 호스트 인터페이스(230)는 호스트로부터 데이터의 독출 및 기록 등의 각종 요청을 수신하고, 이에 응답하여 메모리 장치(100)에 대한 메모리 동작을 위한 각종 내부 신호들을 발생한다. 예를 들어, 메모리 콘트롤러(200)는 USB, MMC, PCI-E, ATA(Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI, ESDI 및 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신하도록 구성될 수 있다.
중앙 처리 장치(240)는 메모리 컨트롤러(200)의 전반적인 동작을 제어할 수 있으며, 일 예로서 메모리 장치(100)에 대한 메모리 동작에 관련된 각종 기능 블록들을 제어할 수 있다. 본 실시예에서, 프로그램 순서 관리부(210) 및 동작 제어부(220)를 별개의 동작 블록으로 도시하였으나, 프로그램 순서 관리부(210) 및 동작 제어부(220)는 중앙 처리 장치(240)의 일부로 동작할 수 있다. 프로그램 순서 관리부(210)의 구체적인 동작에 대해서는 도 10a 내지 도 15를 참조하여 후술하기로 한다. 또한, 동작 제어부(220)의 구체적인 동작에 대해서는 도 16을 참조하여 후술하기로 한다.
버퍼 메모리(250)는 호스트 인터페이스(230)를 통해 외부로 전달되는 데이터 및 메모리 인터페이스(270)를 통해 메모리 장치(100)로부터 전달되는 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리(250)는 메모리 장치(100)를 제어하는데 필요한 정보를 임시 저장할 수 있으며, 본 실시예에서, 버퍼 메모리(250)는 프로그램 순서 관리부(210)에서 생성된 프로그램 순서 정보를 임시 저장할 수 있다. 예를 들어, 버퍼 메모리(250)는 DRAM, SRAM, 또는 DRAM과 SRAM의 조합으로 구성될 수 있으나, 본 발명은 이에 한정되지 않는다.
ECC 부(260)는 RS 코드(Reed-Solomon code), 헤밍 코드(Hamming code), CRC(Cyclic Redundancy Code) 등과 같은 알고리즘을 이용하여 기록 데이터에 대한 ECC 인코딩 처리 및 독출 데이터에 대한 ECC 디코딩 처리를 수행할 수 있으며, 예컨대 메모리 장치(100)로부터 독출된 데이터에 대해 에러 검출 결과를 발생하고, 또한 독출된 데이터에 대해 에러 정정 동작을 수행할 수 있다. 일 예로서, ECC 부(260)는 데이터를 프로그램할 때에 생성되어 저장된 패리티(parity)와 데이터를 독출할 때 생성된 패리티 비트를 서로 비교하여 에러 비트를 검출하고, 검출된 에러 비트에 대한 소정의 논리 연산(예컨대, 배타적 논리합(XOR))을 수행함으로써 에러 비트를 정정할 수 있다.
메모리 인터페이스(270)는 메모리 컨트롤러(200) 내부에서 생성된 각종 신호들(예컨대, 커맨드, 어드레스, 독출 전압 제어 신호 등)을 메모리 장치(100)와 송수신하기 위한 인터페이싱을 수행할 수 있다.
도 10a 내지 도 10e은 본 발명의 실시예들에 따른 프로그램 순서 정보의 관리 동작들을 나타낸다.
도 10a 내지 도 10e에 도시된 프로그램 순서 정보의 관리 동작들은 도 9의 프로그램 순서 관리부(210)에 의해 수행될 수 있다. 도 10a 내지 도 10d는 복수의 메모리 그룹들이 메모리 블록 단위로 구분되는 경우, 프로그램 순서 관리부(210)의 동작을 나타내며, 도 10e는 복수의 메모리 그룹들이 워드 라인 단위로 구분되는 경우, 프로그램 순서 관리부(210)의 동작을 나타낸다.
도 10a를 참조하면, 프로그램 순서 관리부(210)는 메모리 블록에 대한 프로그램 동작 또는 소거 동작이 수행될 때에 해당 메모리 블록에 대한 프로그램 순서 스탬프(POS)를 할당할 수 있다. 메모리 장치(100)에 포함된 복수의 메모리 블록들 중 제1 메모리 블록(111)에 대해 첫 번째로 프로그램 동작이 수행되는 경우, 제1 메모리 블록(111)에 대응하는 프로그램 순서 스탬프(POS)의 값이 '1'로 할당된다. 이어서, 제2 메모리 블록(112)에 대해 두 번째로 프로그램 동작이 수행되는 경우, 제2 메모리 블록(112)에 대응하는 프로그램 순서 스탬프(POS)의 값이 '2'로 할당된다. 이어서, 제3 메모리 블록(113)에 대해 100 번째로 프로그램 동작이 수행되는 경우, 제3 메모리 블록(113)에 대응하는 프로그램 순서 스탬프(POS)의 값이 '100'으로 할당된다. 이어서, 제4 메모리 블록(114)에 대해 101번째로 프로그램 동작이 수행되는 경우, 제4 메모리 블록(114)에 대응하는 프로그램 순서 스탬프(POS)의 값이 '101'로 할당된다.
도 10b를 참조하면, 프로그램 순서 관리부(210)는 복수의 메모리 블록들에 대해 동시에 또는 순차적으로 프로그램 동작이 수행될 때에 해당 복수의 메모리 블록들에 대해 동일한 프로그램 순서 스탬프(POS)를 할당할 수 있다. 또한, 프로그램 순서 관리부(210)는 복수의 메모리 블록들에 대해 동시에 또는 순차적으로 소거 동작이 수행될 때에(즉, 액티브 메모리 블록으로 할당될 때에) 해당 복수의 메모리 블록들에 대해 동일한 프로그램 순서 스탬프(POS)를 할당할 수 있다.
일 실시예에서, 제3 메모리 블록(113) 및 제5 메모리 블록(115)에 대해 동시에 프로그램 동작이 수행되는 경우, 제3 메모리 블록(113) 및 제5 메모리 블록(115)에 대응하는 프로그램 순서 스탬프(POS)의 값이 '100'으로 할당된다. 다른 실시예에서, 제3 메모리 블록(113)에 대한 프로그램 동작과 제5 메모리 블록(115)에 대한 프로그램 동작 사이의 시간이 임계 시간(예를 들어, 10 초) 이내인 경우, 제3 메모리 블록(113) 및 제5 메모리 블록(115)에 대응하는 프로그램 순서 스탬프(POS)의 값이 '100'으로 할당된다. 이와 같이, 본 실시예에 따르면, 복수의 메모리 그룹들이 하나의 프로그램 순서 스탬프(POS)를 공유할 수 있다.
도 10c를 참조하면, 프로그램 순서 관리부(210)는 메모리 블록에 대한 프로그램 동작이 시작될 때에 또는 메모리 블록에 대한 소거 동작이 수행될 때에 해당 메모리 블록에 대한 프로그램 순서 스탬프(POS)를 할당할 수 있다. 일 실시예에서, 제4 메모리 블록(114)에 대한 프로그램 동작이 시작되는 경우, 제4 메모리 블록(114)에 대응하는 프로그램 순서 스탬프(POS)의 값이 '101'로 할당된다. 다른 실시예에서, 제4 메모리 블록(114)에 대한 소거 동작이 시작되는 경우, 제4 메모리 블록(114)에 대응하는 프로그램 순서 스탬프(POS)의 값이 '101'으로 할당된다.
도 10d를 참조하면, 프로그램 순서 관리부(210)는 메모리 블록에 대한 프로그램 동작이 완료될 때에 해당 메모리 블록에 대한 프로그램 순서 스탬프(POS)를 할당할 수 있다. 본 실시예에서, 제4 메모리 블록(114)에 대한 프로그램 동작이 완료되는 경우, 제4 메모리 블록(114)에 대응하는 프로그램 순서 스탬프(POS)의 값이 '101'로 할당된다.
도 10e를 참조하면, 프로그램 순서 관리부(210)는 복수의 메모리 그룹들을 워드 라인 별로 구분하여, 워드 라인 별로 프로그램 순서 정보를 생성할 수 있다. 예를 들어, 수직 구조의 낸드 플래쉬 메모리 장치의 경우, 하나의 메모리 블록에 포함된 복수의 워드 라인들에 대해, 그라운드 선택 라인(GSL)에 인접하게 배치된 워드 라인부터 스트링 선택 라인(SSL)에 인접하게 배치된 워드 라인의 순서로 프로그램 동작이 수행된다. 따라서, 하나의 메모리 블록에 포함된 워드 라인에 대한 프로그램 순서 스탬프가 할당된 경우, 해당 워드 라인에 인접한 다른 워드 라인에 대한 프로그램 순서를 예측할 수 있다.
본 실시예에서, 프로그램 순서 관리부(210)는 워드 라인에 대한 프로그램 동작 또는 소거 동작이 수행될 때에 해당 워드 라인에 대한 프로그램 순서 스탬프(POS)를 할당할 수 있다. 일 실시예에서, 프로그램 순서 관리부(210)는 워드 라인에 대해 여러 번에 걸쳐 프로그램 동작이 수행되는 경우 최초로 프로그램 동작이 수행될 때에 해당 워드 라인에 대한 프로그램 순서 스탬프를 할당할 수 있다. 다른 실시예에서, 프로그램 순서 관리부(210)는 워드 라인에 대해 여러 번에 걸쳐 프로그램 동작이 수행되는 경우 마지막으로 프로그램 동작이 수행될 때에 해당 워드 라인에 대한 프로그램 순서 스탬프를 할당할 수 있다. 또 다른 실시예에서, 프로그램 순서 관리부(210)는 워드 라인에 대해 리 프로그램(reprogram) 동작이 수행될 때에 파인(fine) 프로그램 동작이 완료될 때에 해당 워드 라인에 대한 프로그램 순서 스탬프를 할당할 수 있다.
제1 메모리 블록(111)에 포함된 워드 라인(WL10)에 대해 첫 번째로 프로그램 동작이 수행되는 경우, 해당 워드 라인(WL10)에 대응하는 프로그램 순서 스탬프(POS)의 값이 '1'로 할당된다. 이어서, 제2 메모리 블록(112)에 포함된 워드 라인(WL50)에 대해 두 번째로 프로그램 동작이 수행되는 경우, 해당 워드 라인(WL50)에 대응하는 프로그램 순서 스탬프(POS)이 '2'로 할당된다. 이어서, 제3 메모리 블록(113)에 포함된 워드 라인(WL30)에 대해 100 번째로 프로그램 동작이 수행되는 경우, 해당 워드 라인(WL30)에 대응하는 프로그램 순서 스탬프(POS)의 값이 '100'으로 할당된다. 이어서, 제4 메모리 블록(114)에 포함된 워드 라인(WL80)에 대해 101번째로 프로그램 동작이 수행되는 경우, 해당 워드 라인(WL80)에 대응하는 프로그램 순서 스탬프(POS)의 값이 '101'로 할당된다.
본 실시예에 따라, 복수의 메모리 그룹들을 워드 라인 별로 구분하여, 워드 라인 별로 프로그램 순서 정보를 생성함으로써, 동일 블록 내의 서로 다른 워드 라인들에 대한 프로그램 시간 차이가 큰 경우에도 메모리 장치의 신뢰성을 보장할 수 있다. 예를 들어, 메모리 장치에 대해 오랫동안 프로그램 동작을 수행하지 않다가 프로그램 동작을 다시 수행하는 경우에는 동일 블록 내의 서로 다른 워드 라인들에 대한 프로그램 시간 차이가 클 수 있다. 또 다른 예를 들어, 메모리 장치에 대해 오랫동안 전원이 공급되지 않다가 전원 공급이 재개된 경우에도 동일 블록 내의 서로 다른 워드 라인들에 대한 프로그램 시간 차이가 클 수 있다.
도 11은 본 발명의 일 실시예에 따른 프로그램 순서 스탬프를 저장하는 메모리 영역을 나타낸다.
도 11을 참조하면, 프로그램 순서 관리부(210)는 메모리 그룹 별로 프로그램 순서 스탬프(POS)를 할당하고, 해당 메모리 그룹의 일부 영역에 프로그램 순서 스탬프(POS)를 저장할 수 있다. 일 실시예에서, 복수의 메모리 그룹들이 메모리 블록 단위로 구분되는 경우, 프로그램 순서 스탬프를 저장하기 위해, 메모리 블록 별로 예를 들어, 4 B의 메모리 영역이 할당될 수 있다. 본 실시예에서, 메모리 영역은 플래그 영역(F_AR) 및 프로그램 순서 스탬프 영역(POS_AR)으로 구성될 수 있다. 예를 들어, 플래그 영역(F_AR)은 1 비트로 할당될 수 있고, 프로그램 순서 스탬프 영역(POS_AR)는 31 비트로 할당될 수 있다.
플래그 영역(F_AR)은 독출 전압 오프셋과 상기 독출 전압 오프셋에 대응하는 프로그램 순서 스탬프를 저장하는 맵핑 테이블을 업데이트하기 위해 해당 메모리 블록을 사용할지 여부를 나타내는 플래그를 저장하기 위한 영역이다. 여기서, 독출 전압 오프셋은 메모리 장치(100)에 대한 독출 동작을 수행하기 위해 초기에 설정된 독출 전압, 즉, 디폴트(default) 레벨에 대한 오프셋일 수 있다.
일 실시예에서, 프로그램 순서 관리부(210)는 새로운 프로그램 순서 스탬프를 할당할 때에, 플래그를 '0'으로 리셋할 수 있다. 이에 따라, 플래그가 '0'이면, 맵핑 테이블을 업데이트하기 위해 해당 메모리 블록을 사용하고, 플래그가 '1'이면, 맵핑 테이블을 업데이트하기 위해 해당 메모리 블록을 사용하지 않을 수 있다.
다른 실시예에서, 특정 메모리 그룹이 예를 들어, 독출 디스터브(read disturb)에 의해 인접한 프로그램 순서 스탬프들에 대응하는 다른 메모리 그룹들에 비해 전하 손실이 상당히 큰 경우, 플래그를 '1'로 설정할 수 있다. 이러한 특정 메모리 그룹은 아웃라이어(outlier) 그룹이라고 지칭할 수 있다. 이와 같이, 독출 디스터브 등에 의한 아웃라이어 그룹에 대해서는 플래그를 '1'로 설정함으로써, 해당 아웃라이어 그룹의 독출 결과는 맵핑 테이블을 업데이트하지 위해 사용하지 않을 수 있다. 아웃라이어 그룹에 대해서는 통상적인 독출 재시도 동작을 수행할 수 있다.
프로그램 순서 스탬프 영역(POS_AR)은 해당 메모리 블록에 할당된 프로그램 순서 스탬프(POS)를 저장하기 위한 영역이다. 예를 들어, 프로그램 순서 스탬프 영역(POS_AR)는 31 비트로 할당되는 경우, 메모리 블록의 사이즈가 1 TB인 경우, 프로그램/소거 사이클이 12,000회 반복될 때까지 해당 메모리 블록에 대한 프로그램 순서 스탬프(POS)를 안정적으로 저장할 수 있다.
도 12는 본 발명의 일 실시예에 따른 프로그램 순서 정보를 저장하는 테이블을 나타낸다.
도 12를 참조하면, 프로그램 순서 관리부(210)는 복수의 메모리 그룹들의 어드레스 별로 프로그램 순서 스탬프를 검색하도록, 복수의 메모리 그룹들의 어드레스에 따른 프로그램 순서 스탬프를 프로그램 순서 테이블(TABLE1)에 순차적으로 저장할 수 있다. 일 예에서, 메모리 그룹들이 메모리 블록 단위로 구분되는 경우, 프로그램 순서 테이블(TABLE1)은 메모리 블록의 어드레스에 따른 프로그램 순서 스탬프를 저장할 수 있다. 다른 예에서, 메모리 그룹들이 워드 라인 단위로 구분되는 경우, 프로그램 순서 테이블(TABLE1)은 워드 라인의 어드레스에 따른 프로그램 순서 스탬프를 저장할 수 있다.
참조부호 '121'은 메모리 장치(100)에서 첫 번째 프로그램 동작이 수행되는 경우의 프로그램 순서 정보 테이블(TABLE1)을 나타낸다. 첫 번째로 프로그램 동작이 수행되는 메모리 그룹의 어드레스가 '2'인 경우, 해당 메모리 그룹에 대응하는 프로그램 순서 스탬프(POS)이 '1'로 할당된다. 이 때, 나머지 메모리 그룹들, 즉, (N-1)개의 메모리 그룹들에 대해서는 프로그램 동작이 수행되지 않았으므로 나머지 메모리 그룹들에 대응하는 프로그램 순서 스탬프(POS)는 모두 '0'이다.
참조부호 '122'는 메모리 장치(100)에서 30,000 번째로 프로그램 동작이 수행되는 경우의 프로그램 순서 정보 테이블(TABLE1)을 나타낸다. 30,000 번째로 프로그램 동작이 수행되는 메모리 그룹의 어드레스가 'K'인 경우, 해당 메모리 그룹에 대응하는 프로그램 순서 스탬프(POS)의 값이 '30000'으로 할당된다.
도 10a 내지 도 10e를 참조하여 상술한 바와 같이, 프로그램 순서 관리부(210)는 메모리 장치(100)에 포함된 복수의 메모리 블록들 중 하나인 제1 메모리 블록에 대한 프로그램 동작이 시작될 때에, 제1 메모리 블록에 대한 프로그램 동작이 완료될 때에, 또는 제1 메모리 블록에 대한 소거 동작이 수행될 때에, 제1 메모리 블록에 대한 프로그램 순서 스탬프를 할당할 수 있다. 또한, 프로그램 순서 관리부(210)는 메모리 장치(100)에 포함된 복수의 워드 라인들 중 하나인 제1 워드 라인에 대해 최초로 프로그램 동작이 수행될 때에 또는 마지막으로 프로그램 동작이 수행될 때에, 제1 워드 라인에 대한 프로그램 순서 스탬프를 할당할 수 있다.
도 13은 본 발명의 다른 실시예에 따른 프로그램 순서 정보를 저장하는 테이블을 나타낸다.
도 13을 참조하면, 프로그램 순서 관리부(210)는 프로그램 순서 스탬프 별로 복수의 메모리 그룹들의 어드레스를 검색하도록, 순차적으로 증가하는 프로그램 순서 스탬프에 따라 프로그램 순서 스탬프에 대응하는 메모리 그룹의 어드레스를 프로그램 순서 테이블(TABLE2)에 저장할 수 있다. 일 예에서, 메모리 그룹들이 메모리 블록 단위로 구분되는 경우, 프로그램 순서 테이블(TABLE2)은 프로그램 순서 스탬프 별로 대응하는 메모리 블록의 어드레스를 저장할 수 있다. 다른 예에서, 메모리 그룹들이 워드 라인 단위로 구분되는 경우, 프로그램 순서 테이블(TABLE2)은 프로그램 순서 스탬프 별로 대응하는 워드 라인의 어드레스를 저장할 수 있다.
메모리 장치(100)에서 첫 번째로 프로그램 동작이 수행되는 경우의 메모리 그룹의 어드레스는 '2843'일 수 있고, 두 번째로 프로그램 동작이 수행되는 경우의 메모리 그룹의 어드레스는 '173'일 수 있으며, M 번째로 프로그램 동작이 수행되는 경우의 메모리 그룹의 어드레스는 '27'일 수 있다. 이와 같이, 프로그램 순서 테이블(TABLE2)은 순차적으로 증가하는 프로그램 순서 스탬프에 따라 대응하는 메모리 그룹의 어드레스를 저장함으로써, 프로그램 순서에 따라 메모리 그룹들에 대한 동작을 제어하고자 할 때에 프로그램 순서 정보를 검색하는데 걸리는 시간이 감소할 수 있다.
도 14a 및 도 14b는 본 발명의 다른 실시예에 따른 프로그램 순서 정보를 저장하는 원형 버퍼를 나타낸다.
도 14a를 참조하면, 프로그램 순서 관리부(210)는 원형 버퍼(circular buffer 또는 ring buffer)(141)를 이용하여, 프로그램 순서 정보를 저장할 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 다른 실시예에서, 프로그램 순서 관리부(210)는 FIFO(First In Firtout Buffer) 방식의 임의의 버퍼를 이용하여 프로그램 순서 정보를 저장할 수도 있다.
원형 버퍼(141)는 고정된 크기의 버퍼를 양 끝이 연결된 것처럼 사용할 수 있게 해주는 자료 구조이다. 원형 버퍼(141)에 포함된 연속적인 공간에 데이터를 입력시키고, 데이터가 입력된 순서대로 데이터를 출력할 수 있다. 원형 버퍼(141)에서 제일 처음 입력된 데이터의 위치는 시작 인덱스(start index)(SI)로 표시될 수 있다.
도 14b를 참조하면, 원형 버퍼(141)에 포함된 연속적인 공간에 어드레스들이 각각 저장될 수 있다. 이때, 동일한 어드레스가 서로 다른 인덱스에 대응하여 저장될 수 있는데, 예를 들어, 어드레스 '10'은 인덱스 '0' 및 인덱스 '5'에 대응하여 저장될 수 있다. 본 실시예에서, 시작 인덱스(SI)를 예를 들어, '3'으로 표시함으로써 최신 인덱스를 판단할 수 있다.
도 15는 본 발명의 다른 실시예에 따른 프로그램 순서 정보를 저장하는 양방향 연결 리스트를 나타낸다.
도 15를 참조하면, 프로그램 순서 관리부(210)는 이중 연결 리스트(doubly linked list)(151)를 이용하여, 프로그램 순서 정보를 저장할 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 다른 실시예에서, 프로그램 순서 관리부(210)는 단일 연결 리스트를 이용하여 프로그램 순서 정보를 저장할 수도 있다.
이중 연결 리스트(151)는 각 노드에 선행(previous) 노드 및 후속(next) 노드를 가리키는 두 개의 포인터들(pointers) 및 해당 노드의 데이터를 포함하도록 구성함으로써, 양방향 접근이 가능하다. 이중 연결 리스트(151)를 이용함으로써, 프로그램 순서 스탬프 '1'에 해당하는 어드레스 및 가장 최신의 프로그램 순서 스탬프 'M'에 해당하는 어드레스를 용이하게 검색할 수 있다.
본 실시예에서, 프로그램 순서 관리부(210)는 이중 연결 리스트(151)의 각 노드의 데이터 영역에 메모리 그룹의 어드레스를 저장할 수 있다. 예를 들어, 제1 노드(N1)는 프로그램 순서 스탬프 '1'에 해당하는 어드레스 '2843'을 저장하고, 제2 노드(N2)는 프로그램 순서 스탬프 '2'에 해당하는 어드레스 '173'을 저장하며, 제M 노드(NM)는 프로그램 순서 스탬프 'M'에 해당하는 어드레스 '27'을 저장할 수 있다.
도 12 내지 도 15를 참조하여 상술한 바와 같이, 프로그램 순서 관리부(210)는 테이블, 연결 리스트, 이중 연결 리스트, 원형 버퍼 및 FIFO 버퍼 중 적어도 하나를 이용하여, 프로그램 순서 정보를 저장할 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 프로그램 순서 관리부(210)는 본 발명의 기술적 사상을 이용하는 다른 방식을 이용하여 프로그램 순서 정보를 저장할 수 있다.
일 예에서, 메모리 장치(100)가 싱글 레벨 셀 블록, 멀티 레벨 셀 블록 및 트리플 레벨 셀 블록 중 적어도 두 개를 포함하는 경우, 프로그램 순서 관리부(210)는 멀티 레벨 셀 블록 및 트리플 레벨 셀 블록 중 적어도 하나에 대해서만 프로그램 순서 정보를 관리할 수 있다. 구체적으로, 프로그램 순서 관리부(210)는 싱글 레벨 셀 블록에 대해서는 별도로 프로그램 순서를 관리하지 않고, 멀티 레벨 셀 블록 또는 트리플 레벨 셀 블록에 대해서만 프로그램 순서를 관리하여 프로그램 순서 정보를 테이블, 연결 리스트, 이중 연결 리스트, 원형 버퍼 또는 FIFO 버퍼를 이용하여 저장할 수 있다.
다른 예에서, 메모리 장치(100)가 멀티 레벨 셀 블록 및 트리플 레벨 셀 블록을 포함하는 경우, 프로그램 순서 관리부(210)는 멀티 레벨 셀 블록에 대한 제1 프로그램 순서 정보를 저장하고, 트리플 레벨 셀 블록에 대한 제2 프로그램 순서 정보를 저장할 수 있다. 이 경우, 제1 및 제2 프로그램 순서 정보는 테이블, 연결 리스트, 이중 연결 리스트, 원형 버퍼 또는 FIFO 버퍼를 이용하여 저장될 수 있다.
도 16은 도 9의 메모리 컨트롤러에 포함된 동작 제어부의 일 예(220)를 상세하게 나타내는 블록도이다.
도 16을 참조하면, 동작 제어부(220)는 독출 전압 제어부(221), 리클레임 제어부(222), 가비지 컬렉션 제어부(223) 및 웨어 레벨링 제어부(224)를 포함할 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 다른 실시예에서, 동작 제어부는 메모리 장치(100)에 대한 동작을 제어하는 다른 블록을 더 포함할 수 있다.
독출 전압 제어부(221)는 프로그램 순서 정보를 기초로 하여 복수의 메모리 그룹들에 대한 독출 전압을 개별적으로 제어할 수 있다. 예를 들어, 호스트로부터 독출 요청이 수신되는 경우 또는 메모리 장치(100)에 대한 독출 커맨드가 생성되는 경우, 독출 전압 제어부(221)의 동작이 개시될 수 있다. 구체적으로, 독출 전압 제어부(221)는 프로그램 순서 정보를 기초로 복수의 메모리 그룹들 중 독출하고자 하는 메모리 그룹에 대응하는 프로그램 순서 스탬프를 검색하고, 검색된 프로그램 순서 스탬프에 대응하는 독출 전압 오프셋을 검색하며, 검색된 독출 전압 오프셋을 이용하여 메모리 그룹에 대한 독출 동작을 수행할 수 있다.
일 실시예에서, 메모리 그룹들이 메모리 블록 단위로 구분될 수 있고, 동일 메모리 블록에 포함된 제1 어드레스 및 제2 어드레스에 대한 독출 동작을 순차적으로 수행하는 경우, 독출 전압 제어부(221)는 프로그램 순서 정보를 참조하여, 제1 어드레스에 대한 독출 전압을 결정할 수 있다. 반면, 독출 전압 제어부(221)는 프로그램 순서 정보를 참조하지 않고, 제2 어드레스에 대한 독출 전압을 상기 제1 어드레스에 대한 독출 전압과 동일하게 결정할 수 있다.
다른 실시예에서, 메모리 그룹들이 메모리 블록 단위로 구분될 수 있고, 동일 워드 라인에 연결된 제1 페이지 및 제2 페이지에 대한 독출 동작을 순차적으로 수행하는 경우, 독출 전압 제어부(221)는 프로그램 순서 정보를 참조하여, 제1 페이지에 대한 독출 전압을 결정할 수 있다. 반면, 독출 전압 제어부(221)는 프로그램 순서 정보를 참조하지 않고, 제2 페이지에 대한 독출 전압을 상기 제1 페이지에 대한 독출 전압과 동일하게 결정할 수 있다.
리클레임 제어부(222)는 프로그램 순서 정보를 기초로 하여 복수의 메모리 그룹들 중 적어도 하나에 대한 리클레임 동작을 제어할 수 있다. 더욱 상세하게는, 리클레임 제어부(222)는 프로그램 순서 스탬프를 기초로 데이터 리텐션 시간을 예측할 수 있고, 데이터 리텐션 시간이 오래된 메모리 그룹에 대해서 리클레임 동작을 수행하도록 메모리 장치(100)를 제어할 수 있다.
리클레임 동작은 메모리 장치(100)에 포함된 복수의 메모리 블록들 중 하나의 메모리 블록에 저장된 데이터를 다른 메모리 블록으로 복사하는 동작을 의미한다. 구체적으로, 리클레임 동작은 복수의 메모리 블록들 중 RBER가 임계 값 이상인 메모리 블록에 저장된 데이터를 다른 메모리 블록으로 복사함으로써 수행될 수 있다.
일 실시예에서, 리클레임 제어부(222)는 특정 프로그램 순서 스탬프에 해당하는 메모리 그룹에 대한 리클레임 동작이 수행된 경우, 상기 특정 프로그램 순서 스탬프 이전의 프로그램 순서 스탬프 또는 상기 특정 프로그램 순서 스탬프에 근접한 프로그램 순서 스탬프에 해당하는 적어도 하나의 메모리 그룹에 대해 리클레임 동작을 수행하도록 메모리 장치(100)를 제어할 수 있다. 예를 들어, 프로그램 순서 스탬프 '100'에 해당하는 메모리 블록에 대해 리클레임 동작이 수행된 경우, '100' 이하의 값을 가진 프로그램 순서 스탬프에 해당하는 메모리 블록들 또는 '100'과 근접한 값을 가진 프로그램 순서 스탬프에 해당하는 메모리 블록들도 RBER가 높을 수 있으므로, 해당 메모리 블록들에 대해서도 리클레임 동작을 수행하도록 메모리 장치(100)를 제어할 수 있다.
다른 실시예에서, 리클레임 제어부(222)는 프로그램 순서 스탬프가 임계 값 이하인 메모리 그룹들에 대해서 일괄적으로 리클레임 동작을 수행하도록 메모리 장치(100)를 제어할 수 있다. 예를 들어, 가장 최근의 프로그램 순서 스탬프와 가장 오래된 프로그램 순서 스탬프 사이의 차이가 특정 값보다 커지면, 가장 오래된 프로그램 순서 스탬프에 해당하는 메모리 그룹에 대해 리클레임 동작을 수행하도록 메모리 장치(100)를 제어할 수 있다.
가비지 컬렉션 제어부(223)는 프로그램 순서 정보를 기초로 하여 메모리 장치(100)에 대한 가비지 컬렉션 동작을 가변적으로 제어할 수 있다. 메모리 장치(100)에 저장된 데이터는 메모리 장치(100)의 저장 능력(storage capacity)을 개선하기 위해 주기적으로 가비지가 수집된다. 다시 말해, 가비지 컬렉션 동작은 유효(valid) 페이지들과 무효(invalid) 페이지들을 포함하는 메모리 블록에서 유효 페이지들은 다른 메모리 블록으로 복사되고, 무효 페이지들을 포함하는 메모리 블록을 삭제함으로써 수행되고, 삭제된 메모리 블록은 프리(free) 메모리 블록이 될 수 있다. 따라서, 메모리 장치(100)에 대한 기입 동작을 수행하기 위한 프리 메모리 블록이 충분하지 않을 때, 기입 동작 또는 독출 동작을 수행하기 전에 가비지 컬렉션 동작을 수행할 수 있다.
일 실시예에서, 가비지 컬렉션 제어부(223)는 프로그램 순서 스탬프가 임계 값 이하인 메모리 그룹들에 대해 우선적으로 가비지 콜렉션 동작을 수행할 수 있다. 다른 실시예에서, 가비지 컬렉션 제어부(223)는 프로그램 순서 정보 및 유효 페이지의 수에 대한 정보를 기초로 하여 가비지 컬렉션 동작을 수행할 메모리 그룹을 결정할 수 있다.
웨어 레벨링 제어부(224)는 프로그램 순서 정보를 기초로 하여 메모리 장치(100)에 대한 웨어 레벨링 동작을 가변적으로 제어할 수 있다. 웨어 레벨링 동작은 메모리 장치(100)의 수명 연장을 위해 메모리 블록 당 기입 횟수 또는 소거 횟수를 모니터하여 특정 메모리 블록에만 기입 횟수 또는 소거 횟수가 집중되지 않도록, 메모리 블록들에 대한 기입 횟수 또는 소거 횟수를 균등하게 분배하는 동작이다.
도 17은 본 발명의 일 실시예에 따른 메모리 시스템의 동작 방법을 나타내는 흐름도이다.
도 17을 참조하면, 본 실시예에 따른 메모리 시스템의 동작 방법은 메모리 장치에 포함된 복수의 메모리 그룹들에 대한 프로그램 순서에 따라 복수의 메모리 그룹들에 대한 동작을 제어하는 방법으로서, 도 1 내지 도 16을 참조하여 상술된 내용은 본 실시예에 따른 메모리 시스템의 동작 방법에도 적용된다. 이하에서는, 도 1 내지 도 17을 참조하여, 본 실시예에 따른 메모리 시스템의 동작 방법을 상술하기로 한다.
S100 단계에서, 프로그램 순서 스탬프를 기초로 하여 메모리 장치에 대한 프로그램 순서 정보를 관리한다. 여기서, 프로그램 순서 스탬프는 메모리 장치에 포함된 복수의 메모리 그룹들에 대한 프로그램 동작의 상대적인 선후 관계를 나타낼 수 있다. 또한, 프로그램 순서 스탬프는 복수의 메모리 그룹들에 대한 프로그램 동작 또는 소거 동작의 상대적인 선후 관계를 나타낼 수도 있다. 일 실시예에서, 메모리 그룹들은 메모리 블록 단위로 구분될 수 있다. 다른 실시예에서, 메모리 그룹들은 워드 라인 단위로 구분될 수 있다.
S120 단계에서, 프로그램 순서 정보에 따라 복수의 메모리 그룹들에 대한 동작을 제어할 수 있다. 일 실시예에서, 프로그램 순서 정보에 따라 복수의 메모리 그룹들에 대한 독출 전압들을 개별적으로 제어할 수 있다. 다른 실시예에서, 프로그램 순서 정보를 기초로 하여 복수의 메모리 그룹들 중 적어도 하나에 대한 리클레임 동작을 제어할 수 있다. 또 다른 실시예에서, 프로그램 순서 정보를 기초로 하여 메모리 장치에 대한 가비지 컬렉션 동작을 가변적으로 제어할 수 있다. 또 다른 실시예에서, 프로그램 순서 정보를 기초로 하여 메모리 장치에 대한 웨어 레벨링 동작을 가변적으로 제어할 수 있다.
도 18은 도 17의 단계 S100의 일 예에 따른 메모리 컨트롤러(200)와 메모리 장치(100)의 동작을 나타내는 흐름도이다.
도 18을 참조하면, 본 실시예에 따른 방법은 도 1의 메모리 컨트롤러(200)와 메모리 장치(100)에서 시계열적으로 처리되는 단계들로 구성된다. 따라서, 이하에서 생략된 내용이라 하더라도 도 1에 도시된 메모리 컨트롤러(200) 및 메모리 장치(100)에 관하여 이상에서 기술된 내용은 본 실시예에 따른 방법에도 적용된다.
단계 S1800에서, 메모리 컨트롤러(200)는 호스트로부터 프로그램 요청을 수신한다. 단계 S1810에서, 메모리 컨트롤러(200)는 메모리 장치(100)에 프로그램 커맨드 및 프로그램 어드레스를 전송한다. 또한, 메모리 컨트롤러(200)는 메모리 장치(200)에 기입하고자 하는 데이터를 더 전송할 수 있다.
단계 S1820에서, 메모리 장치(100)는 프로그램 어드레스에 대한 프로그램 동작을 수행한다. 구체적으로, 메모리 장치(100)는 프로그램 어드레스에 대응하는 메모리 셀에 기입 데이터를 입력하는 프로그램 동작을 수행할 수 있다. 예를 들어, 메모리 장치(100)는 페이지 단위로 프로그램 동작을 수행할 수 있다.
단계 S1830에서, 메모리 컨트롤러(200)는 프로그램 어드레스에 대한 프로그램 동작이 시작될 때, 프로그램 어드레스에 대한 프로그램 순서 스탬프를 할당할 수 있다. 단계 S1840에서, 메모리 컨트롤러(200)는 프로그램 어드레스에 대한 프로그램 동작이 완료될 때, 프로그램 어드레스에 대한 프로그램 순서 스탬프를 할당할 수 있다. 단계 S1830 및 단계 S1840은 선택적으로 수행될 수 있다.
단계 S1850에서, 메모리 컨트롤러(200)는 프로그램 순서 정보를 업데이트한다. 구체적으로, 메모리 컨트롤러(200)는 새롭게 할당된 프로그램 순서 스탬프 및 해당 어드레스를 저장함으로써 프로그램 순서 정보를 업데이트할 수 있다.
도 19는 도 17의 단계 S100의 다른 예에 따른 메모리 컨트롤러와 메모리 장치의 동작을 나타내는 흐름도이다.
도 19를 참조하면, 본 실시예에 따른 방법은 도 1의 메모리 컨트롤러(200)와 메모리 장치(100)에서 시계열적으로 처리되는 단계들로 구성된다. 따라서, 이하에서 생략된 내용이라 하더라도 도 1에 도시된 메모리 컨트롤러(200) 및 메모리 장치(100)에 관하여 이상에서 기술된 내용은 본 실시예에 따른 방법에도 적용된다.
단계 S1900에서, 메모리 컨트롤러(200)는 호스트로부터 소거 요청을 수신한다. 단계 S1910에서, 메모리 컨트롤러(200)는 메모리 장치(100)에 소거 커맨드 및 소거 어드레스를 전송한다.
단계 S1920에서, 메모리 장치(100)는 소거 어드레스에 대한 소거 동작을 수행한다. 구체적으로, 메모리 장치(100)는 소거 어드레스에 대응하는 메모리 셀에 저장된 데이터를 삭제하는 소거 동작을 수행할 수 있다. 예를 들어, 메모리 장치(100)는 메모리 블록 단위로 소거 동작을 수행할 수 있다.
단계 S1930에서, 메모리 컨트롤러(200)는 소거 동작이 수행될 때, 소거 어드레스에 대한 프로그램 순서 스탬프를 할당한다. 단계 S1940에서, 메모리 컨트롤러(200)는 프로그램 순서 정보를 업데이트한다. 구체적으로, 메모리 컨트롤러(200)는 새롭게 할당된 프로그램 순서 스탬프 및 해당 어드레스를 저장함으로써 프로그램 순서 정보를 업데이트할 수 있다.
도 20은 도 17의 단계 S120의 일 예에 따른 메모리 컨트롤러와 메모리 장치의 동작을 나타내는 흐름도이다.
도 20을 참조하면, 본 실시예에 따른 동작은 도 1의 메모리 컨트롤러(200)와 메모리 장치(100)에서 시계열적으로 처리되는 단계들로 구성된다. 따라서, 이하에서 생략된 내용이라 하더라도 도 1 및 도 9에 도시된 메모리 컨트롤러(200) 및 메모리 장치(100)에 관하여 이상에서 기술된 내용은 본 실시예에 따른 방법에도 적용된다. 구체적으로, 본 실시예에 따른 동작은 도 9의 독출 전압 제어부(221)에 의해 수행될 수 있다.
단계 S2000에서, 메모리 컨트롤러(200)는 호스트로부터 독출 요청을 수신한다. 단계 S2010에서, 메모리 컨트롤러(200)는 독출 어드레스에 대응하는 프로그램 순서 스탬프를 검색한다. 단계 S2020에서, 메모리 컨트롤러(200)는 프로그램 순서 스탬프에 대응하는 독출 전압 오프셋을 검색한다. 단계 S2030에서, 메모리 컨트롤러(200)는 독출 전압 오프셋을 기초로 독출 전압을 결정한다.
단계 S2040에서, 메모리 컨트롤러(200)는 메모리 장치(100)에 독출 커맨드, 독출 어드레스 및 독출 전압 정보를 전송한다. 여기서, 독출 전압 정보는 독출 전압 제어부(221)에서 결정된 독출 전압일 수 있다. 단계 S2050에서, 메모리 장치(100)는 독출 어드레스에 대한 독출 동작을 수행한다. 구체적으로, 메모리 장치(100)는 독출 어드레스에 대응하는 메모리 셀에 저장된 데이터를 독출하는 독출 동작을 수행할 수 있다.
도 21은 도 17의 단계 S120의 다른 예에 따른 메모리 시스템의 동작을 나타내는 흐름도이다.
도 21을 참조하면, 본 실시예에 따른 동작은 도 9의 리클레임 제어부(22)에 의해 수행될 수 있다.
단계 S2100에서, 제n 프로그램 순서 스탬프에 대응하는 메모리 그룹에 대해 리클레임 동작을 수행한다.
단계 S2110에서, 프로그램 순서 정보를 기초로 제n 프로그램 순서 스탬프 이전의 적어도 하나의 프로그램 순서 스탬프를 검색한다. 여기서, 상기 적어도 하나의 프로그램 순서 스탬프의 값은 제n 프로그램 순서 스탬프의 값보다 작을 수 있다. 다시 말해, 상기 적어도 하나의 프로그램 순서 스탬프에 해당하는 메모리 그룹은 제n 프로그램 순서 스탬프에 해당하는 메모리 그룹보다 먼저 프로그램될 수 있다.
단계 S2120에서, 적어도 하나의 프로그램 순서 스탬프에 대응하는 메모리 그룹에 대해 리클레임 동작을 수행한다.
도 22는 도 17의 단계 S120의 다른 예에 따른 메모리 시스템의 동작을 나타내는 흐름도이다.
도 22를 참조하면, 본 실시예에 따른 동작은 도 9의 리클레임 제어부(22)에 의해 수행될 수 있다.
단계 S2200에서, 프로그램 순서 정보를 기초로 임계 값 이하의 프로그램 순서 스탬프에 대응하는 적어도 하나의 메모리 그룹을 검색한다. 여기서, 임계 값은 프로그램 완료 이후 상당히 많은 시간이 경과한 메모리 그룹에 대응하도록 상대적은 작은 값일 수 있다.
단계 S2210에서, 적어도 하나의 메모리 그룹에 대해 리클레임 동작을 수행한다. 본 실시예에 따르면, 프로그램 순서 정보를 기초로 일괄적으로 리클레임 동작을 수행함으로써, 리클레임 동작에 소요되는 시간을 감소시킬 수 있다.
도 23은 본 발명의 다른 실시예에 따른 메모리 시스템의 동작 방법을 나타내는 흐름도이다.
도 23을 참조하면, 본 실시예에 따른 메모리 시스템의 동작 방법은 메모리 장치에 포함된 복수의 메모리 그룹들에 대한 프로그램 순서에 따라 복수의 메모리 그룹들에 대한 동작을 제어하는 방법으로서, 도 1 내지 도 22를 참조하여 상술된 내용은 본 실시예에 따른 메모리 시스템의 동작 방법에도 적용된다. 이하에서는, 도 1 내지 도 23을 참조하여, 본 실시예에 따른 메모리 시스템의 동작 방법을 상술하기로 한다.
단계 S200에서, 복수의 메모리 그룹들의 어드레스에 따른 프로그램 순서 스탬프를 순차적으로 저장하는 프로그램 순서 정보를 생성한다. 구체적으로, 프로그램 순서 관리부(210)는 복수의 메모리 그룹들의 어드레스 별로 프로그램 순서 스탬프를 검색하도록, 복수의 메모리 그룹들의 어드레스에 따른 프로그램 순서 스탬프를 순차적으로 저장할 수 있다.
단계 S220에서, 프로그램 순서 정보에 따라 복수의 메모리 그룹들에 대한 동작을 제어한다. 구체적으로, 동작 제어부(220)는 프로그램 순서 스탬프의 값이 상대적으로 큰 메모리 그룹과 프로그램 순서 스탬프의 값이 상대적으로 작은 메모리 그룹에 대한 동작을 상이하게 제어할 수 있다. 더욱 상세하게는, 동작 제어부(220)는 프로그램 순서 정보를 기초로 하여 복수의 메모리 그룹들의 데이터 리텐션 상황을 예측할 수 있고, 상대적으로 데이터 리텐션 시간이 긴 메모리 그룹과 상대적으로 데이터 리텐션 시간이 짧은 메모리 그룹에 대한 동작을 상이하게 제어할 수 있다.
도 24는 본 발명의 다른 실시예에 따른 메모리 시스템의 동작 방법을 나타내는 흐름도이다.
도 24를 참조하면, 본 실시예에 따른 메모리 시스템의 동작 방법은 메모리 장치에 포함된 복수의 메모리 그룹들에 대한 프로그램 순서에 따라 복수의 메모리 그룹들에 대한 동작을 제어하는 방법으로서, 도 1 내지 도 22을 참조하여 상술된 내용은 본 실시예에 따른 메모리 시스템의 동작 방법에도 적용된다. 이하에서는, 도 1 내지 도 22 및 도 24를 참조하여, 본 실시예에 따른 메모리 시스템의 동작 방법을 상술하기로 한다.
단계 S300에서, 순차적으로 증가하는 프로그램 순서 스탬프에 따라 대응하는 메모리 그룹의 어드레스를 저장하는 프로그램 순서 정보를 생성한다. 프로그램 순서 관리부(210)는 프로그램 순서 스탬프 별로 복수의 메모리 그룹들의 어드레스를 검색하도록, 순차적으로 증가하는 프로그램 순서 스탬프에 따라 프로그램 순서 스탬프에 대응하는 메모리 그룹의 어드레스를 저장할 수 있다. 구체적으로, 프로그램 순서 정보는 테이블, 연결 리스트, 이중 연결 리스트, 원형 버퍼 및 FIFO 버퍼 중 적어도 하나를 이용하여 생성될 수 있다.
단계 S320에서, 프로그램 순서 정보에 따라 복수의 메모리 그룹들에 대한 동작을 제어한다. 구체적으로, 동작 제어부(220)는 프로그램 순서 스탬프의 값이 상대적으로 큰 메모리 그룹과 프로그램 순서 스탬프의 값이 상대적으로 작은 메모리 그룹에 대한 동작을 상이하게 제어할 수 있다. 더욱 상세하게는, 동작 제어부(220)는 프로그램 순서 정보를 기초로 하여 복수의 메모리 그룹들의 데이터 리텐션 상황을 예측할 수 있고, 상대적으로 데이터 리텐션 시간이 긴 메모리 그룹과 상대적으로 데이터 리텐션 시간이 짧은 메모리 그룹에 대한 동작을 상이하게 제어할 수 있다.
도 25는 본 발명의 실시예들에 따른 메모리 시스템을 메모리 카드 시스템에 적용한 예를 나타내는 블록도이다.
도 25를 참조하면, 메모리 카드 시스템(1000)은 호스트(1100) 및 메모리 카드(1200)를 포함할 수 있다. 호스트(1100)는 호스트 컨트롤러(1110) 및 호스트 접속부(1120)를 포함할 수 있다. 메모리 카드(1200)는 카드 접속부(1210), 카드 컨트롤러(1220) 및 메모리 장치(1220)를 포함할 수 있다. 이때, 메모리 카드(1200)는 도 1 내지 도 24에 도시된 실시예들을 이용하여 구현될 수 있다.
호스트(1100)는 메모리 카드(1200)에 데이터를 기입하거나, 메모리 카드(1200)에 저장된 데이터를 독출할 수 있다. 호스트 컨트롤러(1110)는 커맨드(CMD), 호스트(1100) 내의 클럭 발생기(미도시)에서 발생한 클럭 신호(CLK) 및 데이터(DATA)를 호스트 접속부(1120)를 통해 메모리 카드(1200)로 전송할 수 있다.
카드 컨트롤러(1220)는 카드 접속부(1210)를 통해 수신된 커맨드에 응답하여, 카드 컨트롤러(1220) 내에 있는 클럭 발생기(미도시)에서 발생한 클럭 신호에 동기하여 데이터를 메모리 장치(1220)에 저장할 수 있다. 메모리 장치(1220)는 호스트(1100)로부터 전송된 데이터를 저장할 수 있다.
메모리 카드(1220)는 컴팩트 플래쉬 카드(CFC: Compact Flash Card), 마이크로 드라이브(Microdrive), 스마트 미디어 카드(SMC: Smart Media Card) 멀티미디어 카드(MMC: Multimedia Card), 보안 디지털 카드(SDC: Security Digital Card), 메모리 스틱(Memory Stick), 및 USB 플래쉬 메모리 드라이버 등으로 구현될 수 있다.
도 26은 본 발명의 실시예들에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
도 26을 참조하면, 컴퓨팅 시스템(2000)은 메모리 시스템(2100), 프로세서(2200), RAM(2300), 입출력 장치(2400), 및 전원 장치(2500) 포함할 수 있다. 한편, 도 29에는 도시되지 않았지만, 컴퓨팅 시스템(2000)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 기기들과 통신할 수 있는 포트(port)들을 더 포함할 수 있다. 컴퓨팅 시스템(2000)은 퍼스널 컴퓨터로 구현되거나, 노트북 컴퓨터, 휴대폰, PDA(personal digital assistant) 및 카메라 등과 같은 휴대용 전자 장치로 구현될 수 있다.
프로세서(2200)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 프로세서(2200)는 마이크로프로세서(micro-processor), 중앙 처리 장치(Central Processing Unit; CPU)일수 있다. 프로세서(2200)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등과 같은 버스(2600)를 통하여 RAM(2300), 입출력 장치(2400) 및 메모리 시스템(2100)과 통신을 수행할 수 있다. 이때, 메모리 시스템(2100)은 도 1 내지 도 25에 도시된 실시예들을 이용하여 구현될 수 있다.
실시예에 따라, 프로세서(2200)는 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다.
RAM(2300)는 컴퓨팅 시스템(2000)의 동작에 필요한 데이터를 저장할 수 있다. 예를 들어, RAM(2300)은 디램(DRAM), 모바일 디램, 에스램(SRAM), 피램(PRAM), 에프램(FRAM), 알램(RRAM) 및/또는 엠램(MRAM)으로 구현될 수 있다.
입출력 장치(2400)는 키보드, 키패드, 마우스 등과 같은 입력 수단 및 프린터, 디스플레이 등과 같은 출력 수단을 포함할 수 있다. 전원 장치(2500)는 컴퓨팅 시스템(2000)의 동작에 필요한 동작 전압을 공급할 수 있다.
도 27은 본 발명의 실시예들에 따른 메모리 시스템을 SSD 시스템에 적용한 예를 나타내는 블록도이다.
도 27을 참조하면, SSD 시스템(3000)은 호스트(3100) 및 SSD(3200)를 포함할 수 있다. SSD(3200)는 신호 커넥터(signal connector)를 통해 호스트(3100)와 신호를 주고 받으며, 전원 커넥터(power connector)를 통해 전원을 입력 받는다. SSD(3200)는 SSD 컨트롤러(3210), 보조 전원 장치(3220) 및 복수의 메모리 장치들(3230, 3240, 3250)을 포함할 수 있다. 이때, SSD(3200)는 도 1 내지 도 26에 도시된 실시예들을 이용하여 구현될 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
10: 메모리 시스템
100: 메모리 장치
200: 메모리 컨트롤러

Claims (20)

  1. 메모리 장치를 포함하는 메모리 시스템의 동작 방법으로서,
    상기 메모리 장치에 포함된 복수의 메모리 그룹들에 대한 프로그램 동작의 상대적인 선후 관계를 나타내는 프로그램 순서 스탬프를 기초로 하여, 상기 메모리 장치에 대한 프로그램 순서 정보를 관리하는 단계; 및
    상기 프로그램 순서 정보에 따라 상기 복수의 메모리 그룹들에 대한 동작을 제어하는 단계를 포함하는 방법.
  2. 제1항에 있어서,
    상기 프로그램 순서 스탬프는 상기 복수의 메모리 그룹들에 대한 상기 프로그램 동작 및 소거 동작의 순서를 나타내는 것을 특징으로 하는 방법.
  3. 제1항에 있어서,
    상기 관리하는 단계는, 상기 복수의 메모리 그룹들의 어드레스 별로 상기 프로그램 순서 스탬프를 검색하도록, 상기 복수의 메모리 그룹들의 어드레스에 따른 상기 프로그램 순서 스탬프를 순차적으로 저장하는 단계를 포함하는 것을 특징으로 하는 방법.
  4. 제1항에 있어서,
    상기 관리하는 단계는, 상기 프로그램 순서 스탬프 별로 상기 복수의 메모리 그룹들의 어드레스를 검색하도록, 순차적으로 증가하는 프로그램 순서 스탬프에 따라 상기 프로그램 순서 스탬프에 대응하는 메모리 그룹의 어드레스를 저장하는 단계를 포함하는 것을 특징으로 하는 방법.
  5. 제1항에 있어서,
    상기 관리하는 단계는, 테이블, 연결 리스트(linked list), 이중(doubly) 연결 리스트, 원형 버퍼, FIFO(First In Firtout Buffer) 버퍼 중 적어도 하나를 이용하여 상기 프로그램 순서 정보를 저장하는 것을 특징으로 하는 방법.
  6. 제1항에 있어서,
    상기 복수의 메모리 그룹들은 메모리 블록 단위로 구분되는 것을 특징으로 하는 방법.
  7. 제6항에 있어서,
    상기 관리하는 단계는,
    상기 메모리 장치에 포함된 복수의 메모리 블록들 중 하나인 제1 메모리 블록에 대한 프로그램 동작이 시작될 때에, 상기 제1 메모리 블록에 대한 프로그램 순서 스탬프를 할당하고, 상기 프로그램 순서 정보를 업데이트하는 단계;
    상기 제1 메모리 블록에 대한 프로그램 동작이 완료될 때에, 상기 제1 메모리 블록에 대한 상기 프로그램 순서 스탬프를 할당하고, 상기 프로그램 순서 정보를 업데이트하는 단계; 및
    상기 제1 메모리 블록에 대한 소거 동작이 수행될 때에, 상기 제1 메모리 블록에 대한 상기 프로그램 순서 스탬프를 할당하고, 상기 프로그램 순서 정보를 업데이트하는 단계 중 적어도 하나를 포함하는 것을 특징으로 하는 방법.
  8. 제1항에 있어서,
    상기 복수의 메모리 그룹들은 워드 라인 단위로 구분되는 것을 특징으로 하는 방법.
  9. 제8항에 있어서,
    상기 관리하는 단계는,
    상기 메모리 장치에 포함된 복수의 워드 라인들 중 하나인 제1 워드 라인에 대해 최초로 프로그램 동작이 수행될 때에, 상기 제1 워드 라인에 대한 프로그램 순서 스탬프를 할당하고, 상기 프로그램 순서 정보를 업데이트하는 단계; 및
    상기 제1 워드 라인에 대해 마지막으로 프로그램 동작이 수행될 때에, 상기 제1 워드 라인에 대한 상기 프로그램 순서 스탬프를 할당하고, 상기 프로그램 순서 정보를 업데이트하는 단계 중 적어도 하나를 포함하는 것을 특징으로 하는 방법.
  10. 제1항에 있어서,
    상기 메모리 장치는 싱글 레벨 셀 블록, 멀티 레벨 셀 블록 및 트리플 레벨 셀 블록 중 적어도 두 개를 포함하고,
    상기 관리하는 단계는, 상기 멀티 레벨 셀 블록 및 상기 트리플 레벨 셀 블록 중 적어도 하나에 대해서만 상기 프로그램 순서 정보를 관리하는 것을 특징으로 하는 방법.
  11. 제1항에 있어서,
    상기 메모리 장치는 멀티 레벨 셀 블록 및 트리플 레벨 셀 블록을 포함하고,
    상기 관리하는 단계는, 상기 멀티 레벨 셀 블록에 대한 제1 프로그램 순서 정보 및 상기 트리플 레벨 셀 블록에 대한 제2 프로그램 순서 정보를 각각 관리하는 것을 특징으로 하는 방법.
  12. 제1항에 있어서,
    상기 복수의 메모리 그룹들 중 적어도 두 개는 하나의 프로그램 순서 스탬프를 공유하는 것을 특징으로 하는 방법.
  13. 제1항에 있어서,
    상기 프로그램 순서 정보를 상기 메모리 장치에 저장하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  14. 제13항에 있어서,
    상기 저장하는 단계는, 상기 메모리 그룹 별로 플래그 및 프로그램 순서 스탬프를 포함하는 형태로 상기 프로그램 순서 정보를 저장하고,
    상기 플래그는 독출 전압 오프셋 및 상기 독출 전압 오프셋에 대응하는 프로그램 순서 스탬프를 나타내는 맵핑 테이블을 업데이트하기 위해 해당 메모리 그룹을 이용할지 여부를 표시하는 것을 특징으로 하는 방법.
  15. 제1항에 있어서,
    상기 제어하는 단계는,
    상기 프로그램 순서 정보를 기초로 하여 상기 복수의 메모리 그룹들에 대한 독출 전압들을 개별적으로 제어하는 단계;
    상기 프로그램 순서 정보를 기초로 하여 상기 복수의 메모리 그룹들 중 적어도 하나에 대한 리클레임(reclaim) 동작을 제어하는 단계;
    상기 프로그램 순서 정보를 기초로 하여 상기 메모리 장치에 대한 가비지 컬렉션(garbage collection) 동작을 제어하는 단계; 및
    상기 프로그램 순서 정보를 기초로 하여 상기 메모리 장치에 대한 웨어 레벨링 동작을 제어하는 단계 중 적어도 하나를 포함하는 것을 특징으로 하는 방법.
  16. 제15항에 있어서,
    상기 독출 전압들을 개별적으로 제어하는 단계는,
    상기 프로그램 순서 정보를 기초로, 상기 복수의 메모리 그룹들 중 독출하고자 하는 제1 메모리 그룹에 대응하는 프로그램 순서 스탬프를 검색하는 단계;
    검색된 상기 프로그램 순서 스탬프에 대응하는 독출 전압 오프셋을 검색하는 단계; 및
    검색된 상기 독출 전압 오프셋을 이용하여 상기 제1 메모리 그룹에 대한 독출 동작을 수행하는 단계를 포함하는 것을 특징으로 하는 방법.
  17. 제15항에 있어서,
    상기 리클레임 동작을 제어하는 단계는,
    제n 프로그램 순서 스탬프에 대응하는 메모리 그룹에 대해 리클레임 동작이 수행된 경우, 상기 제n 프로그램 순서 스탬프 이전의 적어도 하나의 프로그램 순서 스탬프에 대응하는 메모리 그룹에 대해 리클레임 동작을 수행하는 단계; 및
    임계 값 이하의 프로그램 순서 스탬프에 대응하는 적어도 하나의 메모리 그룹에 대해 리클레임 동작을 수행하는 단계 중 적어도 하나를 포함하고,
    n은 2 이상의 자연수인 것을 특징으로 하는 방법.
  18. 복수의 메모리 그룹들을 포함하는 메모리 장치 및 상기 메모리 장치를 제어하는 메모리 컨트롤러를 포함하는 메모리 시스템으로서,
    상기 메모리 컨트롤러는,
    상기 복수의 메모리 그룹들에 대한 프로그램 동작의 상대적인 선후 관계를 나타내는 프로그램 순서 스탬프를 기초로 하여 상기 메모리 장치에 대한 프로그램 순서 정보를 관리하는 프로그램 순서 관리부; 및
    상기 프로그램 순서 정보를 기초로 하여 상기 복수의 메모리 그룹들에 대한 동작을 제어하는 동작 제어부를 포함하는 메모리 시스템.
  19. 제18항에 있어서,
    상기 동작 제어부는,
    상기 프로그램 순서 정보를 기초로 하여 상기 복수의 메모리 그룹들에 대한 독출 전압들을 개별적으로 제어하는 독출 전압 제어부;
    상기 프로그램 순서 정보를 기초로 하여 상기 복수의 메모리 그룹들 중 적어도 하나에 대한 리클레임 동작을 제어하는 리클레임 제어부;
    상기 프로그램 순서 정보를 기초로 하여 상기 메모리 장치에 대한 가비지 컬렉션 동작을 제어하는 가비지 컬렉션 제어부; 및
    상기 프로그램 순서 정보를 기초로 하여 상기 메모리 장치에 대한 웨어 레벨링 동작을 제어하는 웨어 레벨링 제어부 중 적어도 하나를 포함하는 것을 특징으로 하는 메모리 시스템.
  20. 제18항에 있어서,
    상기 복수의 메모리 그룹들은 메모리 블록, 워드 라인 또는 페이지 단위로 구분되는 것을 특징으로 하는 메모리 시스템.
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