KR20100124892A - 리드 전압 설정 방법 - Google Patents

Abstract

멀티 비트 셀을 포함하는 반도체 메모리 장치에서 리드 에러를 최소화할 수 있는 리드 전압 설정 방법 및 그 장치가 개시된다. 본 발명의 실시예에 따른 리드 전압 설정 방법은 각 전압 상태에 대응하는 전압 산포의 통계적인 값에 기초하여 에러 발생 비트의 수를 최소로 할 수 있는 리드 전압을 설정할 수 있다. 또한, 본 발명의 실시예에 따른 리드 전압 설정 방법은, 종래의 방법들을 이용하여 산출된 리드 전압들을 적절하게 오프셋 보상함으로써 에러 발생 비트의 수를 최소로 할 수 있는 리드 전압을 설정할 수 있다.

Description

리드 전압 설정 방법{Method for setting a read voltage}

본 발명에 따른 실시예는 반도체 메모리 장치의 에러 제어 기술에 관한 것이다.

반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치(volatile semiconductor memory device)와 불휘발성 반도체 메모리 장치(non-volatile semiconductor memory device)로 구분될 수 있다. 상기 휘발성 반도체 메모리 장치는 리드/라이트 속도가 빠르지만 외부 전원 공급이 끊기면 저장된 내용이 사라진다. 반면에, 상기 불휘발성 반도체 메모리 장치는 외부의 전원 공급이 중단되더라도 그 내용이 보존된다. 따라서, 상기 불휘발성 반도체 메모리 장치는 전원이 공급되었는지 여부에 관계없이 보존되어야 할 내용을 기억시키는 데 사용될 수 있다.

상기 불휘발성 반도체 메모리 장치로는, 마스크 롬(MROM; mask read-only memory), 프로그램 가능한 롬(PROM; programmable read-only memory), 소거 및 프로그램 가능한 롬(EPROM; erasable programmable read-only memory), 전기적으로 소거 및 프로그램 가능한 롬(EPROM; electrically erasable programmable read-only memory) 등이 있다. 특히, 플래시 EEPROM은 기존의 EEPROM에 비해 집적도가 높아서 대용량 보조 기억 장치로서 사용될 수 있다.

이러한 플래시 메모리 장치는 멀티 비트 데이터를 저장할 수 있는데, 이를 위해서는 서로 다른 전압 상태를 판별할 수 있는 리드 전압이 적절하게 설정되어야 한다.

전압 산포에 따라 리드 전압을 설정하는 다양한 방법들이 소개되어 사용되고 있지만, 이러한 방법들은 최적으로 에러 비트의 수를 최소화하지 못하는 문제점이 있다.

본 발명은 상기의 문제점을 해결하고자 안출된 것으로서, 본 발명에 따른 실시예의 목적은 에러 발생 비트의 수를 최소로 할 수 있는 리드 전압 설정 방법 및 그 장치를 제공하는 것이다.

상기의 기술적 과제를 해결하기 위한 리드 전압 설정 방법은, 제1 전압 상태에 상응하는 제1 전압 산포 및 제2 전압 상태에 상응하는 제2 전압 산포에 기초하여, 리드 전압을 변수로 하는 리드 에러 확률 값을 산출하는 단계; 및 상기 리드 전압을 가변시키면서 상기 산출된 리드 에러 확률 값이 최소가 되는 리드 전압을 상기 제1 전압 상태와 상기 제2 전압 상태를 판별하기 위한 리드 전압으로 설정하는 단계를 포함할 수 있다.

상기 리드 전압으로 설정하는 단계는, 상기 리드 전압을 제1 전압과 제2 전압 사이에서 가변시키는 단계를 더 포함하고, 여기서 상기 제1 전압은 상기 제1 전압 산포에 상응하는 전압 범위 중 최대 전압 값이고, 상기 제2 전압은 상기 제2 전압 산포에 상응하는 전압 범위 중 최소 전압 값일 수 있다.

상기 리드 에러 확률 값을 산출하는 단계는, 상기 제1 전압 산포 및 상기 제2 전압 산포 각각의 평균 및 분산도에 기초하여 상기 리드 에러 확률 값을 산출하는 단계일 수 있다.

상기 레드 에러 확률 값은 BER(bit error rate)일 수 있다.

상기의 기술적 과제를 해결하기 위한 리드 전압 설정 방법은, 제1 방법에 기초하여, 제1 전압 상태 및 제2 전압 상태를 판별하기 위한 제1 리드 전압을 산출하는 단계; 제2 방법에 기초하여, 상기 제1 전압 상태 및 상기 제2 전압 상태를 판별하기 위한 제2 리드 전압을 산출하는 단계; 및 상기 제1 리드 전압 및 상기 제2 리드 전압에 기초하여, 상기 제1 전압 상태 및 상기 제2 전압 상태를 판별하기 위한 제3 리드 전압을 산출하는 단계를 포함할 수 있다.

상기 제1 방법은, 상기 제1 전압 상태 및 상기 제2 전압 상태 각각에 대응하는 전압 산포들의 합이 골(valley)이 되는 리드 전압을 상기 제1 리드 전압으로 설정하는 방법이고, 상기 제2 방법은, 상기 제1 전압 상태 및 상기 제2 전압 상태 각각에 대응하는 상기 전압 산포들에 따른 리드 에러 개수를 서로 동일하게 하는 리드 전압을 상기 제2 리드 전압으로 설정하는 방법일 수 있다.

상기 제3 리드 전압을 산출하는 단계는, 상기 제1 리드 전압 또는 상기 제2 리드 전압 중에서 어느 하나를 오프셋 보상하여 상기 제3 리드 전압을 산출하는 단계일 수 있다.

상기 오프셋 보상하여 상기 제3 리드 전압을 산출하는 단계는, 상기 제1 리드 전압으로부터 분산도가 작은 방향으로 오프셋 보상하여 상기 제3 리드 전압을 산출하거나, 또는 상기 제2 리드 전압으로부터 분산도가 큰 방향으로 오프셋 보상하여 상기 제3 리드 전압을 산출하는 방법일 수 있다.

상기 오프셋 보상의 정도는 상기 분산도의 상대적 차이에 기초하여 결정될 수 있다.

상기 제3 리드 전압을 산출하는 단계는, 상기 제1 리드 전압 및 상기 제2 리드 전압을 평균하여 상기 제3 리드 전압을 산출하는 단계이고, 상기 평균은, 산술 평균, 기하 평균, 및 조화 평균 중에서 어느 하나일 수 있다.

본 발명의 실시예에 따른 리드 전압 설정 방법은, 메모리 장치에서의 에러 발생 확률을 최소로 할 수 있다.

특정한 구조 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니된다.

본 발명의 개념에 따른 실시예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시예들은 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시예들을 특정한 개시 형태에 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 한정되지는 않는다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소들로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소는 제1 구성 요소로도 명명될 수 있다.

어떠한 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떠한 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 또는 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성 요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하기 위한 다른 표현들, 즉 '∼사이에'와 '바로 ∼사이에' 또는 '∼에 이웃하는'과 '∼에 직접 이웃하는' 등의 표현도 마찬가지로 해석되어야 한다.

본 명세서에서 사용하는 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로서, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서 '포함하다' 또는 '가지다' 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전의 정의 되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일 치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써 본 발명을 상세히 설명하도록 한다.

최적의 리드 전압을 설정하기 위하여, 워드 라인에 포함되는 메모리 셀들은 멀티 비트 데이터 각각에 대응하는 전압 상태들을 형성하도록 프로그램될 수 있다. 예컨대, 메모리 셀들은 다수의 전압 상태들에 균등하게 분포되도록 프로그램될 수 있다.

즉, 하나의 워드 라인에 연결되는 모든 메모리 셀들은 전압 상태들 각각에 동일한 숫자가 포함되도록 프로그램될 수 있다. 이하에서, 이러한 프로그램 동작을 평준화 프로그램(equalization program)이라 칭하기로 한다.

상기 평준화 프로그램에 따라, 메모리 셀들 각각은 다수의 전압 상태들 중에서 어느 하나의 전압 상태를 갖도록 프로그램될 수 있다. 여기서, 각각의 전압 상태에 균일한 메모리 셀들이 속하도록 평준화 프로그램이 수행된다고 예시하고 있으나, 본 발명에 따른 실시예는 이에 한정되지 않는다.

프로그램 동작시, 메모리 셀의 워드 라인으로는 상대적으로 높은 프로그램 전압이 인가될 수 있다. 평준화 프로그램 이후에, 동일 워드 라인에 연결되는 메모리 셀들에 대한 최적 리드 전압을 선택하기 위한 리드 동작이 수행될 수 있다. 이를 테스트 리드 동작이라 칭할 수 있으며, 상기 테스트 리드 동작에 따라 메모리 셀들이 최소로 분포하는 전압이 검출될 수 있다. 검출된 리드 전압은 최소의 리드 에러를 보장할 수 있는 리드 전압으로 선택될 수 있다. 이렇게 최적의 리드 전압을 선택 및 적용함으로써 리드 동작시 에러 정정의 부담이 최소화될 수 있으며, 이하는 본 발명의 실시예에 따른 메모리 장치에서의 리드 전압 설정 방법을 보다 구체적으로 살펴보기로 한다.

도 1은 멀티 비트 셀(MLC; multi bit cell)의 전압 상태를 나타내는 예시도들이며, 보다 구체적으로 도 1의 (a)는 이상적인 경우에 있어서 멀티 비트 셀의 전압 상태들(f_S0, f_S1, f_S2 및 f_S3)에 대한 예시도이고 도 1의 (b)는 실제적인 경우에 있어서 멀티 비트 셀의 전압 상태들(f_S0′, f_S1′, f_S2′및 f_S3′)에 대한 예시도이다.

도 1은 멀티 비트 메모리 장치에서 2-비트 데이터의 프로그램에 따라 형성되는 전압 상태들을 예시한다. 도 1의 (a)를 참조하면, 2-비트의 데이터가 프로그램된 메모리 셀의 전압은 4(= 2²)가지의 전압 상태들(f_S0, f_S1, f_S2 및 f_S3) 중에서 어느 하나에 포함될 수 있다.

도 1의 (a)에 도시된 바와 같이 각 전압 상태(f_S0, f_S1, f_S2 및 f_S3)가 이상적인 경우에는, 4개의 전압 상태들(f_S0, f_S1, f_S2 및 f_S3) 각각은 인접한 전압 상태와 리드 마진(read margin)을 제공하기 위해 일정한 전압 간격을 가질 수 있다. 또한, 상기 전압 상태들(f_S0, f_S1, f_S2 및 f_S3)은 일정한 전압 범위를 차지할 수 있다.

하지만, 저장되는 비트의 수가 증가할수록 전압 상태들의 수도 증가하며, 충 분한 리드 마진과 충분한 전압 상태들의 수를 제공하기 위해서는 메모리 셀의 전압이 분포하는 윈도우가 충분히 확보되어야 한다. 하지만, 메모리 셀의 플로팅 게이트로 주입되는 전하량에는 일정한 한계가 있기 때문에 전압을 상승시키는 데에도 한계가 존재하게 된다.

도 1의 (b)는 멀티-비트 메모리 장치에서의 실제적인 전압 상태들(f_S0′, f_S1′, f_S2′및 f_S3′)을 도시한다. 도 1의 (a)에서와 같이, 전압 상태들(f_S0, f_S1, f_S2 및 f_S3)이 서로 중첩되지 않는 경우에는 리드 에러(read error)가 발생하지 않지만, 실제의 메모리 장치에서는 커플링(coupling) 현상이나 전하 누설(charge leakage) 등으로 인해 도 1의 (b)와 같이 이상적이지 못한 전압 상태들(f_S0′, f_S1′, f_S2′및 f_S3′)이 형성될 수 있다.

예컨대, 리드 회로(미도시)가 제1 전압 상태(f_S0)와 제2 전압 상태(f_S1)를 판별하기 위해서 D₀₁의 전압을 리드 전압으로 설정하여 리드 동작을 수행하면, 도 1의 (a)와 같이 이상적인 경우에는 상기 제1 전압 상태(f_S0)와 상기 제2 전압 상태(f_S1)를 정확하게 판별할 수 있어 에러가 발생하지 않지만, 도 1의 (b)와 같이 이상적이지 못한 경우에는 제1 전압 상태(f_SO′)와 제2 전압 상태(f_S1′)의 일부가 서로 중첩되기 때문에 상기 D₀₁를 리드 전압으로 설정하여 리드 동작을 수행할 경우에 리드 에러가 발생할 수 있게 된다.

결국, 한정된 전압의 윈도우 범위 이내에서 리드 마진 및 전압 상태가 차지하는 전압 범위를 감소시키면서 멀티 비트 메모리 장치의 비트 수를 증가시킬 수 있는데, 이렇게 리드 마진과 전압 상태들의 전압 범위가 감소함으로 인해 발생하는 리드 에러들은 에러 정정 코드(ECC; error correction code)를 통해 해결될 수 있다.

하지만, 상기 에러 정정 코드(ECC)를 수행하기에 앞서서, 리드 전압을 효율적으로 설정함으로써 리드 에러를 최소로 하는 다양한 방법들이 연구되고 있으며, 이하는 상기 메모리 장치의 리드 에러를 최소로 하기 위해서 리드 전압을 어떻게 설정한 것인가에 대한 방법을 구체적으로 기술하기로 한다.

도 2는 본 발명의 일 실시예에 따라 리드 에러를 최소로 할 수 있는 방법을 설명하기 위한 그래프이다.

일반적인 메모리 장치에서 비트 에러가 발생하는 정도를 나타내는 수치로서, 비트 에러율(BER; bit error rate)이 사용될 수 있다. 본래 상기 BER은 통신 중에 에러가 발생한 비트의 수를 총 전송한 비트의 수로 나눈 것을 의미하지만, 메모리 장치에서도 총 데이터 대비 에러가 발생한 비트의 개수를 의미하는 지표로서 사용될 수 있다. 따라서, 상기 BER 값이 작을수록 에러가 발생한 셀들의 개수가 적은 것을 의미한다. 본 명세서에서는 메모리 장치에서 발생하는 리드 에러의 정도를 측정하기 위한 하나의 수치로서 BER을 예시하고 있지만, 본 발명에 따른 실시예는 이에 한정되지 않고 에러 발생의 정도를 나타내는 임의의 수치, 표현, 공식 등을 모두 포함할 수 있다.

상기 BER 값은 리드 전압을 어떠한 값으로 설정하느냐에 의존하기 때문에, 리드 전압에 따른 BER의 값의 변화가 도출될 수 있다. 예컨대, 도 2에서는 리드 전압을 변수 D로 하고, 변수 D에 따른 BER의 변화를 나타내는 그래프를 예시한다.

보다 구체적으로, 판별하고자 하는 두 개 이상의 전압 상태들이 소정의 평균(average)값과 소정의 분산(variance)값 또는 표준편차(standard deviation)값을 가질 때에, 상기 BER은 평균, 분산(또는 표준편차), 및 변수 D의 함수로 나타낼 수 있다. 이하는 상기 BER값이 변수 D의 함수라는 의미에서, 상기 BER을 ´BER(D)´로 나타내기로 한다. 실시예에 따라, 상기 BER(D)는 여오차함수(complementary error function, erfc)로 나타낼 수 있다.

상기 변수 D를 가변적으로 조절하면서 BER(D)의 값을 구하면 도 2에 도시된 바와 같은 그래프가 획득될 수 있다. 따라서, BER(D)값을 최소로 하는 리드 전압(Dopt)이 리드 에러를 최소로 할 수 있는 최적의 리드 전압 레벨이 될 수 있다.

실시예에 따라, 구간 <제1 전압 ~ 제2 전압>에서 상기 변수 D를 가변시킬 수 있으며, 이때 상기 제1 전압은 두 전압 산포들 중에서 낮은 전압 범위를 갖는 전압 산포에 상응하는 전압 범위 중 최대 전압 값이고 상기 제2 전압은 상기 두 전압 산포들 중에서 높은 전압 범위를 갖는 전압 산포에 상응하는 전압 범위 중 최소 전압 값일 수 있다. 즉, 이상적인 경우에 있어 두 전압 상태들의 중첩되지 않는 구간에서 상기 변수 D를 가변시킬 수 있다.

도 3은 본 발명의 일 실시예에 따른 리드 전압 설정 방법을 설명하기 위한 예시 그래프이다. 도 3에서는 두 개의 전압 상태들(f_SO 및 f_S1)을 판별하기 위한 리드 전압을 결정하는 방법을 예시한다. 또한, 도 3에 도시된 방법은 전압 산포의 골(valley)을 찾는 방법이므로, 이하에서는 도 3에 도시된 방법을 '골-알고리즘'이라고 칭하기로 한다.

도 3을 참조하면, 이상적인 전압 상태들(f_SO 및 f_S1)은 커플링 현상이나 전하 누설 등으로 인해 점선과 같은 전압 산포를 갖게 된다. 도 3에서 도시된 점선은 실제의 두 전압 상태들(f_SO′및 f_S1′)을 합산한 것이다.

제1 전압 상태(f_SO′)와 제2 전압 상태(f_S1′)는 산포의 확장으로 인하여 서로 중첩되게 되고, 그 결과 전압 범위 ⑤에서 극소점(11, local minimum point)을 갖게 된다. 여기서 극소점은 국소적으로 최소인 점을 의미한다.

본 발명의 실시예에 따른 리드 전압 설정 방법에서는 극소점(11)에 대응하는 전압을 찾기 위한 테스트 리드 동작이 실시될 수 있다. 상술한 극소점(11)에 대응하는 리드 전압을 결정하기 위해서, 다양한 테스트 리드 전압(V1 내지 V10)이 테스트 리드 동작 동안 선택된 워드 라인으로 제공될 수 있다.

그리고, 상술한 테스트 리드 전압들(V1 내지 V10)에 따른 전압 범위들(①~⑩) 각각에 포함되는 메모리 셀들의 수가 카운트될 수 있다. 카운트된 메모리 셀들의 개수가 최소인 전압 범위(예컨대, 도 3에서는 ⑤)가 선택될 수 있고, 최적의 리드 전압은 전압 범위 ⑤ 이내에서 결정될 수 있다. 이하에서, 상기 골-알고리즘을 이용하여 결정된 리드 전압은 ´Dv´로 나타내기로 한다.

또한, 하나의 워드 라인에 존재하는 인접한 전압 상태들 각각의 사이에서 하나의 리드 전압이 결정되어야 하고, 도 3에서는 제1 전압 상태(f_SO′)와 제2 전압 상태(f_S1′)를 판별하기 위한 리드 전압을 결정하는 테스트 리드 동작이 예시된다.

상기 테스트 리드 동작은 전압 범위들(①~⑩) 각각에 대응하는 메모리 셀들의 개수를 카운트하기 위한 동작이다. 먼저, 상기 테스트 리드 동작은 전압 범위(①)에 대응하는 메모리 셀들의 개수를 카운트하는 과정으로부터 시작될 수 있다. 테스트 리드 전압(V0)을 선택된 워드 라인으로 제공함으로써, 전압 범위(①)에 대응하는 메모리 셀들의 개수를 카운트하는 것이 개시될 수 있다.

최초의 테스트 리드 전압(V0)은 메모리 장치의 스펙에서 규정한 제1 전압 상태(f_S0)에 대응하는 전압 범위의 상한 값일 수 있다. 또한, 테스트 리드 동작이 수행되는 전압 범위의 상한 값(⑩)에 대응하는 테스트 리드 전압(V10)은 제2 전압 상태(f_S1)에 대응하는 검증 전압(Vvfy_1)일 수 있다.

테스트 리드 전압(V0)이 선택된 워드 라인으로 제공되는 동안에 페이지 버퍼(미도시, 도 6 참조)에는 대응하는 워드 라인에 연결된 메모리 셀들의 데이터가 감지 및 래치될 수 있다. 또한, 래치된 데이터는 리드 전압 조정부(미도시, 도 6 참조)로 출력될 수 있고, 상기 리드 전압 조정부는 테스트 리드 전압(V0)에 의해 리드된 데이터를 저장할 수 있다.

유사하게, 테스트 리드 전압(V1)이 선택된 동일 워드 라인으로 제공되면서 페이지 버퍼는 데이터를 감지 및 래치할 수 있고, 래치된 데이터는 상기 리드 전압 조정부로 제공되어 저장될 수 있다.

이때, 상기 리드 전압 조정부는 테스트 리드 전압(V0)에 의해서 리드된 데이터와 테스트 리드 전압(V1)에 의해서 리드된 데이터를 비교하여, 오프 셀(off-cell)로부터 온 셀(on-cell)로 변화된 비트들의 개수를 감지할 수 있다. 이러한 비트들의 수를 카운트함으로써 전압 범위(①)에 대응하는 메모리 셀들의 개수가 산출될 수 있다. 실시예에 따라, 상술한 비교 동작은 두 데이터의 동일 컬럼 데이터들에 대한 XOR(Exclusive OR) 연산에 의해 수행될 수도 있다.

위의 방법과 동일하게, 다른 전압 범위들(②~⑩) 각각에 대응하는 메모리 셀들의 개수가 상기 테스트 리드 동작을 통해서 카운트될 수 있다. 이때, 상기 리드 전압 조정부는 일정한 전압 간격(ΔV)을 가지고 증가하는 테스트 리드 전압들(V1 내지 V10)이 생성되도록 명령어 레지스터(미도시, 도6 참조)를 제어할 수 있다.

전체 전압 범위들(①~⑩)에 대한 메모리 셀들의 개수가 카운트되면, 상기 리드 전압 조정부는 최소의 메모리 셀들이 포함된 전압 범위(예컨대, 도 3에서는 ⑤)를 최적의 리드 전압(Dv)으로 선택할 수 있다.

예컨대, 상기 리드 전압 조정부는 상기 전압 범위(⑤)에 대응하는 전압 범위(V4~V5) 중에서 임의의 전압을 최적의 리드 전압(Dv)으로 선택할 수 있고, 실시예에 따라 그 중간 값((V4 + V5) / 2)을 최적의 리드 전압(Dv)으로 선택할 수 있다. 상기 테스트 리드 전압들 간의 간격(ΔV)이 작아질수록, 즉 테스트 리드 동작의 해상도(resolution)가 높아질수록 최적 리드 전압(Dv)의 정밀도는 향상될 수 있다.

도 4는 본 발명의 일 실시예에 따른 리드 전압 설정 방법을 설명하기 위한 예시 그래프이다. 도 4에 도시된 리드 전압 설정 방법은 두 가지 전압 상태들(f_S0′및 f_S1′) 간에 에러가 발생하는 확률이 동일하게 되는 리드 전압을 결정하는 것이다.

즉, 도 4에서 설명하는 리드 전압(D_A)을 기준으로 하여 두 가지 전압 상태들(f_S0′및 f_S1′)을 판단하게 되면, 제2 전압 상태(f_S1′)를 가짐에도 불구하고 제1 전압 상태(f_S0′)를 갖는 것으로 잘못 판단되는 확률(e_{1 ,0})과 제1 전압 상태(f_S0′)를 가짐에도 불구하고 제2 전압 상태(f_S1′)를 갖는 것으로 잘못 판단되는 확률(e_{0 ,1})이 동일할 수 있다.

도 4에 도시된 방법은 아그라왈(Agrawal)에 의해 제안된 방법이기도 하기 때문에, 이하에서는 도 4에 도시된 방법은 '아그라왈-알고리즘'이라 칭하며, 상기 아그라왈-알고리즘을 이용하여 산출된 리드 전압을 'D_A'로 나타내기로 한다.

즉, 상기 D_A 를 리드 전압으로 하여 리드 동작이 수행될 경우에, 인접한 전압 상태들(f_S0′및 f_S1′) 간에 에러가 발생하는 확률이 동일하게 되고, 따라서 이러한 리드 전압(D_A)이 두 전압 상태들을 판별하기 위한 리드 전압으로 선택될 수 있다.

도 5는 본 발명의 실시예에 따라 최적의 리드 전압을 결정하는 여러 방법들 을 비교하기 위한 그래프이다.

도 2 내지 도 4에 기술한 바와 같이 최적의 리드 전압을 구하기 위해서 다양한 방법들이 사용될 수 있는데, 상기 방법들에 의한 결과값을 비교하기 위해 도 5의 그래프가 제공된다.

도 5의 예에서, 제1 전압 상태(f_S0′)와 제2 전압 상태(f_S1′) 각각의 산포는 가우시안 분포(Gaussian distribution)을 갖는 것으로 예시하고, 제1 전압 상태(f_S0′)의 표준 편차가 제2 전압 상태(f_S1′)의 표준 편차보다 더 큰 것으로 예시한다.

도 3에서 기술한 골-알고리즘을 이용할 경우에는 전압 산포의 극소점이 에러를 최소로 하는 리드 전압(Dv)이 될 수 있고, 도 4에서 기술한 아그라왈-알고리즘을 이용할 경우에는 'e_{1 ,0}'과 'e_{0 ,1}'이 동일한 값을 갖는 전압이 에러를 최소로 하는 리드 전압(D_A)이 될 수 있다. 또한, 도 2에서 기술한 방법에 의하면, BER(D)가 최소가 되는 리드 전압(Dopt)이 결정될 수 있다.

즉, 도 5에서 확인할 수 있듯이, 상기 골-알고리즘에 의한 Dv와 상기 아그라왈-알고리즘에 의한 D_A는 BER 값을 최소화하지 못한다. 따라서, 상기 골-알고리즘에 의한 리드 전압(Dv)이 결정되거나 또는 상기 아그라왈-알고리즘에 의한 리드 전압(D_A)이 결정되면, 이들 리드 전압(Dv 또는 D_A)를 적절하게 오프셋 보상함으로써 최적의 리드 전압이 산출될 수 있다.

예컨대, 상기 골-알고리즘에 의한 Dv를 표준 편차가 더 작은 상태의 방향(도 5에서는 오른쪽)으로 오프셋 보상함으로써 Dopt에 근접한 리드 전압이 결정될 수 있다. 유사하게, 상기 아그라왈-알고리즘에 의한 D_A를 표준 편차가 더 큰 상태의 방향(도 5에서는 왼쪽)으로 오프셋 보상함으로써 Dopt에 근접한 리드 전압이 결정될 수 있다. 이때, 상기 각 전압 상태(f_S0′및 f_S1′)의 표준 편차의 차이가 클수록 상기 BER이 효율적으로 개선될 수 있으며, 따라서 본 발명의 실시예에 따른 리드 전압 설정 방법을 이용하면 상태 별로 표준 편차의 차이가 큰 메모리 장치에서의 BER 개선 효과가 더욱 커질 수 있다.

상기 Dv 및 D_A를 상기 Dopt로 근접시키기 위한 상기 오프셋 보상의 값은 각 전압 산포의 평균, 분산(또는 표준 편차) 등에 기초하여 결정될 수 있으며, 결정된 상기 오프셋 보상의 값은 테이블(table) 등에 저장되어 이후에 유사한 오프셋 보상이 수행될 경우 참고 자료로 이용될 수도 있다.

실시예에 따라, 도 5에 도시된 바와 같이, Dopt는 Dv와 D_A 사이에 존재하기 때문에 Dv 및 D_A를 평균함으로써 Dopt가 결정될 수도 있다. 예컨대, 상기 평균은 산술 평균, 기하 평균, 또는 조화 평균 중에서 어느 하나일 수 있다. 또는, Dv와 D_A 사이의 임의의 값을 상기 Dopt로 결정할 수도 있다.

참고로, 두 전압 상태들이 가우시안 분포를 갖고 분산(또는 표준편차)이 동일한 경우에는 Dopt와 Dv와 D_A가 모두 같으며, 그 값은 두 전압 상태들의 평균들의 평균일 수 있다. 이를 수식으로 표현하면 다음과 같다.

if σ0 = σ1, then Dopt = Dv = D_A = (μ0 + μ1) / 2

여기서, σ0는 제1 전압 상태의 분산(또는 표준편차), σ1는 제2 전압 상태의 분산(또는 표준편차), μ0는 상기 제1 전압 상태의 평균, μ1는 상기 제2 전압 상태의 평균이다. 따라서, BER(Dopt), BER(Dv), 및 BER(D_A)의 값도 모두 동일하게 된다.

도 6은 상술한 리드 전압 설정 방법을 이용하여 리드 동작을 수행할 수 있는 메모리 장치(100)에 대한 개략적인 블록도이다.

도 6을 참조하면, 리드 전압 조정부(140)는 선택된 워드 라인에 연결된 메모리 셀들이 평준화 프로그램되거나, 또는 프로그램된 메모리 셀들에 대해 테스트 리드 동작이 수행되도록 다른 구성요소들을 제어할 수 있다. 테스트 리드 동작이 결과에 기초하여, 상기 리드 전압 조정부(140)는 최소의 리드 에러가 발생하는 리드 전압을 최적의 리드 전압으로 결정할 수 있다.

보다 구체적으로 도 6에 도시된 메모리 장치(100)의 동작을 설명하면, 셀 어레이(110)는 비트 라인 및 워드 라인에 연결되는 메모리 셀들을 포함할 수 있다. 워드 라인을 공유하는 메모리 셀들은 프로그램 동작시 발생하는 커플링 현상에 의하여 전압 산포가 상측 또는 하측으로 확장될 수 있다. 멀티 비트 메모리 장치에서 상기 셀 어레이(110)는 N-비트(N은 자연수, N≥2) 데이터를 저장할 수 있다.

상기 셀 어레이(110)는 워드 라인 유닛들(111, 112 및 113)로 구분될 수 있 으며, 프로그램 동작 시에 동시에 프로그램되는 페이지 크기의 데이터는 하나의 워드 라인으로 공급되는 프로그램 전압에 의하여 메모리 셀로 라이트될 수 있다. 리드 동작시, 하나의 워드 라인에 연결되는 메모리 셀들에 저장된 페이지 데이터는 워드 라인으로 리드 전압이 공급되는 동안 페이지 버퍼(120)에 의해 감지 및 래치될 수 있다.

즉, 워드 라인 별로 최적의 리드 전압들이 선택될 수 있고, 워드 라인은 짝수 페이지 및 홀수 페이지로 구분될 수 있어서 짝수 및 홀수 페이지 각각에 별도의 리드 전압이 제공될 수도 있다.

상기 페이지 버퍼(120)는 동작 모드에 따라 라이트 드라이버(write driver) 또는 감지 증폭기(sense amplifier)로 동작할 수 있다. 프로그램 동작시, 상기 페이지 버퍼(120)는 상기 셀 어레이(110)에 프로그램될 페이지 데이터를 로드할 수 있고, 로드된 페이지 데이터는 비트 라인으로 전달되어 메모리 셀들에 프로그램될 수 있다. 리드 동작시에 상기 페이지 버퍼(120)는 상기 셀 어레이(110)의 메모리 셀들에 저장된 데이터를 감지하여 저장할 수 있다.

Y-게이트(130)는 리드 동작시 열 어드레스(Y-Add)에 응답하여 상기 페이지 버퍼(130)에 래치된 데이터를 입출력 버퍼(미도시)로 전달할 수 있다. 프로그램 동작시, 상기 Y-게이트(130)는 입력되는 데이터를 상기 페이지 버퍼(120)에 전달할 수 있다. 테스트 리드 동작시, 상기 Y-게이트(130)는 열 어드레스(Y-Add)에 응답하여 선택된 메모리 셀들로부터 리드된 데이터를 상기 페이지 버퍼(120)로부터 상기 리드 전압 조정부(140)로 전달할 수 있다. 또한, 평준화 프로그램 동작시, 상기 Y- 게이트(130)는 상기 리드 전압 조정부(140)로부터 전달되는 테스트 데이터를 상기 페이지 버퍼(120)로 전달할 수 있다.

상기 리드 전압 조정부(140)는 상기 셀 어레이(110)에 포함되는 워드 라인 또는 페이지 단위에 대응하는 메모리 셀들의 최적 리드 전압을 설정할 수 있다. 테스트 공정에서, 상기 리드 전압 조정부(140)는 테스트 데이터가 프로그램되도록 명령어 레지스터/제어 로직(150)을 제어할 수 있다. 평준화 프로그램에 따라, 메모리 셀들은 다수의 전압 상태들 중에서 어느 하나의 전압 상태를 가질 수 있다.

평준화 프로그램이 완료되면 상기 리드 전압 조정부(140)는 선택된 워드 라인에 대해서 최적의 리드 전압을 선택하기 위한 테스트 리드 동작을 수행할 수 있다. 상기 리드 전압 조정부(140)는 테스트 리드 동작에 따라 선택된 워드 라인에 다수의 전압 상태들 사이에 위치하게 될 최적의 리드 전압을 선택할 수 있다. 선택된 최적의 리드 전압은 고전압 발생기(160)의 전압 레벨을 조정하기 위한 정보로 제공될 수 있다. 상기 리드 전압 조정부(140)는 이러한 최적의 리드 전압을 각각의 워드 라인들에 대해 또는 각 워드 라인의 각 페이지에 대해 선택할 수 있다.

상기 명령어 레지스터/제어 로직(150)은 상기 리드 전압 조정부(140)로부터의 플래그 신호에 따라 상기 고전압 발생기(160)를 제어할 수 있다. 상기 명령어 레지스터/제어 로직(150)은 외부로부터 제공되는 제어 신호(/CE, /OE 또는 /CE) 또는 명령어에 응답하여 프로그램, 리드, 또는 이레이즈 동작을 위한 상기 고전압 발생기(160)의 전압 생성을 제어할 수 있다. 특히, 상기 명령어 레지스터/제어 로직(150)은 상기 리드 전압 조정부(140)로부터의 제어 신호에 응답하여 고해상도의 리드 전압들이 테스트 리드 동작 동안에 연속적으로 출력되도록 상기 고전압 발생기(160)를 제어할 수 있다.

상기 고전압 발생기(160)는 상기 셀 어레이(110)로 제공되는 워드 라인 전압을 생성할 수 있다. 상기 고전압 발생기(160)는 각 동작 모드에 따라 다양한 워드 라인 전압들을 생성하여 생성된 워드 라인 전압들을 선택된 워드 라인들로 제공할 수 있다. 프로그램 동작시, 상기 고전압 발생기(160)는 프로그램 전압(Vpgm)을 생성하여 이를 선택된 워드 라인들로 제공할 수 있다.

또한, 리드 동작시 상기 고전압 발생기(160)는 선택된 워드 라인으로 선택된 페이지 데이터를 리드하기 위한 리드 전압(Vrd)을 제공할 수 있다. 상기 고전압 발생기(160)는 각각의 워드 라인에 대하여 최적의 리드 전압을 제공할 수 있고, 또는 하나의 워드 라인에 있어서 멀티 비트 데이터의 페이지들 각각에 대응하는 최적 리드 전압을 공급할 수도 있다.

워드 라인들 각각에 대해, 또는 워드 라인의 페이지들 각각에 대하여 최적의 리드 전압을 상기 셀 어레이(110)에 제공하기 위해서 상기 고전압 발생기(160)는 세트 레지스터(161)를 포함할 수 있다. 상기 세트 레지스터(161)는 각 워드 라인의 최적 리드 전압들을 생성하기 위한 설정 데이터가 저장될 수 있다. 또한, 상기 세트 레지스터(161)는 워드 라인의 페이지들 각각에 대응하는 최적 리드 전압들을 생성하기 위한 설정 데이터를 저장할 수 있다.

상기 설정 데이터는 상기 리드 전압 조정부(140)에 의해 생성될 수 있으며, 테스트 리드 동작의 결과로부터 얻어질 수 있다. 상기 테스트 리드 동작 동안에, 상기 고전압 발생기(160)는 순차적으로 선택된 워드 라인으로 고해상도의 리드 전압을 공급할 수 있다.

행 디코더(170)는 행 어드레스(X-Add)에 응답하여 워드 라인을 선택할 수 있다. 또한, 상기 행 디코더(170)는 선택된 워드 라인에 상기 고전압 발생기(160)로부터 생성된 워드 라인 전압을 전달할 수 있다.

도 7은 본 발명의 실시예에 따른 메모리 장치(310)를 구비하는 메모리 시스템(300)의 개략적인 블록도이다. 예컨대, 상기 메모리 시스템(300)은 메모리 카드(memory card) 또는 솔리드 스테이트 디스크(SSD; solid state disk)일 수 있다.

도 7을 참조하면, 대용량의 데이터 저장 능력을 지원하기 위한 상기 메모리 시스템(300)은 본 발명의 실시예에 따른 메모리 장치(310)를 포함할 수 있다. 상기 메모리 장치(310)는 각 워드 라인 또는 각 워드 라인의 각 페이지들에 대응하는 최적의 리드 전압을 생성하여 리드 동작을 수행할 수 있다.

상기 메모리 시스템(300)은 호스트와 상기 메모리 장치(310) 간의 데이터 교환을 제어하기 위한 메모리 컨트롤러(320)를 포함할 수 있다. 따라서, 상기 메모리 장치(310)로부터 리드 전압의 조정에 따른 감소된 에러 확률을 갖는 리드 데이터가 출력될 수 있고, 그 결과 높은 신뢰도를 갖는 메모리 시스템(300)이 제공될 수 있다.

SRAM(321)은 프로세싱 유닛(322)의 동작 메모리로서 사용될 수 있고, 호스트 인터페이스(323)는 상기 메모리 시스템(300)과 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다.

에러 정정 블록(324)은 상기 메모리 장치(310)로부터 리드된 데이터에 포함되는 에러를 검출 및 정정할 수 있으며, 메모리 인터페이스(325)는 상기 메모리 장치(310)와 인터페이싱할 수 있다. 상기 프로세싱 유닛(322)은 상기 메모리 컨트롤러(320)의 데이터 교환을 위한 제어 동작을 수행할 수 있다.

도 7에 도시된 메모리 시스템(300)에 따르면, 최소화된 에러를 갖는 리드 데이터가 상기 메모리 장치(310)로부터 출력될 수 있고, 상기 에러 정정 블록(324)에 의해 에러가 검출되어 정정될 수 있다. 상기 메모리 장치(310)에 따라 최소화된 리드 에러가 리드 데이터에 포함되고, 그 결과 상기 에러 정정 블록(324)의 부담이 최소화될 수 있다.

상기한 바와 같이, 도 7에 도시된 메모리 시스템(300)은 솔리드 스테이트 디스크로 구현될 수 있으며, 이 경우 상기 에러 정정 블록(324)의 부담이 상당히 감소될 수 있다. 또한, 상기 메모리 시스템(300)은 어플리케이션 칩셋(application chipset), 카메라 이미지 프로세서(camera image processor), 모바일 디램 등과 결합하여 대용량의 데이터를 교환할 수 있는 정보 처리 기기의 저장 장치로 제공될 수 있다.

본 발명의 실시예에 따른 리드 전압 설정 방법은 컴퓨터로 리드할 수 있는 기록 매체에 컴퓨터가 리드할 수 있는 코드로서 구현될 수 있다. 컴퓨터가 리드할 수 있는 기록 매체는 컴퓨터 시스템에 의하여 리드될 수 있는 데이터가 저장되는 모든 종류의 기록 장치를 포함할 수 있다.

또한 컴퓨터가 리드할 수 있는 기록 매체는 네트워크로 연결된 컴퓨터 시스 템에 분산되어, 분산 방식으로 컴퓨터가 리드할 수 있는 코드가 저장되고 실행될 수 있다. 그리고 본 발명의 실시예에 따른 리드 전압 설정 방법을 구현하기 위한 기능적인(functional) 프로그램, 코드 및 코드 세그먼트들은 본 발명이 속하는 기술분야의 프로그래머들에 의해 용이하게 추론될 수 있다.

본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 것을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

본 발명의 상세한 설명에서 제공되는 도면을 보다 충분하게 이해하기 위하여 각 도면의 간단한 설명이 제공된다.

도 1은 멀티 비트 셀(MLC; multi bit cell)의 전압 상태를 나타내는 예시도들.

도 2는 본 발명의 일 실시예에 따라 리드 에러를 최소로 할 수 있는 방법을 설명하기 위한 그래프.

도 3은 본 발명의 다른 실시예에 따른 리드 전압 설정 방법을 설명하기 위한 예시 그래프.

도 4는 본 발명의 또 다른 실시예에 따른 리드 전압 설정 방법을 설명하기 위한 그래프.

도 5는 도 2 내지 도 4에 기술된 최적의 리드 전압을 결정하는 여러 방법들을 비교하기 위한 그래프.

도 6은 본 발명의 실시예에 따른 리드 전압 설정 방법을 이용하여 리드 동작을 수행할 수 있는 메모리 장치에 대한 개략적인 블록도.

도 7은 본 발명의 실시예에 따른 메모리 장치를 구비하는 메모리 시스템의 개략적인 블록도.

Claims (10)

1. 제1 전압 상태에 상응하는 제1 전압 산포 및 제2 전압 상태에 상응하는 제2 전압 산포에 기초하여, 리드 전압을 변수로 하는 리드 에러 확률 값을 산출하는 단계; 및

   상기 리드 전압을 가변시키면서 상기 산출된 리드 에러 확률 값이 최소가 되는 리드 전압을 상기 제1 전압 상태와 상기 제2 전압 상태를 판별하기 위한 리드 전압으로 설정하는 단계를 포함하는 리드 전압 설정 방법.
2. 제1항에 있어서, 상기 리드 전압으로 설정하는 단계는,

   상기 리드 전압을 제1 전압과 제2 전압 사이에서 가변시키는 단계를 더 포함하고,

   여기서, 상기 제1 전압은 상기 제1 전압 산포에 상응하는 전압 범위 중 최대 전압 값이고, 상기 제2 전압은 상기 제2 전압 산포에 상응하는 전압 범위 중 최소 전압 값인 리드 전압 설정 방법.
3. 제1항에 있어서, 상기 리드 에러 확률 값을 산출하는 단계는,

   상기 제1 전압 산포 및 상기 제2 전압 산포 각각의 평균 및 분산도에 기초하여 상기 리드 에러 확률 값을 산출하는 단계인 리드 전압 설정 방법.
4. 제3항에 있어서,

   상기 레드 에러 확률 값은 BER(bit error rate)인 리드 전압 설정 방법.
5. 제1 방법에 기초하여, 제1 전압 상태 및 제2 전압 상태를 판별하기 위한 제1 리드 전압을 산출하는 단계;

   제2 방법에 기초하여, 상기 제1 전압 상태 및 상기 제2 전압 상태를 판별하기 위한 제2 리드 전압을 산출하는 단계; 및

   상기 제1 리드 전압 및 상기 제2 리드 전압에 기초하여, 상기 제1 전압 상태 및 상기 제2 전압 상태를 판별하기 위한 제3 리드 전압을 산출하는 단계를 포함하는 리드 전압 설정 방법.
6. 제5항에 있어서,

   상기 제1 방법은, 상기 제1 전압 상태 및 상기 제2 전압 상태 각각에 대응하는 전압 산포들의 합이 골(valley)이 되는 리드 전압을 상기 제1 리드 전압으로 설정하는 방법이고,

   상기 제2 방법은, 상기 제1 전압 상태 및 상기 제2 전압 상태 각각에 대응하는 상기 전압 산포들에 따른 리드 에러 개수를 서로 동일하게 하는 리드 전압을 상기 제2 리드 전압으로 설정하는 방법인 리드 전압 설정 방법.
7. 제5항에 있어서, 상기 제3 리드 전압을 산출하는 단계는,

   상기 제1 리드 전압 또는 상기 제2 리드 전압 중에서 어느 하나를 오프셋 보상하여 상기 제3 리드 전압을 산출하는 단계인 리드 전압 설정 방법.
8. 제7항에 있어서, 상기 오프셋 보상하여 상기 제3 리드 전압을 산출하는 단계는,

   상기 제1 리드 전압으로부터 분산도가 작은 방향으로 오프셋 보상하여 상기 제3 리드 전압을 산출하거나, 또는 상기 제2 리드 전압으로부터 분산도가 큰 방향으로 오프셋 보상하여 상기 제3 리드 전압을 산출하는 방법인 리드 전압 설정 방법.
9. 제8항에 있어서,

   상기 오프셋 보상의 정도는 상기 분산도의 상대적 차이에 기초하여 결정되는 리드 전압 설정 방법.
10. 제5항에 있어서, 상기 제3 리드 전압을 산출하는 단계는,

    상기 제1 리드 전압 및 상기 제2 리드 전압을 평균하여 상기 제3 리드 전압을 산출하는 단계이고,

    상기 평균은, 산술 평균, 기하 평균, 및 조화 평균 중에서 어느 하나인 리드 전압 설정 방법.

Images