CN111128268B - 用于基于存取的刷新时序的设备及方法 - Google Patents

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Abstract

本申请案涉及用于基于存取的刷新时序的设备及方法。本发明的实施例涉及用于调度存储器装置中的目标刷新的设备及方法。存储器装置中的存储器单元可为易失性的且可需要作为自动刷新操作的一部分而被周期性地刷新。另外，特定行可经历较快降级，且可需要经受目标刷新操作，其中提供并刷新特定目标刷新地址。目标刷新操作需要发生的速率可基于存取存储器单元的速率。所述存储器装置可监视对所述存储器的组的存取，且可使用所述存取的计数来确定将刷新自动刷新地址还是目标刷新地址。

Description

用于基于存取的刷新时序的设备及方法
技术领域
本发明一般来说涉及用于调度目标刷新的设备及方法，且更具体来说涉及用于调度存储器装置中的目标刷新的设备及方法。
背景技术
本发明一般来说涉及半导体装置，且更具体来说涉及半导体存储器装置。特定来说，本发明涉及易失性存储器，例如动态随机存取存储器(DRAM)。可将信息存储于DRAM的存储器单元中作为存储器单元的经改变物理性质。举例来说，存储器单元可为电容性元件，且可将信息作为电容性元件的电荷来存储。DRAM可包含易失性存储器单元，所述易失性存储器单元为其中物理性质可随时间改变(例如，电容器上的电荷可随时间衰减)、此又可使存储于存储器单元中的数据随时间降级的存储器单元。因此，可有必要周期性地刷新存储器单元以维持存储器中的信息保真度(例如，通过使存储器单元恢复到初始电荷电平)。
由于存储器组件的大小已减小，因此存储器单元的密度已大大增加。对特定存储器单元或存储器单元群组的重复存取(通常称作‘行锤击(row hammer)’)可导致附近存储器单元中的经增加数据降级速率。可期望识别并刷新受行锤击影响的存储器单元。这些目标刷新可需要散置在常规周期性刷新当中，所述常规周期性刷新是对并未经历行锤击影响的行执行。
发明内容
本申请案的一个方面针对于一种设备，其包括：存储器组，其包括字线；行解码器，其经配置以基于所接收存取地址而存取所述存储器组的字线，且基于所接收刷新地址而刷新所述存储器组的字线；自动刷新地址产生器，其经配置以提供自动刷新地址；目标刷新地址产生器，其经配置以提供目标刷新地址；及循环产生器，其经配置以基于对所述存储器组的所述存取的计数而确定是将所述自动刷新地址还是所述目标刷新地址提供到所述存储器组作为所述刷新地址。
本申请案的另一方面针对于一种设备，其包括：计数器电路，其经配置以对于对多个存储器组中的每一者的存取的次数进行计数；及比较器电路，其经配置以在针对给定存储器组的所述存取的所述计数超过阈值的情况下提供命令信号，其中基于所述命令信号而将目标刷新地址发布到所述给定存储器组。
本申请案的又一方面针对于一种方法，其包括：监视对存储器组的存取；随时间将刷新地址提供到所述存储器组；及基于对所述组的所述所监视存取而提供目标刷新地址作为所述刷新地址中的一者。
附图说明
图1是展示根据本发明的至少一个实施例的半导体装置的整体配置的框图。
图2是根据本发明的实施例的行解码器的框图。
图3A到3B是描绘根据本发明的实施例的刷新地址控制电路及循环产生器的框图。
图4是描绘根据本发明的实施例的刷新地址电路的操作的时序图。
图5是根据本发明的实施例的循环产生器的示意图。
图6是描绘根据本发明的实施例的刷新存储器的方法的流程图。
具体实施方式
对特定实施例的以下描述本质上仅为示范性的且绝不打算限制本发明或者其应用或使用的范围。在本发明系统及方法的实施例的以下详细描述中，参考形成所述详细描述的一部分的附图，且通过图解说明其中可实践所描述系统及方法的特定实施例的方式而展示所述附图。充分详细地描述这些实施例以使得所属领域的技术人员能够实践目前所揭示系统及方法，且应理解，可利用其它实施例且可在不背离本发明的精神及范围的情况下做出结构及逻辑改变。此外，出于清晰目的，对特定特征的详细描述在其将由所属领域的技术人员明了的情况下将不进行论述，以便不使本发明的实施例的描述模糊。因此，不应在限制意义上理解以下详细描述，且本发明的范围由所附权利要求书界定。
半导体存储器装置可将信息存储于多个存储器单元中，所述多个存储器单元中的每一者安置于特定行(字线)与列(位线)的相交点处。存储器单元可以易失性的方式存储信息，使得存储器单元的状态(且因此存储于其中的信息)随时间改变或衰减。因此，存储器装置可进行刷新操作，在所述刷新操作中，将存储器单元的状态恢复到与存储于所述存储器单元中的信息对应的初始值(例如，初始电荷电平)。举例来说，可从给定存储器单元读取信息且接着将所述信息写回到同一存储器单元。刷新操作可一次刷新存储器单元的整个行。这些刷新可为自动刷新操作的一部分且可由于用户命令而发生及/或可周期性地发生。在自动刷新期间，存储器装置可通过半导体装置的存储器单元行序列而进行工作。
除自动刷新操作之外，还可有必要刷新特定目标存储器单元行。这些行可经受比半导体装置的其它行快的降级。因此，这些行可需要比其原本将由自动刷新操作进行的刷新更频繁地刷新。可需要识别这些目标刷新行(或目标刷新地址)且接着可需要在其它刷新操作发生的同时执行目标刷新。目标刷新行可经受行锤击影响，其中对给定行(侵扰者行)的重复存取导致接近于侵扰者行的一或多个行(受害者行)的降级。受害者行可被识别并被提供作为目标刷新行。受害者行经历降级的速率可与对侵扰者行的存取的次数(及/或速率)有关。因此，需要被执行的目标刷新操作的速率可取决于存取的次数及/或速率。
本发明是针对用于调度目标刷新的设备及方法。存储器装置可对行地址序列执行刷新操作，可基于自动刷新信号而对所述刷新操作进行计时。存储器装置可包含计数器，所述计数器进行检查以查看对存储器装置的一或若干特定存储器位置的存取的次数(及/或速率)是否超过阈值。如果是，那么存储器装置可调度目标行刷新，所述目标行刷新可‘窃取’时隙中的原本将用于自动刷新地址的时隙。如果对特定存储器位置的存取不高于阈值，那么可跳过目标刷新，且自动刷新地址可继续。存储器装置可周期性地检查计数器以确定将提供还是不提供目标刷新地址。以此方式，可基于存储器装置的存取计数而调度目标刷新。
图1是展示根据本发明的至少一个实施例的半导体装置的整体配置的框图。半导体装置100可为半导体存储器装置，例如集成于单个半导体芯片上的DRAM装置。
半导体装置100包含存储器阵列118。将存储器阵列118展示为包含多个存储器组。在图1的实施例中，将存储器阵列118展示为包含八个存储器组BANK0到BANK7。在其它实施例的存储器阵列118中可包含更多或更少组。每一存储器组包含多个字线WL、多个位线BL及/BL以及布置于多个字线WL与多个位线BL及/BL的相交点处的多个存储器单元MC。由行解码器108执行对字线WL的选择且由列解码器110执行对位线BL及/BL的选择。在图1的实施例中，行解码器108针对每一存储器组包含相应行解码器且列解码器110针对每一存储器组包含相应列解码器。位线BL及/BL耦合到相应读出放大器(SAMP)。来自位线BL或/BL的读取数据由读出放大器SAMP放大，且经由互补局部数据线(LIOT/B)、传送门(TG)及互补主数据线(MIOT/B)而将所述读取数据传送到读取/写入放大器120。相反地，经由互补主数据线MIOT/B、传送门TG及互补局部数据线LIOT/B而将从读取/写入放大器120输出的写入数据传送到读出放大器SAMP，且将所述写入数据写入于耦合到位线BL或/BL的存储器单元MC中。
半导体装置100可采用多个外部端子，所述多个外部端子包含：命令及地址(C/A)端子，其耦合到命令及地址总线以接收命令及地址以及CS信号；时钟端子，其用以接收时钟CK及/CK；数据端子DQ，其用以提供数据；及电力供应端子，其用以接收电力供应电位VDD、VSS、VDDQ及VSSQ。
时钟端子被供应有将被提供到输入电路112的外部时钟CK及/CK。外部时钟可为互补的。输入电路112基于CK及/CK时钟而产生内部时钟ICLK。将ICLK时钟提供到命令解码器110且提供到内部时钟产生器114。内部时钟产生器114基于ICLK时钟而提供各种内部时钟LCLK。LCLK时钟可用于各种内部电路的时序操作。将内部数据时钟LCLK提供到输入/输出电路122以对包含于输入/输出电路122中的电路的操作进行计时，举例来说，提供到数据接收器以对写入数据的接收进行计时。
C/A端子可被供应有存储器地址。经由命令/地址输入电路102而将被供应到C/A端子的存储器地址传送到地址解码器104。地址解码器104接收所述地址且将经解码行地址XADD供应到行解码器108并将经解码列地址YADD供应到列解码器110。地址解码器104还可供应经解码组地址BADD，所述经解码组地址BADD可指示含有经解码行地址XADD及列地址YADD的存储器阵列118的组。C/A端子可被供应有命令。命令的实例包含：用于控制各种操作的时序的时序命令、用于存取存储器的存取命令(例如用于执行读取操作的读取命令及用于执行写入操作的写入命令)、用于执行模式寄存器写入及读取操作的模式寄存器写入及读取命令以及其它命令及操作。存取命令可与用以指示待存取的存储器单元的一或多个行地址XADD、列地址YADD及组地址BADD相关联。
可经由命令/地址输入电路102而将所述命令作为内部命令信号提供到命令解码器106。命令解码器106包含用以解码内部命令信号以产生用于执行操作的各种内部信号及命令的电路。举例来说，命令解码器106可提供行命令信号以选择字线且提供列命令信号以选择位线。
装置100可接收为读取命令的存取命令。当接收到读取命令且向组地址、行地址及列地址及时供应所述读取命令时，从存储器阵列118中的与行地址及列地址对应的存储器单元读取读取数据。读取命令由命令解码器106接收，所述命令解码器提供内部命令，使得将来自存储器阵列118的读取数据提供到读取/写入放大器120。经由输入/输出电路122而将读取数据从数据端子DQ输出到外部。外部端子DQ包含数个单独端子，每一单独端子提供与装置100的数据时钟的时钟边缘同步的数据位。外部端子DQ的数目对应于数据宽度，也就是说，向数据时钟的时钟边缘同时提供一定数目个数据位。在本发明的一些实施例中，半导体装置100的数据宽度为8个位。在本发明的其它实施例中，半导体装置100的数据宽度为16个位，其中将所述16个位分离成低位数据字节(包含8个位)及高位数据字节(包含8个位)。
装置100可接收为写入命令的存取命令。当接收到写入命令且向组地址、行地址及列地址及时供应所述写入命令时，将供应到数据端子DQ的写入数据写入到存储器阵列118中的与行地址及列地址对应的存储器单元。写入命令由命令解码器106接收，所述命令解码器提供内部命令，使得写入数据由输入/输出电路122中的数据接收器接收。还可将写入时钟提供到外部时钟端子以用于对由输入/输出电路122的数据接收器进行的写入数据接收进行计时。写入数据经由输入/输出电路122而被供应到读取/写入放大器120，且通过读取/写入放大器120而被供应到存储器阵列118以被写入到存储器单元MC中。如先前所描述，外部端子DQ包含数个单独端子。参考写入操作，每一外部端子DQ接收数据位，且外部端子DQ的数目对应于被同时接收、与一或多个时钟信号同步的数据位的数据宽度。本发明的一些实施例包含8个位的数据宽度。在本发明的其它实施例中，数据宽度为16个位，其中将所述16个位分离成8个数据位的低位字节及8个数据位的高位字节。
装置100还可接收命令，所述命令致使所述装置执行自动刷新操作。刷新信号AREF可为脉冲信号，当命令解码器106接收到指示自动刷新命令的信号时，激活所述脉冲信号。在一些实施例中，可在外部向存储器装置100发布自动刷新命令。在一些实施例中，自动刷新命令可由装置的组件周期性地产生。在一些实施例中，当外部信号指示自我刷新进入命令时，也可激活刷新信号AREF。刷新信号AREF可在命令输入之后立即被激活一次，且此后可在所要内部时序处被循环地激活。因此，刷新操作可自动地继续进行。自我刷新退出命令可致使刷新信号AREF的自动化激活停止且返回到空闲状态。
将刷新信号AREF供应到刷新地址控制电路116。刷新地址控制电路116将刷新行地址RXADD供应到行解码器108，所述行解码器可刷新存储器单元阵列118中所含有的预定字线WL。刷新地址控制电路116可控制刷新操作的时序，且可产生并提供刷新地址RXADD。刷新地址控制电路116可经控制以改变刷新地址RXADD的细节(例如，如何计算刷新地址、刷新地址的时序)，或可基于内部逻辑而操作。
刷新地址控制电路116可选择性地输出目标刷新地址或自动化刷新地址(自动刷新地址)作为刷新地址RXADD。自动化刷新地址可为基于自动刷新信号AREF的激活而提供的地址序列。刷新地址控制电路116可以由AREF确定的速率来循环穿过自动刷新地址序列。刷新地址控制电路116还可确定目标刷新地址，所述目标刷新地址为需要基于存储器阵列118中的附近地址的存取型式而刷新的地址。刷新地址控制电路116可选择性地使用装置100的一或多个信号来计算目标刷新地址RXADD。举例来说，可基于由地址解码器提供的行地址XADD而计算刷新地址RXADD。
刷新地址控制电路116可基于监视被发布到存储器阵列118的存取命令而确定是发布自动刷新地址还是目标刷新地址来作为刷新地址RXADD。可基于刷新信号AREF的时序而对刷新地址RXADD提供时序。刷新地址控制电路116可具有与AREF的时序对应的时隙，且可在每一时隙期间提供一或多个刷新地址RXADD。在一些实施例中，可在原本将被指派给自动刷新地址的时隙中发布目标刷新地址(例如，“窃取”所述时隙)。在一些实施例中，可保留特定时隙以用于目标刷新地址，且刷新地址控制电路116可确定是提供目标刷新地址、在所述时隙期间不提供地址还是在所述时隙期间替代地提供自动刷新地址。
刷新地址控制电路116可基于监视去往存储器阵列118的存取命令而确定所提供刷新地址RXADD是目标刷新地址还是自动刷新地址。特定来说，刷新地址控制电路116可监视被发布到存储器阵列118的每一组的存取命令。将刷新地址控制电路116展示为耦合到组地址BADD，然而，可使用任何信号(或其它方法)来监视对特定组的存取(例如，刷新地址控制电路116可监视特定组多久被激活一次)。刷新地址控制电路116可对于对给定组的激活的次数(及/或速率)进行计数，且可将所述值与阈值进行比较。所述阈值可为装置100的可编程值(例如，基于刷新地址控制电路116的熔丝设定及/或存储于装置100的模式寄存器中的值)。当对给定组的存取的次数(及/或速率)超过阈值时，可指示所述组较可能含有为侵扰者地址的地址(例如，由于行锤击影响)，且刷新地址控制电路116可提供目标刷新地址。刷新地址控制电路116可立即提供目标刷新地址，或可将目标刷新地址排队以在稍后时间处(例如，在可用于目标刷新的下一时隙中)提供。
目标刷新地址可基于从地址解码器104接收的行地址XADD的随时间的特性。刷新地址控制电路116可对当前行地址XADD进行取样以确定其随时间的特性。取样可间歇地发生，其中基于随机或伪随机时序而获取每一样本。刷新地址控制电路116可使用不同方法来基于所取样行地址XADD计算目标刷新地址。举例来说，刷新地址控制电路116可确定给定行是否为侵扰者地址，且接着计算并提供与侵扰者地址的受害者地址对应的地址作为目标刷新地址。在一些实施例中，一个以上受害者地址可与给定侵扰者地址对应。在此情形中，刷新地址控制电路可将多个目标刷新地址排队，且在其确定应提供目标刷新地址时依序提供所述多个目标刷新地址。
自动刷新地址可由刷新地址控制电路116提供以便周期性地刷新存储器阵列118的字线。刷新地址控制电路116可以序列来产生自动刷新地址，使得每当提供自动刷新地址作为刷新地址RXADD时，所述自动刷新地址为自动刷新地址的序列中的下一地址。
电力供应端子被供应有电力供应电位VDD及VSS。将电力供应电位VDD及VSS供应到内部电压产生器电路124。内部电压产生器电路124基于被供应到电力供应端子的电力供应电位VDD及VSS而产生各种内部电位VPP、VOD、VARY、VPERI等等。内部电位VPP主要用于行解码器108中，内部电位VOD及VARY主要用于包含于存储器阵列118中的读出放大器SAMP中，且内部电位VPERI用于许多外围电路块中。
电力供应端子还被供应有电力供应电位VDDQ及VSSQ。将电力供应电位VDDQ及VSSQ供应到输入/输出电路122。在本发明的实施例中，被供应到电力供应端子的电力供应电位VDDQ及VSSQ可为与被供应到电力供应端子的电力供应电位VDD及VSS相同的电位。在本发明的另一实施例中，被供应到电力供应端子的电力供应电位VDDQ及VSSQ可为与被供应到电力供应端子的电力供应电位VDD及VSS不同的电位。被供应到电力供应端子的电力供应电位VDDQ及VSSQ用于输入/输出电路122，使得由输入/输出电路122产生的电力供应噪声不传播到其它电路块。
图2是根据本发明的实施例的行解码器200的框图。在本发明的一些实施例中，行解码器200可包含于图1的行解码器108中。行解码器200可确定是激活存储器组(例如，图1的存储器阵列118的组)中的对应于行地址XADD还是刷新地址RXADD的字线。
如图2中所展示，行解码器200具备行激活时序产生器232，所述行激活时序产生器接收刷新信号AREF、有效信号ACT及预充电信号Pre且提供状态信号RefPD、字线致动信号wdEn、读出放大器致动信号saEn及位线均衡信号BLEQ。将状态信号RefPD供应到多路复用器230，所述多路复用器选择行地址XADD及刷新地址RXADD中的一者。将由多路复用器230选择的地址XADDi供应到行冗余控制电路234。如果由地址XADDi指示的字线由冗余字线替换，那么激活命中信号RedMatch，且产生行地址XADDd1，所述行地址为替换目的地。将地址XADDi及XADDd1供应到多路复用器236；其中，如果未激活命中信号RedMatch，那么选择地址XADDi；且如果激活命中信号RedMatch，那么选择地址XADDd1。将所选择地址XADD2供应到X地址解码器238。X地址解码器238基于字线致动信号wdEn、读出放大器致动信号saEn及位线均衡信号BLEQ而控制由地址XADD2指示的字线、与所述X地址解码器对应的读出放大器、均衡电路等的操作。
图3A到3B是描绘根据本发明的实施例的刷新地址控制电路及循环产生器的框图。在一些实施例中，图3A的刷新地址控制电路300可用作图1的刷新地址控制电路116的实施方案。刷新地址控制电路300可接收行地址XADD、自动刷新信号AREF及组地址信号BADD，且可提供刷新地址RXADD。刷新地址控制电路300可选择性地提供目标刷新地址StealAdd或自动刷新地址CBRAdd作为刷新地址RXADD。目标刷新地址还可被称作‘窃取地址’，这是因为在一些实施例中，所述目标刷新地址可窃取原本将被指派给自动刷新地址的时隙。自动刷新地址还可被称为行地址选择(RAS)之前的列地址选择(CAS)(RAS之前的CAS或CBR)地址。
刷新地址控制电路300包含目标刷新地址产生器340，所述目标刷新地址产生器接收行地址XADD且提供目标刷新地址StealAdd。电路300还包含自动刷新地址产生器342及循环产生器344。在图3B中较详细地展示循环产生器344的实例性实施方案。自动刷新地址产生器342接收自动刷新信号AREF及目标刷新信号RHR且提供自动刷新地址CBRAdd。循环产生器344可接收自动刷新信号AREF及组地址BADD，且可作为响应而提供目标刷新信号RHR。目标刷新信号RHR可经提供以指示将通过提供目标刷新地址StealAdd作为刷新地址RXADD而执行目标行刷新。将目标刷新地址StealAdd及自动刷新地址CBRAdd两者提供到多路复用器346作为输入。多路复用器基于目标刷新信号RHR的状态而提供这些地址中的一者作为刷新地址RXADD。
虽然将特定信号(XADD、AREF、BADD)展示为耦合到刷新地址控制电路300的组件，但将理解，可在其它实例中使用更多或更少或者不同信号。举例来说，循环产生器344可使用不同于组地址BADD(或除所述组地址之外)的信号来确定对给定组的存取。
目标刷新地址产生器340识别需要目标刷新的一或多个目标地址StealAdd。目标刷新地址产生器340可以任何数目种方式确定用于目标刷新的行地址。在实例性实施例中，目标刷新地址产生器340可监视所提供行地址XADD以确定一或多个地址是否正被锤击(例如，是否被存取特定次数、是否比给定速率快地被存取等)。目标刷新地址产生器340可接着识别是位于侵扰者行的任一侧上的受害者行(例如，物理邻近于经锤击行的行)的地址。在此实例性实施例中，目标刷新地址产生器340可提供与邻近于所识别侵扰者行的受害者行的地址对应的第一目标刷新地址StealAdd+1及第二目标刷新地址StealAdd-1。可在其它实例中使用其它类型的侵扰者行以及受害者行与侵扰者行之间的其它关系。
在本发明的一些实施例中，目标刷新地址产生器340可基于对特定行的存取的次数及/或频率而确定经锤击侵扰者行。在本发明的一些实施例中，目标刷新地址产生器340可以随机(或半随机)间隔对传入行地址XADD进行取样，且可将所取样行地址与先前所取样行地址进行比较以确定给定行地址是否正被频繁地存取。可在其它实例性实施例中使用识别经锤击侵扰者行的其它方法。
目标刷新地址产生器340基于行地址XADD而提供一或多个目标刷新地址StealAdd。在一些实施例中，目标刷新地址产生器340可提供单个目标刷新地址StealAdd。在一些实施例中，目标刷新地址产生器340可随时间提供多个目标刷新地址StealAdd的序列。举例来说，如上文所论述，目标刷新地址产生器340可提供与物理邻近于经锤击行的行对应的第一目标刷新地址及第二目标刷新地址。如图4中所描述，可由目标刷新地址产生器340依序提供这些地址。可在其它实例性实施例中使用目标行与所识别经锤击行之间的其它关系。
自动刷新地址产生器342可响应于自动刷新信号(例如，AREF)而提供自动刷新地址序列。自动刷新产生器可依序移动穿过存储器组中的若干个地址。自动刷新信号AREF的每一激活可致使自动刷新地址产生器342提供地址序列中的下一地址作为自动刷新地址CBRAdd。在一些实施例中，自动刷新地址产生器342可针对自动刷新信号AREF的每一激活提供多个自动刷新地址CBRAdd。
自动刷新产生器342可耦合到目标刷新信号RHR，所述目标刷新信号可指示目标刷新地址StealAdd将被用作刷新地址RXADD。在一些实施例中，自动刷新产生器342可在目标刷新信号RHR为有效的同时暂停提供自动刷新地址CBRAdd。因此，当目标刷新信号RHR不再有效时，自动刷新地址产生器342可在序列中的在所述自动刷新地址产生器接收到有效RHR信号之前所处的同一点处重新开始提供自动刷新地址。
循环产生器344可基于被发布到存储器阵列(例如，图1的存储器阵列118)的存取(例如，读取及写入命令)而确定刷新地址RXADD是自动刷新地址还是目标刷新地址StealAdd的时序。循环产生器344监视对存储器装置的不同组中的每一者的存取且基于所监视存取而确定何时发信号通知应将目标刷新地址StealAdd作为刷新地址RXADD提供到给定组。循环产生器344可监视对所述组中的每一者的存取次数及/或可监视每一组被存取的速率。可基于被提供到刷新地址控制电路300的一或多个信号而确定所述存取。循环产生器344可确定存取次数是否高于阈值次数及/或存取速率是否高于阈值速率。
如图3B中较详细地展示，循环产生器344可包含：计数器电路347，其确定对给定组的存取的次数(或频率)；及比较器电路349，其将存储于计数器电路中的计数的值与阈值次数(或频率)进行比较。计数器电路347可将一或多个信号Count提供到比较器电路349，所述一或多个信号指示与组相关联的计数的值。阈值可为循环产生器344的预定性质或可为可被提供作为信号ThreshHold的可编程值。当比较器电路349确定计数器电路具有大于阈值的值时，比较器电路349可提供信号RHR。
在实例性实施例中，循环产生器344可与存储器的特定组(例如，Bank0、Bank1、…、Bankn)相关联。在一些实施例中，循环产生器344可为所述组的组件。因此，举例来说，可存在各自与存储器阵列的相应组相关联的多个循环产生器344。每一循环产生器344可具有计数器电路347及比较器电路349，所述计数器电路及所述比较器电路可监视对循环产生器344与其相关联的相应组的存取。
每当将存取命令发布到所述组(例如，如由组地址BADD所指示)时，计数器347可递增。在一些实施例中，计数器347可基于指示一或多个类型的存取命令的信号的特定组合而递增。举例来说，当一起提供组地址BADD及激活信号ACT时，用于给定组的计数器347可递增，但当一起提供组地址BADD及读取/写入信号R/W时，所述计数器可不递增。当计数器347等于或大于阈值存取次数时，循环产生器344可产生信号RHR以指示当前由目标刷新地址产生器340识别的目标刷新地址StealAdd应被供应作为刷新地址RXADD。当将目标刷新地址提供到给定组时，可将计数器347复位。
在另一实例性实施例中，替代与特定组相关联，计数器电路可包含多个计数器，每一计数器与组中的一者相关联。比较器349可存取特定计数器以便将信号RHR提供到所述组中的给定一者。
在一些实施例中(举例来说，当将要确定速率时)，循环产生器344可包含振荡器348，所述振荡器可将时序信号提供到计数器347。可使振荡器与装置的一或多个信号(例如自动刷新信号AREF)同步。在一些实施例中，自动刷新信号AREF可用作时序信号，且可不需要振荡器348来提供时序。振荡器348可允许计数器电路347的值来反映速率而非原始存取次数。可将计数器电路347的值与反映阈值速率的阈值进行比较。
在其中速率由计数器电路347确定的实例性实施例中，振荡器348可起作用以产生时钟信号且将所述时钟信号提供到计数器电路347。可在特定数目个时钟信号之后(例如，在特定时间量之后)将计数器电路347周期性地复位。因此，如果计数器在被复位之前超过阈值，那么此可指示以(或高于)特定阈值速率而接收存取。在一些实施例中，可使时钟信号与自动刷新信号AREF同步，或所述时钟信号可为自动刷新信号AREF。
在其中速率由计数器电路347确定的另一实例性实施例中，计数器电路347可随时间递减。当将存取命令发布到所述组时，计数器电路347可递增。振荡器348可产生时钟信号。计数器电路347可响应于时钟信号而递减。计数器电路347可因此仅在存取命令以比时钟信号快的速率被接收时(例如，当所述计数器电路以比其递减快的速率递增时)增加值。达到阈值的计数器的值可用于指示存取命令的速率大于由时钟信号确定的阈值速率。
图4是描绘根据本发明的实施例的刷新地址电路的操作的时序图。时序图400可描绘特定实例性电路的操作。特定来说，时序图400描绘其中对组的存取次数进行计数且将其与阈值进行比较的实例性实施例。其它时序图可与本发明的其它电路的操作对应。
时序图400的第一线描绘自动刷新信号AREF。自动刷新信号可由在存储器装置外部的装置(例如，存储器控制器)提供。自动刷新信号AREF可从低逻辑电平(例如，低电压)周期性地转变到高逻辑电平(例如，高电压)且接着转变回到低逻辑电平。到高逻辑电平的每一转变(上升边缘)可被视为对自动刷新信号AREF的激活。
时序图400的第二线展示组激活计数器。所述计数器可具有每当将存取命令发布到给定组时递增的值。可将组激活计数器的值周期性地复位到0(例如，在执行目标刷新之后)。可存在多个此类计数器，举例来说，计数器中的每一者与存储器装置的不同组相关联。为简洁起见，仅在实例性时序图400中展示单个组激活计数器。
时序图400的第三线展示被发布到给定存储器组的刷新地址。类似于组激活计数器，可存在各自被发布到所述组中的不同一者的多个刷新地址线，然而为清晰起见而仅展示单个刷新地址线。刷新地址在此处表示为脉冲信号，所述脉冲信号从低逻辑电平上升到高电压电平且接着返回到低电压电平。此可表示时隙，或在其内提供给定刷新地址的时间周期。实际地址可被提供为电信号，所述电信号传达实际地址，且可具有比时序图400中所描绘的脉冲复杂的波形。举例来说，实际地址可被提供为多位信号，所述多位信号可在单个数据线上串行发射，及/或在多个数据线上并行发射。每一脉冲被标记有在所述周期期间提供的地址。CBRAdd用于表示自动刷新地址。时序图400中所展示的CBRAdd地址中的每一者可表示存储器的正被刷新的不同字线，即使为简洁起见所述不同字线全部共用共同标记。将目标刷新地址表示为StealAdd-1及StealAdd+1，其表示邻近于所识别侵扰者行的地址。类似于自动刷新地址CBRAdd，即使所述目标刷新地址共用标记，但每一对目标刷新地址StealAdd-1与StealAdd+1可对应于存储器的不同侵扰者行。
在时序图400中所表示的特定实施例中，每一自动刷新信号AREF可致使刷新地址控制电路提供多达四个刷新地址。刷新地址控制电路可被配置于实例性装置中，使得所提供刷新地址的四分之一为目标刷新地址(例如，装置具有1/4的窃取率)。举例来说，在两次AREF激活内，刷新地址控制电路可提供总共八个刷新地址。这些刷新地址中的六个刷新地址为自动刷新地址CBRAdd，而两个刷新地址可为目标刷新地址StealAdd+1/-1。
在第一时间t0处，目标刷新操作发生。在t0处，AREF激活且从低逻辑电平上升到高逻辑电平。此致使刷新地址控制电路提供四个刷新地址，所述四个刷新地址中的两个刷新地址为目标刷新地址StealAdd-1及StealAdd+1且两个刷新地址为自动刷新地址CBRAdd。由于执行目标刷新操作，因此组激活计数器也被复位到0(假定所述值在t0之前为高于阈值)。在t0之后，每当存在被发布到对应组的存取命令时，组激活计数器开始递增。计数器可响应于指示存取的任何数目个命令，例如针对于特定组的激活信号、被发布到组的读取/写入命令、组地址等。
在t1处，存在对AREF信号的另一激活。刷新地址控制电路在四个对应自动刷新地址时隙中提供四个自动刷新地址CBRAdd。由于不存在被分配用于目标刷新地址的时隙(由于在此实例性实施例中所述目标刷新地址仅与每隔一个AREF激活一起发生)，因此不使用组激活计数器的值来确定是否提供目标刷新地址。在一些实施例中，在t1处的激活的情况下，可将计数器的值与阈值进行比较，然而结果可不被使用。在一些实施例中，可仅在存在目标刷新的可能性时(例如，在本实例中，在时间t0、t2等处)将计数器的值与阈值进行比较。
在t2处，存在对AREF信号的另一激活。此时刷新地址控制电路经配置以由于实例性装置的1/4窃取率而提供两个自动刷新地址及两个目标刷新地址(针对在t1及t2处的两个AREF信号，存在总共八个刷新地址，所述八个刷新地址中的两个刷新地址被分配用于目标刷新地址)。刷新地址控制电路可在四个时隙(可在其期间提供刷新地址的设定时间周期)中提供地址。时隙中的两个时隙可为自动刷新地址时隙且两个时隙可为目标刷新地址时隙。刷新地址控制电路可将计数器的值与阈值进行比较以确定是否在目标刷新地址时隙期间提供目标刷新地址。在时序图400的实例性实施例中，已将阈值设定为200次激活。在t2处，组激活计数器已记录55次存取，此低于阈值。因此，在t2处，对AREF的激活致使刷新地址控制电路发布两个自动刷新地址(在两个自动刷新时隙中的每一者中各一个自动刷新地址)，但在目标刷新地址时隙期间未发布任何目标刷新地址(如由虚线所指示)。在一些实施例中，刷新地址控制电路可跳过目标刷新地址且可仅发布两个自动刷新地址(例如，目标刷新地址时隙可在所述时隙中未提供任何刷新地址的情况下通过)。在一些实施例中，刷新地址控制电路可添加两个额外自动刷新地址，使得每当自动刷新信号激活时，发布相同刷新地址总数(例如，可在目标刷新地址时隙期间提供自动刷新地址)。
在t3处，存在对AREF的另一激活。类似于时间t1，在此激活处无任何目标刷新地址被发布或被调度以进行发布。因此，响应于t3处的AREF激活而发布四个自动刷新地址。
在时间t4处，存在对AREF的另一激活。此时，存在目标刷新地址时隙，因此将计数器的值与阈值进行比较。在t4处，组激活计数器的值为211，所述值在此实例性实施例中高于阈值(例如，200)。因此，刷新地址控制电路在自动刷新地址时隙期间提供两个自动刷新地址CBRAdd，且在目标刷新地址时隙期间提供两个目标刷新地址StealAdd+1/-1。由于提供目标刷新地址，因此将计数器复位回到0。
虽然论述提供自动刷新及目标刷新地址的特定型式，但应理解，可使用自动刷新及目标刷新地址的任何型式。举例来说，自动刷新时隙可在目标刷新地址时隙之前发生，或所述时隙可交替。在另一实例中，装置可经配置使得在自动刷新信号的每一激活处，仅提供为自动刷新地址的单个刷新地址，除非组激活计数器高于阈值(在此情形中替代地提供目标刷新地址)。因此，可不存在目标刷新地址时隙，且替代地刷新地址控制电路可在原本将用于自动刷新地址的时隙中提供目标刷新地址。
图5是根据本发明的实施例的循环产生器的示意图。在一些实例中，循环产生器500可为图3A和图3B的循环产生器344的实施方案。循环产生器500可为其中存在针对单个组的计数器电路547及比较器549且其中将对所述组的存取次数与可编程阈值进行比较的实施方案。
循环产生器500可接收组激活命令ActivateCmd且提供目标刷新信号RHR。在一些实施例中，目标刷新信号RHR可用作图3A和图3B的信号RHR。信号ActivateCmd可为指示对特定组的存取的任何信号且可为(举例来说)被发送到所述组的激活信号、读取/写入命令、组地址等。循环产生器500可提供RHR以确定目标刷新命令的时序。在一些实施例中，可存在多个循环产生器500，每一循环产生器耦合到存储器装置的不同存储器组。
循环产生器500包含NAND逻辑门550，所述NAND逻辑门接收可为RHR的逻辑反转的ActivateCmd及RHRF。将NAND门550的输出提供到反相器552，所述反相器将输出提供到第一触发器电路554的CLK端子。触发器电路554a到h中的每一者串联耦合，使得给定触发器电路(例如，554b)的输出端子Q耦合到所述串联中的下一触发器电路(例如，554c)的时钟端子。每一触发器电路554的输出端子Q还通过对应反相器556而耦合到输入端子D。触发器电路554中的每一者具有复位端子，所述复位端子共同耦合到承载StealFinished信号的线。
每一触发器电路554a到h具有耦合到XOR门558a的一个输入的输出端子Q。XOR门558a的另一端子耦合到由阈值产生器560提供的Threshold信号的位。阈值产生器560接收熔丝信号以设定阈值的电平，且接着提供包括若干个不同位的阈值信号Threshold，所述若干个不同位中的每一者具有与设定阈值对应的值。XOR门558a到h将输出提供到NOR门562a、b。XOR门558a到d耦合到NOR门562a，且XOR门558e到h耦合到NOR门562b。NOR门562a到b的输出耦合到AND门564的输入，所述AND门提供信号RHR作为输出。信号RHR通过反相器566而耦合以提供耦合到NAND门550的反转信号RHRF。
循环产生器500包含计数器电路547，所述计数器电路包含NAND门550、反相器552、触发器电路554a到h及反相器556a到h。计数器电路547对通过改变触发器电路554a到h的状态而接收的ActivateCmd信号的数目进行计数。循环产生器500还包含比较器电路549，所述比较器电路包含阈值产生器560、XOR门558a到h、NOR门562a、b及AND门564。比较器电路549的XOR门558a到h将每一对应触发器电路554a到h的状态与Threshold信号的对应位进行比较以确定存储于触发器电路554中的计数是否超过阈值。如果计数已超过阈值，那么提供信号RHR以发信号通知目标刷新应发生。还利用反相器566将信号RHR反相并用作反馈以在一旦已满足阈值时暂停计数器电路的操作。一旦目标刷新发生，便提供信号StealFinished以将触发器电路554a到h的状态复位(因此将RHRF复位到高逻辑电平)，从而将循环产生器500复位。
NAND门550与反相器552一起工作以在提供ActivateCmd但当前未提供信号RHR时仅向计数器电路的第一触发器电路554a提供信号。NAND门550仅在两个输入(例如，ActivateCmd及RHRF)皆处于高逻辑电平时返回低逻辑电平。将反相器552及566的影响考虑在内，此意味着当ActivateCmd处于高逻辑电平且RHR处于低逻辑电平(RHRF处于高逻辑电平)时，仅将高逻辑电平提供到第一触发器电路554a的CLK端子。以此方式，可防止触发器电路554对ActivateCmd的进一步激活作出响应，且可因此在信号RHR为有效的同时停止对存取进行计数。
计数器电路可充当二进制计数器。每当ActivateCmd信号激活时(假定RHR处于低逻辑状态中)，触发器电路554a到h的状态可选择性地改变，使得每一触发器电路554a到h的状态表示二进制数的位，所述二进制数为ActivateCmd信号的激活次数(从先前复位以来)。作为实例，在ActivateCmd的第一激活之前，可将所有触发器电路554a到h复位(例如，通过StealFinished的激活)，使得所述触发器电路各自处于低逻辑电平。在ActivateCmd的第一激活处，第一触发器电路554a经触发以在端子Q处提供其所存储值(低逻辑电平)，接着通过反相器556a将所述所存储值馈送回到输入D，此致使第一触发器电路554a的状态改变为高逻辑电平。在ActivateCmd的第二激活处，第一触发器电路554a将其所存储值(高逻辑电平)提供到第二触发器电路554b，所述第二触发器电路在其输出Q上提供低逻辑电平，所述低逻辑电平由于通过反相器558b的反馈而致使第二触发器电路转变到高逻辑电平。由于在输出Q上提供高逻辑电平，因此第一触发器电路554a转变到低逻辑电平。以此方式，触发器电路554以二进制方式对ActivateCmd的激活次数进行计数。
阈值产生器560提供为表示阈值的二进制数的ThreshHold信号，其中将二进制数的每一数字供应到XOR门558a到h中的不同一者。在实例性循环产生器500中，ThreshHold信号可为8位的数。因此，可存在8个移位寄存器554a到h及8个XOR门558a到h。阈值的值(且因此由ThreshHold信号表达的数)可为可编程值。阈值产生器560可接收熔丝信号，所述熔丝信号通过规定阈值产生器560内的熔丝的状态而设定阈值的值。在实例性实施例中，阈值产生器560可具有由4个不同熔丝的状态设定的16个不同阈值电平。熔丝信号可为4位信号，其规定阈值产生器560中的熔丝中的每一者的状态。
XOR门558a到h各自将ThreshHold信号的数字的值与存储于触发器电路554中的对应于ActivateCmd激活的计数的数字的值进行比较。当逻辑门的输入为不同时，每一XOR门558返回高逻辑电平，且当逻辑门的输入为相同时，每一XOR门558返回低逻辑电平。将阈值及计数的最低四个数字(例如，XOR 558a到d的输出)的比较供应到NOR门562a，而将最高四个数字供应到NOR门562b。NOR门仅在去往NOR门562的所有输入处于低逻辑电平(例如，ThreshHold及计数的数字中的每一者彼此匹配)时供应高逻辑电平。将两个NOR门562a、b的输出提供到AND门564，当两种输入皆处于高逻辑电平时，所述AND门以高逻辑提供RHR，否则所述AND门以低逻辑电平提供RHR。
以此方式，当触发器电路554a到h中的每一者的值匹配Threshold信号的对应位的值时(例如，当计数等于阈值的值时)，以高逻辑电平提供RHR。转变到高逻辑电平的RHR可反馈(通过反相器566)以防止计数器电路对ActivateCmd的进一步激活作出响应。因此，一旦计数匹配阈值的值，便可以高逻辑电平提供RHR直到提供信号StealFinished以将计数器电路复位。
图6是描绘根据本发明的实施例的刷新存储器的方法的流程图。在一些实施例中，可使用图1的装置100来实施方法600。虽然可以特定次序关于特定步骤描述方法600，但应了解，可使用更多或更少步骤、可重复特定步骤及/或可以不同次序使用步骤。
方法600可一般以框610开始，其描述监视对存储器组的存取。存储器组可为半导体存储器装置的存储器阵列(例如，图1的存储器阵列118)的一部分。存取可为需要激活存储器组内的特定存储器位置的任何操作(例如，读取命令及/或写入命令)。存取可与存取命令(例如，组地址、存储器组的激活等)相关联且监视可涉及对存取命令的数目及/或速率进行计数。
在一些实施例中，可存在与存储器阵列相关联的多个存储器组，且可在逐组基础上监视存取。在一些实施例中，可在计数器电路中对于对给定存储器组的存取命令进行计数。在一些实施例中，在监视对存储器组的存取命令的速率的情况下，计数器可在每当接收到存取命令时递增，且在一定频率下递减。如果计数器的值超过阈值，那么可指示以特定速率或高于特定速率而接收存取命令，且可提供目标刷新命令。
框610可一般后续接着框620，其描述随时间将刷新地址提供到存储器组。在一些实施例中，监视存取与提供刷新地址(例如，框610与620)可一般同时发生。刷新地址可针对于存储器组内的特定地址。响应于刷新地址，可刷新存储器组中的对应行。
框620可一般后续接着框630，其描述基于对所述组的所监视存取而提供目标刷新地址作为刷新地址中的一者。刷新地址可一般为自动刷新地址或目标刷新地址。自动刷新地址可为存储器的地址序列中的一者(或多者)。目标刷新地址可为存储器组的已被识别为需要进行较频繁刷新操作的特定地址。
在一些实施例中，方法600可包含产生目标刷新地址。可监视对存储器组的地址的存取。可确定存储器组的给定行是否为侵扰者行。可基于对侵扰者行的存取的特定型式(例如，频率、次数等)而确定侵扰者行。可基于侵扰者行而确定一或多个受害者行。受害者行可由于其与侵扰者行的关系而经受经增加数据降级。在一些实施例中，侵扰者行可为行锤击行，且受害者行可物理邻近于侵扰者行。可提供受害者行的地址作为目标刷新地址。
当然，将了解，根据本发明系统、装置及方法，本文中所描述的实例、实施例或过程中的任一者可与一或多个其它实例、实施例及/或过程组合或者在单独装置或装置部分当中分离及/或执行。
最后，以上论述打算仅说明本发明系统且不应被解释为将所附权利要求书限制于任何特定实施例或实施例群组。因此，尽管已参考示范性实施例以特定细节描述本发明系统，但还应了解，所属领域的技术人员可在不背离如所附权利要求书中所陈述的本发明系统的较宽广且既定精神及范围的情况下设想出众多修改及替代实施例。因此，说明书及图式将以说明性方式来看待且并不打算限制所附权利要求书的范围。

Claims (19)

1.一种半导体设备，其包括：
存储器组，其包括字线；
行解码器，其经配置以基于所接收存取地址而存取所述存储器组的字线，且基于所接收刷新地址而刷新所述存储器组的字线；
自动刷新地址产生器，其经配置以提供自动刷新地址；目标刷新地址产生器，其经配置以提供目标刷新地址；及
循环产生器，其经配置以基于对所述存储器组的所述存取的计数而确定是将所述自动刷新地址还是所述目标刷新地址提供到所述存储器组作为所述刷新地址。
2.根据权利要求1所述的半导体设备，其中所述目标刷新地址产生器进一步经配置以基于所述所接收存取地址而确定侵扰者地址、基于所述侵扰者地址而确定受害者地址，且提供所述受害者地址作为所述目标刷新地址。
3.根据权利要求1所述的半导体设备，其进一步包括多个存储器组及对应多个行解码器。
4.根据权利要求3所述的半导体设备，其中所述循环产生器包括多个计数器，每一计数器与所述多个存储器组中的一者相关联，其中所述计数器中的每一者经配置以对与所述存储器组相关联的所述行解码器的所述所接收存取地址进行计数。
5.根据权利要求3所述的半导体设备，其进一步包括多个循环产生器，其中所述多个循环产生器中的每一者定位于所述存储器组中的相关联一者中。
6.根据权利要求1所述的半导体设备，其中响应于时序信号而提供所述刷新地址且其中所述循环产生器经配置以确定仅在所述时序信号的特定激活期间提供目标刷新地址。
7.根据权利要求1所述的半导体设备，其中响应于时序信号而周期性地提供所述自动刷新地址，且其中响应于所述计数等于或大于阈值而提供所述目标刷新地址来代替所述自动刷新地址中的一者。
8.一种半导体设备，其包括：
计数器电路，其经配置以在一个时间周期内对于对多个存储器组中的每一者的存取的次数进行计数，其中所述计数器电路至少部分地基于在所述时间周期内经计数的存取的次数来确定对所述多个存储器组中的每一者的存取的速率；及
比较器电路，其经配置以在所述时间周期内在针对给定存储器组的所述存取的所述计数的值超过阈值的情况下提供命令信号，其中基于所述命令信号而将目标刷新地址发布到所述给定存储器组。
9.根据权利要求8所述的半导体设备，其进一步包括耦合到所述计数器电路的振荡器电路，且所述振荡器电路经配置以向所述计数器电路提供一或多个时钟信号，其中所述存取的速率至少部分地基于所述存取的次数和所述一或多个时钟信号。
10.根据权利要求9所述的半导体设备，其中所述比较器电路经配置以基于所述存取的所述速率超过速率阈值而提供所述命令信号。
11.根据权利要求8所述的半导体设备，其中所述计数器电路进一步经配置以在刷新所述目标刷新地址时将所计数所述存取的次数复位。
12.根据权利要求8所述的半导体设备，其中所述阈值为可编程的。
13.根据权利要求8所述的半导体设备，其进一步包括阈值产生器，所述阈值产生器包括熔丝，其中可基于所述熔丝的设定而选择多个不同阈值。
14.根据权利要求8所述的半导体设备，其中所述计数器电路经配置以在所述比较器电路正提供所述命令信号时停止对所述存取进行计数。
15.一种刷新存储器的方法，其包括：
监视对存储器组的存取，其中监视所述存取包括确定将存取命令提供到所述存储器组的速率；
随时间将刷新地址提供到所述存储器组；及
基于对所述组的所监视的所述存取而确定何时提供目标刷新地址作为所述刷新地址中的一者。
16.根据权利要求15所述的方法，其进一步包括产生所述目标刷新地址，包括：
监视对所述存储器组的地址的存取；
基于对所述组的所述地址的所述所监视存取而确定侵扰者行；
基于所确定的所述侵扰者行而确定受害者行；及
提供所述受害者行的地址作为所述目标刷新地址。
17.根据权利要求15所述的方法，其中监视所述存取包括对被提供到所述存储器组的存取命令的数目进行计数；以及
基于所述计数而确定何时提供所述目标刷新地址。
18.根据权利要求15所述的方法，其中确定所述速率包括：
每当存取所述存储器组时，使计数器递增；
在一定频率下使所述计数器递减；及
确定所述计数器的值是否超过阈值。
19.根据权利要求15所述的方法，其进一步包括：
响应于时序信号的激活而提供所述刷新地址，其中所述时序信号的特定激活对应于目标刷新地址时隙；及
基于对所述存储器组的所述所监视存取而在所述目标刷新地址时隙期间提供所述目标刷新地址作为所述刷新地址。
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