CN101026003A - 具有改善刷新机制的动态半导体存储器 - Google Patents

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Abstract

本发明提供在动态半导体存储器中实施允许读取/写入与刷新操作同时发生的刷新机制的各个实施例。在一个实施例中，本发明提供一种同步多存储库(multi－bank)动态存储器电路，其采用一旗标来指示一刷新操作模式，其中刷新操作可与读取/写入操作的正常存取同时在同一存储库中发生。在一特定实施例中，为解决地址间的冲突，地址比较器比较用于正常存取的地址与用于刷新操作的地址。若所述两个地址之间匹配，则本发明取消在所述阵列处的刷新操作，并且允许正常存取继续进行。

Description

具有改善刷新机制的 动态半导体存储器
相关申请的交叉引用
本申请要求享有于2006年2月23日提交的美国临时申请No.60/776,109和2006年3月16日提交的美国非临时申请No.11/378,183的优先权，其公开内容在这里作为参考全部引用。
技术领域
本发明大体而言涉及半导体存储器，更具体而言，是涉及具有改善刷新机制的动态存储器电路。
背景技术
诸如动态随机存取存储器(DRAM)的动态半导体存储器中的存储器单元将数据储存于电容性元件上。由于从电容性元件的电荷泄漏，所以必须周期性地刷新存储器单元。刷新过程通常涉及执行一读取操作以使存储于存储器单元中的电荷水平回到其原始状态。过去已开发不同类型的刷新方法。根据一种通常被称为自动刷新的刷新方法，刷新计时器在存储器芯片外部，且存储器芯片响应于由一控制器提供的周期性刷新命令来执行一刷新操作。根据另一种被称为自刷新的刷新方法，刷新计时器在存储器芯片内部，且所有存储器芯片需求为来自控制器的刷新开始命令。通常，正在被刷新的存储器单元不可被存取以用于正常读取及写入操作。
使用当前技术，每64ms需要刷新DRAM存储器单元。这个64ms刷新周期被开发作为工业标准，并且是基于DRAM单元技术的数据保存能力。同时刷新一典型存储器芯片中的所有列将不仅使功率需求大增，而且使所有数据存取停止，其会不利地影响性能。为避免这些问题，通常在存储器库之间并根据4096(4K)或8192(8K)循环中的行数交错刷新操作。因此，在8K循环中刷新的DRAM将在每7.8μs(64ms/8192)需要一刷新命令。此通常被称为周期性刷新时间间隔tREFI。在可开始作用中循环(active cycle)前完成单一刷新操作所花费的时间(也就是说，在刷新操作期间启动及预充电一字线的最小时间)，通常被称为tRFC，优选为周期性刷新时间间隔tREFI的一小部分，以最大化用于正常读取及写入操作的时间。
因此，用于刷新DRAM的这种类型的多存储库、分时方法迄今已有效地用于解决与刷新操作相关联的功率与性能权衡。然而，随着DRAM装置的存储器单元密度增加，将需要更久的刷新时间或更多数目的刷新操作，或需要所述这两者。这是因为在一行(或页)中每一tREFI(例如7.8μs)所同时刷新的存储器单元的数目随着整个存储器容量而增加。例如，具有8K刷新循环的512M同步DRAM必须同时刷新一页64K(512M/8K)单元。这明显大于在正常操作模式期间启动的典型页大小(例如，对于512M DDR2 DRAM而言，页大小为16K)，且对电路造成较大功率负荷。
一种用于解决与在更高密度DRAM中的刷新操作相关联的功率管理问题的方法为增加刷新至作用中(refresh-to-active)循环时间tRFC。用于256M同步DRAM的典型刷新至作用中循环时间tRFC可在75ns范围内，而对于2G同步DRAM，tRFC可达到约200ns，且对于4G DRAM，tRFC可达到远远超过300ns。因为在正被刷新的存储器库中，在tRFC期间不允许正常存储器读取/写入操作，所以更长的tRFC减少控制器可用于存取DRAM的时间。这通过减少可用于正常读取/写入操作的时间量而不利地影响DRAM性能。
因此，随着在动态半导体存储器中存储器单元密度增加，出现对解决功率需求而无需损失即可用于正常读取/写入操作的时间的改善刷新机制的需要。
发明内容
本发明提供在动态半导体存储器中实施允许读取/写入与刷新操作同时发生的刷新机制的多个实施例。在一个实施例中，本发明提供一种同步动态存储器电路，其采用旗标(flag)来指示刷新操作模式，其中刷新操作可与用于读取/写入操作的正常存取同时在同一存储库中发生。在一个特定实施例中，为解决地址间的冲突，地址比较器比较用于正常存取的地址与用于刷新操作的地址。若所述两个地址之间匹配，则本发明取消在所述阵列处的刷新操作，并且允许正常存取继续进行。根据此实施例，在刷新循环结束时抑制内部预充电脉冲，以便允许对同一位置的存储器存取。预充电替代地通过与作用中(与刷新相对)循环相关联的预充电信号执行。对于那些提供自刷新和/或自动刷新操作的存储器电路，隐藏刷新旗标提供一种机制以对不同刷新模式的间进行区别。
因此，在一个实施例中，本发明提供一种同步动态存储器电路，其包括：多个存储器库，其各自具有多个存储器单元；一命令解码器，其响应于指示一操作模式的命令输入信号；一地址解码器，其响应于指示一存储器单元位置的地址输入信号；及一刷新控制器，其响应于一隐藏刷新信号，其中所述刷新控制器响应于所述隐藏刷新信号而起动一可与正常读取/写入操作同时进行的刷新操作，且其中所述刷新操作与所述正常读取/写入操作响应于一周期性时钟时钟信号而发生。根据此实施例，所述正常读取/写入操作与所述刷新操作可在所述多个存储器库的同一个中同时发生。所述存储器电路还包括一地址比较器，其比较一刷新地址与一正常读取/写入地址，并且如果发生地址冲突则产生一地址冲突信号，通过所述刷新控制器响应于所述地址冲突信号而取消所述刷新操作，以允许所述正常读取/写入操作继续进行。此外，刷新控制器可另外地响应于一正常刷新信号以起动一正常刷新操作，在所述正常刷新操作期间不可执行一正常读取/写入操作。
在另一实施例中，本发明提供一种操作一同步动态存储器电路的方法，其包括：进入一正常存取操作模式，由此所述多个存储器库的任意一个中的一存储器单元根据一周期性时钟信号而被存取以用于一读取或写入操作；及进入一隐藏刷新操作模式，由此所述多个存储器库的任意一个中的一存储器单元根据所述周期性时钟信号而被刷新，其中所述正常存取模式与所述隐藏刷新模式可同时发生。根据此实施例，所述正常存取模式与所述刷新存取模式可同时在同一存储器库内发生。所述方法可进一步包括进入一正常刷新操作模式，由此刷新所述多个存储器库的任意一个中的一存储器单元，且其中在所述正常刷新模式期间所述存储器电路不可进入所述正常存取模式。
在另一实施例中，本发明提供一种同步动态存储器电路，其包括：多个存储器库，其各自具有多个存储器单元；一命令解码器，其响应于一指示一操作模式的命令输入信号；一地址解码器，其响应于一指示一存储器单元位置的地址输入信号；一地址比较器，其比较一刷新地址与一正常读取/写入地址，并且如果发生地址冲突则产生一地址冲突信号；及一刷新控制器，其响应于一隐藏刷新信号，其中所述控制器响应于所述地址冲突信号而抑制一与所述刷新操作相关联的内部预充电脉冲。根据此实施例，所述正常读取/写入操作与所述刷新操作可在所述多个存储器库的同一个中同时发生。
在另一实施例中，本发明提供一种操作一同步动态存储器电路的方法，其包括：进入一正常存取操作模式，由此多个存储器库的任意一个中的一存储器单元根据一周期性时钟信号而被存取以用于一读取或写入操作；进入一隐藏刷新操作模式，由此所述多个存储器库中的任何一个中的一存储器单元根据所述周期性时钟信号而被刷新；比较所述正常存取模式中的一第一存储器地址与所述隐藏刷新模式中的一第二存储器地址；及如果发生所述第一存储器地址与所述第二存储器地址之间的一冲突，则抑制一与所述隐藏刷新模式相关联的预充电信号，其中所述正常存取模式与所述隐藏刷新模式可同时在同一存储器库内发生。所述方法还包括如果发生所述第一存储器地址与所述第二存储器地址之间的冲突，则通过一与所述正常存取模式相关联的预充电信号执行一预充电操作。
参考以下详细描述及附图将会更好地理解本发明的性质及优点。
附图说明
图1是示出了根据本发明一个实施例的多存储库同步动态存储器电路的简化框图的示例；
图2为说明同步动态存储器电路的正常读取及写入操作模式的时序图；
图3为说明同步动态存储器电路的正常刷新操作的时序图；
图4为说明根据本发明的同步动态存储器电路的隐藏刷新操作的时序图；
图5为在用于正常存取的RAS循环时间比隐藏刷新循环时间长的同步动态存储器电路的情况下说明隐藏刷新操作的时序图；及
图6是示出了在正常存取及隐藏刷新操作同时发生期间解决潜在地址冲突的同步动态存储器电路的一部分的简化框图。
附图中的标号说明如下：
附图标记
100存储器电路
102A存储器库
102B存储器库
102C存储器库
102D存储器库
104地址输入通道
106地址路由器
108命令解码器
110行地址多路复用器/X地址多路复用器
112命令输入通道
114模式寄存器
116存储库选择通道
118存储库控制块
120I/O放大器阵列
122输入/输出端口
124刷新控制器
126刷新计数器
128隐藏刷新检测器
600比较器
602行地址转发器
604逻辑电路
606内部预充电电路
608命令解码器
610作用中控制逻辑
626刷新计数器
具体实施方式
本发明的多种实施例提供具有改善刷新功能性的存储器电路以及操作这些存储器电路的方法。根据一个实施例，本发明提供多存储库、同步动态存储器电路，其响应于一特殊刷新命令(本文中称为隐藏刷新)来起动可与正常读取或写入操作同时进行的刷新操作。应理解，如本文中通篇使用的语言“此时”或“同时”意谓涵盖以下情况，其中所述两个操作的间在时间上存在重迭，且不需要(尽管允许)所述两个操作同时开始和/或结束。
参考图1，图1展示根据本发明一个实施例的多存储库、同步动态存储器电路100的简化框图的示例。在此示例中，存储器电路100包括四个存储器库102A、102B、102C及102D，可独立地存取所述四个存储器库以进行正常读取及写入操作。应理解，如本文所描述的本发明的概念亦可应用于按不同数目的存储器库进行组织的存储器电路。存储器库102包括配置于字线与比特线相交处的多个存储器单元，以及比特线感测放大器、比特线预充电及列选择电路。每一存储器库102具有一X解码器及一Y解码器，其分别用于对行和列存储器地址进行解码。地址输入通道104接收来自控制器(未示出)的外部地址，并且将地址提供至地址路由器106。地址路由器106响应于由命令解码器108产生的特定命令，而将行地址提供到行地址多路复用器110，并且将列地址提供到存储器库102中的Y解码器。命令解码器108接收来自命令输入通道112的各种外部存储器命令，并且对控制存储器电路的各种操作方面的命令进行解码。命令解码器108亦可接收来自储存控制数据的内部模式寄存器114的控制信息。存储库选择通道116接收外部存储库选择信号，并且产生提供到存储库控制块118的存储库选择地址。存储库控制块118产生提供到存储器库102的存储库控制信号，以选择多个存储库的任何一个或多个存储库以用于一给定操作。每一存储器库具有共同形成一I/O放大器阵列120的I/O放大器。经由I/O端口122在存储器库与I/O管脚之间传送数据。命令输入通道112、地址输入通道104及存储库选择通道116包括用于处理其所接收的信号的电路，诸如输入缓冲器。
刷新操作受控于刷新控制器124。刷新控制器124接收一正常刷新信号NRefresh以及一隐藏刷新信号HRefresh。正常刷新信号NRefresh指示由控制器触发的自动刷新或自刷新操作模式之一。在此例示性实施例中，通过接收外部隐藏刷新命令或旗标HR及来自存储库选择通道116的存储库选择信号的隐藏刷新检测器128产生隐藏刷新信号HRefresh。在一替代实施例中，隐藏刷新命令是存储于模式寄存器114中，并且由命令解码器108对其解码，然后被提供到刷新控制器124。刷新控制器124响应于NRefresh及HRefresh信号而产生适当刷新控制信号，并且将刷新控制信号提供到刷新计数器126。刷新计数器126产生用于刷新操作的行地址。行地址多路复用器110接收来自刷新计数器126的内部产生的行地址，并且将来自刷新计数器126的行地址选择性施加到存储器库102。如下文将进一步描述的，在由NRefresh触发的正常刷新循环期间，同时刷新所有存储库的存储器行，且存储器库102不可用于正常读取和写入操作。然而，在由HRefresh触发的隐藏刷新循环期间，所有存储器库102可被存取以用于正常读取或写入操作。隐藏刷新的发生可与哪一存储库可同时被存取以用于读取或写入操作无关。
下文将描述存储器电路100的相关操作方面。存储器电路100的全部操作在存储器控制器(未示出)的控制之下，所述存储器控制器向存储器电路100提供多种命令信号，诸如RAS#(行地址选通)、CAS#(列地址选通)、WE#(写入启用)及CS#(芯片选择)。正是这些信号的组合指示读取、写入命令或指示存储器电路的给定操作的另一类型命令(COM)。存储器电路100的操作由一自外部接收的周期性时钟信号CLK来同步。
图2为说明存储器电路100的典型读取及写入操作的时序图。时钟信号CLK控制所有存储器操作的时序。在图2中所示实例中，在时刻t1，存储器电路100接收发出作用中循环开始信号的命令ACT、地址信号ADD及存储库选择信号BS。一个时钟周期之后，在时刻t3，在写入命令WT下，写入操作在由BS选定的存储库内的给定地址ADD处开始。如图所示，在时刻t4至t8，输入数据流在存储器I/O管脚处被接收，并且被写入地址位置中。在时刻t9，存储器电路100接收读取命令RD以及新地址ADD及存储库选择信号BS。执行读取操作，且数据丛BS选定的存储库内的ADD所指示的位置读取，且接着在时刻t11至t15被提供至输出端。在作用中循环结束时，预充电命令PCG对选定存储库进行预充电以用于下一操作。
图3中所示的时序图说明正常刷新操作。在时钟信号CLK的时刻t1，正常刷新命令REF由存储器电路100接收。刷新控制器124起动正常刷新操作，并且刷新每一存储器库102中的一行。完成单一刷新操作所花费的时间由tRFC指示。在一个tRFC后，在时刻t8，第二刷新命令开始下一刷新操作。如图3的时序图中所指示，由于在正常刷新期间刷新控制器清理所有存储库，所以地址ADD及存储库选择BS信号均处于“任意值”(don′t care)状态。另外，应注意，由于在正常刷新期间不允许任何对存储器库的正常读取或写入存取，所以所有数据输入端/输出端被驱动至高阻抗(或高Z)状态并停用。
图4为说明根据本发明一个实施例的存储器电路100的隐藏刷新操作的时序图。参看图4，在时刻t1，作用中命令(active command)ACT在由ADD及BS给定的地址处起动写入操作。根据如结合图2中的时序图所描述的正常读取/写入操作，将数据写入至选定存储库中并自选定存储库读出。可在时刻t2起动隐藏刷新操作，且在时刻t2，可在正常写入(或读取)操作进行的同时，刷新由存储库选择信号BS选定的任何存储库中的行。在此实施例中，为允许在任何存储库中发生隐藏刷新(即，具有其自身的BS信号)，在除作用中、读取或写入时钟以外的任何时钟处起动隐藏刷新。在一替代实施例中，专用于隐藏刷新操作的单独存储库选择信号HRBS可被提供至存储器电路，以允许在包括作用中、读取或写入时钟的任何时钟处起动隐藏刷新。在另一替代实施例中，在隐藏刷新期间，可同时刷新所有存储器库中的行，而不需要BS信号。
因为根据本发明，隐藏刷新操作与正常读取或写入操作可同时发生，所以存在以下可能性：在任何给定时刻，隐藏刷新地址与正常存取地址可能相同。如果发生此地址冲突，本发明的实施例确保正常存取操作继续进行，而没有错误且没有读取或写入数据的损毁。参考图5，图5展示一时序图，其说明由此地址冲突引起的潜在问题，以及根据本发明一个实施例的对所述问题的一种解决方案。图5的时序图展示两个连续读取操作，在此期间隐藏刷新操作正在进行。信号RADD指由内部刷新计数器产生的刷新地址(在此情况下为隐藏刷新)。第一脉冲P1在时刻t1后的某一时刻出现，其启动DRAM核心(core)，以允许在比特线BLS上形成电位差(potential difference)。此电位差反映定址存储器单元的内容。在时刻t5，开始在DOUT处输出第一读取操作所得的数据。假定刷新地址RADD与读取地址相同，使得同一存储器位置正被存取以用于刷新操作及正常读取操作两者。若对于此DRAM，刷新循环时间tRFC比正常(RAS)作用中循环时间tRC短，则在第二读取操作前由刷新逻辑产生第二脉冲P2以发出用于刷新循环的内部自动预充电信号。在这种情况下，由于内部刷新预充电信号使DRAM核心被停用，所以第二读取操作不能够适当完成。为避免这种冲突的可能性，本发明的此实施例通过停用信号DisIAP来取消或抑制过早出现的内部自动预充电脉冲P2。DRAM核心保持作用中以使第二读取操作适当完成，其后外部预充电命令产生脉冲P3。
根据本发明一个实施例，刷新控制器124包括地址比较电路，其用于检测这些地址冲突并停用与隐藏刷新操作相关联的任何提前出现的自动预充电信号。参考图6，图6展示一简化框图，其展示具有在正常存取及隐藏刷新操作同时发生期间解决潜在地址冲突的刷新禁止逻辑的存储器电路100的一部分。比较器600在一个输入端处接收来自刷新计数器626的刷新地址(图5中的RADD)，且在另一输入端处接收来自行地址转发器602的外部读取(或写入)地址ADD。比较器600的输出端应用至逻辑电路604的一个输入端，同时逻辑电路604的第二输入端接收从RAS衍生的信号RASI，所述信号RASI指示DRAM核心启动循环的开始。信号RASI可对应于图5中的第一脉冲P1。逻辑电路604的输出端产生施加至内部预充电电路606的停用信号DisIAP。内部预充电电路606响应于作用中控制逻辑610而产生内部自动预充电信号(图5中的第二脉冲P2)。作用中控制逻辑610包括这样的电路，所述电路监视对应于用于产生第二脉冲的循环持续时间的延迟，并且控制用于存储器核心的字线启用信号及感测放大器启用信号。
操作时，只要刷新地址RADD与外部地址ADD不同，则逻辑电路604不会停用内部预充电电路606。其允许隐藏刷新与正常存取操作同时进行。若所述两个地址RADD与ADD相同，则比较器600产生指示地址冲突的“命中(hit)”信号。逻辑电路604响应于所述“命中”信号产生停用信号以停用内部自动预充电脉冲(图5中的P2)。DRAM核心响应于如图5的时序图中所说明的外部预充电命令而被替代地停用并预充电。因此，图6的电路提供用于解决由刷新地址与正常存取地址间的冲突引起的潜在问题的一个示例性实施方案。
因此，本发明提供改善刷新机制的多种实施例，藉此可在正常读取或写入操作期间刷新存储器单元，而不会不利地影响DRAM性能或功率需求。虽然上文提供对说明本发明的特定实施例的完整描述，但使用多种替代、修改及等效物是可能的。举例而言，本领域技术人员会了解，结合图6所描述的地址冲突解决方案可用于任何类型的刷新操作情形中，无论所述刷新操作被认为是隐藏刷新操作还是其他刷新操作。另外，随着动态存储器技术向着刷新的阶段转移，可能不需要存储器装置支持多个不同刷新操作模式(例如，自动刷新、自刷新、隐藏刷新等)，其中本文所描述的刷新机制成为唯一较佳的刷新方法。在那种情况下，将不需要用于在不同刷新操作模式的间进行区别的检测电路。因此，本发明的范畴应不限于上述特定且为说明性的实施例，且相反地，应参考所附权利要求书以及其均等物的全部范畴来予以确定。

Claims (18)

1.一种同步动态存储器电路，其包含：
多个存储器库，其各自具有多个存储器单元；
一命令解码器，其响应于指示操作模式的命令输入信号；
一地址解码器，其响应于指示用于正常存取的存储器单元位置的地址输入信号；
一隐藏刷新检测器，其响应于一隐藏刷新命令，且被配置成响应于所述隐藏刷新命令而产生隐藏刷新信号；
一刷新控制器，其响应于所述隐藏刷新信号，且被配置成起动可与正常存取操作同时进行的隐藏刷新操作；及
一刷新地址产生器，其耦接至所述刷新控制器，并被配置成产生用于所述隐藏刷新操作的存储器地址，
其中，所述隐藏刷新操作与所述正常存取操作响应于一周期性时钟信号而发生。
2.如权利要求1所述的存储器电路，其中所述正常存取操作与所述刷新操作可在所述多个存储器库的同一个中库同时发生。
3.如权利要求1所述的存储器电路，其进一步包含：
一地址比较器，其被配置成比较一刷新地址与一正常存取地址，并且如果发生地址冲突则产生地址冲突信号，其中所述刷新控制器响应于所述地址冲突信号而取消所述刷新操作，以使所述正常存取操作继续进行。
4.如权利要求3所述的存储器电路，其还包含刷新禁止逻辑，所述刷新禁止逻辑响应于所述地址冲突信号，且被配置成如果发生地址冲突则停用所述隐藏刷新操作。
5.如权利要求3所述的存储器电路，其中所述刷新控制器进一步响应于一正常刷新信号以起动一正常刷新操作，在所述正常刷新操作期间不能执行正常存取操作。
6.如权利要求5所述的存储器电路，其中所述正常刷新操作为自刷新或自动刷新操作模式之一。
7.如权利要求1所述的存储器电路，其进一步包含一存储库选择电路，所述存储库选择电路接收一存储库选择信号并产生选择所述多个存储器库之一的存储库地址信号。
8.如权利要求7所述的存储器电路，其进一步包含一存储库控制电路，所述存储库控制电路接收所述存储库地址信号并产生提供至所述多个存储器库中的一个或多个的存储库控制信号。
9.如权利要求1所述的存储器电路，其中所述正常存取操作在所述周期性时钟信号的时刻t1开始，且所述隐藏刷新操作在所述周期性时钟信号的时刻t2开始，其中时刻t1与时刻t2在所述周期性时钟信号的不同边缘处发生。
10.如权利要求9所述的存储器电路，其中所述存储库选择电路产生用于所述正常存取操作的第一存储库地址信号和用于所述隐藏刷新操作的第二存储库地址信号。
11.如权利要求1所述的存储器电路，其中所述正常存取操作及所述隐藏刷新操作在所述周期性时钟信号的同一边缘处开始。
12.如权利要求8所述的存储器电路，其中所述隐藏刷新检测器接收一识别特定存储器库的隐藏刷新存储库选择信号，所述隐藏刷新操作将在所述特定存储器库内发生。
13.如权利要求12所述的存储器电路，其中所述多个刷新操作模式中的一个为隐藏刷新操作，其中在正常存取操作期间可刷新所述多个存储器库中的存储器单元。
14.如权利要求13所述的存储器电路，其中所述多个刷新操作模式中的另一个为正常刷新操作，其中在存储器单元的正常刷新期间，存储器库不可用于正常存取操作。
15.如权利要求10所述的存储器电路，其中所述刷新命令为一外部信号。
16.如权利要求10所述的存储器电路，其中所述刷新命令存储于一模式寄存器中。
17.一种操作同步动态存储器电路的方法，其包含：
进入一正常存取操作模式，藉此根据一周期性时钟信号来存取多个存储器库的任意一个中的存储器单元，以用于读取或写入操作；
进入一隐藏刷新操作模式，藉此根据所述周期性时钟信号来刷新所述多个存储器库的任意一个中的存储器单元；
比较所述正常存取模式中的一第一存储器地址与所述隐藏刷新模式中的一第二存储器地址；及
如果发生所述第一存储器地址与所述第二存储器的地址之间的冲突，抑制与所述隐藏刷新模式相关联的预充电信号，
其中所述正常存取模式与所述隐藏刷新模式可同时在同一存储器库内发生。
18.如权利要求17所述的方法，其进一步包含：如果发生所述第一存储器地址与所述第二存储器地址之间的冲突，则藉由一与所述正常存取模式相关联的预充电信号执行预充电操作。
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