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Querbezüge zu verwandten
Anmeldungen
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Diese
Anwendung beansprucht die Priorität der US-Provisional-Anmeldung Nr. 60/776,109,
eingereicht am 23. Februar 2006, und der US-Non-Provisional-Anmeldung
Nr. 11/378,183, eingereicht am 16. März 2006, deren Offenbarungen
unter Bezugnahmen auf ihre Gesamtheit für sämtliche Zwecke eingeschlossen
sind.
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Hintergrund
der Erfindung
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Die
vorliegende Erfindung betrifft im Allgemeinen Halbleiterspeicher,
und insbesondere dynamische Speicherschaltungen mit verbessertem
Wiederauffrischungsmechanismus.
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Speicherzellen
in dynamischen Halbleiterspeichern, wie etwa dynamischen Schreib/Lese-Speichern
(DRAM, Dynamic Random Access Memory), speichern Daten in einem kapazitiven
Element. Aufgrund einer Ladungsleckage aus dem kapazitiven Element
müssen
Speicherzellen periodisch wiederaufgefrischt werden. Der Wiederauffrischungsprozess
bringt typischerweise ein Durchführen
eines Lesebetriebs mit sich, um den Pegel einer Ladung, die in den
Speicherzellen gespeichert ist, auf ihren ursprünglichen Zustand zurückzubringen.
Unterschiedliche Typen von Wiederauffrischungsverfahren sind mit
der Zeit entwickelt worden. Gemäß einem
Wiederauffrischungsverfahren, das üblicherweise als eine Auto-Wiederauffrischung
bezeichnet wird, ist der Wiederauffrischungs-Zeitgeber außerhalb
des Speicherchips, und der Speicherchip führt einen Wiederauffrischungsbe trieb
im Ansprechen auf einen periodischen Wiederauffrischungsbefehl durch,
der von einem Controller zugeführt
wird. Gemäß einem
weiteren Wiederauffrischungsverfahren, das als Selbstwiederauffrischung
bezeichnet wird, ist der Wiederauffrischungs-Zeitgeber innerhalb
des Speicherchips, und alles, was der Speicherchip benötigt, ist ein
Wiederauffrischungs-Startbefehl von dem Controller. In typischer
Weise sind Speicherzellen, die wiederaufgefrischt werden, für normale
Lese- und Schreibbetriebsschritte nicht zugänglich.
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Mit
der herkömmlichen
Technologie müssen DRAM-Speicherzellen alle
64 ms wiederaufgefrischt werden. Diese 64-ms-Wiederauffrischungsperiode ist als
ein Industriestandard entwickelt worden und basiert auf einer Datenhaltefähigkeit
der DRAM-Zellentechnologie. Ein gleichzeitiges Wiederauffrischen sämtlicher
Zeilen in einem typischen Speicherchip wird nicht nur einen großen Stoß bei Energieanforderungen
verursachen, es wird auch dazu führen,
dass sämtliche
Datenzugriffe blockiert sind, was das Betriebsverhalten nachteilig
beeinflusst. Um diese Probleme zu vermeiden, werden Wiederauffrischungs-Betriebsschritte
typischerweise zwischen Speicherbänken und gemäß der Anzahl
von Zeilen in 4096 (4K)- oder 8192 (8K)-Zyklen gestaffelt. Ein DRAM,
der in 8K-Zyklen wiederaufgefrischt wird, würde deswegen ein Wiederauffrischungsbefehl
alle 7,8 μs
(64 ms/8192) benötigen.
Dies wird üblicherweise
als das periodische Wiederauffrischungsintervall tREFI bezeichnet.
Die Zeit, die erforderlich ist, um einen einzelnen Wiederauffrischungs-Betriebsschritt
zu beenden, nach welchem ein aktiver Zyklus beginnen kann (d.h.
eine minimale Zeit, um eine Wortleitung während eines Wiederauffrischungsbetriebs
zu aktivieren und vorzuladen), typischerweise als tRFC bezeichnet,
wird vorzugsweise ein kleiner Teil des periodischen Wiederauffrischungsintervalls tREFI,
um die Zeit für
einen normalen Lese- und Schreibbetrieb zu maximieren.
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Dieser
Typ eines Multibank-Zeitteilungszugangs zum Wiederauffrischen von
DRAMs ist somit der bei weitem wirksamste beim Adressieren von Energie-
und Betriebsverhalten-Abwägungen gewesen, die
mit dem Wiederauffrischungsbetrieb einhergehen. Da die Speicherzellendichte
von DRAM-Vorrichtungen zunimmt, werden jedoch entweder längere Wiederauffrischungszeiten
oder eine größere Anzahl von
Wiederauffrischungs-Betriebsschritten oder beides erforderlich sein.
Dies liegt daran, weil die Anzahl von Speicherzellen in einer Zeile
(oder Seite), die alle tREFI (z.B. 7,8 μs) gleichzeitig wiederaufgefrischt werden,
mit der gesamten Speicherkapazität
zunimmt. Beispielsweise muss ein 512M-synchroner DRAM mit einem
8K-Wiederauffrischungszyklus eine Seite von 64K (512M/8K)-Zellen gleichzeitig
wiederauffrischen. Dies ist wesentlich größer als die typische Seitengröße, die
während
eines normalen Betriebsmodus aktiviert wird (z.B. 16K für 512M DDR2 DRAM),
und stellt eine gewaltige Energielast für die Schaltung dar.
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Ein
Weg, um das Energieverwaltungsproblem, das mit dem Wiederauffrischungsbetrieb
in DRAMs einer höheren
Dichte einhergeht, anzugehen, besteht darin, die Wiederauffrischungs-zu-Aktiv-Zykluszeit
tRFC zu erhöhen.
Eine typische Wiederauffrischungs-zu-Aktiv-Zykluszeit tRFC für eine 256M-sychrone
DRAM kann in dem Bereich von 75 ns liegen, während tRFC für einen
2G-synchronen DRAM ungefähr
200 ns erreichen kann und für
einen 4G-DRAM über
300 ns erreichen kann. Weil in einer Speicherbank, die gerade wiederaufgefrischt
wird, normale Lese/Schreib-Betriebsschritte während tRFC nicht zugelassen
sind, verringert eine längere tRFC
eine Zeit, die für
den Controller zum Zugreife auf den DRAM verfügbar ist. Dies beeinflusst
ein DRAM-Betriebsverhalten durch ein Verringern des Betrags einer
Zeit, die für
einen normalen Lese/Schreib-Betrieb
verfügbar
ist, nachteilig.
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Somit
kommt, da die Speicherzellendichte in dynamischen Halbleiterspeichern
zunimmt, der Bedarf nach verbesserten Wiederauffrischungsmechanismen
auf, die Energieanforderungen angehen, ohne Zeit, die für normale
Lese/Schreib-Betriebsschritte erforderlich ist, zu opfern.
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Kurze Zusammenfassung
der Erfindung
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Die
vorliegende Erfindung stellt verschiedene Ausführungsformen zum Implementieren
von Wiederauffrischungsmechanismen in dynamischen Halbleiterspeichern
bereit, die gleichzeitige Lese/Schreib- und Wiederauffrischungs-Betriebsschritte
zulassen. In einer Ausführungsform
stellt die Erfindung eine synchrone dynamische Speicherschaltung bereit,
die einen Marker einsetzt, um einen Wiederauffrischungs-Betriebsmodus
anzuzeigen, wobei der Wiederauffrischungsbetrieb in der gleichen
Bank in dem gleichen Zeitintervall wie ein normaler Zugriff für einen
Lese/Schreib-Betrieb auftreten kann. In einer spezifischen Ausführungsform
vergleicht, um Konflikte zwischen Adressen aufzulösen, ein
Adresskomparator die Adresse für
einen normalen Zugriff mit der Adresse für einen Wiederauffrischungsbetrieb.
In dem Fall einer Anpassung zwischen den beiden Adressen hebt die
Erfindung den Wiederauffrischungsbetrieb in diesem Array auf und
lässt es
zu, dass der normale Zugriff fortschreitet. Gemäß dieser Ausführungsform
wird der interne Vorladepuls an dem Ende eines Wiederauffrischungszyklus
unterdrückt,
um einen Speicherzugriff an der gleichen Stelle unterzubringen.
Eine Vorladung wird stattdessen durch ein Vorladesignal durchgeführt, das
dem aktiven (im Gegensatz zu dem Wiederauffrischungs-)Zyklus zugeordnet
ist. Für
jene Speicherschaltungen, die Selbst- und/oder Auto-Wiederauffrischungs- Betriebsschritte
bereitstellen, stellt der verborgene Wiederauffrischungsmarker einen
Mechanismus bereit, um zwischen unterschiedlichen Wiederauffrischungsmodi
zu unterscheiden.
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Dementsprechend
stellt die vorliegende Erfindung in einer Ausführungsform eine synchrone dynamische
Speicherschaltung bereit, welche einschließt: eine Mehrzahl von Speicherbänken, die
jeweils eine Mehrzahl von Speicherzellen aufweisen, einen Befehlsdecoder,
der ansprechend auf ein Befehlseingangssignal ist, das einen Betriebsmodus anzeigt,
einen Adressdecoder, der ansprechend auf ein Adresseingabesignal
ist, das einen Speicherzellenort anzeigt, und einen Wiederauffrischungscontroller,
der ansprechend auf ein verborgenes Wiederauffrischungssignal ist,
wobei der Wiederauffrischungscontroller im Ansprechen auf das verborgene
Wiederauffrischungssignal einen Wiederauffrischungsbetrieb initiiert,
der gleichzeitig zu einem normalen Lese/Schreib-Betrieb fortschreiten
kann, und wobei der Wiederauffrischungsbetrieb und der normale Lese/Schreib-Betrieb
im Ansprechen auf ein periodisches Taktsignal auftreten. Gemäß dieser Ausführungsform
können
der normale Lese/Schreib-Betrieb und der Wiederauffrischungsbetrieb
gleichzeitig in der gleichen der Mehrzahl von Speicherbänken auftreten.
Die Speicherschaltung schließt
ferner einen Adresskomparator ein, der eine Wiederauffrischungsadresse
mit einer normalen Lese/Schreib-Adresse vergleicht und ein Adressenkonfliktsignal
in dem Fall eines Adressenkonflikts erzeugt, wodurch der Wiederauffrischungscontroller den
Wiederauffrischungsbetrieb im Ansprechen auf das Adressenkonfliktsignal
aufhebt, was es zulässt, dass
der normale Lese/Schreib-Betrieb fortschreitet. Ferner kann der
Wiederauffrischungscontroller zusätzlich ansprechend auf ein
normales Wiederauffrischungssignal sein, um einen normalen Wiederauffrischungsbetrieb
zu initiieren, während
welchem ein normaler Lese-/Schreib-Betrieb nicht durchgeführt werden
kann.
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In
einer weiteren Ausführungsform
stellt die vorliegende Erfindung ein Verfahren zum Betreiben einer
synchronen dynamischen Speicherschaltung bereit, welches einschließt: Eingeben
eines normalen Zugriffsbetriebsmodus, wobei auf eine Speicherzelle
in irgendeiner einer Mehrzahl von Speicherbänken für einen Lese- oder Schreibbetrieb
in Übereinstimmung
mit einem periodischen Taktsignal zugegriffen wird und ein verborgener
Wiederauffrischungs-Betriebsmodus eingegeben wird, wodurch eine
Speicherzelle in einer der Mehrzahl von Speicherbänken in Übereinstimmung
mit dem periodischen Taktsignal wiederaufgefrischt wird, wobei der normale
Zugriffsmodus und der verborgene Wiederauffrischungsmodus gleichzeitig
auftreten können. Gemäß dieser
Ausführungsform
können
der normale Zugriffsmodus und der Wiederauffrischungsmodus gleichzeitig
und innerhalb der gleichen Speicherbank auftreten. Das Verfahren
kann ferner ein Eingeben eines normalen Wiederauffrischungs-Betriebsmodus einschließen, wobei
eine Speicherzelle in einer der Mehrzahl von Speicherbänken wiederaufgefrischt wird
und wobei während
des normalen Wiederauffrischungsmodus die Speicherschaltung nicht
in den normalen Zugriffsmodus eintreten kann.
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In
noch einer weiteren Ausführungsform stellt
die vorliegende Erfindung eine synchrone dynamische Speicherschaltung
bereit, welche einschließt: eine
Mehrzahl von Speicherbänken,
die jeweils eine Mehrzahl von Speicherzellen aufweisen, einen Befehlsdecoder,
der ansprechend auf ein Befehlseingangssignal ist, das einen Betriebsmodus
anzeigt, einen Adressdecoder, der ansprechend auf ein Adresseingangssignal
ist, das einen Speicherzellenort anzeigt, einen Adresskomparator,
der eine Wiederauffrischungsadresse mit einer normalen Lese/Schreib-Adresse
vergleicht und ein Adressenkonfliktsignal in dem Fall eines Adressenkonflikts
erzeugt, und einen Wiederauffrischungscontroller, der ansprechend
auf ein verborgenes Wiederauffrischungssignal ist, wobei der Controller
im Ansprechen auf das Adressenkonfliktsignal einen internen Vorladepuls,
der dem Wiederauffrischungsbetrieb zugeordnet ist, unterdrückt. Gemäß dieser
Ausführungsform
können
der normale Lese/Schreib-Betrieb und der Wiederauffrischungsbetrieb
in der gleichen der Mehrzahl von Speicherbänken gleichzeitig auftreten.
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In
einer weiteren Ausführungsform
stellt die vorliegende Erfindung ein Verfahren zum Betreiben einer
synchronen dynamischen Speicherschaltung bereit, welches einschließt: Eingeben
eines normalen Zugriffsbetriebsmodus, wobei auf eine Speicherzelle
in einer Mehrzahl von Speicherzellen für einen Lese- oder Schreibbetrieb
in Übereinstimmung
mit einem periodischen Taktsignal zugegriffen wird, Eingeben eines
verborgenen Wiederauffrischungs-Betriebsmodus, wobei eine Speicherzelle
in einer der Mehrzahl von Speicherbänken in Übereinstimmung mit dem periodischen
Taktsignal wiederaufgefrischt wird, Vergleichen einer ersten Speicheradresse
in dem normalen Zugriffsmodus mit einer zweiten Speicheradresse
in dem verborgenen Wiederauffrischungsmodus und Unterdrücken eines
Vorladesignals, das dem verborgenen Wiederauffrischungsmodus zugeordnet
ist, in dem Fall eines Konflikts zwischen der ersten Speicheradresse
und der zweiten Speicheradresse, wobei der normale Zugriffsmodus und
der verborgene Wiederauffrischungsmodus gleichzeitig und innerhalb
der gleichen Speicherbank auftreten können. Das Verfahren schließt weiter
ein Durchführen
eines Vorladebetriebs durch ein Vorladesignal, das dem normalen
Zugriffsmodus zugeordnet ist, in dem Fall eines Konflikts zwischen
der ersten Speicheradresse und der zweiten Speicheradresse ein.
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Ein
besseres Verständnis
der Natur und Vorteile der vorliegenden Erfindung wird unter Bezugnahme
auf die detail lierte Beschreibung unten stehend und die zugehörigen Zeichnungen
erlangt werden.
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Kurze Beschreibung der
Zeichnungen
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In
den Zeichnungen zeigen:
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1 ein
Beispiel eines vereinfachten Blockdiagramms für eine Multibank-synchrone
dynamische Speicherschaltung gemäß einer
Ausführungsform
der vorliegenden Erfindung;
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2 ein
Zeitgebungsdiagramm, das einen normalen Lese- und Schreibbetriebsmodus
für eine synchrone
dynamische Speicherschaltung veranschaulicht;
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3 ein
Zeitgebungsdiagramm, das einen normalen Wiederauffrischungsbetrieb
für eine
synchrone dynamische Speicherschaltung zeigt;
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4 ein
Zeitgebungsdiagramm, das einen verborgenen Wiederauffrischungsbetrieb
für eine synchrone
dynamische Speicherschaltung gemäß der vorliegenden
Erfindung zeigt;
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5 ein
Zeitgebungsdiagramm, das einen verborgenen Wiederauffrischungsbetrieb
in dem Fall einer synchronen dynamischen Speicherschaltung zeigt,
wo eine RAS-Zykluszeit für
einen normalen Zugriff größer als
die verborgene Wiederauffrischungs-Zykluszeit ist; und
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6 ein
vereinfachtes Blockdiagramm, das einen Teil einer synchronen dynamischen
Speicherschaltung zeigt, die potenzielle Adressekonflikte während gleichzeitiger
Normalzugriffs- und verborgenen Wiederauffrischungs-Betriebsschritten
auflöst.
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Detaillierte
Beschreibung der Erfindung
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Verschiedene
Ausführungsformen
der Erfindung stellen Speicherschaltungen mit einer verbesserten
Wiederauffrischungsfunktionalität
wie auch Verfahren zum Betreiben derartiger Speicherschaltungen
bereit. Gemäß einer
Ausführungsform
stellt die vorliegende Erfindung eine Multibank-synchrone dynamische
Speicherschaltung bereit, die im Ansprechen auf einen speziellen
Wiederauffrischungsbefehl, der hierin als eine verborgene Wiederauffrischung
bezeichnet wird, einen Wiederauffrischungsbetrieb initiiert, der
gleichzeitig zu einem normalen Lese- oder Schreibbetrieb fortschreiten
kann. Es ist zu verstehen, dass der Ausdruck "gleichzeitig" oder "simultan", wie er hierin verwendet wird, durchgehend
bedeutet, Bedingungen abzudecken, wo ein Zeitüberlapp zwischen zwei Betriebsschritten
besteht und nicht erfordert, obzwar zulässt, dass die beiden Betriebsschritte
gleichzeitig starten und/oder enden.
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Unter
Bezugnahme auf 1 ist ein Beispiel eines vereinfachten
Blockdiagramms für
eine Multibank-synchrone, dynamische Speicherschaltung 100 gemäß einer
Ausführungsform
der vorliegenden Erfindung gezeigt. In diesem Beispiel schließt die Speicherschaltung 100 vier
Speicherbänke 102A, 102B, 102C und 102D ein,
auf die unabhängig
für normale Lese-
und Schreibbetriebsschritte zugegriffen werden kann. Es ist zu verstehen,
dass das erfinderische Konzept, wie es hierin beschrieben ist, ebenso
auf Speicherschaltungen angewandt werden kann, die in unterschiedlichen
Anzahlen von Speicherbänken
organisiert sind. Die Speicherbänke 102 schließen eine Mehrzahl
von Speicherzellen ein, die an Schnittstellen von Wortleitungen
und Bitleitungen angeordnet sind, wie auch Bitleitungs-Erfassungsverstärker, ein Bitleitungsvorlade-
und ein Spalten auswahlschaltkreis. Jede Speicherbank 102 weist
einen X-Decoder und einen Y-Decoder zum Decodieren von Zeilen- und
Spaltenadressen auf. Ein Adresseingabekanal 104 empfängt externe
Adressen von einem Controller (nicht gezeigt) und führt die
Adresse einem Adress-Router 106 zu. Ansprechend auf spezifische Befehle,
die von einem Befehlsdecoder 108 erzeugt werden, führt der
Adress-Router 106 Zeilenadressen einem Zeilenadress-Multiplexer 110 und
Spaltenadressen dem Y-Decodern in den Speicherbänken 102 zu. Der Befehlsdecoder 108 empfängt verschiedene
externe Speicherbefehle von einem Befehlseingangskanal 112 und
decodiert diese Befehle, die verschiedene Betriebsaspekte der Speicherschaltung steuern.
Der Befehlsdecoder 106 kann auch eine Steuerinformation
von einem internen Modusregister 111 empfangen, das Steuerdaten
speichert. Ein Bankauswahlkanal 116 empfängt ein
externes Bankauswahlsignal und erzeugt Bankauswahladressen, die
einem Banksteuerblock 118 zugeführt werden. Der Banksteuerblock 118 erzeugt
Banksteuersignale, die Speicherbänken 102 zugeführt werden,
um eine oder mehrere der Mehrzahl von Speicherbänken für einen gegebenen Betrieb auszuwählen. Jede Speicherbank
weist I/O-Verstärker,
die kollektiv ein Array von I/O-Verstärkern 120 bilden,
auf. Daten werden dann zwischen den Speicherbänken und den I/O-Stiften über einen
I/O-Anschluss 122 übertragen. Ein
Befehlseingangskanal 112, ein Adresseingangskanal 104 und
ein Bankauswahlkanal 116 schließen einen Schaltkreis, wie
etwa Eingangspuffer ein, um die Signale, die sie empfangen, zu verarbeiten.
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Der
Wiederauffrischungsbetrieb wird durch einen Wiederauffrischungs-Controller 124 gesteuert. Der
Wiederauffrischungs-Controller 124 empfängt ein normales Wiederauffrischungssignal
NRefresh wie auch ein verborgenes Wiederauffrischungssignal HRefresh.
Das normale Wiederauffrischungssignal NRefresh zeigt einen von entweder
Auto- oder Selbstwiede rauffrischungs-Betriebsmodi an, die von dem
Controller ausgelöst
werden. Das verborgene Wiederauffrischungssignal HRefresh wird in
dieser beispielhaften Ausführungsform
durch einen verborgenen Wiederauffrischungsdetektor 128 erzeugt,
der einen externen verborgenen Wiederauffrischungsbefehl oder einen
Marker-HR und das Bankauswahlsignal von dem Bankauswahlkanal 116 empfängt. In
einer alternativen Ausführungsform
wird der verborgene Wiederauffrischungsbefehl in einem Modusregister 114 gespeichert
und wird von einem Befehlsdecoder 8 decodiert und dann
einem Wiederauffrischungs-Controller 124 zugeführt. Im
Ansprechen auf die NRefresh- und HRefresh-Signale erzeugt der Wiederauffrischungs-Controller 124 das
geeignete Wiederauffrischungs-Steuersignal und führt das Wiederauffrischungs-Steuersignal
einem Wiederauffrischungszähler 126 zu.
Der Wiederauffrischungszähler 126 erzeugt
Zeilenadressen für
den Wiederauffrischungsbetrieb. Der Zeilenadress-Multiplexer 110 empfängt die
intern erzeugten Zeilenadressen von dem Wiederauffrischungszähler 126 und
wendet die Zeilenadressen von dem Wiederauffrischungszähler 126 selektiv
auf die Speicherbänke 102 an.
Wie unten stehend weiter beschrieben werden wird, werden während eines
normalen Wiederauffrischungszyklus, der durch NRefresh ausgelöst wird,
Speicherzeilen von sämtlichen
Bänken
gleichzeitig wiederaufgefrischt, und die Speicherbänke sind
für normale
Lese- und Schreibbetriebsschritte nicht verfügbar. Jedoch kann während eines
verborgenen Wiederauffrischungszyklus, der durch HRefresh ausgelöst wird, auf
sämtliche
Speicherbänke 102 für normale
Lese- und Schreibbetriebsschritte zugegriffen werden. Eine verborgene
Wiederauffrischung kann unabhängig davon
auftreten, auf welche Speicherbank für einen Lese- oder Schreibbetrieb
zugegriffen wird.
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Die
relevanten Betriebsaspekte der Speicherschaltung 100 werden
nachstehend beschrieben werden. Der Gesamtbetrieb der Speicherschaltung 100 läuft unter
der Steuerung eines Speichercontrollers (nicht gezeigt), der die
Speicherschaltung 100 mit verschiedenen Befehlssignalen,
wie etwa RAS# (Zeilenadressimpuls), CAS# (Spaltenadressimpuls), WE#
(Schreibfreigabe) und CS# (Chipauswahl) versorgt. Es ist die Kombination
dieser Signale, die einen Schreib-, Lese- oder einen anderen Typ
eines Befehls (COM) anzeigt, der einen gegebenen Betrieb für die Speicherschaltung
vorgibt. Der Betrieb der Speicherschaltung 100 wird durch
ein extern empfangenes periodisches Taktsignal CLK synchronisiert.
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2 ist
ein Zeitgebungsdiagramm, das typische Lese- und Schreibbetriebsschritte
für die Speicherschaltung 100 veranschaulicht.
Das Taktsignal CLK steuert die Zeitgebung sämtlicher Speicherbetriebsschritte.
In dem in 2 gezeigten Beispiel empfängt die
Speicherschaltung 100 zu einer Zeit t1 einen Befehl ACT,
der den Start eines aktiven Zyklus adressiert, Adresssignale ADD
und ein Bankauswahlsignal BS. Nach einer Taktperiode startet zu
einer Zeit t3 ein Schreibbetrieb mit einem Schreibbefehl WT bei
der gegebenen Adresse ADD innerhalb einer ausgewählten Bank durch BS. Ein Strom
von Eingangsdaten wird an den Speicher-I/O-Stiften zu Zeiten t4
bis t8 empfangen, wie gezeigt, und an die Adressorte geschrieben.
Zu einer Zeit t0 empfängt die
Speicherschaltung 100 einen Lesebefehl RD zusammen mit
einer neuen Adresse ADD und einem Bankauswahlsignal BS. Der Lesebetrieb
wird durchgeführt,
und die Daten werden aus dem Ort gelesen, der durch ADD angezeigt
ist, in der Bank, die durch BS ausgewählt ist, und werden dann dem
Ausgang zu Zeiten T11 bis t15 zugeführt. An dem Ende des aktiven
Zyklus lädt
ein Vorladebefehl PCG die ausgewählte
Bank für
den nächsten
Betrieb vor.
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Das
Zeitgebungsdiagramm, das in 3 gezeigt
ist, veranschaulicht einen normalen Wiederauffrischungsbetrieb.
Zu einer Zeit t1 des Taktsignals CLK wird ein normaler Wiederauf frischungsbefehl REF
von der Speicherschaltung 100 empfangen. Ein Wiederauffrischungs-Controller
initiiert den normalen Wiederauffrischungsbetrieb, und eine Zeile
in jeder Speicherbank 102 wird wiederaufgefrischt. Die
Zeit, die es benötigt,
um einen einzelnen Wiederauffrischungsbetrieb zu beenden, ist durch
tRFC angezeigt. Nach einem tRFC, zu einer Zeit t8, startet ein zweiter
Wiederauffrischungsbefehl den nächsten Wiederauffrischungsbetrieb.
Wie in dem Zeitgebungsdiagramm der 3 angezeigt,
sind sowohl Adress-ADD- als auch Bankauswahl-BS-Signale in einem "Unerheblich"-Zustand, da der Wiederauffrischungs-Controller
während
einer normalen Wiederauffrischung über sämtliche Bänke sweept. Es sei auch darauf
hingewiesen, dass sämtlicher
Daten-Eingang/Ausgang in einen hohen Impedanz(oder Hoch-Z-)Zustand
getrieben werden und deaktiviert werden, da kein normaler Lese-
oder Schreibzugriff auf die Speicherbänke während einer normalen Wiederauffrischung
zugelassen ist.
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4 ist
ein Zeitgebungsdiagramm, das einen verborgenen Wiederauffrischungsbetrieb
der Speicherschaltung 100 gemäß einer Ausführungsform
der vorliegenden Erfindung veranschaulicht. Unter Bezugnahme auf 4 initiiert
zu einer Zeit t1 ein aktiver Befehl ACT einen Schreibbetrieb bei
der Adresse, die durch ADD und BS gegeben ist. Daten werden in eine
ausgewählte
Bank eingeschrieben und aus einer ausgewählten Bank ausgelesen, gemäß einem
normalen Lese/Schreib-Betrieb, wie in Verbindung mit dem Zeitgebungsdiagramm
der 2 beschrieben. Ein verborgener Wiederauffrischungsbetrieb
kann zu einer Zeit t2 initiiert werden, und Zeilen in jeder Bank,
die durch das Bankauswahlsignal BS zu der Zeit t2 ausgewählt ist,
können wiederaufgefrischt
werden, während
der normale Schreib- oder
Lese-)Betrieb abläuft.
In dieser Ausführungsform
wird, um es zuzulassen, dass eine verborgene Wiederauffrischung
in jedweder Bank auftritt (d.h., die ihr eigenes BS-Signal auf weist)
eine verborgene Wiederauffrischung zu jedwedem Takt außer den
aktiven, Lese- oder Schreibtakten initiiert. In einer alternativen
Ausführungsform
kann ein getrenntes Bankauswahlsignal, das dem verborgenen Wiederauffrischungsbetrieb
HRBS zugeordnet ist, für
die Speicherschaltung bereitgestellt werden, um ein Initiieren einer
verborgenen Wiederauffrischung bei jedwedem Takt, der die aktiven,
Lese- oder Schreibtakte einschließt, zuzulassen. In noch einer
weiteren alternativen Ausführungsform
können
während
einer verborgenen Wiederauffrischung Zeilen in sämtlichen Speicherbänken gleichzeitig
wiederaufgefrischt werden, was die Erfordernis nach einem BS-Signal beseitigt.
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Weil
gemäß der vorliegenden
Erfindung eine verborgene Wiederauffrischung und normale Lese- oder
Schreibbetriebsschritte gleichzeitig auftreten können, existiert die Möglichkeit,
dass zu einer gegebenen Zeit die verborgene Wiederauffrischungsadresse
und die normale Zugriffsadresse die gleichen sein können. In
dem Fall eines derartigen Adressenkonflikts stellt eine Ausführungsform
der vorliegenden Erfindung sicher, dass der normale Zugriffsbetrieb
ohne Fehler und ohne Verfälschung
der Lese- oder Schreibdaten fortschreitet. Unter Bezugnahme auf 5 ist
ein Zeitgebungsdiagramm gezeigt, das das potenzielle Problem, das
durch einen derartigen Adressenkonflikt herbeigeführt wird,
und eine Lösung des
Problems gemäß einer
Ausführungsform
der vorliegenden Erfindung veranschaulicht. Das Zeitgebungsdiagramm
der 5 zeigt zwei aufeinander folgende Lese-Betriebsschritte,
während
welchen ein verborgener Wiederauffrischungsbetrieb abläuft. Das Signal
RADD bezieht sich auf die Wiederauffrischungsadresse (in diesem
Fall eine verborgene Wiederauffrischung), die von dem internen Wiederauffrischungszähler erzeugt
wird. Ein erster Puls P1 tritt eine bestimmte Zeit nach der Zeit
t1 auf, die den DRAM-Kern
aktiviert, was es zulässt,
dass sich eine Potenzialdiffe renz auf den Bitleitungen BLS entwickelt.
Diese Potenzialdifferenz spiegelt die Inhalte der adressierten Speicherzellen
wider. Die Daten, die aus dem ersten Lesebetrieb herrühren, werden
bei DOUT, beginnend zu einer Zeit t5, ausgegeben. Es sei angenommen,
dass die Wiederauffrischungsadresse RADD und die Leseadresse die
gleichen sind, derart, dass für
sowohl die Wiederauffrischung als auch den normalen Lesebetrieb
auf den gleichen Speicherort zugegriffen wird. Wenn für diesen
DRAM die Wiederauffrischungszykluszeit tRFC kürzer als die normale (RAS)
aktive Zykluszeit tRC ist, dann wird ein zweiter Puls P2 von der
Wiederauffrischungslogik erzeugt, um die interne automatische Vorladung
für den
Wiederauffrischungszyklus vor dem zweiten Lesebetrieb zu melden.
Unter diesen Umständen
kann der zweite Lesebetrieb nicht richtig beendet werden, da der
DRAM-Kern von dem
internen Wiederauffrischungs-Vorladesignal deaktiviert wird. Um
die Möglichkeit
eines derartigen Konflikts zu vermeiden, hebt diese Ausführungsform
der vorliegenden Erfindung den verfrühten internen automatischen
Vorladepuls P2 durch ein Deaktivierungssignal DisIAP auf oder unterdrückt diesen.
Der DRAM-Kern bleibt aktiv, was eine richtige Beendigung des zweiten
Lesebetriebs zulässt,
nach welchem ein externer Vorladebefehl einen Puls P3 erzeugt.
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Gemäß einer
Ausführungsform
der vorliegenden Erfindung schließt der Wiederauffrischungscontroller 124 einen
Adressenvergleichsschaltkreis ein, um derartige Adressenkonflikte
zu erfassen und jedwede verfrühte
automatische Vorladesignale zu deaktivieren, die dem verborgenen
Wiederauffrischungsbetrieb zugeordnet sind. Unter Bezugnahme auf 6 ist
ein vereinfachtes Blockdiagramm gezeigt, das einen Teil der Speicherschaltung
mit einer Wiederauffrischungs-Verhinderungslogik zeigt, die potenzielle
Adressenkonflikte während
gleichzeitigen normalen Zugriffs- und verborgenen Wiederauffrischungs-Betriebsschritten
auflöst.
Ein Komparator 600 empfängt
die Wiederauffrischungsadresse (RADD in 5) von dem
Wiederauffrischungszähler 626 an
einem Eingang, und die externe Lese- oder Schreib-)Adresse ADD von einem
Zeilenadressverstärker 602 an
einem anderen Eingang. Der Ausgang des Komparators 600 wird
an einen Eingang einer Logikschaltung 604 angelegt, während ein
zweiter Eingang der Logikschaltung 604 ein RAS-abgeleitetes Signal
RASI empfängt,
das einen Start eines DRAM-Kernaktivierungszyklus
anzeigt. Das Signal RASI kann dem ersten Puls P1 in 5 entsprechen.
Der Ausgang der Logikschaltung 604 erzeugt das Deaktivierungssignal
DisIAP, das an die interne Vorladeschaltung 606 angelegt
wird. Die interne Vorladeschaltung 606 erzeugt das interne
Auto-Vorladesignal (zweiter Puls P2 in 5) im Ansprechen
auf eine aktive Steuerlogik 610. Die aktive Steuerlogik 610 schließt einen
Schaltkreis ein, der die Verzögerung überwacht,
die der Zyklusdauer zum Erzeugen der zweiten Pulse entspricht, und steuert
Wortleitungsfreigabe- und Erfassungsverstärker-Freigabesignale für den Speicherkern.
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Beim
Betrieb deaktiviert, solange die Wiederauffrischungsadresse RADD
und die externe Adresse ADD unterschiedlich sind, die Logikschaltung 603 die
interne Vorladeschaltung 606 nicht. Dies lässt es zu,
dass verborgene Wiederauffrischungs- und normale Zugriffsbetriebsschritte
gleichzeitig ablaufen. Wenn die beiden Adressen RADD und ADD die
gleichen sind, erzeugt der Komparator 600 ein "Treffer"-Signal, das einen
Adressenkonflikt anzeigt. Die Logikschaltung 604 erzeugt
ein Deaktivierungssignal im Ansprechen auf das "Treffer"-Signal,
das den internen Auto-Vorladepuls (P2 in 5) deaktiviert. Der
DRAM-Kern wird stattdessen deaktiviert und vorgeladen, im Ansprechen
auf einen externen Vorladebefehl, wie in dem Zeitgebungsdiagramm
der 5 veranschaulicht. Dementsprechend stellt die
Schaltung der 6 eine beispielhafte Implementierung zum
Auflösen
der potenziellen Probleme bereit, die durch einen Konflikt zwischen
einer Wiederauffrischungsadresse und einer normalen Zugriffsadresse verursacht
werden.
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Die
vorliegende Erfindung stellt somit verschiedene Ausführungsformen
für einen
verbesserten Wiederauffrischungsmechanismus bereit, wobei Speicherzellen
während
normaler Lese- oder Schreibbetriebsschritte wiederaufgefrischt werden können, ohne
ein DRAM-Betriebsverhalten oder Energieanforderungen nachteilig
zu beeinflussen. Während
das Obige eine vollständige
Beschreibung spezifischer Ausführungsformen
bereitstellt, die hinsichtlich der vorliegenden Erfindung veranschaulichend sind,
ist es möglich,
verschiedene alternativen Modifikationen und Äquivalente zu verwenden. Beispielsweise
erkennen Fachleute, dass das Adressenkonflikt-Auflösungsschema,
das in Verbindung mit 5 beschrieben ist, in dem Kontext
jedweden Typs eines Wiederauffrischungsbetriebs eingesetzt werden kann,
ob er als verborgen oder anders angesehen wird. Auch kann, wenn
die dynamische Speichertechnologie in neuere Generationen migriert,
kein Bedarf bestehen, dass die Speichervorrichtung mehrfache unterschiedliche
Wiederauffrischungs-Betriebsmodi (z.B. Auto-, Selbst-, verborgen,
etc.) unterstützt,
wobei der Wiederauffrischungsmechanismus, der hierin beschrieben
ist, das einzige bevorzugte Verfahren einer Wiederauffrischung wird.
In diesem Fall wird ein Erfassungsschaltkreis, um zwischen unterschiedlichen
Wiederauffrischungs-Betriebsmodi zu unterscheiden, nicht notwendig
sein. Deswegen sollte der Umfang der vorliegenden Erfindung nicht
auf die spezifischen und veranschaulichten, oben beschriebenen Ausführungsformen
beschränkt
sein und sollte stattdessen unter Bezugnahme auf die angehängten Ansprüche zusammen
mit ihrem vollständigen
Umfang der Äquivalente
bestimmt werden.