TWI682402B - 應用於動態隨機存取記憶體的主動更新方法以及電路 - Google Patents
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Abstract
本發明提出應用於動態隨機存取記憶體的主動更新方法，該方法將會根據該記憶體的溫度效應以及實際的操作狀況來產生一更新信號。本發明提出應用於該記憶體的主動更新電路，該電路包含多個監視細胞以及多個更新偵測器。主動更新的功能不止等同於先前技術的「自我更新」，也能夠在該記憶體的內部產生先前技術的「自動更新」；換言之，該功能如同「自動更新」加上「自動溫度補償自我更新」。
Description
本發明屬於應用於動態隨機存取記憶體的更新技術，尤其是監視以及偵測需要進行更新的時間點，然後發出一信號來進行更新作業。
動態隨機存取記憶體(DRAM)晶片的更新作業被區分為「自動更新(Auto Refresh)」、「自我更新(Self-Refresh)」以及「自動溫度補償自我更新(Auto Temperature Compensated Self-Refresh,ATCSR)」。在DRAM晶片處於正常工作的期間，晶片控制器(chip controller)會接收外部的更新命令(refresh command)，並且這更新命令會周期性地產生，然後就會周期性地啟動自動更新；其中，在執行自動更新的期間內，將不會處理後續的任何命令。在DRAM晶片處於休眠模式或待機模式的期間，晶片控制器不會接收到更新命令，此時，內部的更新控制器(refresh controller)就會周期性地啟動自我更新。
「自我更新」的技術在於DRAM細胞的資料記憶時間(Data Retention Time)會受到溫度的影響，為了節省進行更新作業所產生的功率 消耗，所以要配合溫度來調整自我更新的時間，相關的技術如後：美國專利號4682306申請有關自我更新的技術，其中，洩漏電流監視電路(leak current monitor circuit)是其關鍵技術，使用額外的DRAM cell來當成實驗組，於是記憶體陣列就成了對照組；經由監視這個DRAM cell的內部電壓值來獲得啟動更新的時間點。美國專利號6483764B2申請更新率調整(Refresh Rate Adjustment)，其調整流程是基於細胞洩漏監視系統(Cell Leakage Monitor System)。美國專利號6229747B1申請可變自我更新信號(variable self-refresh signal)使用多個細胞洩漏監視器(Cell Leakage Monitor)以及相對應的控制單元。美國專利號6714473B1申請監視充電以及放電的監視細胞組(Monitor Cells)。
先前技術與本發明有一明顯的區別，那就是位元線(Bit Line,BL)的連接方法以及積體電路的布局。「自動更新」是屬於舊技術之下的累贅，本發明提出一種更新偵測器(Refresh Detector)的技術以及一種主動更新(Active Refresh)的技術。更新偵測器的設計不止考慮到溫度的影響，也進一步地考慮到DRAM細胞在進行存取的操作期間之內也會影響到資料記憶時間；主動更新的控制流程以及布局技巧不止用於「自我更新」，也將能夠忽略更新命令，並且使得主動更新的功能可以如同「自動溫度補償自我更新」。
由於自動更新的技術是晶片控制器接收外部的更新命令，並且這更新命令會周期性地產生，所以會進行非必要的更新操作以及發生 非必要的更新命令，進而產生非必要的功率消耗。本發明的主動更新可以消除自動更新的缺點。
100‧‧‧動態隨機存取記憶體細胞陣列(DRAM Cell Array)
200‧‧‧主動更新電路的方塊圖(Block Diagram of Active Refresh Circuit)
201~212‧‧‧更新偵測器(Refresh Detector)
221‧‧‧邏輯閘(Logic Gate)
231‧‧‧晶片控制器(Chip Controller)
232‧‧‧更新控制器(Refresh Controller)
M01~M12‧‧‧金屬氧化物半導體場效應電晶體(MOSFET)
Mr01~Mr02‧‧‧金屬氧化物半導體場效應電晶體(MOSFET)
C01~C12‧‧‧電容器(Capacitor)
Cr01~Cr12‧‧‧電容器(Capacitor)
圖1 動態隨機存取記憶體細胞陣列的示意圖，屬於先前技藝。
圖2 示意主動更新電路的電路方塊圖。
以下的文字說明配合其所對應的圖式，相關的實施例是作為解釋本發明的創新技術而能依此來據以實現的基礎模型，並非代表或限制所能實現本發明的唯一實施例。為了提供本發明的創新技術，實施方式會包含具體的細節來使得本領域的通常知識者可以理解；然而，本領域的技藝人士將會明白在不採用該等具體細節的情況下也能實現本發明。在描述某些實施例時，對於熟知的結構及元件則使用方塊圖來表示，這是為了避免偏離本發明的創新概念。
本文使用的詞語「示例性的」，其意謂為用「作示例、實例或說明的」。本文描述為「示例性」，其任何實施例皆不應被解釋為比其他實施例更佳或更有利。
圖1提供一示例性的實施例，也是動態隨機存取記憶體(DRAM)的通常知識，這是2×2 1T1C DRAM細胞陣列100，這陣列有二字組線(Word Line,WL)以及二位元線(Bit Line,BL)，總共有四DRAM細胞。儲存細胞(storage cell)是由一電晶體以及一電容器來組成。其中，字組線可稱為控制線或控制信號，位元線可稱為資料線或資料信號。習以為知 的存取技術在對電容器(C01)進行讀取作業之時會將資料信號(BL00)當成「+BL」，以及將資料信號(BL10)當成「-BL」，然後進行預充電(pre-charge)，這將會使得導線(BL00)以及導線(BL10)的電壓值維持在供應電壓的一半，亦即
Vdd；在預充電完成之後則使得控制信號(WL0)導通電晶體(M01)，並且控制信號(WL1)截止電晶體(M11)；接著，經由差動放大器來增強信號以及進行回寫作業(rewrite operation)；最後則是導通讀取通道來獲得資料信號(BL00)的電壓值。
在儲存細胞之中的電晶體會有洩漏電流(leakage current)，該電流會從汲極流向源極或從源極流向汲極，因此，被寫入資料值為「0」的電容器就會逐漸趨近
Vdd，被寫入資料值為「1」的電容器也會逐漸趨近
Vdd。這樣的結論就是能夠判斷儲存狀態的邊界電壓值會隨著儲存時間而減小，並且最長的更新時間(refresh time)可由以下簡略的數學式來表示：
Vdd×RC。
現在要從圖1來解釋電晶體的洩漏電流將會如何影響電容器的充電以及放電，並且在每一次進行存取(access)之後將會減短理想化的更新時間。當處理器要從記憶體的「第0位址(address 0)」讀取資料之時，DRAM晶片的控制電路會先進行預充電，將「+BL」以及「-BL」維持在
Vdd，這時，電晶體(M01)以及電晶體(M11)的洩漏電流會對電容器(C01)以及電容器(C11)進行較為強壯的充電或放電，目標電壓就是
Vdd；因此，在預充電的期間內會影響電容器的電壓值。接著，DRAM晶片的控制電路會使得控制信號(WL0)導通電晶體(M01)，並且控制信號(WL1)截止電晶體(M11)，這時，電晶體(M11)的洩漏電流會對電容器(C11)進行較為微弱 的充電或放電。當DRAM晶片的控制電路進行回寫作業之時，電晶體(M11)的洩漏電流會對電容器(C11)進行較為強壯的充電或放電。以上的操作流程是獲得第0位址的資料值，所以，更新時間會隨著存取操作的次數而減短，以下使用簡略的數學式來表示：
Vdd×RC-[(Precharge time)+(Access time)+(Rewrite time)]。
經由上述的分析而知實際的更新時間會隨著寫入作業以及讀取作業而逐次遞減，主要原因是電晶體的洩漏電流。除此之外，習以為知的因素就是溫度效應，這也是「自我更新」以及「自動溫度補償自我更新」所要解決的問題。本發明不止要解決溫度效應的問題，更進一步地解決「自動更新」的缺點，也就是非必要的更新操作以及非必要的更新命令會產生非必要的功率消耗。
圖2提供一示例性的實施例，這是用來解釋如何實現主動更新電路的方塊圖200。每一電晶體以及每一電容器組成每一監視細胞，該監視細胞的電路結構如同該儲存細胞；例如，Mr01以及Cr01組成一第一監視細胞。每一監視細胞的資料端點各自連接或耦接對應的位元線，該監視細胞的控制端點各自連接或耦接對應的字組線；例如，該第一監視細胞的資料端點連接BL00，它的控制端點連接「+WLr」。每一更新偵測器(Refresh Detector)的輸入端點各自連接每一監視細胞，該偵測器的輸出端點耦接邏輯閘(Logic Gate)；例如，更新偵測器201的輸入端點連接該第一監視細胞，該偵測器的輸出端點耦接邏輯閘221。邏輯閘221的輸出端點耦接晶片控制器(Chip Controller)231或更新控制器(Refresh Controller)232。
其中，該等更新偵測器的內部電路可由本領域的技藝人士所能使用的邏輯電路或類比電路來實現；例如，比較器。其中，該邏輯閘可使用簡單的組合邏輯來實現。
圖1之中的字組線(WL0)至字組線(WLn)在此定義成一般的定址空間；圖2之中的字組線(+WLr)以及字組線(-WLr)在此定義成特殊的定址空間，用來偵測監視細胞的電壓值是否到達一更新電壓。這樣的定義也表示一般的定址空間是用來儲存使用者資料，特殊的定址空間是用來儲存系統資料。圖1以及圖2之中的位元線(BL00)至位元線(BL11)是隨著資料寬度而設計；位元線會連接許多儲存細胞，該等細胞的數量相同於一般的定址空間的尺寸，每一電晶體的洩漏電流會流過與其相連的各位元線，因此每一位元線的電壓值皆會受到儲存狀態的影響，所以，每一位元線皆要有各自的偵測電路來偵測每一位元線的電壓值。除此之外，DRAM晶片在啟動之時，或首次對某一區塊進行寫入之前，要先對特殊的定址空間寫入初始值，之後也要根據實際的工作狀態來設定特殊的定址空間。
「+WLr」的定址空間可設定在最後一個位址，亦即「第n+1位址(address n+1)」；「-WLr」的定址空間可設定在「+WLr」之後，亦即「第n+2位址」。致能「+WLr」之後可以同時寫入Mr01至Mr02；相對地，致能「-WLr」之後可以同時寫入Mr11至Mr12。由於電晶體會有洩漏電流，所以每一存取操作皆會影響更新時間，每一儲存細胞的儲存狀態也會影響更新時間，甚至工作溫度也會影響更新時間，這種難以掌握的影響因子導致更新時間會忽短忽長。根據上述的原理，更新偵測器的輸入端點 就接收那些位於特殊的定址空間的細胞電壓值，它的輸出端點就耦接組合邏輯來產生中斷信號(interrupt signal)。
特殊的定址空間，在本發明之中係指圖2之中的「+WLr」以及「-WLr」，該定址空間是被安排到一般的定址空間的頭端以及尾端，這樣的繞線方法是考慮到電路布局的信號特性。在進行電路布局時，位元線的電壓驅動器是在一般的定址空間的頭端，於是靠近電壓驅動器的儲存細胞會受到較為強壯又劇烈的起伏變化；到了一般的定址空間的尾端，金屬導線與矽基板之間的等效電容器會緩和劇烈的變化。所以，更新偵測器可以接收到最敏感的影響因子，也可以接收到最平緩的影響因子，因此而能得到最短的更新時間來確保儲存狀態的穩定性。
在習以為知的存取技術之下，當儲存細胞的電壓被充電到高電壓之後，該電壓值會逐漸下降；相對地，當儲存細胞的電壓被放電到低電壓之後，該電壓值會逐漸上升。因此，主動更新的方法是等到該監視細胞的電壓值降低至一第一更新電壓或升高至一第二更新電壓之時，該更新偵測器會對該晶片控制器或該更新控制器發出一中斷信號；然後，該等控制器將會根據實際的工作狀況來對DRAM進行一更新作業；在完成該更新作業之後又會如此反復動作。
另外，在進行主動更新的時候也可以同時偵測資料值，當偵測到記憶體區塊(memory block)之內的資料值皆是「零」的時候就可以停止更新作業，這可額外地節省能源。
200‧‧‧主動更新電路的方塊圖(Block Diagram of Active Refresh Circuit)
201~212‧‧‧更新偵測器(Refresh Detector)
221‧‧‧邏輯閘(Logic Gate)
231‧‧‧晶片控制器(Chip Controller)
232‧‧‧更新控制器(Refresh Controller)
Mr01~Mr02‧‧‧金屬氧化物半導體場效應電晶體(MOSFET)
Cr01~Cr12‧‧‧電容器(Capacitor)
Claims (2)
- 一種應用於動態隨機存取記憶體的更新裝置，包含一資料信號、一更新偵測器、一儲存細胞，以及一監視細胞；其中，該儲存細胞以及該監視細胞的資料端點連接或耦接對應的該資料信號，該更新偵測器的輸入端點連接該監視細胞。
- 一種應用於動態隨機存取記憶體的更新方法，包含一更新偵測器、一儲存細胞，以及一監視細胞；其中，該儲存細胞的資料端點連接或耦接對應的該監視細胞的資料端點，該偵測器偵測該監視細胞的電壓值；該方法執行以下步驟：當有一監視細胞的電壓值轉變至一更新電壓之時，就會有一更新偵測器發出一信號；然後，該記憶體將會進行一更新作業；在完成該更新作業之後又會再一次地如此反復動作。
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2017
- 2017-09-11 TW TW106131012A patent/TWI682402B/zh not_active IP Right Cessation
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