TWI436374B - 交錯式記憶體電路及交錯存取記憶體電路之方法 - Google Patents

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Description

交錯式記憶體電路及交錯存取記憶體電路之方法
本發明係關於半導體電路之領域，更係關於交錯式記憶體電路以及交錯式存取方法。
記憶體電路具有多種應用。傳統上，記憶體電路包括動態隨機隨取記憶體(DRAM)與靜態隨機隨取記憶體(SRAM)電路。DRAM電路可具有複數個記憶體晶格。對傳統的DRAM而言，其陣列中具有電容性的儲存記憶體晶格，而各記憶體晶格具有一存取電晶體。儲存於記憶體晶格之資料實際上為儲存於一小電容器之電荷。當欲輸出資料時，存取電晶體將被耦接至其閘極或控制端的一字元線(WL)所激活。該存取電晶體將其電容器耦接至一位元線(BL)上，而耦接至該位元線一感測放大器可感測該電容器之電壓。
本發明提供一種交錯式記憶體電路包括一第一記憶體庫，包括至少一第一記憶體晶格，該第一記憶體晶格係用以儲存代表一第一資料之電荷，並與一第一字元線及一第一位元線耦接；一第一區域控制電路，與該第一記憶體庫耦接；一第二記憶體庫，包括至少一第二記憶體晶格，該第二記憶體晶格係用以儲存代表一第二資料之電荷，並與一第二字元線及一第二位元線；一第二區域控制電路，與該第二記憶體庫耦接；一輸入輸出區塊，與該第一記憶體庫及該第二記憶體庫耦接；以及一全域控制電路，與該第一及第二區域控制電路耦接，一交錯式存取包括使用一時脈訊號，該時脈訊號包括一第一周期與一第二周期，分別用以存取該第一記憶體晶格與該第二記憶體晶格，其中該第二周期用以致能該第一區域控制電路以觸發一第一讀行選取訊號RSSL之一第一轉變，其中該第一讀行選取訊號RSSL係用以存取該第一記憶體晶格。
本發明另提供一種交錯存取記憶體電路之方法，包括：接收具有一第一周期與一第二周期的一時脈訊號，其中該第一周期與該第二周期分別用以存取該記憶體電路之一第一記憶體庫之一第一記憶體晶格與一第二記憶體庫之一第二記憶體晶格；以及以該第二周期觸發一第一讀行選取訊號RSSL之一第一轉變其中該第一讀行選取訊號RSSL係用以該第一記憶體晶格。
下文將搭配附圖對本發明之各種實施例進行更詳細地說明。
下文為介紹本發明之最佳實施例。各實施例用以說明本發明之原理，但非用以限制本發明。本發明之範圍當以後附之權利要求項為準。
一傳統的DRAM包括一全域控制電路，其耦接記憶體之記憶體庫，並以一行提供讀行選取訊號RSSL，以另一行提供寫行選取訊號WSSL。在存取DRAM之記憶體晶格時，全域控制電路可接收一時脈訊號CLK，時脈訊號CLK之各個周期分別觸發其所對應之讀行選取訊號RSSL與寫行選取訊號WSSL以對記憶體晶格進行存取。全域控制電路將讀行選取訊號RSSL與寫行選取訊號WSSL傳送至該記憶體庫以對不同記憶體庫之記憶體晶格進行存取。當讀行選取訊號RSSL與寫行選取訊號WSSL被送至各個記憶體庫時，用以存取兩不同記憶體庫的讀行選取訊號RSSL可能會互相重疊，因而對記憶體存取操作造成干擾。
傳統的記憶體包括已被預充電的一全域位元線GBL與一全域反位元線GBLB。可以發現的是，若記憶體之速度增加，即該時脈訊號之周期時間縮短，對該全域位元線GBL與該全域反位元線GBLB進行預充電之時間亦縮短，使得該預充電時期無法充份對該全域位元線GBL與該全域反位元線GBLB進行預充電以寫入資料至記憶體晶格。當寫時脈訊號之後接續讀時脈訊號時，情況將變得更糟糕。
傳統的記憶體可對資料進行至少三次閂鎖(例如：Latency2)後始輸出感測資料。字元線訊號WLS控制對耦接至記憶體晶格之該字元線WL之致能與除能。字元線訊號WLS之脈寬表示該字元線WL之開啟時期。該字元線訊號WLS兩脈波間之時間即位元線等位反訊號(bit line equalization bar signal)BLEQ之寬度。一般來說，該字元線訊號WLS之脈寬係由一RC時間延遲所控制，而該RC時間延遲係由多晶矽線或多晶矽層上之電阻值與電容值所決定。製程-電壓-溫度(PVT)變動影響該多晶矽電阻值，造成字元線訊號WLS脈寬之變動，其進而使位元線等位反訊號BLEQ之寬度發生改變。
因此需要一種記憶體電路及存取該記憶體電路之方法。
下文將介紹本發明之各個不同的實施例以說明本發明之不同特徵。文中特定實施例中之元件及編排方式只係為了簡化本發明，並非用以限制本發明。舉例而言，若一實施例中，一第一特徵之上具有一第二特徵，其可表示該第一特徵與第二特徵直接接觸，亦可表示第一特徵與第二特徵之間具有其他之特徵，使得第一特徵與第二特徵並非直接接觸。本發明中在各實施例中將重覆使用某些數字，但其僅為簡化說明，並非表示各實施例間必然存在何種關係。
本發明之實施例係關於用以存取記憶體之記憶體電路、系統、與方法。該記憶體電路可接收一時脈訊號，該時脈訊號具有一第一周期與一第二周期，分別用以存取記憶體電路中一第一第一記憶體庫之記憶體晶格以及一第二記憶體庫之第二記憶體晶格，其中該第二周期可觸發第一讀行選取訊號RSSL之一第一轉變以存取該第一記憶體晶格。值得注意的是，下文中“一訊號之第一轉變可直接或間接觸發一第二訊號之一轉變”之用語可表示：第一訊號之轉變直觸觸發第二訊號之轉變，亦可表示第一訊號之轉變先觸發第三訊號之轉變，而該第三訊號之轉變再觸發第二訊號之轉變。
第1圖為一記憶體電路實施例示意圖。在第1圖中，記憶體電路100包括複數個記憶體庫110a-110h。各記憶體庫110a-110h分別耦接至對應的區域控制電路120a-120h。一全域控制電路130耦接至該區域控制電路120a-120h。一輸入/輸出(IO)區塊140與該記憶體庫110a-110h及該全域控制電路130耦接。該輸入輸出區塊140可透過全域位元線GBL與該記憶體庫110a-110h耦接。該輸入輸出區塊140亦接收資料輸入指令或輸出該等記憶體庫110a-110h所儲存之資料。
各記憶體庫110a-110h可包括一記憶體陣列，而該記憶體陣列又包括複數個字元線與複數個位元線。該記憶體電路100可為動態隨機隨取記憶體(DRAM)電路、嵌入式DRAM電路、靜態隨機隨取記憶體(SRAM)電路，嵌入式SRAM電路、非揮發記憶體如：快閃記憶體(FLASH)、可抹除可程式化唯讀記憶體(erasable programmable read only memory，EPROM)，可電性抹除可程式化唯讀記憶體(electrically erasable programmable read only memory，E2PROME)等等。
全域控制電路130可接收時脈訊號(CLK)、指令訊號(Command)，位址訊號(ADD)、或其他用以存取記憶體庫110a-110h之記憶體晶格的訊號。舉例而言，指令訊號可以是晶片致能訊號(chip enable signal，CEB)、寫致能訊號(write enable signal，WEB)、或其他記憶體電路100之指令訊號。在實施例中，全域控制電路130可處理時脈訊號CLK及指令訊號Command(例如晶片致能訊號CEB)，並產生一時脈主動訊號CLK_ACT給區域控制電路120a-120h。全域控制電路130可解碼位址訊號ADD、將從該位址訊號ADD解碼而來的記憶體庫位址訊號BA傳送至對應記憶體庫位址訊號BA的記憶體庫。舉例而言，若該記憶體晶格之位址在該記憶體庫110a，則全域控制電路130將從位址訊號解碼的該記憶體庫位址訊號BA(110a)傳送至區域控制電路120a，而非將該記憶體庫位址訊號BA傳送至其他區域控制電路120b-120h。
第2A圖為包括一記憶體庫、其對應之區域控制器、一全域控制電路，以及一輸入輸出區塊的記憶體電路示意圖。在第2A圖中，該記憶體電路100包括記憶體庫110a、區域控制電路120a、全域控制電路130，以及輸入輸出區塊140。該記憶體庫110a包括至少一記憶體晶格，例如，記憶體晶格201。記憶體晶格201可與記憶體庫110a之一位元線(BL)與一字元線(WL)耦接。就使用DRAM晶格之實施例而言，該記憶體晶格201包括一記憶體電晶體(Tc)以及一電容器(Cc)。電容器Cc可儲存表示一資料之電荷，而該資料可代表“0”或“1”。
記憶體庫110a包括一反位元線BLB，其大體平行該位元線BL。其他記憶體晶格(圖未示)可與該反位元線BLB及該字元線WL耦接。值得注意的是，雖然本文僅以記憶體晶格201作說明，然而，字元線WL與位元線BL之交點上亦有其他複數個未標示之記憶體晶格。記憶體電路100的某部分可在一字寬(word width)中可具有8、16、32、64、128或以上之行。在各實施例中，字元線大體與位元線正交。其他實施例中之字元線與位元線亦可採用其他方式編排。
記憶體庫110a包括至少一區域感測放大器210。該區域感測放大器210用以感測位元線BL與該反位元線BLB間之小差動電壓，而該差動電壓可對應至儲存於記憶體晶格201，用以表示“0”或“1”之資料。在實施例中，區域感測放大器210包括一寫行選取線，寫行選取訊號WSSL可透過該寫行選取線以開啟或關閉寫行選取電晶體211a與211b。寫行選取線以及寫行選取電晶體211a及211b分別透過全域位元線GBL及全域反位元線GBLB耦接該位元線BL及反位元線BLB。區域感測放大器210包括一讀行選取線，讀行選取訊號RSSL可透過該讀行選取線而開啟或關閉讀行選取電晶體213a及215a。該讀行選取線以及讀行選取電晶體213a、213b、215a、及215b可分別將讀取資料從位元線BL/BLB傳送至全域位元線GBL/GBLB。值得注意的是，寫行選取電晶體211a、211b與讀行選取電晶體213a、213b、215a、215ba之種類及數量僅為例示。熟悉技藝人士可自行調整上述電晶體之種類與數量以建立理想的區域感測放大器。
參照第2A圖，該輸入輸出區塊140包括一輸入輸出感測放大器221，其耦接該全域位元線GBL及全域反位元線GBLB。該輸入輸出感測放大器221用以感測全域位元線GBL與全域反位元線GBLB間之差動電壓，而該差動電壓可對應至儲存於記憶體晶格201表示“0”或“1”之資料。該輸入輸出感測放大器221可將差動電壓轉換成表示“0”或“1”之輸出訊號。該輸入輸出區塊140包括耦接該全域位元線GBL與全域反位元線GBLB的一寫驅動器223。該寫驅動器223用以接收一寫指令、提供能量以將資料“0”或“1”寫入該記憶體晶格201。在實施例中，該輸入輸出區塊140包括預充電電晶體225a與225b。該預充電電晶體225a與225b接收一全域輸入輸出等位反訊號(GIOEQB)以將全域位元線GBL與全域反位元線GBLB進行預充電，使其能夠進一步寫入或讀取資料。
再次參照第2A圖，該全域控制電路130包括耦接該區域控制電路120a的一WSSL追蹤電路231與一RSSL追蹤電路233。在實施例中，WSSL追蹤電路231或RSSL追蹤電路233皆包括閘延遲電路。該WSSL追蹤電路231用以追蹤寫行選取訊號WSSL致能與除能之次數。該RSSL追蹤電路233用以追蹤寫行選取訊號RSSL致能與除能之次數。WSSL追蹤電路231可耦接一全域位元線等位反(GIOEQB)寫入控制器235。該GIOEQB寫入控制器235可自該WSSL追蹤電路231接收訊號，並透過一邏輯閘239與一反相器241輸出全域輸入輸出等位反訊號GIOEQB以控制該預充電電晶體225a與225b，其對該全域位元線GBL與全域反位元線GBLB進行預充電，以供後續寫入存取之用。該RSSL追蹤電路233可耦接一GIOEQB讀取控制器237。該GIOEQB讀取控制器237自該RSSL追蹤電路233接收訊號，並透過邏輯閘239與該反相器241輸出全域輸入輸出等位反訊號GIOEQB以控制該預充電電晶體225a與225b，其對該全域位元線GBL及全域反位元線GBLB進行預充電以供後續寫入存取之用。
第2B圖為耦接一GIOEQB寫入控制器的WSSL追蹤電路示意圖。在第2B圖，該GIOEQB寫入控制器235包括脈波產生器251及253、電晶體255及257、一門閂電路259、反相器261及263。該脈波產生器251及253耦接WSSL追蹤電路231。該脈波產生器251及253分別耦接電晶體255及257之閘極。該電晶體255及257之汲極耦接門閂電路259，而該門閂電路259耦接該反相器261及263。
承上，WSSL追蹤電路231可包括一閘延遲電路。在實施例中，該WSSL追蹤電路231為一串聯之電路(如下文第4圖所示)，包括一邏輯閘401、一反相器403、一字元線控制器405、一延遲電路409、一WSSL產生器413，以其及他邏輯閘。脈波產生器251耦接該WSSL追蹤電路231中之一輸出端。該WSSL追蹤電路231與該區域控制電路120a可接收一時脈主動訊號CLK_ACT。
在偵測到時脈主動訊號CLK_ACT之一轉變271(如第2C圖所示)後，WSSL追蹤電路231可致能脈波產生器251以產生一脈波，開啟電晶體255，並在WSSL寫入235之輸出端235a上提供訊號轉變273。脈波產生器253耦接該WSSL追蹤電路231最後邏輯閘之輸出端。在偵測得該時脈主動訊號CLK_ACT之一轉變273(如第2C圖所示)後，該WSSL追蹤電路231致能該脈波產生器253產生一脈波以開啟該電晶體257，進而在WSSL寫入電路235之輸出端235a上提供訊號轉變275。輸出端235a之輸出訊號可輸出一全域輸入輸出等位反訊號GIOEQB。其中，該GIOEQB讀取控制器237(如第2A圖所示)與該GIOEQB寫入控制器235相似。
在實施例中，該RSSL追蹤電路233為一串聯之電路(如第4圖所示)，包括邏輯閘401、反相器403、字元線控制器405、延遲電路409、邏輯閘415、反相器417，RSSL產生器419、以及其他邏輯閘。該GIOEQB讀取控制器237(如第2A圖所示)相似於該GIOEQB寫入控制器235。值得注意的是，上述脈波產生器、電晶體、門閂電路、以及該GIOEQB寫入控制器235之反相器的種類與數量僅為例示。熟悉技藝人士可自行調整上述元件以建立理想的GIOEQB寫入控制器。
下文將描述範例記憶體電路進行交錯式存取時之動作，此記憶體電路將可避免受到不同記憶體庫的兩記憶體晶格在進行存取時所產生的干擾。第3圖為交錯式存取之時序圖。在第3圖中，時脈訊號CLK包括複數個周期，用以交互存取存取兩記憶體庫(例如第1圖之記憶體庫110a與110b)中之記憶體晶格。如上所述，全域控制電路130(如第1圖所示)可將該時脈主動訊號CLK_ACT與指派的記憶體庫位址訊號BA傳送至對應的區域控制電路120a與120b。在處理該等訊號後，各區域控制電路120a、120b可輸出字元線訊號WLS、感測放大器致能訊號SAEN、以及行選取訊號SSL(例如讀行選取訊號RSSL或寫行選取訊號WSSL)。
在存取記憶體庫110a之記憶體晶格201之實施例中，用以存取該記憶體庫110a的第一周期之轉變310可直接或間接觸發記憶體庫110a(如第2A圖所示)之字元線訊號WLS之轉變311，使其從第一狀態轉變至第二狀態(例如從低態轉變至高態或致能態)。該轉變311可直接或間接觸發記憶體庫110a之感測放大器致能訊號SAEN上之一轉變313，使其從第一狀態轉變至第二狀態(例如從低態轉變至高態或致能態)。該轉變313可發生於記憶體庫110a之讀行選取訊號RSSL上。值得注意的是，轉變313不能單獨觸發讀行選取訊號RSSL之轉變321。該轉變321可由用以存取記憶體庫110b的第二周期之轉變320直接或間接觸發而得，其中，該轉變320可從第一狀態轉變至第二狀態(從低態轉變至高態或致能態)。在實施例中，藉由處理轉變313與320可直接或間接觸發該轉變321。在其他實施例中，藉由處理該轉變320與其他轉變(例如處理轉變311、313或存取記憶體庫110a之其他訊號之轉變)可直接或間接觸發轉變321。
在時期WR1 之後，該讀行選取訊號RSSL可由高態轉變至低態(例如轉變325或除能態)。該轉變325可直接或間接觸發記憶體庫110a之字元線訊號WLS上的轉變327(例如，除能態)。字元線訊號WLS之轉變327可直接或間接觸發記憶體庫110a之感測放大器致能訊號SAEN之轉變329(例如，除能態)。
再次參照第3圖，第二周期之轉變320可直接或間接觸發一字元線訊號WLS(用以存取記憶體庫110b之一記憶體晶格，圖未示)之一轉變351，而使其從第一狀態轉換至第二狀態(例如，從低態轉換至高態或致能態)。該轉變351直接或間接觸發記憶體庫110b之感測放大器致能訊號SAEN之一轉變353，使其從第一狀態轉換至第二狀態(例如，從低態轉換至高態或致能態)。轉變353可被耦合至記憶體庫110b之讀行選取訊號RSSL。用以存取該記憶體庫110a之其他記憶體晶格(圖未示)的第三周期，其轉變330與轉變353可直接或間接觸發記憶體庫110b之讀行選取訊號RSSL之轉變361。
在時期WR2 之後，該讀行選取訊號RSSL可由高態轉變至低態(例如轉變365或除能態)。該轉變365可直接或間接觸發記憶體庫110b之字元線訊號WLS之轉變367(例如除能態)。字元線訊號WLS之轉變367可直接或間接觸發記憶體庫110b之感測放大器致能訊號SAEN之轉變369(例如除能態)。
可以發現的是，記憶體庫110a之行選取訊號RSSL中之時期WR1 與記憶體庫110b之讀行選取訊號RSSL上時期WR2 可大體保持互不重疊。藉由分隔該等讀行選取訊號RSSL可防止到達該輸入輸出感測放大器221(如第2A圖所示)之輸出訊號彼此干擾。值得注意的是，該第二周期可直接或間接觸發記憶體庫110a之記憶體晶格201(如第2A圖所示)之讀行選取訊號RSSL上之轉變321，以及用以存取記憶體庫110b之記憶體晶格(圖未示)的字元線訊號WLS上之轉變351。由於記憶體晶格之陣列操作時間可能彼此重疊，故時脈訊號會被調整至高頻率(例如，500MHz或以上)以操作記憶體電路100。值得注意的是，前文之訊號係由高態轉變至低態以進行除能，並由低態轉變至高態以進行致能，然而，其僅為方便說明的例子，本發明之範圍不必以此為限。
第4圖為範例之區域控制電路示意圖。在第4圖中，區域控制電路120a可包括一第一邏輯閘401(例如一反及閘)，以及耦接第一邏輯閘401耦接的第一反相器403。該反相器403可耦接至一字元線控制器405。字元線控制器405可與一字元線驅動器407及一延遲電路409耦接。該延遲電路409可耦接一感測放大器致能(SAEN)產生器411與一WSSL產生器413。該延遲電路409可耦接一第二邏輯閘415(例如一反及閘)，而該第二邏輯閘415又可耦接一第二反相器417。該反相器417可耦接至一RSSL產生器419。
區域控制電路120b包括一邏輯閘421(反及閘)，與耦接該邏輯閘421的反相器423。該反相器423可耦接一字元線控制器425。該字元線控制器425可耦接一字元線驅動器427與一延遲電路429。該延遲電路429可耦接一感測放大器致能(SAEN)產生器431與一WSSL產生器433。該延遲電路429可耦接一邏輯閘435，再耦接一反相器437。該反相器437可耦接一RSSL產生器439。
參照第3、4圖，該邏輯閘401可接收時脈主動訊號CLK_ACT及記憶體庫110a之記憶體庫位址BA(110a)，並對其執行一邏輯操作以將一訊號輸出至該反相器403。該反相器403可將訊號反相，並輸出將其他訊號輸出至字元線控制器405。從反相器403上接收訊號後，該字元線控制器405可輸出一訊號以控制該字元線驅動器407而將字元線訊號WLS從第一狀態轉變至第二狀態(例如該轉變311)，進而對該字元線WL施加一電壓而開啟記憶體晶格201(如第2A圖所示)之記憶體電晶體Tc。該字元線控制器405之輸出訊號可耦接至該延遲電路409以延遲該字元線訊號WLS之轉變311。該延遲的訊號施加於該SAEN產生器411上，並轉變該感測放大器致能訊號SAEN(例如第3圖之轉變313)以致能該感測放大器210(如第2A圖所示)。將一資料寫入該記憶體晶格201的實施例中，該延遲電路409發出的延遲訊號可被施加於該WSSL產生器413上以轉變寫行選取訊號WSSL，而使其從第一狀態轉變至第二狀態(例如，從低態轉變至高態或致能態)。已致能的寫行選取訊號WSSL可開啟該寫行選取電晶體211a與211b(如第2A圖所示)而將該位元線BL與該反位元線BLB分別耦接至該全域位元線GBL與該全域反位元線GBLB上，藉此方式，寫驅動器223發出之電壓可將一資料寫入該記憶體晶格201。在從記憶體晶格上讀取儲存資料的實施例中，延遲電路409發出之延遲訊號亦可施加於邏輯閘415之上。該邏輯閘415係用以接收時脈主動訊號CLK_ACT。該邏輯閘415可對該延遲訊號以及該時脈主動訊號CLK_ACT執行一邏輯操作。該邏輯閘415可將一訊號透過該反相器417輸出至該讀行選取訊號RSSL產生器419。由於上述時間延遲之故，該讀行選取訊號RSSL產生器419在用以存取該記憶體庫110b的時脈訊號CLK之第二周期上之轉變320直接或間接觸發時脈主動訊號CLK_ACT之第二脈波(圖未示)之前，可不受該讀行選取訊號RSSL之轉變(例如轉變321)所影響。如上所述，用以存取該記憶體庫110b的時脈訊號CLK之第二周期可用以致能該區域控制電路120a，並使其直接或間接觸發讀行選取訊號RSSL之轉變321以讀取儲存於記憶體庫110a之記憶體晶格201中之資料。記憶體庫110a之讀行選取訊號RSSL之轉變321可開啟該讀行選取電晶體215a與215b(如第2A圖所示)，使得該輸入輸出感測放大器221可感測該全域位元線GBL與該全域反位元線GBLB上之壓差，進而讀取儲存於記憶體晶格201中之資料。值得注意的是，上述邏輯閘、反相器、字元線控制器、字元線驅動器、延遲電路、以及各種產生器之數量、型態與配置僅為例示，熟悉技藝人士可對上述元件進行調整以建立理想的區域控制電路。
第5圖為一示範操作之時序圖。該示範操作中具有一預充電期間，用以對一全域位元線及/或一全域反位元線進行預充電，使其大體與時脈訊號之周期時間之變動無關。在實施例中，交錯式存取法係使用一時脈訊號CLK，該時脈訊號CLK包括一第一周期，用以讀取記憶體庫110a(如第2A圖所示)之記憶體晶格201中之資料，該時脈訊號CLK亦包括一第二周期，用以將一資料寫入記憶體庫110b之記憶體晶格(圖未示)中。如上所述，該時脈訊號CLK之第一周期之轉變510可直接或間接觸發字元線訊號WLS之轉變，而該字元線訊號WLS之轉變又可直接或間接觸發感測放大器致能訊號SEAN的轉變以及記憶體庫110a之記憶體晶格201之寫行選取訊號WSSL的轉變。時脈訊號CLK之第二周期之轉變520可直接或間接觸發記憶體庫110a之記憶體晶格201之讀行選取訊號RSSL的轉變521。時脈訊號CLK之第二周期之轉變520亦可直接或間接觸發字元線訊號WLS之轉變，而該字元線訊號WLS之轉變又可直接或間接觸發該感測放大器致能訊號SEAN之轉變又及該記憶體庫110b之該記憶體晶格(圖未示)之寫行選取訊號WSSL之轉變527。
參照第4圖及第5圖，RSSL追蹤電路233與WSSL追蹤電路231可與時脈主動訊號CLK_ACT及該區域控制電路120a與120b耦接。該RSSL追蹤電路233與該WSSL追蹤電路231可追蹤用以存取記憶體庫110a之讀行選取訊號RSSL之轉變521、525，以及追蹤用以存取該記憶體庫110b之寫行選取訊號之轉變527。
如上所述，WSSL追蹤電路231及/或RSSL追蹤電路233可輸出全域輸入輸出等位反訊號GIOEQB以開啟或關閉該預充電電晶體225a與225b，進而致能或除能對該全域位元線GBL與全域反位元線GBLB所進行的預充電作業。在各實施例中，該預充電電晶體225a與225b可為PMOS電晶體。在從記憶體庫110a之記憶體晶格201中讀取資料時，可在位元線BL與反位元線BLB分別耦接至全域位元線GBL與全域反位元線GBLB前，先行除能對該全域位元線GBL與全域反位元線GBLB所進行之預充電作業。位元線BL與反位元線BLB是否分別與該全域位元線GBL及全域反位元線GBLB耦合，可視讀行選取訊號RSSL之轉變521或寫行選取訊號WSSL之轉變527而預先決定。在實施例中，可透過RSSL追蹤電路233(如第2A圖所示)追蹤用以讀取記憶體庫110a之記憶體晶格201的讀行選取訊號RSSL上之轉變521而決定全域輸入輸出等位反訊號GIOEQB上之轉變531。透過該WSSL追蹤電路231追蹤用以讀取記憶體庫110b之記憶體晶格(圖未示)的寫行選取訊號WSSL上之轉變527，可決定全域輸入輸出等位反訊號GIOEQB之轉變537。
參照第2A圖，在輸入輸出感測放大器221對全域位元線GBL與該全域反位元線GBLB之壓差進行感測之後，將直接或間接觸發一記憶體庫110a之記憶體晶格201之讀行選取訊號RSSL之轉變525(例如除能態)。在追蹤到該轉變525之後，該RSSL追蹤電路233可直接或間接觸發全域輸入輸出等位反訊號GIOEQB之轉變535，使得其該從第一狀態轉變至第二狀態(例如從一高態轉變至一低態或一致能態)以開啟預充電電晶體211a與211b，進而對該全域位元線GBL與該全域反位元線GBLB進行預充電。在一預充電期間Tp 之後，該全域輸入輸出等位反訊號GIOEQB可從第一狀態轉變至第二狀態(例如，轉變537或除能態)以關閉預充電電晶體211a與211b。
在使用高頻進行操作的實施例中，可以發現的是，若時脈訊號CLK之周期時間縮減(例如，轉變520移往轉變510)，則讀行選取訊號RSSL之轉變521與525、以及寫行選取訊號WSSL之轉變527皆可對應該轉變520之位移而位移。如上所述，RSSL追蹤電路233與WSSL追蹤電路231(如第2A圖所示)可追蹤讀行選取訊號RSSL之轉變521與525以及寫行選取訊號WSSL之轉變527。該全域控制電路130可輸出全域輸入輸出等位反訊號GIOEQB，而該全域輸入輸出等位反訊號具有分別對應至該轉變521、525、以及527的轉變531、535、以及537。因此，該轉變531、535以及537可分別對應轉變521、525、以及523而位移。從前文可知，全域輸入輸出等位反訊號GIOEQB之預充電期間Tp 之改變大體與時脈訊號CLK之周期時間的改變無關。
第6圖為進行對資料進行閂鎖操作之示意時序圖。在第6圖中，轉變610、620、與630相似於第3圖所示之轉變310、320、與330。如上所述，用以存取記憶體庫110b之記憶體晶格的第二周期之轉變620可直接或間接觸發用以存取該記憶體庫110a之記憶體晶格201的讀行選取訊號RSSL之轉變621。轉變621可直接或間接觸發對一訊號進行第一次閂鎖，而該訊號代表全域位元線GBL與GBLB間之壓差，而該壓差又代表記憶體庫110a之記憶體晶格201所儲存之一資料。感測的訊號將應因時期TL1 被第一次閂鎖。在該時期TL1 ，時脈訊號CLK中用以存取記憶體庫110a之其他記憶體晶格(圖未示)之第三周期之轉變630可直接或間接觸發對被第一次閂鎖的訊號進行第二次閂鎖。已被第一次閂鎖的訊號將因時期TL2 而被第二次閂鎖。該時期TL2 中將觸發一資料輸出致能訊號DOEN，而使其從第一狀態轉變至第二狀態，(例如從低態轉變至高態或致能態)以輸出被第二次閂鎖的訊號(表示記憶體晶格201所儲存之資料)。
第7圖為一示範記憶體電路之示意圖。在第7圖中，該記憶體電路700可包括一區域控制電路720a、一全域控制電路730、以及一輸入輸出區塊740，上述元件互相耦接。該區域控制電路720a可包括一邏輯閘711、反相器713、字元線控制器715、延遲電路717、邏輯閘719、反相器721、以及RSSL產生器723，上述元件皆相似於第4圖所示之邏輯閘401、反相器403、字元線控制器405、延遲電路409、邏輯閘415、反相器417、以及RSSL產生器419。
在實施例中，該全域控制電路730可包括一RSSL追蹤電路731，以及耦接一RSSL追蹤電路731的延遲電路733。全域控制電路730可包括一資料輸出致能(DOEN)產生器735，其可耦接時脈主動訊號CLK_ACT與該輸入輸出區塊740。RSSL追蹤電路731相似於第2A圖所示之RSSL追蹤電路233。該延遲電路733可將用以讀取記憶體庫110a之記憶體晶格201中儲存的資料的讀行選取訊號RSSL之轉變621予以延遲，並輸出一輸入輸出感測放大器致能訊號IOSAEN以致能或除能一輸入輸出感測放大器(IOSA)741。該資料輸出致能產生器735可輸出一資料輸出致能訊號DOEN以致能或除能該輸入輸出區塊740之輸出。
該輸入輸出區塊740可包括該輸入輸出感測放大器741，以及與該輸入輸出感測放大器741耦接的一第一門閂電路743。該第一門閂電路743可耦接一反相器745。該反相器745可耦接一傳輸閘747，傳輸閘747包括兩閘極，其耦接反相器751，再耦接至全域控制電路730。該傳輸閘747可耦接一第二門閂電路749。該第二門閂電路749可耦接一反相器755。該反相器755可耦接一反相器753與該資料輸出致能產生器735。
參照第6圖與第7圖，由於延遲電路733所造成之延遲，用以存取該記憶體庫110b之轉變620可直接或間接觸發該輸入輸出感測放大器741，以對該全域位元線GBL與該全域反位元線GBLB之壓差進行感測。該輸入輸出感測放大器741可輸出感測的訊號DO，其對應記憶體庫110a之記憶體晶格201所儲存之資料，該感測的訊號又可被該第一門閂電路743閂鎖。被第一次閂鎖的訊號可被耦接至該反相器745及該傳輸閘747。用以存取該記憶體庫110a的第三周期上之轉變630可觸發時脈主動訊號CLK_ACT以開啟該傳輸閘747，使得該第二門閂電路749對被第一次閂鎖的訊號進行第二次閂鎖。被第二次閂鎖的訊號以及資料輸出致能訊號DOEN可控制該反相器755輸出記憶體庫110a之記憶體晶格201所儲存之資料。與該傳統記憶體電路不同的是，傳統記憶體電路具有必須進行三次閂鎖後始得以輸出資料，而本發明之記憶體電路700可使用較少的閂鎖次數(例如二次)而輸出記憶體晶格之資料。值得注意的是，上述反相器、門閂電路、傳輸閘、或其他電路之數量與型態僅為例示，熟悉本技藝人士可適當修改上述元件以建立一理想的記憶體電路。
第8圖為一示範操作之示意圖，該示範操作係用以控制字元線訊號WLS之脈寬，使其大體不受製程-電壓-溫度(PVT)變動的影響。在第8圖中，轉變810與820相似於第3圖之轉變310與320。如上所述，時脈訊號CLK之第一周期上之轉變810可直接或間接觸發用以存取該記憶體庫110a之記憶體晶格201的字元線訊號WLS之轉變811。時脈訊號CLK之第二周期上之轉變820可直接或間接觸發用以存取該記憶體庫110a之記憶體晶格201之讀行選取訊號RSSL之轉變821。若感測到全域位元線GBL與該全域反位元線GBLB間之壓差(例如：100mV左右)，將直接或間接觸發讀行選取訊號RSSL上之轉變825。由轉變821與825之間距可判斷讀行選取訊號RSSL之脈寬WR 。
參照第8圖，讀行選取訊號RSSL之轉變825可直接或間接觸發該字元線訊號WLS上之轉變815，使其從第一狀態轉變至第二狀態(例如，從高態轉變至低態或致能態)以存取該記憶體庫110a之記憶體晶格201。由該轉變811與815之間距可判斷字元線訊號WLS之脈寬WW 。與由RC時間延遲所產生的傳統字元線訊號脈寬不同，本發明之字元線訊號WLS之脈寬WW 可大體不受製程-電壓-溫度(PVT)變動所影響。本發明對字元線訊號WLS之脈寬WW 有更為理想的控制能力。
第9圖為包含示範記憶體電路之系統示意圖。在第9圖中，一系統900可包括一處理器910，以及與該處理器910耦接的該記憶體電路905。該記憶體電路905可與第1圖、第2圖、或第7圖中所示之該記憶體電路100或700相似。
處理器910能夠存取記憶體電路905之記憶體晶格所儲存的資料。在實施例中，該處理器910可為一處理單元、中央處理單元、數位訊號處理器、或其他適合用來存取記憶體電路資料的處理器。
在實施例中，處理器910與記憶體電路905可建構於一系統之中，並且與一印刷線路板或印刷電路板(PCB)實體及電性耦接成一電子裝置。該電子裝置可為電腦、無線通訊裝置、電腦相關周邊裝置、娛樂裝置等系統之一部分。
在實施例中，系統900包括該記憶體電路100，可提供積體電路(Integrated circuit，IC)上的整個系統，即所謂的系統單晶片(system on chip，SOC)裝置或系統單積體電路(system on integrated circuit，SOIC)裝置。舉例而言，SOC裝置可於單一積體電路中提供執行諸如手機、個人資料助理(personal data assistant，PDA)、數位VCR、數位攝錄機、數位相機、MP3播放器等功能所需要之所有電路。
本發明雖以較佳實施例揭露如上，然其並非用以限定本發明的範圍，任何熟習此項技藝者，在不脫離本發明之精神和範圍內，當可做些許的更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
BL．．．位元線
BLB．．．反位元線
100．．．記憶體電路
110a-110h．．．記憶體庫
120a-120h．．．區域控制電路
130．．．全域控制電路
140．．．輸入輸出區塊
120a．．．區域控制電路
WSSL．．．寫行選取訊號
RSSL．．．讀行選取訊號
201．．．記憶體晶格
210．．．區域感測放大器
211a、211b．．．寫行選取電晶體
213a、213b、215a、215ba．．．讀行選取電晶體
221．．．輸入輸出感測放大器
225a、225b．．．預充電電晶體
231．．．WSSL追蹤電路
233．．．RSSL追蹤電路
235．．．GIOEQB寫入控制器
237．．．GIOEQB讀取控制器
223．．．寫驅動器
221．．．輸入輸出感測放大器
231．．．WSSL追蹤電路
233．．．RSSL追蹤電路
251．．．脈波產生器
253．．．脈波產生器
255、257．．．電晶體
259．．．門閂電路
261、263．．．反相器
401．．．邏輯閘
403．．．反相器
405．．．字元線控制器
409．．．延遲電路
431．．．WSSL產生器
WLS．．．字元線訊號
SAEN．．．感測放大器致能訊號
SSL．．．行選取訊號
405．．．字元線控制器
409．．．延遲電路
407．．．字元線驅動器
411．．．感測放大器致能產生器
413．．．WSSL產生器
419．．．RSSL產生器
425．．．字元線控制器
429．．．延遲電路
427．．．字元線驅動器
431‧‧‧感測放大器致能產生器
433‧‧‧WSSL產生器
439‧‧‧RSSL產生器
715‧‧‧字元線控制器
717‧‧‧延遲電路
723‧‧‧RSSL產生器
731‧‧‧RSSL追蹤電路
733‧‧‧延遲電路
735‧‧‧DOEN產生器
第1圖為一記憶體電路實施例示意圖；
第2A圖為包括一記憶體庫、其對應之區域控制器、一全域控制電路，以及一輸入輸出區塊的記憶體電路示意圖；
第2B圖為耦接一GIOEQB寫入控制器的WSSL追蹤電路示意圖；
第2C圖為寫行選取訊號WSSL與GIOEQB寫入控制器輸出端上之訊號時序圖；
第3圖為交錯式存取之時序圖；
第4圖為範例之區域控制電路示意圖；
第5圖為一示範操作之時序圖；
第6圖為進行對資料進行閂鎖操作之示意時序圖；
第7圖為一示範記憶體電路之示意圖；
第8圖為一示範操作之示意圖，該示範操作係用以控制字元線訊號WLS之脈寬，使其大體不受製程-電壓-溫度(PVT)變動的影響；
第9圖為包含示範記憶體電路之系統示意圖。
BL‧‧‧位元線
BLB‧‧‧反位元線
GBL‧‧‧全域位元線
GBLB‧‧‧全域反位元線
GIOEQB‧‧‧全域輸入輸出等位反訊號
WSSL‧‧‧寫行選取訊號
RSSL‧‧‧讀行選取訊號
100‧‧‧記憶體電路
130‧‧‧全域控制電路
140‧‧‧輸入輸出區塊
201‧‧‧記憶體晶格
210‧‧‧區域感測放大器
211a、211b‧‧‧寫行選取電晶體
213a、213b‧‧‧讀行選取電晶體
215a、215b‧‧‧讀行選取電晶體
225a、225b‧‧‧預充電電晶體
221‧‧‧輸入輸出感測放大器
223‧‧‧寫驅動器
231‧‧‧WSSL追蹤電路
233‧‧‧RSSL追蹤電路
235‧‧‧GIOEQB寫入控制器
237‧‧‧GIOEQB讀取控制器

Claims (16)

  1. 一種交錯式記憶體電路包括：一第一記憶體庫，包括至少一第一記憶體晶格，該第一記憶體晶格係用以儲存代表一第一資料之電荷，並與一第一字元線及一第一位元線耦接；一第一區域控制電路，與該第一記憶體庫耦接；一第二記憶體庫，包括至少一第二記憶體晶格，該第二記憶體晶格係用以儲存代表一第二資料之電荷，並與一第二字元線及一第二位元線耦接；一第二區域控制電路，與該第二記憶體庫耦接；一輸入輸出區塊，與該第一記憶體庫及該第二記憶體庫耦接；以及一全域控制電路，與該第一及第二區域控制電路耦接，一交錯式存取包括使用一時脈訊號，該時脈訊號包括一第一周期與一第二周期，分別用以存取該第一記憶體晶格與該第二記憶體晶格，其中該第二周期用以致能該第一區域控制電路以觸發一第一讀行選取訊號RSSL之一第一轉變，其中該第一讀行選取訊號RSSL係用以存取該第一記憶體晶格。
  2. 如申請專利範圍第1項所述之交錯式記憶體電路，其中該第二周期更用以致能該第二區域控制電路以觸發用以控制該第二字元線的一字元線訊號之一轉變，使得該第一讀行選取訊號RSSL之該第一轉變與一第二讀行選取訊號RSSL之一第一轉變大體不重疊，其中該第一讀行選取訊號RSSL用以使該第一區域控制電路存取該第一記憶體晶格，而該第二讀行選取訊號RSSL用以使該第二區域控制電路存取該第二記憶體晶格。
  3. 如申請專利範圍第1項所述之交錯式記憶體電路，其中該第二周期更用以致能該第二區域控制電路以觸發一寫行選取訊號WSSL之一轉變，使得一預充電期間的改變大體與該第一與第二周期之周期時間的改變無關，其中寫行選取訊號WSSL係用以存取該第二記憶體晶格，而該預充電期間係用以對與該第一與第二位元線耦接的一全域位元線進行預充電。
  4. 如申請專利範圍第3項所述之交錯式記憶體電路，其中該第一讀行選取訊號RSSL係用以存取該第一記憶體晶格，而該第一讀行選取訊號RSSL之該第一轉變係用以對一訊號進行第一次閂鎖，其中該訊號表示該全域位元線間之一壓差，而該壓差表示該第一記憶體晶格之該第一資料。
  5. 如申請專利範圍第4項所述之交錯式記憶體電路，其中該時脈訊號之一第三周期係用以存取該第一記憶體庫之一第三記憶體晶格，並對已被第一次閂鎖的訊號進行第二次閂鎖，而已被第二次閂鎖的訊號可被輸出。
  6. 如申請專利範圍第1項所述之交錯式記憶體電路，其中該第一周期係用以致能該第一區域控制電路以觸發一字元線訊號之一第一轉變，其中該字元線訊號係用以控制該第一字元線，而該第一讀行選取訊號RSSL之一第二轉變係用以觸發該字元線訊號之一第二轉變，其中該第一讀行選取訊號RSSL係用以存取該第一記憶體晶格，該字元線訊號之該第一轉變與該第二轉變用以決定該字元線訊號之脈寬。
  7. 如申請專利範圍第1項所述之交錯式記憶體電路，其中該第一區域控制電路包括：一第一邏輯閘，用以接收該時脈訊號；一第一反相器，與該第一邏輯閘耦接；一字元線控制器，與該第一反相器耦接；一字元線驅動器，與該字元線全域控制電路耦接；一第一延遲電路，與一該字元線控制器之輸出端耦接；一感測放大器致能產生器，與該第一延遲電路耦接；一寫行選取產生器與該第一延遲電路耦接；一第二邏輯閘與該第一延遲電路耦接；一第二反相器與該第二邏輯閘耦接；以及一讀行選取產生器與該第二反相器耦接。
  8. 如申請專利範圍第7項所述之交錯式記憶體電路，其中該全域控制電路包括：一寫行選取訊號(WSSL)追蹤電路，與該第一區域控制電路耦接；一反全域輸入輸出等位(GIOEQB)寫入控制器，與該WSSL追蹤電路耦接；一讀行選取訊號(RSSL)追蹤電路，與該第一區域控制電路耦接；一反全域輸入輸出等位(GIOEQB)讀取控制器，與該RSSL追蹤電路耦接；一第三邏輯閘，與該GIOEQB寫入控制器及該GIOEQB讀取控制器耦接；以及一第三反相器，與該第三邏輯閘耦接。
  9. 如申請專利範圍第8項所述之交錯式記憶體電路，其中該全域控制電路更包括：一輸入輸出感測放大器，與該全域控制電路耦接；一第一門閂電路，與該輸入輸出感測放大器耦接；第四反相器，與第一門閂電路耦接；一傳輸閘，與該第四反相器耦接；一第二門閂電路，與該傳輸閘耦接；以及一第五反相器，與該第二門閂電路及一資料輸出致能電路耦接。
  10. 如申請專利範圍第9項所述之交錯式記憶體電路，其中該輸入輸出區塊包括：一第二延遲電路，與該RSSL追蹤電路耦接；以及一資料輸出致能產生器，用以接收該時脈訊號，該資料輸出致能產生器與該輸入輸出區塊耦接。
  11. 一種交錯存取記憶體電路之方法，包括：接收具有一第一周期與一第二周期的一時脈訊號，其中該第一周期與該第二周期分別用以存取該記憶體電路之一第一記憶體庫之一第一記憶體晶格與一第二記憶體庫之一第二記憶體晶格；以及以該第二周期觸發一第一讀行選取訊號RSSL之一第一轉變其中該第一讀行選取訊號RSSL係用以該第一記憶體晶格。
  12. 如申請專利範圍第11項所述之交錯存取記憶體電路之方法，更包括：觸發一字元線訊號之一轉變，其中該字元線訊號以該第二周期控制該第二記憶體晶格，使得該第一讀行選取訊號之該第一轉變RSSL與一第二讀行選取訊號RSSL之一第一轉變大體不重疊，其中該第一讀行選取訊號用以存取該第一記憶體晶格，該第二讀行選取訊號RSSL用以存取該第二記憶體晶格。
  13. 如申請專利範圍第11項所述之交錯存取記憶體電路之方法，更包括：觸發一寫行選取訊號WSSL之一轉變使得一預充電期間的改變大體與該第一與第二周期之周期時間的改變無關，其中該寫行選取訊號係以該第二周期存取該第二記憶體晶格，而該預充電期間係用以對與該第一與第二位元線耦接的一全域位元線進行預充電。
  14. 如申請專利範圍第13項所述之交錯存取記憶體電路之方法，更包括：對一訊號進行第一次閂鎖，其中該訊號表示該全域位元線間之一壓差，而該壓差表示該第一記憶體晶格之該第一資料，其中該第一讀行選取訊號RSSL係用以存取該第一記憶體晶格，其中該第一次閂鎖係被該第一讀行選取訊號RSSL之該第一轉變所觸發。
  15. 如申請專利範圍第14項所述之交錯存取記憶體電路之方法，更包括：第二次閂鎖已被第一次閂鎖的訊號，其中該第二次閂鎖係被該時脈訊號之一第三周期所觸發，其中該時脈訊號之該第三周期係用以存取該第一記憶體庫之一第三記憶體晶格，而已被第二次閂鎖的訊號可被輸出。
  16. 如申請專利範圍第11項所述之交錯存取記憶體電路之方法，更包括：觸發一字元線訊號之一第一轉變，其中該字元線訊號係以第二周期控制該第一字元線；以及觸發該字元線訊號之一第二轉變，其中該字元線訊號係以該第一讀行選取訊號RSSL之一第二轉變控制該第一字元線以存取該第一記憶體晶格，其中該字元線訊號之該第一轉變與該第二轉變用以決定該字元線訊號之脈寬。
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