JP5473671B2 - メモリ回路、システム、及びインターリービングアクセスの方法 - Google Patents

メモリ回路、システム、及びインターリービングアクセスの方法 Download PDF

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Description

本発明は、半導体回路に関するものであって、特に、メモリ回路、システム、及びインターリービングアクセスの方法に関するものである。
メモリ回路は様々なアプリケーションに用いられている。一般に、メモリ回路は、ダイナミックランダムアクセスメモリ（DRAM）とスタティックRAM（SRAM）を含む。DRAM回路は、複数のメモリセルからなる。従来のDRAMにおいて、アレイ中に、容量性ストレージメモリセルが提供され、各メモリセルはアクセストランジスタを有する。このようなメモリセルに格納（記憶）されるデータは、実際のところ、小キャパシタに格納される電荷である。データが出力される時、アクセストランジスタは、トランジスタのゲートか制御端に結合されるワードライン（WL）により作動される。アクセストランジスタは、キャパシタをキャパシタの電圧を感知するセンス増幅器に結合されるビットライン（BL）に結合することができる。
本発明は、メモリ回路、システム、及びインターリービングアクセスの方法を提供することを目的とする。
本発明の一態様によれば、インターリーブメモリ回路は、第一メモリセルを有する第一メモリバンクを備える。第一ローカル制御回路は第一メモリバンクに結合される。第二メモリバンクは第二メモリセルを備える。第二ローカル制御回路は第二メモリバンクに結合される。IOブロックは第一メモリバンクと第二メモリバンクに結合される。グローバル制御回路は第一及び第二ローカル制御回路に結合される。インターリービングアクセスは、第一及び第二メモリセルにアクセスするため、それぞれ第一周期と第二周期を有するクロック信号により生成され、第二周期の第一遷移は、第一ローカル制御回路を有効にして、第一メモリセルにアクセスするための第一読み取りカラム選択信号RSSLの第一遷移をトリガーすることが可能であり、第一メモリセルにアクセスする第一読み取りカラム選択信号RSSLの第二遷移は、所定の期間をもって第一メモリセルにアクセスする第一読み取りカラム選択信号RSSLの第一遷移後であり、第二周期の第一遷移は、第二ローカル制御回路を有効にして、第一メモリセルにアクセスする第一読み取りカラム選択信号RSSLの前記第二遷移後である、第二メモリセルにアクセスする書き込みカラム選択信号WSSLの第一遷移をトリガーすることが可能であり、第一及び第二ビットラインに結合することが可能であるグローバルビットラインをプリチャージするプリチャージ期間の長さは、第一及び第二周期のサイクル時間の変化に実質的に関係しないようにしたものである。
本発明の別の態様によれば、システムは、インターリーブメモリ回路に結合されるプロセッサを備える。メモリ回路は、第一メモリセルを有する第一メモリバンクを備える。第一ローカル制御回路は第一メモリバンクに結合される。第二メモリバンクは第二メモリセルを備える。第二ローカル制御回路は第二メモリバンクに結合される。IOブロックは第一及び第二メモリバンクに結合される。グローバル制御回路は第一及び第二ローカル制御回路に結合される。インターリービングアクセスは、第一メモリセルと第二メモリセルにアクセスするため、それぞれ第一周期と第二周期を有するクロック信号により生成され、第二周期の第一遷移は第一ローカル制御回路を有効にして、第一メモリセルにアクセスするための第一読み取りカラム選択信号RSSLの第一遷移をトリガーすることが可能であり、第一メモリセルにアクセスする第一読み取りカラム選択信号RSSLの第二遷移は、所定の期間をもって第一メモリセルにアクセスする第一読み取りカラム選択信号RSSLの第一遷移後であり、第二周期の第一遷移は、第二ローカル制御回路を有効にして、第一メモリセルにアクセスする第一読み取りカラム選択信号RSSLの前記第二遷移後である、第二メモリセルにアクセスする書き込みカラム選択信号WSSLの第一遷移をトリガーすることが可能であり、第一及び第二ビットラインに結合することが可能であるグローバルビットラインをプリチャージするプリチャージ期間の長さは、第一及び第二周期のサイクル時間の変化に実質的に関係しないようにしたものである。
本発明の他の態様によれば、メモリ回路にインターリービングアクセスする方法は、メモリ回路の第一メモリバンクの第一メモリセルと第二メモリバンクの第二メモリセルにアクセスするため、それぞれ第一周期と第二周期を有するクロック信号を受信するステップ、第一メモリセルにアクセスする第一読み取りカラム選択信号RSSLの第一遷移は、第二周期の第一遷移によりトリガーするステップ、第二周期の第一遷移により、第二メモリセルにアクセスする書き込みカラム選択及び、信号WSSLの第一遷移をトリガーするステップであって、第一メモリバンクの第一ビットラインと第二メモリバンクの第二ビットラインに結合することが可能であるグローバルビットラインをプリチャージするプリチャージ期間の長さは、第一及び第二周期のサイクル時間の変化に実質的に依存しないようにしたもので、を備え、第一メモリセルにアクセスする第一読み取りカラム選択信号RSSLの第二遷移は、所定の期間をもって第一メモリセルにアクセスする第一読み取りカラム選択信号RSSLの第一遷移後であり、第二メモリセルにアクセスする書き込みカラム選択信号WSSLの第一遷移は、第一メモリセルにアクセスする第一読み取りカラム選択信号RSSLの第二遷移後である。
以下で、図により、本発明の各種実施例を詳しく説明する。
本発明のワードライン信号のパルス幅は、PVT変化による影響を受けない。本発明は、ワードライン信号のパルス幅に対し、更に望ましい制御能力がある。
代表的なメモリ回路を示す概略図である。 メモリバンク、対応するローカルコントローラー、グローバル制御回路、及びIOブロックを備えたメモリ回路を示す概略図である。 GIOEQB書き込みコントローラーに結合される代表的なWSSLトラッキング回路を示す概略図である。 書き込みカラム選択信号WSSLとGIOEQB書き込みコントローラーの出力端の信号を示すタイミング図である。 インターリーブアクセスのタイミング図である。 代表的なローカル制御回路を示す概略図である。 クロック信号の周期変化に実質的に依存しないグローバルビットライン、及び／又はグローバルビットラインバーをプリチャージするプリチャージ期間を有する代表的な動作を示すタイミング図である。 データをラッチする代表的な動作を示す概略タイミング図である。 代表的なメモリ回路を示す概略図である。 プロセス―電圧―温度（PVT）変化に実質的に依存しないワードライン信号WLSのパルス幅を制御する代表的な動作を示す概略図である。 代表的なメモリ回路を備えたシステムを示す概略図である。
以下で、本発明の好ましい実施例を説明する。各実施例は、本発明の原理を説明するためのもので、本発明に限定するものではない。本発明の範囲は請求項を基準とする。
従来のDRAMは、読み取り(read)カラム選択信号RSSLのラインと、書き込み(write)カラム選択信号WSSLのラインにより、メモリの各メモリバンクと結合されるグローバル制御回路を備える。DRAMのメモリセルにアクセスするために、グローバル制御回路は、クロック信号CLKを受信することができ、クロック信号CLKの各周期は、メモリセルにアクセスするためにその対応する読み取りカラム選択信号RSSLと書き込みカラム選択信号WSSLをトリガーすることができる。グローバル制御回路は、その後、異なるメモリバンクのメモリセルにアクセスするために読み取りカラム選択信号RSSLと書き込みカラム選択信号WSSLを、全メモリバンクに転送する。全読み取りカラム選択信号RSSLと書き込みカラム選択信号WSSLが各メモリバンクに送信されるので、二つの異なるメモリバンクにアクセスするための読み取りカラム選択信号RSSLのトリガーが部分的に重複し、これらのメモリアクセス操作間で干渉を生じるおそれがある。
更に、従来のメモリは、プリチャージされたグローバルビットラインGBLとグローバルビットラインバーBGLBを含む。メモリの速度が増加するならば、つまり、クロック信号の周期時間が減少するならば、グローバルビットラインGBLとグローバルビットラインバーBGLBをプリチャージする期間が減少し、プリチャージ期間は、メモリセル中にデータを書き込むためにグローバルビットラインGBLとグローバルビットラインバーBGLBをプリチャージするには十分でない場合があることが分かった。この状況は、読み取りクロック周期の後続の書き込みクロック周期時、更に悪くなる。
従来のメモリは、感知されたデータを出力する前に、少なくとも３回（例えば、レイテンシ（遅延）２）、データをラッチする必要がある。注意すべきことは、ワードライン信号WLSは、メモリセルに結合されるワードラインWLの有効、又は無効を制御することである。ワードライン信号WLSのパルス幅は、ワードラインWLのオンの期間を示す。ワードライン信号WLSの二パルス間の期間は、ビットライン等化バー信号BLEQの幅を示す。通常、ワードライン信号WLSのパルス幅は、ポリシリコンライン、又は層の抵抗値、及びキャパシタンスにより生成されるRC時間遅延により制御される。プロセス―電圧―温度（Process-Voltage-Temperature 、PVT）変化はポリシリコンの抵抗値に影響を与え、ビットライン等化バー信号BLEQの幅を順に変化させるワードライン信号WLSのパルス幅の変動をもたらすことが分かった。
上述に基づき、メモリ回路とアクセス方法が望まれる。
以下の開示は、異なる特徴を説明するために多くの異なる実施例や例を提供することが理解される。
各種素子、構造の相関例は、本技術を理解する者に技術内容を理解してもらうためのものであり、本発明の範囲を限定するものではない。例えば、発明中の第一特徴と第二特徴の組み合わせを例とすると、ある実施方式中、第一特徴と第二特徴は、直接連結の方式で組み合わされているが、その他の実施例中、第一特徴と第二特徴は、直接連結方式による組み合わせではないかもしれず、更に、その他の特徴を両者間に有する。この他、以下の明細書中で、異なる図中で、同じ符号により同じ素子を表示している。これは、明細書を簡潔に分かりやすくするためのものであり、各種実施方式、及び/又は構造の関係を限定するものではない。
開示される実施例は、メモリ回路、システム、及びそのメモリ回路のアクセス方法に関連する。メモリ回路は、第一メモリバンクの第一メモリセルと第二メモリバンクの第二メモリセルにアクセスするために、それぞれ第一周期と第二周期を有するクロック信号を受信することができ、第一メモリセルにアクセスするための第一読み取りカラム選択信号RSSLの第一遷移は、第二周期によりトリガーすることができる。注意すべきことは、以下に記述される「信号の第一遷移は、直接、又は間接的に、第二信号の遷移をトリガーする」のフレーズは、第一信号の遷移が、直接、第二信号の遷移をトリガーすることができるか、第一信号の遷移が、今度は第二信号の遷移をトリガーする第三信号の遷移をトリガーすることができることを意味することである。
図１は、代表的なメモリ回路を示す概略図である。図１において、メモリ回路１００は、複数のメモリバンク１１０ａ〜１１０ｈを含むことができる。各メモリバンク１１０ａ〜１１０ｈは、それぞれ対応するローカル制御回路１２０ａ〜１２０ｈに結合することができる。グローバル制御回路１３０は、ローカル制御回路１２０ａ〜１２０ｈに結合することができる。入力/出力（IO）ブロック１４０は、メモリバンク１１０ａ〜１１０ｈとグローバル制御回路１３０に結合することができる。IOブロック１４０は、グローバルビットラインGBLによりメモリバンク１１０ａ〜１１０ｈと通信することができる。IOブロック１４０は、また、メモリバンク１１０ａ〜１１０ｈに格納されたデータ入力コマンド、及び/又は出力データを受信することができる。
各メモリバンク１１０ａ〜１１０ｈは、複数のワードラインと複数のビットラインを含むメモリアレイを備えることができる。メモリ回路１００は、ダイナミックランダムアクセスメモリ（DRAM）回路、内蔵DRAM回路、スタティックRAM（SRAM）回路、内蔵スタティックRAM回路、又は非揮発性メモリ、例えば、FLASH、EPROM、E2PROM、又は他のメモリ回路とすることができる。
グローバル制御回路１３０は、クロック信号（CLK）等の信号、コマンド信号（Command）、アドレス信号（ADD）、及び/又はメモリバンク１１０ａ〜１１０ｈのメモリセルにアクセスする他の信号を受信することができる。コマンド信号は、例えば、チップイネーブル信号（CEB）、書き込みイネーブル信号（WEB）、及び/又はメモリ回路１００の他のコマンド信号とすることができる。実施例において、グローバル制御回路１３０は、クロック信号CLKとコマンド信号Command（例えば、チップイネーブル信号CEB）を処理し、クロックアクティブ信号CLK_ACTをローカル制御回路１２０ａ〜１２０ｈに生成することができる。グローバル制御回路１３０は、アドレス信号ADDをデコードし、アドレス信号ADDからデコードされたバンクアドレス信号BAを、メモリバンクアドレス信号BAに対応する指定されたメモリバンクに転送することができる。例えば、メモリセルのアドレスがメモリバンク１１０ａにあるならば、グローバル制御回路１３０は、ローカル制御回路１２０ａに、アドレス信号からデコードされたバンクアドレス信号BA（１１０ａ）を転送することができるが、バンクアドレス信号BAを他のローカル制御回路１２０ｂ〜１２０ｈに転送しない。
図２Ａは、メモリバンク、対応するローカルコントローラー、グローバル回路、及び、IOブロックを備えた代表的なメモリ回路を示す概略図である。図２Ａにおいて、メモリ回路１００は、メモリバンク１１０ａ、ローカル制御回路１２０ａ、グローバル制御回路１３０、及びIOブロック１４０を備えることができる。メモリバンク１１０ａは、少なくとも一つのメモリセル、例えば、メモリセル２０１を含むことができる。メモリセル２０１は、メモリバンク１１０ａのビットライン（BL）とワードライン（WL）に結合することができる。DRAMセルを用いた実施例に関して、メモリセル２０１は、メモリトランジスタ（Tc）とキャパシタ（Cc）を有する。キャパシタCcは、データ、例えば、“０”や“１”の電荷を格納することができる。
メモリバンク１１０ａは、ビットラインBLとほぼ平行となりうるビットラインバーBLBを備えることができる。他のメモリセル（図示しない）は、ビットラインバーBLBとワードラインWLに結合することができる。注意すべきことは、一つのメモリセル２０１だけが記述されているが、他のメモリセル（図示しない）が、複数のワードラインWLとビットラインBLのそれぞれの交点に配置されてもよいことである。メモリ回路１００のある部分は、ワード幅で配列することができる８、１６、３２、６４、１２８、又はそれ以上のカラムを有してもよい。様々な実施例において、ワードラインはビットラインに対し実質的に直角に配置することができる。他の実施例において、ワードラインとビットラインのほかの配置を提供することができる。
メモリバンク１１０ａは、少なくとも一つのローカルセンス増幅器２１０を備えることができる。ローカルセンス増幅器２１０は、例えば、ビットラインバーBLBに関係するビットラインBL上の小さい差動電圧を感知することが可能であり、差動電圧はメモリセル２０１に格納される“０”か“１”のデータに対応する。実施例において、ローカルセンス増幅器２１０は、書き込みカラム選択ラインを備えることができ、書き込みカラム選択信号（WSSL）は、書き込みカラム選択トランジスタ２１１ａと２１１ｂをオン、又はオフにするために通過することができる書き込みカラム選択ラインを備えることができる。書き込みカラム選択ラインと書き込みカラム選択トランジスタ２１１ａと２１１ｂは、それぞれグローバルビットラインGBLとグローバルビットラインバーGBLBにより、ビットラインBLとビットラインバーBLBに結合するよう構成することができる。ローカルセンス増幅器２１０は、読み取り選択カラム信号（RSSL）は、読み取りカラム選択トランジスタ２１３ａと２１５ａをオン、又はオフにするために通過する読み取りカラム選択ラインを備えることができる。読み取りカラム選択ラインと読み取りカラム選択トランジスタ２１３ａ、２１３ｂ、２１５ａ、及び２１５ｂは、それぞれビットラインBL/BLBからの読み取りデータをグローバルビットラインGBL/GBLに転送するように構成される。注意すべきことは、書き込みカラム選択トランジスタ２１１ａ、２１１ｂ、及び読み取りカラム選択トランジスタ２１３ａ、２１３ｂ、２１５ａ、及び２１５ｂの数量、及び/又は種類は単なる例に過ぎないことである。本技術を熟知するものなら、トランジスタの数量、及び/又は種類を修正して、所望のローカルセンス増幅器を達成することができる。
図２Ａを再び参照すると、IOブロック１４０は、グローバルビットラインGBLとグローバルビットラインバーDBLBに結合されるIOセンス増幅器２２１を備えることができる。IOセンス増幅器２２１は、例えば、グローバルビットラインバーGBLBに関連するグローバルビットラインGBL上の差動電圧を感知することが可能であり、差動電圧は、メモリセル２０１に格納される“０”、又は“１”のデータに対応する。IOセンス増幅器２２１は、これらの差動電圧を出力に対して“０”、又は“１”に転換することができる。IOブロック１４０は、グローバルビットラインGBLとグローバルビットラインバーGBLBに結合される書き込みドライバ２２３を備えることができる。書き込みドライバ２２３は、書き込みコマンドを受信し、電源を供給して、データ“０”、又は“１”をメモリセル２０１に書き込むことが可能である。実施例において、IOブロック１４０は、プリチャージトランジスタ２２５ａと２２５ｂを備えることができる。プリチャージトランジスタ２２５ａと２２５ｂは、データを読み取り、又は書き込むために、グローバルビットラインGBLとグローバルビットラインバーGBLBをプリチャージするためのグローバルIO等化バー信号（GIOEQB）を受信することができる。
図２Ａを再び参照すると、グローバル制御回路１３０は、ローカル制御回路１２０ａに結合されるWSSLトラッキング回路２３１とRSSLトラッキング回路２３３を備えることができる。実施例において、WSSLトラッキング回路２３１、及び/又はRSSLトラッキング回路２３３は、ゲート遅延回路を備えることができる。WSSLトラッキング回路２３１は、書き込みカラム選択信号WSSLの有効、及び/又は無効回数を追跡することが可能である。RSSLトラッキング回路２３３は、書き込みカラム選択信号WSSLの有効、及び/又は無効回数を追跡することが可能である。WSSLトラッキング回路２３１は、グローバルIO等化バー信号（GIOEQB）書き込みコントローラー２３５に結合することができる。GIOEQB書き込みコントローラー２３５は、WSSLトラッキング回路２３１からの信号を受信し、例えば、ロジックゲート２３９、及びインバータ２４１により、書き込みアクセス用のグローバルビットラインGBLとグローバルビットラインバーGBLBをプリチャージするためのプリチャージトランジスタ２２５ａと２２５ｂを制御するグローバルIO等化バー信号（GIOEQB）として信号を出力することができる。RSSLトラッキング回路２３３は、GIOEQB読み取りコントローラー２３７に結合することができる。GIOEQB読み取りコントローラー２３７は、RSSLトラッキング回路２３３から信号を受信し、例えば、ロジックゲート２３９とインバータ２４１により、読み取りアクセス用のグローバルビットラインGBLとグローバルビットラインバーGBLBをプリチャージするためのプリチャージトランジスタ２２５ａと２２５ｂを制御するグローバルIO等化バー信号（GIOEQB）として信号を出力することができる。
図２Ｂは、GIOEQB書き込みコントローラーに結合されるWSSLトラッキング回路を示す概略図である。図２Ｂにおいて、GIOEQB書き込みコントローラー２３５は、パルス生成器２５１、２５３、トランジスタ２５５、２５７、ラッチ回路２５９、インバータ２６１、２６３を備えることができる。パルス生成器２５１、２５３は、WSSLトラッキング回路２３１に結合することができる。パルス生成器２５１、２５３は、それぞれトランジスタ２５５、２５７のゲートに結合することができる。トランジスタ２５５、２５７のドレインは、インバータ２６１、２６３に結合されるラッチ回路２５９に結合することができる。
述べたように、WSSLトラッキング回路２３１は、ゲート遅延回路を備えることができる。実施例において、WSSLトラッキング回路２３１は、ロジックゲート４０１、インバータ４０３、ワードラインコントローラー４０５、遅延回路４０９、WSSL生成器４１３（下記に図４にて示される）、及び/又は他のロジックゲートを備えることができる直列の回路の一部と類似した回路を備えることができる。パルス生成器２５１は、WSSLトラッキング回路２３１内部の出力端に結合することができる。WSSLトラッキング回路２３１とローカル制御回路１２０ａは、クロックアクティブ信号CLK_ACTを受信することができる。
クロックアクティブ信号CLK_ACTの遷移２７１（図２Ｃに示される）の検出後、WSSLトラッキング回路２３１は、パルス生成器２５１を有効にして、パルスを生成し、トランジスタ２５５をオンにし、WSSL書き込み回路２３５の出力端２３５ａにて信号の遷移２７３を提供することができる。パルス生成器２５３は、WSSLトラッキング回路２３１の最後のロジックゲートに結合される出力端に結合することができる。クロックアクティブ信号CLK_ACTの遷移２７３（図２Ｃに示される）の検出後、WSSLトラッキング回路２３１はパルス生成器２５３を有効にして、パルスを生成し、トランジスタ２５７をオンにし、WSSL書き込み回路２３５の出力端２３５ａ上で、信号の遷移２７５を提供することができる。出力端２３５ａの出力信号は、グローバルIO等化バー信号GIOEQBを出力することができる。GIOEQB読み取りコントローラー２３７（図２Ａに示される）は、GIOEQB書き込みコントローラー２３５と同様にすることができる。
実施例において、RSSLトラッキング回路２３３は、ロジックゲート４０１、インバータ４０３、ワードラインコントローラー４０５、遅延回路４０９、別のロジックゲート４１５、別のインバータ４１７、RSSL生成器４１９（下記に図４にて示される）、及び/又は他のロジックゲートを含む直列の回路の一部と類似した回路を備えることができる。GIOEQB読み取りコントローラー２３７（図２Ａに示される）は、GIOEQB書き込みコントローラー２３５と同様にすることができる。注意すべきことは、パルス生成器、トランジスタ、ラッチ回路、GIOEQB書き込みコントローラー２３５のインバータの数量、種類、及び/又は位置は単なる例に過ぎないことである。本技術を熟知するものなら、それらを修正して、GIOEQB書き込みコントローラーを達成することができる。
以下では、異なるバンクの二つのセルにアクセスすることにより生じる干渉が実質的にない代表的なメモリ回路のインターリービングアクセスに関する記述である。図３は、代表的なインターリービングアクセスのタイミング図である。図３において、クロック信号CLKは、二メモリバンク、例えば、メモリバンク１１０ａと１１０ｂ（図１に示される）中のメモリセルに交互にアクセスする複数の周期を有することができる。上記に述べたように、グローバル制御回路１３０（図１に示される）は、クロックアクティブ信号CLK_ACTと指定されたバンクアドレス信号BAを、対応するローカル制御回路１２０ａと１２０ｂに転送することができる。信号の処理後、各ローカル制御回路１２０ａと１２０ｂは、ワードライン信号WLS、センス増幅器イネーブル信号SAEN、及びカラム選択信号SSL（例えば、読み取りカラム選択信号RSSL、及び/又は書き込みカラム選択信号WSSL）を出力することができる。
メモリバンク１１０ａのメモリセル２０１にアクセスする実施例に関しては、メモリバンク１１０ａにアクセスする第一周期の遷移３１０は、直接、又は間接的に、メモリバンク１１０ａ（図２Ａに示される）のワードライン信号WLSの遷移３１１を、第一状態から第二状態（例えば、低状態から高状態、又は使用可能）にトリガーすることができる。遷移３１１は、直接、又は間接的に、メモリバンク１１０ａのセンス増幅器イネーブル信号SAEN上の遷移３１３を、第一状態から第二状態（例えば、低状態から高状態、又は使用可能）にトリガーすることができる。遷移３１３は、メモリバンク１１０ａの読み取りカラム選択信号RSSLに適用することができる。注意すべきことは、遷移３１３単独では、読み取りカラム選択信号RSSLの遷移３２１をトリガーしないことである。遷移３２１は、例えば、メモリバンク１１０ｂにアクセスする第二周期の、第一状態から第二状態（例えば、低状態から高状態、又は使用可能）への遷移３２０により、直接、又は間接的にトリガーすることができる。実施例において、遷移３２１は、遷移３１３と３２０を処理することにより、直接、又は間接的にトリガーすることができる。他の実施例において、遷移３２１は、遷移３２０と他の遷移（例えば、遷移３１１、３１３、及び/又はメモリバンク１１０ａにアクセスする信号の他の遷移）を処理することにより、直接、又は間接的にトリガーすることができる。
期間WR1の後、読み取りカラム選択信号RSSLは、高状態から低状態（例えば、遷移３２５、又は無効化）へ遷移することができる。遷移３２５は、メモリバンク１１０ａのワードライン信号WLSの遷移３２７、例えば、無効化を、直接、又は間接的にトリガーしてもよい。ワードライン信号WLSの遷移３２７は、直接、又は間接的に、メモリバンク１１０ａのセンス増幅器イネーブル信号SAENの遷移３２９（例えば、無効化）をトリガーしてもよい。
図３を再度参照すると、第二周期の遷移３２０も、直接、又は間接的に、ワードライン信号WLS（メモリバンク１１０ｂのメモリセル（図示しない）にアクセスする）の遷移３５１を、第一状態から第二状態（例えば、低状態から高状態、又は使用可能）にトリガーすることができる。遷移３５１は、直接、又は間接的に、メモリバンク１１０ｂのセンス増幅器イネーブル信号SAENの遷移３５３を、第一状態から第二状態（例えば、低状態から高状態、又は使用可能）にトリガーすることができる。遷移３５３は、メモリバンク１１０ｂの読み取りカラム選択信号RSSLに結合することができる。メモリバンク１１０ａのほかのメモリセル（図示しない）にアクセスする第三周期の遷移３５３と３３０は、メモリバンク１１０ｂの読み取りカラム選択信号RSSLの遷移３６１を、直接、又は間接的にトリガーしてもよい。
期間WR2の後、読み取りカラム選択信号RSSLは、高状態から低状態（例えば、遷移３６５、又は無効化）へ遷移することができる。遷移３６５は、直接、又は間接的に、メモリバンク１１０ｂのワードライン信号WLSの遷移３６７（例えば、無効化）をトリガーしてもよい。ワードライン信号WLSの遷移３６７は、直接、又は間接的に、メモリバンク１１０ｂのセンス増幅器イネーブル信号SAENの遷移３６９（例えば、無効化）をトリガーしてもよい。
メモリバンク１１０ａの選択カラム信号RSSLの期間WR1は、メモリバンク１１０ｂの読み取り選択カラム信号RSSLの期間WR2との重畳が実質的にないことがわかる。読み取り選択カラム信号RSSLの分離により、信号を出力に提供するIOセンス増幅器２２１（図２Ａに示される）に到達する信号間の干渉を望ましく回避することができる。注意すべきことは、第二周期は、直接、又は間接的に、メモリセル２０１（図２Ａに示される）の読み取りカラム選択信号RSSL上の遷移３２１、及びメモリバンク１１０ｂのメモリセル（図示しない）にアクセスするワードライン信号WLSの遷移３５１をトリガーしてもよいことである。メモリセルにアクセスするアレイ動作時間は部分的に重なることができるので、メモリ回路１００を動作するため、より高い周波数、例えば、５００MHz以上を達成するようクロック周期は望ましく修正することができる。注意されることは、上記に述べた、信号の高状態から低状態への遷移は使用可能に、低状態から高状態への遷移は無効にしているが、特定の実施例の便宜のため交換することができることである。開示される範囲はこれに限定されない。
図４は、代表的なローカル制御回路を示す概略図である。図４において、ローカル制御回路１２０ａは、第一ロジックゲート４０１（NANDゲート）、及び第一ロジックゲート４０１に結合される第一インバータ４０３を備えることができる。インバータ４０３は、ワードラインコントローラー４０５に結合することができる。ワードラインコントローラー４０５は、ワードラインドライバ４０７と遅延回路４０９に結合することができる。遅延回路４０９は、センス増幅器イネーブル（SAEN）生成器４１１とWSSL生成器４１３に結合することができる。遅延回路４０９は、第二ロジックゲート４１５（例えば、NANDゲート）に結合され、第二ロジックゲート４１５は、第二インバータ４１７に結合することができる。インバータ４１７は、RSSL生成器４１９に結合することができる。
ローカル制御回路１２０ｂは、インバータ４２３に結合されるロジックゲート４２１（NANDゲートなど）を備えることができる。インバータ４２３は、ワードラインコントローラー４２５に結合することができる。ワードラインコントローラー４２５は、ワードラインドライバ４２７と遅延回路４２９に結合することができる。遅延回路４２９は、センス増幅器イネーブル（SAEN）生成器４３１とWSSL生成器４３３に結合することができる。遅延回路４２９は、ロジックゲート４３５に結合され、インバータ４３７に結合することができる。インバータ４３７はRSSL生成器４３９に結合することができる。
図３と図４を参照すると、ロジックゲート４０１は、クロックアクティブCLK_ACT信号とメモリバンク１１０ａのバンクアドレスBA（１１０ａ）を受信し、及び／又はロジック動作を実行して、信号をインバータ４０３に出力する。インバータ４０３は信号を反転し、他の信号をワードラインコントローラー４０５に出力することができる。インバータ４０３からの信号を受信後、ワードラインコントローラー４０５は信号を出力して、ワードラインドライバー４０７を制御し、ワードライン信号WLSを、第一状態から第二状態（例えば、遷移３１１）に遷移し、電圧をワードラインWLに供給して、メモリセル２０１（図２Ａに示される）のメモリトランジスタTcをオンにすることができる。ワードラインコントローラー４０５の出力信号は遅延回路４０９に結合され、ワードライン信号WLSの遷移を遅延させることができる。遅延信号は、SAEN生成器４１１に適用されて、センス増幅器イネーブル信号SAEN、例えば、遷移３１３（図３に示される）を遷移し、センス増幅器２１０（図２Ａに示される）を有効にすることができる。メモリセル２０１にデータを書き込む実施例において、遅延回路４０９からの遅延信号は、WSSL生成器４１３に適用されて、第一状態から第二状態（例えば、低状態から高状態、又は使用可能）に、書き込みカラム選択信号WSSLを遷移することができる。イネーブル書き込みカラム選択信号WSSLは、書き込み選択トランジスタ２１１ａと２１１ｂ（図２Ａに示される）をオンにして、ビットラインBLとビットラインバーBLBを、それぞれグローバルビットラインGBLとグローバルビットラインバーGBLBに結合し、この方式により、書き込みドライバ２２３からの電圧は、メモリセル２１０にデータを書き込むことができる。メモリセルに格納されるデータを読み取る実施例において、遅延回路４０９からの遅延信号はロジックゲート４１５に供給される。ロジックゲート４１５は、クロックアクティブ信号CLK_ACTを受信することも可能である。ロジックゲート４１５は、遅延信号とクロックアクティブ信号CLK_ACTに対しロジック動作を実行することができる。ロジックゲート４１５は、インバータ４１７により、信号を読み取りカラム選択信号RSSL生成器４１９に出力することができる。この遅延時間のために、読み取りカラム選択信号RSSL生成器４１９は、メモリバンク１１０ｂにアクセスするクロック信号CLKの第二周期の遷移３２０が、直接、又は間接的に、クロックアクティブ信号CLK_ACTの第二パルス（図示しない）をトリガーするまで、読み取りカラム選択信号RSSLの遷移（例えば、遷移３２１）の影響は受けない。上述のように、メモリバンク１１０ｂにアクセスするクロック信号CLKの第二周期は、ローカル制御回路１２０ａを有効にして、直接、又は間接的に、読み取りカラム選択信号RSSLの遷移３２１をトリガーして、メモリバンク１１０ａのメモリセル２０１に格納されたデータを読み取ることが可能である。メモリバンク１１０ａの読み取りカラム選択信号RSSLの遷移３２１は、読み取りカラム選択トランジスタ２１５ａと２１５ｂ（図２Ａに示される）をオンにし、IOセンス増幅器２２１が、グローバルビットラインGBLとグローバルビットラインバーGBLBの電圧差を感知して、メモリセル２０１に格納されたデータを読み取ることができる。注意されることは、ロジックゲート、インバータ、ワードラインコントローラ、ワードラインドライバ、遅延回路、様々な生成器の数量、種類、及び、配置は、単なる例に過ぎないことである。当該技術を熟知する者は、それらを修正して、所望のローカル制御回路を達成することができる。
図５は、クロック信号の周期時間の変化に実質的に依存しないグローバルビットライン、及び/又はグローバルビットラインバーをプリチャージするプリチャージ期間を有する代表的な動作のタイミング図である。実施例において、インターリービングアクセスは、クロック信号CLKは、メモリバンク１１０ａ（図２Aに示される）のメモリセル２０１のデータを読み取る第一周期と、メモリバンク１１０ｂのメモリセル（図示しない）にデータを書き込む第二周期を含むクロック信号CLKを有することができる。上述のように、クロック信号CLKの第一周期の遷移５１０は、順に、直接、又は間接的に、センス増幅器イネーブル信号SAENの遷移と、メモリバンク１１０ａのメモリセル２０１の書き込みカラム選択信号WSSLの遷移をトリガーすることができるワードライン信号WLSの遷移を、直接、又は間接的に、トリガーすることができる。クロック信号CLKの第二周期の遷移５２０は、直接、又は間接的に、メモリバンク１１０ａのメモリセル２０１の読み取りカラム選択信号RSSLの遷移５２１をトリガーすることができる。クロック信号CLKの第二周期の遷移５２０は、順に、直接、又は間接的に、センス増幅器イネーブル信号SEANの遷移と、メモリバンク１１０ｂのメモリセル（図示しない）の書き込みカラム選択信号WSSLの遷移５２７をトリガーすることができるワードビットライン信号WLSの遷移を、直接、又は間接的に、トリガーすることもできる。
図４と図５を参照すると、RSSLトラッキング回路２３３とWSSLトラッキング回路２３１は、クロックアクティブ信号CLK_ACTとローカル制御回路１２０ａと１２０ｂに結合することができる。RSSLトラッキング回路２３３とWSSLトラッキング２３１は、それぞれメモリバンク１１０ａにアクセスする読み取りカラム選択信号RSSLの遷移５２１、５２５と、メモリバンク１１０ｂにアクセスする書き込みカラム選択信号WSSLを追跡することができる。
上述のように、WSSLトラッキング回路２３１、及び/又はRSSLトラッキング回路２３３は、グローバルIO等化バー信号GIOEQBを出力して、それぞれプリチャージトランジスタ２５５ａと２５５ｂをオン、又はオフにし、グローバルビットラインGBLとグローバルビットラインバーGBLBのプリチャージを有効か無効にすることができる。様々な実施例において、プリチャージトランジスタ２５５ａと２５５ｂはPMOSトランジスタとすることができる。メモリバンク１１０ａのメモリセル２０１からのデータ読み取りに関しては、ビットラインBLとビットラインバーBLBが、それぞれグローバルビットラインGBLとグローバルビットラインバーGBLBに結合される前、グローバルビットラインGBLとグローバルビットラインバーGBLBのプリチャージを無効にすることができる。ビットラインBLとビットラインバーBLBをそれぞれグローバルビットラインGBLとグローバルビットラインバーGBLBに結合することは、読み取りカラム選択信号RSSLの遷移５２１と、書き込みカラム選択信号WSSLの遷移５２７によって予め決定することができる。実施例において、RSSLトラッキング回路２３３（図２Aに示される）により、メモリバンク１１０ａのメモリセル２０１を読み取るための読み取りカラム選択信号RSSLの遷移５２１を追跡することにより、グローバルIO等化バー信号GIOEQBの遷移５３１を決定することができる。WSSLトラッキング回路２３１により、メモリバンク１１０ｂのメモリセル（図示しない）の書き込みカラム選択信号WSSLの遷移５２７を追跡することにより、グローバルIO等化バー信号GIOEQBの遷移５３７を決定することができる。
図２Aを参照すると、IOセンス増幅器２１１が、グローバルビットラインGBLとグローバルビットラインバーGBLB間の電圧差を感知した後、直接、又は間接的に、メモリバンク１１０ａのメモリセル２０１の読み取りカラム選択信号RSSLの遷移５２５（例えば、無効）をトリガーすることができる。遷移５２５の追跡後、RSSLトラッキング回路２３３は、直接、又は間接的に、グローバルIO等化バー信号GIOEQBの遷移５３５を、第一状態から第二状態（例えば、高状態から低状態、又は使用可能）にトリガーし、グローバルビットラインGBLとグローバルビットラインバーGBLBをプリチャージするプリチャージトランジスタ２１１ａと２１１ｂをオンにすることができる。プリチャージ期間Tp後、グローバルIO等化バー信号GIOEQBは、第一状態から第二状態（例えば、遷移５３７、又は無効化）に遷移して、プリチャージトランジスタ２１１ａと２１１ｂをオフにすることができる。
高周波数操作を用いる実施例において、クロック信号CLKの周期が減少するなら（例えば、遷移５２０が遷移５１０にシフトする）、読み取りカラム選択信号RSSLの遷移５２１と５２５と、書き込みカラム選択信号WSSLの遷移５２７は、遷移５２０のシフトに対応してシフトすることできることが分かる。述べたように、RSSLトラッキング回路２３３とWSSLトラッキング回路２３１（図２Aに示される）は、読み取りカラム選択信号RSSLの遷移５２１と５２５と、書き込みカラム選択信号WSSLの遷移５２７を追跡する。グローバル制御回路１３０は、遷移５２１、５２５、５２７に対応する遷移５３１、５３５、５３７を有するグローバルIO等化バー信号GIOEQBを出力することができる。よって、遷移５３１、５３５、及び５３７は、それぞれ遷移５２１、５２５、及び５２３に対応してシフトすることができる。上述から、グローバルIO等化バー信号GIOEQBのプリチャージ期間Tpの変化は、クロック信号CLKの周期の変化に実質的に依存しなくすることができる。
図６は、データをラッチする代表的な動作のタイミング図である。図６において、遷移６１０、６２０、及び６３０は、図３と関連して上記に述べた遷移３１０、３２０、及び３３０と同様とすることができる。上述のように、メモリバンク１１０ｂのメモリセルにアクセスする第二周期の遷移６２０は、直接、又は間接的に、メモリバンク１１０ａのメモリセル２０１にアクセスする読み取りカラム選択信号RSSLの遷移６２１をトリガーすることができる。遷移６２１は、メモリバンク１１０ａのメモリセル２０１中に格納されたデータを示すグローバルビットラインGBLとグローバルビットラインバーGBLB間の電圧差を示す信号を、直接、又は間接的に、第一ラッチすることができる。感知された信号は、期間TL1の間に、第一ラッチすることができる。期間TL1後、クロック信号CLKの中のメモリバンク１１０ａのほかのメモリセル（図示しない）にアクセスする第三周期の遷移６３０は、直接、又は間接的に、第一ラッチ信号をトリガーするため第二ラッチをトリガーすることができる。第一ラッチ信号は、期間TL2の間に、第二ラッチすることができる。期間TL2の間に、データ出力イネーブル信号DOENがトリガーされて、第一状態から第二状態（例えば、低状態から高状態、又は使用可能）に遷移して、メモリセル２０１の格納データを示す第二ラッチ信号を出力することができる。
図７は、代表的なメモリ回路を示す概略図である。図７において、メモリ回路７００は、ローカル制御回路７２０ａ、グローバル制御回路７３０、及びIOブロック７４０を備えることができ、互いに結合することができる。ローカル制御回路７２０ａは、ロジックゲート７１１、インバータ７１３、ワードラインコントローラー７１５、遅延回路７１７、ロジックゲート７１９、インバータ７２１、及びRSSL生成器７２３を備えることができ、図４と関連して上記に述べたロジックゲート４０１、インバータ４０３、ワードラインコントローラー４０５、遅延回路４０９、ロジックゲート４１５、インバータ４１７、及びRSSL生成器４１９と、それぞれ同様である。
実施例において、グローバル制御回路７３０は、遅延回路７３３に結合されるRSSLトラッキング回路７３１を備えることができる。グローバル制御回路７３０は、クロックアクティブ信号CLK_ACTとIOブロック７４０に結合されるデータ出力イネーブル（DOEN）生成器７３５を備えることができる。RSSLトラッキング回路７３１は、図２Aと関連して上記に述べたRSSLトラッキング回路２３３と同様にすることができる。遅延回路７３３は、メモリバンク１１０ａのメモリセル２０１に格納されるデータを読み取とるための読み取りカラム選択信号RSSLの遷移６２１を遅延させると共に、IOセンス増幅器（IOSA）７４１を有効、又は無効にするIOセンス増幅器イネーブル信号IOSAENを出力することができる。データ出力イネーブル生成器７３５は、IOブロック７４０の出力を有効、又は無効にするデータ出力イネーブル信号DOENを出力することができる。
IOブロック７４０は、第一ラッチ回路７４３に結合されるIOセンス増幅器７４１を備えることができる。第一ラッチ回路７４３はインバータ７４５に結合することができる。インバータ７４５は、グローバル制御回路７３０に結合されたインバータ７５１に結合される二つのゲートを含むパスゲート７４７に結合することができる。パスゲート７４７は第二ラッチ回路７４９に結合することができる。第二ラッチ回路７４９はインバータ７５５に結合することができる。インバータ７５５はインバータ７５３とデータ出力イネーブル信号７３５に結合することができる。
図６と図７を参照すると、遅延回路７３３により与えられる遅延により、IOセンス増幅器７４１は、グローバルビットラインGBLとグローバルビットラインバーGBLB上の電圧差を感知するメモリバンク１１０ｂにアクセスするための遷移６２０により、直接、又は間接的に、トリガーされてもよい。IOセンス増幅器７４１は、メモリバンク１１０ａのメモリセル２０１に格納されたデータに対応する感知信号DOを出力することができ、第一ラッチ回路７４３によりラッチすることができる。第一ラッチ信号は、インバータ７４３とパスゲート７４７に結合することができる。メモリバンク１１０ａにアクセスするための第三周期の遷移６３０によりトリガーされたクロックアクティブ信号CLK_ACTは、パスゲート７４７をオンにし、第二ラッチ回路７４９は、第一ラッチ信号を第二ラッチすることができる。第二ラッチ信号、及びデータ出力イネーブル信号DOENは、メモリバンク１１０ａのメモリセル２０１に格納されたデータを出力するためのインバータ７５５を制御することができる。データを出力するための少なくとも３つのラッチを有する従来のメモリ回路と対比して、メモリ回路７００は、メモリセルのデータを出力するためより少ないラッチ、例えば、ただ二つのラッチを用いるだけでよい。注意されることは、インバータ、ラッチ回路、パスゲート、及び/又は他の回路の数量、種類、構成は、単なる例に過ぎないことである。当該技術を熟知する者なら、それらを修正して、所望のメモリ回路を達成することができる。
図８は、プロセス―電圧―温度（PVT）変化の影響を実質的に受けないワードライン信号WLSのパルス幅を制御する代表的な動作を示す概略図である。図８において、遷移８１０と８２０は、図３と関連して上記に述べた遷移３１０、３２０と同様である。述べたように、クロック信号CLKの第一周期上の遷移８１０は、直接、又は間接的に、メモリバンク１１０ａのメモリセル２０１にアクセスするワードライン信号WLSの遷移８１１をトリガーすることができる。クロック信号CLKの第二周期上の遷移８２０は、メモリバンク１１０ａのメモリセル２０１にアクセスする読み取りカラム選択信号RSSLの遷移８２１を直接、又は間接的に、トリガーすることができる。グローバルビットラインGBLとグローバルビットラインバーGBLBの間の電圧差、例えば、約１００ｍＶが感知されたならば、読み取りカラム選択信号RSSLの遷移８２５は、直接、又は間接的に、トリガーすることができる。読み取りカラム選択信号RSSLのパルス幅W R は、遷移８２１と８２５の間に決定することができる。
図８を参照すると、読み取りカラム選択信号RSSLの遷移８２５は、直接、又は間接的に、メモリバンク１１０ａのメモリセル２０１にアクセスするためのワードライン信号WLSの第一状態から第二状態（例えば、高状態から低状態、又は使用可能）への遷移８１５をトリガーすることができる。ワードライン信号WLSのパルス幅Wwは、遷移８１１と８１５の間に決定することができる。RC遅延により生成される従来のワードライン信号のパルス幅と異なり、本発明のワードライン信号WLSのパルス幅Wwは、実質的にPVT変化による影響を受けなくすることができる。ワードライン信号WLSのパルス幅Wwは、より望ましく制御することができる。
図９は、代表的なメモリ回路を備えたシステムを示す概略図である。図９において、システム９００は、メモリ回路９０５に結合されるプロセッサ９１０を備えることができる。メモリ回路９０５は、図１、図２、及び/又は図７と関連して上記に述べたメモリ回路１００や７００と同様にすることができる。
プロセッサ９１０は、メモリ回路９０５のメモリセルに格納されたデータにアクセスすることが可能である。実施例において、プロセッサ９１０は、処理ユニット、CPU、デジタル信号プロセッサ、又はメモリ回路のデータへのアクセスに適する他のプロセッサとすることができる。
実施例において、プロセッサ９１０とメモリ回路９０５は、電子アセンブリを構成するプリント配線板やプリント回路板（PCB）に物理的及び電気的に接続されうるシステム内部に形成することができる。電子アセンブリは、コンピュータ、ワイヤレスコミュニケーション装置、コンピュータ読み取り周辺機器、エンターティメント装置等の電子システムの一部となることができる。
実施例において、メモリ回路１００を備えたシステム９００は、１つの集積回路ICの全体システム、いわゆるシステムオンチップ（SOC）、又はシステムオン集積回路（SOIC）装置を提供することができる。これらのSOC装置は、例えば、単一の集積回路にて、携帯電話、PDA、デジタルVCR、デジタルカムコーダー、デジタルカメラ、MP３プレーヤー等を実現するために必要とされる回路全てを提供してもよい。
本発明では好ましい実施例を前述の通り開示したが、これらは決して本発明に限定するものではなく、当該技術を熟知する者なら誰でも、本発明の精神と領域を脱しない範囲内で各種の変動や潤色を加えることができ、従って本発明の保護範囲は、特許請求の範囲で指定した内容を基準とする。
BL〜ビットライン
BLB〜ビットラインバー
100〜メモリ回路
110a-110h〜メモリバンク
120a-120h〜ローカル制御回路
130〜グローバル制御回路
140〜入力/出力（IO）ブロック
120a〜ローカル制御回路
WSSL〜書き込み選択信号
RSSL〜読み取り選択信号
201〜メモリセル
210〜ローカルセンス増幅器
211a、211b〜書き込み選択トランジスタ
213a、213b、215a、215ba〜読み取り選択トランジスタ
221〜IOセンス増幅器
225a、225b〜プリチャージトランジスタ
231〜 WSSLトラッキング回路
233〜 RSSLトラッキング回路
235〜GIOEQB書き込みコントローラー
237〜 GIOEQB読み取りコントローラー
223〜書き込みドライバ
221〜IOセンス増幅器
231〜 WSSLトラッキング回路
233〜 RSSLトラッキング回路
251〜パルス生成器
253〜パルス生成器
255、257〜トランジスタ
259〜ラッチ回路
261、263〜インバータ
401〜ロジックゲート
403〜インバータ
405〜ワードラインコントローラー
409〜遅延回路
431〜WSSL生成器
WLS〜ワードライン信号
SAEN〜センス増幅器イネーブル信号
SSL〜カラム選択信号
405〜ワードラインコントローラー
409〜遅延回路
407〜ワードラインドライバ
411〜センス増幅器イネーブル生成器
413〜WSSL生成器
419〜 RSSL生成器
425〜ワードラインコントローラー
429〜遅延回路
427〜ワードラインドライバ
431〜センス増幅器イネーブル生成器
433〜WSSL生成器
439〜RSSL生成器
715〜ワードラインコントローラー
717〜遅延回路
723〜RSSL生成器
731〜RSSLトラッキング回路
733〜遅延回路
735〜DOEN生成器

Claims (14)

  1. 第一データを示す電荷を格納する少なくとも一つの第一メモリセルを備えた第一メモリバンクであって、前記第一メモリセルは、第一ワードラインと第一ビットラインに結合されることと、
    前記第一メモリバンクに結合される第一ローカル制御回路と、
    第二データを示す電荷を格納する少なくとも一つの第二メモリセルを備えた第二メモリバンクであって、前記第二メモリセルは、第二ワードラインと第二ビットラインに結合されることと、
    前記第二メモリバンクに結合される第二ローカル制御回路と、
    前記第一メモリバンクと前記第二メモリバンクに結合されるIOブロックと、
    前記第一及び第二ローカル制御回路に結合されたグローバル制御回路であって、インターリービングアクセスは、前記第一メモリセル及び前記第二メモリセルにアクセスするため、それぞれ第一周期と第二周期を有するクロック信号を含むことと、からなるインターリーブメモリ回路において、
    前記第二周期の第一遷移は、前記第一メモリセルにアクセスする第一読み取りカラム選択信号RSSLの第一遷移をトリガーすることが可能であり、
    前記第一メモリセルにアクセスする前記第一読み取りカラム選択信号RSSLの第二遷移は、所定の期間をもって前記第一メモリセルにアクセスする前記第一読み取りカラム選択信号RSSLの第一遷移後であり、
    前記第二周期の第一遷移は、更に、前記第二ローカル制御回路を有効にして、前記第一メモリセルにアクセスする前記第一読み取りカラム選択信号RSSLの前記第二遷移後である、前記第二メモリセルにアクセスする書き込みカラム選択信号WSSLの第一遷移をトリガーすることが可能であり、前記第一及び第二ビットラインに結合することが可能であるグローバルビットラインをプリチャージするプリチャージ期間の長さは、前記第一及び第二周期のサイクル時間の変化に実質的に関係しないようにしたことを特徴とするインターリーブメモリ回路。
  2. 前記第一ローカル制御回路により前記第一メモリセルにアクセスする前記第一読み取りカラム選択信号RSSLの期間は、前記第二ローカル制御回路により前記第二メモリセルにアクセスするための第二読み取りカラム選択信号RSSLの期間と実質的に部分的に重なることがないことを特徴とする請求項１に記載のインターリーブメモリ回路。
  3. 前記第一メモリセルにアクセスする前記第一読み取りカラム選択信号RSSLの前記第一遷移は、前記第一メモリセルの前記第一データを示す前記グローバルビットライン間の電圧差を示す信号の第一ラッチをトリガーするよう構成したことを特徴とする請求項１に記載のインターリーブメモリ回路。
  4. 第一ラッチ信号は、前記第一メモリバンクの第三メモリセルにアクセスする前記クロック信号の第三周期の第一遷移によってトリガーされて第二ラッチを実行することが可能であると共に、第二ラッチ信号は出力することが可能であることを特徴とする請求項３に記載のインターリーブメモリ回路。
  5. 前記第一周期の第一遷移は、前記第一ローカル制御回路を有効にして、前記第一ワードラインを制御するワードライン信号の第一遷移をトリガーすることが可能であり、前記第一メモリセルにアクセスする前記第一読み取りカラム選択信号RSSLの前記第二遷移は、前記第一ワードラインを制御する前記ワードライン信号の第二遷移をトリガーするよう構成され、前記第一ワードラインを制御する前記ワードライン信号の前記第一遷移と前記第二遷移は、前記第一ワードラインを制御する前記ワードライン信号のパルス幅を決定することを特徴とする請求項１に記載のインターリーブメモリ回路。
  6. 前記第一ローカル制御回路は、
    前記クロック信号を受信することが可能である第一ロジックゲートと、
    前記第一ロジックゲートに結合される第一インバータと、
    前記第一インバータに結合されるワードラインコントローラーと、
    前記ワードライン制御回路に結合されるワードラインドライバと、
    前記ワードラインコントローラーの出力端に結合される第一遅延回路と、
    前記第一遅延回路に結合されるセンス増幅器イネーブル生成器と、
    前記第一遅延回路に結合される書き込みカラム選択生成器と、
    前記第一遅延回路に結合される第二ロジックゲートと、
    前記第二ロジックゲートに結合される第二インバータと、
    前記第二インバータに結合される読み取りカラム選択生成器と、
    からなることを特徴とする請求項１に記載のインターリーブメモリ回路。
  7. 前記グローバル制御回路は、
    前記第一ローカル制御回路と結合するワードカラム選択信号WSSLトラッキング回路と、
    前記WSSLトラッキング回路に結合されるグローバルIO等化バーGIOEQB書き込みコントローラーと、
    前記第一ローカル制御回路に結合される読み取りカラム選択信号RSSLトラッキング回路と、
    前記RSSLトラッキング回路に結合されるグローバルIO等化バーGIOEQB読み取りコントローラーと、
    前記GIOEQB書き込みコントローラーと前記GIOEQB読み取りコントローラーに結合される第三ロジックゲートと、
    前記第三ロジックゲートに結合される第三インバータと、
    からなることを特徴とする請求項６に記載のインターリーブメモリ回路。
  8. 前記IOブロックは、更に、
    前記グローバル制御回路に結合されるIOセンス増幅器と、
    前記IOセンス増幅器に結合される第一ラッチ回路と、
    前記第一ラッチ回路に結合される第四インバータと、
    前記第四インバータに結合されるパスゲートと、
    前記パスゲートに結合される第二ラッチ回路と、
    前記第二ラッチ回路と前記データ出力イネーブル回路に結合される第五インバータと、
    からなることを特徴とする請求項７に記載のインターリーブメモリ回路。
  9. 前記グローバル制御回路は、
    前記RSSLトラッキング回路に結合される第二遅延回路と、
    前記クロック信号を受信することが可能であり、前記IOブロックに結合されるデータ出力イネーブル生成器と、
    からなることを特徴とする請求項８に記載のインターリーブメモリ回路。
  10. メモリ回路にインターリービングアクセスする方法であって、
    メモリ回路の第一メモリバンクの第一メモリセルと第二メモリバンクの第二メモリセルにアクセスする、それぞれ第一周期と第二周期を有するクロック信号を受信するステップと、
    前記第二周期の第一遷移により、前記第一メモリセルにアクセスする第一読み取りカラム選択信号RSSLの第一遷移をトリガーするステップと、
    前記第二周期の前記第一遷移により、前記第二メモリセルにアクセスする書き込みカラム選択信号WSSLの第一遷移をトリガーするステップであって、前記第一メモリバンクの第一ビットラインと前記第二メモリバンクの第二ビットラインに結合することが可能であるグローバルビットラインをプリチャージするプリチャージ期間の長さは、前記第一及び第二周期のサイクル時間の変化に実質的に依存しないようにしたことと、を備え、
    前記第一メモリセルにアクセスする前記第一読み取りカラム選択信号RSSLの第二遷移は、所定の期間をもって前記第一メモリセルにアクセスする前記第一読み取りカラム選択信号RSSLの第一遷移後であり、
    前記第二メモリセルにアクセスする前記書き込みカラム選択信号WSSLの前記第一遷移は、前記第一メモリセルにアクセスする前記第一読み取りカラム選択信号RSSLの第二遷移後であること、
    を特徴とする方法。
  11. 更に、前記第二周期の第一遷移により、前記第二メモリセルを制御するワードライン信号の前記第一遷移をトリガーするステップを含み、前記第一メモリセルにアクセスする前記第一読み取りカラム選択信号RSSLの期間は、前記第二メモリセルにアクセスする第二読み取りカラム選択信号RSSLの期間と実質的に部分的に重なることがないようにした請求項１０に記載のメモリ回路にインターリービングアクセスする方法。
  12. 更に、前記第一メモリセルに格納されたデータを示す前記グローバルビットライン間の電圧差を示す信号を第一ラッチするステップを含み、前記第一ラッチは、前記第一メモリセルにアクセスする前記第一読み取りカラム選択信号RSSLの前記第一遷移によりトリガーされることが可能であることを特徴とする請求項１０に記載のメモリ回路にインターリービングアクセスする方法。
  13. 更に、前記第一ラッチ信号を第二ラッチするステップを含み、前記第二ラッチは、前記第一メモリバンクの第三メモリセルにアクセスする前記クロック信号の第三周期の第一遷移によりトリガーすることができ、前記第二ラッチ信号は出力されることが可能であることを特徴とする請求項１２に記載のメモリ回路にインターリービングアクセスする方法。
  14. 更に、前記第一周期の第一遷移により、前記第一ワードラインを制御するワードライン信号の第一遷移をトリガーするステップと、
    前記第一メモリセルにアクセスする前記第一読み取りカラム信号RSSLの前記第二遷移により、前記第一ワードラインを制御する前記ワードライン信号の第二遷移をトリガーするステップと、
    からなり、前記第一ワードラインを制御する前記ワードライン信号の前記第一遷移と前記第二遷移は、前記第一ワードラインを制御する前記ワードライン信号のパルス幅を決定することを特徴とする請求項１０に記載のメモリ回路にインターリービングアクセスする方法。
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Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009046515A1 (en) * 2007-10-11 2009-04-16 Mosaid Technologies Incorporated Interlock of read column select and read databus precharge control signals
US8423861B2 (en) * 2009-11-19 2013-04-16 Lsi Corporation Subwords coding using different interleaving schemes
US8325543B2 (en) * 2010-02-26 2012-12-04 International Business Machines Corporation Global bit select circuit interface with false write through blocking
US8325549B2 (en) * 2010-02-26 2012-12-04 International Business Machines Corporation Global bit select circuit interface with simplified write bit line precharging
US8621289B2 (en) * 2010-07-14 2013-12-31 Lsi Corporation Local and global interleaving/de-interleaving on values in an information word
US8402324B2 (en) 2010-09-27 2013-03-19 Lsi Corporation Communications system employing local and global interleaving/de-interleaving
US8976876B2 (en) 2010-10-25 2015-03-10 Lsi Corporation Communications system supporting multiple sector sizes
US8782320B2 (en) 2010-11-09 2014-07-15 Lsi Corporation Multi-stage interconnection networks having fixed mappings
US8699277B2 (en) * 2011-11-16 2014-04-15 Qualcomm Incorporated Memory configured to provide simultaneous read/write access to multiple banks
US8675434B1 (en) * 2012-02-23 2014-03-18 Cypress Semiconductor Corporation High speed time interleaved sense amplifier circuits, methods and memory devices incorporating the same
US8638595B2 (en) 2012-04-16 2014-01-28 International Business Machines Corporation Global bit select circuit with write around capability
US9256531B2 (en) 2012-06-19 2016-02-09 Samsung Electronics Co., Ltd. Memory system and SoC including linear addresss remapping logic
GB2530017B (en) 2014-08-26 2020-05-13 Advanced Risc Mach Ltd Double pumped memory techniques
CN106297874B (zh) * 2015-06-05 2019-06-21 台湾积体电路制造股份有限公司 时钟信号生成电路和方法、以及存储器
US9779813B2 (en) * 2015-09-11 2017-10-03 Macronix International Co., Ltd. Phase change memory array architecture achieving high write/read speed
US9779800B2 (en) 2015-09-16 2017-10-03 Micron Technology, Inc. Timing control circuit shared by a plurality of banks
US9583192B1 (en) * 2016-05-25 2017-02-28 Globalfoundries Inc. Matchline precharge architecture for self-reference matchline sensing
US10037290B1 (en) * 2016-06-02 2018-07-31 Marvell International Ltd. Dual-port memories and input/output circuits for preventing failures corresponding to concurrent accesses of dual-port memory cells
US10147493B2 (en) * 2016-12-20 2018-12-04 Samsung Electronics Co., Ltd. System on-chip (SoC) device with dedicated clock generator for memory banks
US10446201B2 (en) * 2017-06-26 2019-10-15 Samsung Electronics Co., Ltd. Distributed global-bitline keeper/precharge/header circuit for low voltage operation
US10217494B2 (en) * 2017-06-28 2019-02-26 Apple Inc. Global bit line pre-charging and data latching in multi-banked memories using a delayed reset latch
KR20200132035A (ko) 2019-05-15 2020-11-25 삼성전자주식회사 반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법
US20230023505A1 (en) * 2021-07-23 2023-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Sense amplifier with read circuit for compute-in-memory

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2970434B2 (ja) * 1994-10-31 1999-11-02 日本電気株式会社 同期型半導体記憶装置およびセンス制御方法
TW307869B (en) * 1995-12-20 1997-06-11 Toshiba Co Ltd Semiconductor memory
JP3275788B2 (ja) * 1997-07-25 2002-04-22 日本電気株式会社 半導体記憶装置
JP4748828B2 (ja) * 1999-06-22 2011-08-17 ルネサスエレクトロニクス株式会社 半導体記憶装置
JP2001101863A (ja) * 1999-09-27 2001-04-13 Fujitsu Ltd 半導体集積回路およびその制御方法
KR100472726B1 (ko) * 2002-10-29 2005-03-10 주식회사 하이닉스반도체 고속 데이터억세스를 위한 반도체 메모리장치 및 그구동방법
US6965534B2 (en) * 2003-12-16 2005-11-15 Infineon Technologies Ag Random access memory using precharge timers in test mode
KR100642414B1 (ko) * 2004-04-20 2006-11-03 주식회사 하이닉스반도체 반도체 메모리 소자의 제어 회로
KR100689707B1 (ko) * 2004-11-12 2007-03-08 삼성전자주식회사 뱅크 선택신호 제어회로, 이를 포함하는 반도체 메모리 장치 및 뱅크 선택신호 제어방법
US7817470B2 (en) * 2006-11-27 2010-10-19 Mosaid Technologies Incorporated Non-volatile memory serial core architecture
JP2010038751A (ja) 2008-08-06 2010-02-18 Alpine Electronics Inc ナビゲーション装置

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