JP3275788B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP3275788B2 JP3275788B2 JP21592197A JP21592197A JP3275788B2 JP 3275788 B2 JP3275788 B2 JP 3275788B2 JP 21592197 A JP21592197 A JP 21592197A JP 21592197 A JP21592197 A JP 21592197A JP 3275788 B2 JP3275788 B2 JP 3275788B2
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- Japan
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- bank
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Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特に、メモリセル部を複数のバンクに分けたバンク
制御技術に関する。
し、特に、メモリセル部を複数のバンクに分けたバンク
制御技術に関する。
【０００２】
【従来の技術】従来の半導体記憶装置においては、メモ
リセル部を複数のバンクに分け、各バンク単位で動作を
行う方式をとっている。図４は、従来の半導体記憶装置
のバンク制御方式の構成の一例を示す図である。メモリ
セル部はバンクＡ６とバンクＢ７からなり、各バンクに
対してバンク制御部４、５を備え、外部入力１からのコ
マンド入力信号を受けて制御命令発生部２がバンク制御
部４、５に制御信号ＲＡ１、ＲＡ２を送出し、これを受
けてバンク制御部４、５がバンク６、７をアクティブと
する。このような制御方式においては、図５に示すよう
に、１つのバンクをアクティブにした場合、他のバンク
をアクティブにするためには、増幅時のノイズを防止す
るために、ある一定の期間をおく必要がある（図５のΔ
ＴRRD）。
リセル部を複数のバンクに分け、各バンク単位で動作を
行う方式をとっている。図４は、従来の半導体記憶装置
のバンク制御方式の構成の一例を示す図である。メモリ
セル部はバンクＡ６とバンクＢ７からなり、各バンクに
対してバンク制御部４、５を備え、外部入力１からのコ
マンド入力信号を受けて制御命令発生部２がバンク制御
部４、５に制御信号ＲＡ１、ＲＡ２を送出し、これを受
けてバンク制御部４、５がバンク６、７をアクティブと
する。このような制御方式においては、図５に示すよう
に、１つのバンクをアクティブにした場合、他のバンク
をアクティブにするためには、増幅時のノイズを防止す
るために、ある一定の期間をおく必要がある（図５のΔ
ＴRRD）。
【０００３】また、バンクがアクティブになるまでの期
間（ΔＴACT）（図６参照）、及び、バンクをプリチャ
ージする期間（ΔＴPRE）は各製品の特性で決定され、
データの読み書きの期間（ΔＴRW）は、動作上で決定さ
れている。このような制限のもとで、連続読み書きを行
うための外部からの動作命令（コマンド入力）を行う場
合、各コマンドは同時に入力出来ないため、図６（ａ）
に示すように、バンクアクティブコマンド入力から読み
書きコマンド入力までの期間（ΔＴRCD）に、実質上、 ΔＴLOSS＝ΔＴRCD−ΔＴACT 分のロスタイムが生じる。
間（ΔＴACT）（図６参照）、及び、バンクをプリチャ
ージする期間（ΔＴPRE）は各製品の特性で決定され、
データの読み書きの期間（ΔＴRW）は、動作上で決定さ
れている。このような制限のもとで、連続読み書きを行
うための外部からの動作命令（コマンド入力）を行う場
合、各コマンドは同時に入力出来ないため、図６（ａ）
に示すように、バンクアクティブコマンド入力から読み
書きコマンド入力までの期間（ΔＴRCD）に、実質上、 ΔＴLOSS＝ΔＴRCD−ΔＴACT 分のロスタイムが生じる。
【０００４】また、図６（ｂ）に示すように、前記ΔＴ
LOSSをなくす為に、他バンクアクティブコマンド入力
（ＡＣＴＢ）の前に自バンクの読み書きコマンド（ＲＷ
ＣＡ）を入力した場合、多バンク連続読み書きが出来な
くなる期間（ΔＴRWD）が発生する。
LOSSをなくす為に、他バンクアクティブコマンド入力
（ＡＣＴＢ）の前に自バンクの読み書きコマンド（ＲＷ
ＣＡ）を入力した場合、多バンク連続読み書きが出来な
くなる期間（ΔＴRWD）が発生する。
【０００５】
【発明が解決しようとする課題】上記したように、従来
技術は下記記載の問題点を有している。
技術は下記記載の問題点を有している。
【０００６】第１の問題点は、多バンク連続読み書きを
行う場合、アクティブコマンド入力から、読み書きコマ
ンド入力までの期間（ΔＴRCD）にΔＴLOSS分のロスタ
イムが生じる為、その分メモリセルへの最初のアクセス
が遅くなる、ということである。
行う場合、アクティブコマンド入力から、読み書きコマ
ンド入力までの期間（ΔＴRCD）にΔＴLOSS分のロスタ
イムが生じる為、その分メモリセルへの最初のアクセス
が遅くなる、ということである。
【０００７】その理由は、従来技術では、各バンク単位
で動作制御を行う方法をとっているため、１つのバンク
をアクティブにした場合、他のバンクをアクティブにす
るためには、増幅時のノイズを防止するために、ある一
定の期間（ΔＴRRD）をおく必要があることにある。
で動作制御を行う方法をとっているため、１つのバンク
をアクティブにした場合、他のバンクをアクティブにす
るためには、増幅時のノイズを防止するために、ある一
定の期間（ΔＴRRD）をおく必要があることにある。
【０００８】第２の問題点は、前記ΔＴLOSSをなくす為
に、他バンクアクティブコマンド入力の前に自バンクの
読み書きコマンドを入力した場合、多バンク連続読み書
きが出来なくなる期間（ΔＴRWD）が発生する、という
ことである。
に、他バンクアクティブコマンド入力の前に自バンクの
読み書きコマンドを入力した場合、多バンク連続読み書
きが出来なくなる期間（ΔＴRWD）が発生する、という
ことである。
【０００９】その理由は、各外部入力コマンドが同時に
入力出来ないためである。
入力出来ないためである。
【００１０】したがって本発明は、上記問題点に鑑みて
なされたものであって、その目的は、自バンク及び他バ
ンクのアクティブコマンドを連続入力可能な半導体記憶
装置を提供する事にある。
なされたものであって、その目的は、自バンク及び他バ
ンクのアクティブコマンドを連続入力可能な半導体記憶
装置を提供する事にある。
【００１１】
【課題を解決するための手段】前記目的を達成するため
本発明の半導体記憶装置は、自バンク及び他バンクのア
クティブコマンドを連続して入力可能としている。より
具体的には、自バンク及び他バンクのアクティブコマン
ドが連続して入力されたとき、自バンクのデジット線の
増幅を待って、他バンクのデジット線の増幅を開始する
手段を有する。
本発明の半導体記憶装置は、自バンク及び他バンクのア
クティブコマンドを連続して入力可能としている。より
具体的には、自バンク及び他バンクのアクティブコマン
ドが連続して入力されたとき、自バンクのデジット線の
増幅を待って、他バンクのデジット線の増幅を開始する
手段を有する。
【００１２】
【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明の実施の形態においては、自バンク
及び他バンクのアクティブコマンドを連続して入力した
とき、他バンクのデジット線増幅は自バンクのデジット
線増幅終了を待って開始され、従って、増幅時のノイズ
発生を懸念することなく、自バンク及び他バンクのアク
ティブコマンドを連続して入力できる。
に説明する。本発明の実施の形態においては、自バンク
及び他バンクのアクティブコマンドを連続して入力した
とき、他バンクのデジット線増幅は自バンクのデジット
線増幅終了を待って開始され、従って、増幅時のノイズ
発生を懸念することなく、自バンク及び他バンクのアク
ティブコマンドを連続して入力できる。
【００１３】
【実施例】次に、本発明の実施例について図面を参照し
て詳細に説明する。図１は本発明の一実施例のバンク制
御方式を示すブロック図である。図１を参照すると、第
１の制御命令発生回路２は、外部入力１と、第２の制御
命令発生回路３に制御され、外部入力１からのコマンド
入力信号を受けて制御信号（ＲＡ１及びＲＢ１）を第２
の制御命令発生回路３に出力する。
て詳細に説明する。図１は本発明の一実施例のバンク制
御方式を示すブロック図である。図１を参照すると、第
１の制御命令発生回路２は、外部入力１と、第２の制御
命令発生回路３に制御され、外部入力１からのコマンド
入力信号を受けて制御信号（ＲＡ１及びＲＢ１）を第２
の制御命令発生回路３に出力する。
【００１４】第２の制御命令発生回路３は、バンクＡ制
御回路４と、バンク制御回路５に接続され、第１の制御
命令発生回路２からの制御信号（ＲＡ１及びＲＢ１）
と、バンクＡ制御回路４及びバンクＢ制御回路５からの
出力信号（ＲＡ３及びＲＢ３）を受けて、バンク制御の
為の判断を行い、バンクＡ制御回路４及びバンクＢ制御
回路５へ制御信号（ＲＡ２及びＲＢ２）を出力する。第
２の制御命令発生回路３において、３１、３３、３６は
ＮＯＲゲート、３２、３５はＡＮＤゲート、３４、３７
はインバータである。
御回路４と、バンク制御回路５に接続され、第１の制御
命令発生回路２からの制御信号（ＲＡ１及びＲＢ１）
と、バンクＡ制御回路４及びバンクＢ制御回路５からの
出力信号（ＲＡ３及びＲＢ３）を受けて、バンク制御の
為の判断を行い、バンクＡ制御回路４及びバンクＢ制御
回路５へ制御信号（ＲＡ２及びＲＢ２）を出力する。第
２の制御命令発生回路３において、３１、３３、３６は
ＮＯＲゲート、３２、３５はＡＮＤゲート、３４、３７
はインバータである。
【００１５】バンクＡ制御回路４は、バンクＡメモリセ
ル部６に接続され、第２の制御命令発生回路３からの制
御信号（ＲＡ２）を受けて、バンクＡメモリセル部６及
び第２の制御命令発生回路３へ制御信号（ＳＥＡ及びＲ
Ａ３）を出力する。
ル部６に接続され、第２の制御命令発生回路３からの制
御信号（ＲＡ２）を受けて、バンクＡメモリセル部６及
び第２の制御命令発生回路３へ制御信号（ＳＥＡ及びＲ
Ａ３）を出力する。
【００１６】バンクＢ制御回路５は、バンクＢメモリセ
ル部７に接続され、第２の制御命令発生回路３からの制
御信号（ＲＢ２）を受けて、バンクＢメモリセル部７及
び第２の制御命令発生回路３へ制御信号を出力する（Ｓ
ＥＢ及びＲＢ３）。
ル部７に接続され、第２の制御命令発生回路３からの制
御信号（ＲＢ２）を受けて、バンクＢメモリセル部７及
び第２の制御命令発生回路３へ制御信号を出力する（Ｓ
ＥＢ及びＲＢ３）。
【００１７】次に、図１に示した本発明の一実施例の動
作について、図２のタイミング図を参照して説明する。
本発明の一実施例において、外部からのコマンド入力が
無い初期の場合、節点ＲＡ１、ＲＡ２、ＲＡ３、ＲＢ
１、ＲＢ２及びＲＢ３の初期値はＨｉｇｈレベル
（‘Ｈ’）となっており、節点ＳＥＡ及びＳＥＢの初期
値はＬｏｗレベル（‘Ｌ’）となっている。ここで、外
部よりバンクＡの活性化コマンド（ＡＣＴＡ）が入力さ
れると、そのコマンド入力を受けて信号線ＲＡ１のレベ
ルは‘Ｌ’となり、また、これを受けて、信号線ＲＡ２
も‘Ｌ’となる。さらに信号線ＲＡ２が‘Ｌ’となるこ
とにより、バンクＡの増幅開始信号線ＳＥＡが‘Ｈ’と
なり、バンクＡのデジット線の増幅が開始される。
作について、図２のタイミング図を参照して説明する。
本発明の一実施例において、外部からのコマンド入力が
無い初期の場合、節点ＲＡ１、ＲＡ２、ＲＡ３、ＲＢ
１、ＲＢ２及びＲＢ３の初期値はＨｉｇｈレベル
（‘Ｈ’）となっており、節点ＳＥＡ及びＳＥＢの初期
値はＬｏｗレベル（‘Ｌ’）となっている。ここで、外
部よりバンクＡの活性化コマンド（ＡＣＴＡ）が入力さ
れると、そのコマンド入力を受けて信号線ＲＡ１のレベ
ルは‘Ｌ’となり、また、これを受けて、信号線ＲＡ２
も‘Ｌ’となる。さらに信号線ＲＡ２が‘Ｌ’となるこ
とにより、バンクＡの増幅開始信号線ＳＥＡが‘Ｈ’と
なり、バンクＡのデジット線の増幅が開始される。
【００１８】バンクＡの活性化コマンドＡＣＴＡが入力
された次のサイクルで外部よりバンクＢの活性化コマン
ド（ＡＣＴＢ）が入力されると、このコマンド入力を受
けて信号線ＲＢ１のレベルは‘Ｌ’となるが信号線ＲＢ
２のレベルは‘Ｈ’のままである。
された次のサイクルで外部よりバンクＢの活性化コマン
ド（ＡＣＴＢ）が入力されると、このコマンド入力を受
けて信号線ＲＢ１のレベルは‘Ｌ’となるが信号線ＲＢ
２のレベルは‘Ｈ’のままである。
【００１９】その後、信号線ＲＢ２のレベルはバンクＡ
の増幅終了まで‘Ｈ’を保持し、信号線ＲＡ３がバンク
Ａの増幅終了の時間に合わせて‘Ｌ’となることを受け
て、‘Ｌ’となる。
の増幅終了まで‘Ｈ’を保持し、信号線ＲＡ３がバンク
Ａの増幅終了の時間に合わせて‘Ｌ’となることを受け
て、‘Ｌ’となる。
【００２０】信号線ＲＢ２が‘Ｌ’となることでバンク
Ｂの増幅開始信号線ＳＥＢが‘Ｈ’となり、バンクＢの
デジット線の増幅が開始される。
Ｂの増幅開始信号線ＳＥＢが‘Ｈ’となり、バンクＢの
デジット線の増幅が開始される。
【００２１】図３は、本発明の一実施例の動作を説明す
るためのタイミングチャートである。図３に示すよう
に、外部入力では自バンクアクティブコマンドＡＣＴＡ
と他バンクアクティブコマンドＡＣＴＢを連続入力可能
とし、自バンクアクティブコマンドから他バンクアクテ
ィブコマンド入力までの期間を短縮し、且つ自バンクア
クティブコマンドから自バンクの読み出し書き込みコマ
ンド入力までの期間（ΔＴRCD）のロスタイムなく、自
バンクの読み出し書き込みコマンドを入力可能としてい
る。自バンクアクティブ中は他バンクをディセーブルと
し自バンクアクティブ動作終了と同時に他バンクアクテ
ィブ動作を開始させる。
るためのタイミングチャートである。図３に示すよう
に、外部入力では自バンクアクティブコマンドＡＣＴＡ
と他バンクアクティブコマンドＡＣＴＢを連続入力可能
とし、自バンクアクティブコマンドから他バンクアクテ
ィブコマンド入力までの期間を短縮し、且つ自バンクア
クティブコマンドから自バンクの読み出し書き込みコマ
ンド入力までの期間（ΔＴRCD）のロスタイムなく、自
バンクの読み出し書き込みコマンドを入力可能としてい
る。自バンクアクティブ中は他バンクをディセーブルと
し自バンクアクティブ動作終了と同時に他バンクアクテ
ィブ動作を開始させる。
【００２２】
【発明の効果】以上説明したように、本発明によれば下
記記載の効果を奏する。
記記載の効果を奏する。
【００２３】本発明の第１の効果は、多バンク連続読み
書きを行う場合、アクティブコマンド入力から、読み書
きコマンド入力までの期間（ΔＴRCD）のロスタイムが
無くなり、その分メモリセルへの最初のアクセスが速く
なる、ということである。
書きを行う場合、アクティブコマンド入力から、読み書
きコマンド入力までの期間（ΔＴRCD）のロスタイムが
無くなり、その分メモリセルへの最初のアクセスが速く
なる、ということである。
【００２４】その理由は、本発明においては、ΔＴRRD
のスペックにかかわらず自バンクのアクティブコマンド
に連続して他バンクのアクティブコマンドを入力できる
ようにしている、ためである。
のスペックにかかわらず自バンクのアクティブコマンド
に連続して他バンクのアクティブコマンドを入力できる
ようにしている、ためである。
【００２５】本発明の第２の効果は、柔軟なコマンド入
力が可能になる、ということである。
力が可能になる、ということである。
【００２６】その理由は、本発明においては、他バンク
のアクティブコマンドをΔＴRRDの制限なく連続して入
力できるようにしている、ためである。
のアクティブコマンドをΔＴRRDの制限なく連続して入
力できるようにしている、ためである。
【図１】本発明の一実施例を示すブロック図である。
【図２】本発明の一実施例の動作を説明する波形図であ
る。
る。
【図３】本発明の一実施例の動作を説明するタイムチャ
ート図である。
ート図である。
【図４】従来技術を示すブロック図である。
【図５】従来技術の動作を説明する波形図である。
【図６】従来技術の動作を説明するタイムチャート図で
ある。
ある。
１ 外部入力 ２ 第１の制御命令発生回路 ３ 第２の制御命令発生回路 ４ バンクＡ制御回路 ５ バンクＢ制御回路 ６ バンクＡメモリセル部 ７ バンクＢメモリセル部 ＲＡ１−ＲＡ３ 信号線名 ＲＢ１−ＲＢ３ 信号線名 ＳＥＡ、ＳＥＢ 信号線名
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/00 - 12/06 G06F 13/16 - 13/18 G11C 11/34,11/401,11/41
Claims (2)
- 【請求項１】自バンク及び他バンクのアクティブコマン
ドが連続して入力されたとき、自バンクのデジット線の
増幅が終了するまでは、他バンクのデジット線の増幅が
開始されないように制御し、かつ、自バンクのデジット
線の増幅が終了するのを待ってから、他バンクのデジッ
ト線の増幅を開始するように制御する制御手段を備え、自バンクのデジット線の増幅終了後は、直ちに 自バンク
の読み出し書き込みコマンドを入力可能としてなる、こ
とを特徴とする半導体記憶装置。 - 【請求項２】自バンクのアクティブコマンドに続いて他
バンクのアクティブコマンドが連続して入力されたと
き、前記自バンクのデジット線の増幅が終了するタイミ
ングを知らせる信号を、前記他バンクのデジット線の増
幅を開始する制御部に入力することで、前記他バンクの
デジット線の増幅を開始するように制御する構成とされ
ている、ことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21592197A JP3275788B2 (ja) | 1997-07-25 | 1997-07-25 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21592197A JP3275788B2 (ja) | 1997-07-25 | 1997-07-25 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1145205A JPH1145205A (ja) | 1999-02-16 |
| JP3275788B2 true JP3275788B2 (ja) | 2002-04-22 |
Family
ID=16680475
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21592197A Expired - Fee Related JP3275788B2 (ja) | 1997-07-25 | 1997-07-25 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3275788B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8164974B2 (en) * | 2009-02-24 | 2012-04-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory circuits, systems, and method of interleaving accesses thereof |
-
1997
- 1997-07-25 JP JP21592197A patent/JP3275788B2/ja not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| 朝倉善智、"シンクロナスＤＲＡＭの使い方"，トランジスタ技術，ＣＱ出版社，１９９７年５月，第３４巻， |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1145205A (ja) | 1999-02-16 |
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