TWI303422B - Dynamic semiconductor memory with improved refresh mechanism - Google Patents

Dynamic semiconductor memory with improved refresh mechanism Download PDF

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TWI303422B
TWI303422B TW095123712A TW95123712A TWI303422B TW I303422 B TWI303422 B TW I303422B TW 095123712 A TW095123712 A TW 095123712A TW 95123712 A TW95123712 A TW 95123712A TW I303422 B TWI303422 B TW I303422B
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Description

1303422 九、發明說明： 【發明所屬之技術領域】 本么明大體而言係關於半導體記憶體，且尤其係關於具 有改良更新機制之動態記憶體電路。 【先前技術】 諸如動態隨機存取記憶體（DRAM)之動態半導體記憶體 中之記憶體單元將資料儲存於電容性元件上。歸因於自電 谷性凡件之電荷漏泄，故必須週期性地更新記憶體單元。 更新過程通常涉及執行一讀取操作以使儲存於記憶體單元 中之電荷水平回到其原始狀態。過去已開發不同類型之更 新方法。根據一種通常被稱為自動更新之更新方法，更新 計時器在記憶體晶片外部，且記憶體晶片回應於由一控制 器供應之週期性更新命令來執行一更新操作。根據另一種 破稱為自更新之更新方法，更新計時器在記憶體晶片内 部，且所有記憶體晶片需求為來自控制器之更新開始命 令。通常，正在被更新之記憶體單元不可經存取來用於正 常讀取及寫入操作。 使用當前技術，每64 ms需要更新DRAM記憶體單元。此 64 ms更新週期係開發作為工業標準，且係基於dram單元 技術之資料保存能力。同時更新一典型記憶體晶片中之所 有列將不僅使功率要求大增，而且使所有資料存取停止， 其會不利地影響效能。為避免此等問題，通常在記憶體庫 之間並根據4096 (4 K)或8192 (8 K)循環中之列數交錯更新 操作。因此，在8 K循環中更新之DRAM將在每y 112476.doc 1303422 (64 ms/8192)需要一更新命令。此通常被稱為週期性更新時 間間隔tREFI。在可開始作用中循環前完成單一更新操作所 花費之時間（意即，在更新操作期間啟動及預充電一字線之 最小時間，通常被稱為tRFC)較佳為週期性更新時間間隔 tREFI的一小部分，以最大化用於正常讀取及寫入操作之時 間。 因此，用於更新DRAM之此類型多記憶庫、分時方法迄 今已有效地用於解決與更新操作相關聯之功率與效能權 衡。然而，隨著DRAM裝置之記憶體單元密度增加，將需 要更久之更新時間或更多數目之更新操作，或需要該兩 者。此全係因為在一列（或頁）中每一 tREFI (例如7·8叩）所 同時更新之記憶體單元之數目隨著整個記憶體容量而增 加。舉例而言，具有8 Κ更新循環之512 Μ同步dram&^ 同時更新-頁64 K (512 M/8K)單元。此顯著大於在正常操 作模式期間啟動之典型頁大小（例如，對於512 m ddr2 DRAM而言，頁大小為161〇，且對電路造成較大功率負荷。 種用於解決與在更兩密度DRAM中之更新操作相關聯 之功率管理問題的方法為增加更新至作用中循環時間 tRFCI於二乂响步⑽颜之典型更新至作用中循環時間 tRFC可在75 ns範K n，而對於2 G同步dram，汉代可達 到約200 ns，且對於4 GDRAM，達到遠遠超過3⑻ ns。因為在正在更新之記憶體庫中，在tRFc期間不允許正 常記憶體讀取/寫入操作，所以更久之tRFC減少控制哭可用 於存取DRAM之時間。此藉由減少可用於正常讀取/寫^操 I12476.doc 1303422 作之時間量而不利地影響DRAM效能。 因：’隨著在動態半導體記憶體中記憶體單元密度增 二=解決功率要求而無需犧牲可用於正常讀取/寫入 呆作之時間之改良更新機制的需要。 【發明内容】 ^發明提供在動態半導體記憶體中實施允許讀取/寫入 :、物作同時發生之更新機制之多種實施例。在一項杏 ^例中，本發明提供一種同步動態記憶體電路，其採用: 旗標來指示一更新操作模式，其中 ，、甲更新刼作可與用於讀取/ ::刼作之正常存取同時在同一記憶庫中發生。在一特定 1例中’為解決位址間之衝突，一位址比較器比較用於 正常存取之位址與用於更新操作之位址。若該兩個位址之 間匹配，則本發明取消在該陣列處之更新操作，並且允 正常存取繼續進行。根據此實施例，在一更新循環結束時 抑制内部預充電脈衝，以便允許對同—位置之記憶體存 取。預充電替代地藉由一與作用中（與更新相對）循環相關聯 之預充電訊號執行。對於彼等提供自更新及/或自動更新操 ^之記憶體電路’隱藏更新旗標提供一機制以在不同更新 核式之間進行區別。 , 因此’在-項實施财，本發明提供—種同步動態記憶 =電路’其包括：複數組記憶體庫’其各自具有複數個記 憶體單元；-命令解碼器’其回應於一指示一操作模式之 =令輸入訊號；-位址解碼器’其回應於一指示一記憶體 單疋位置之位址輸人訊號；及__更新控制器，其回應於一 112476.doc 1303422 隱藏更新訊號，其中該更新控制器回應於該隱藏更新訊號 而起始一可與—正常讀取/寫入操作同時進行之更新操 作，且其中該更新操作與該正常讀取/寫入操作回應於一週 期性時脈訊號而發生。根據此實施例，該正常讀取/寫入操 作與該更新操作可在該複數組記憶體庫之同—者中同時發 生。該記憶體電路進一步包括一位址比較器，其比較一^ Γ立址與―正常讀取/寫人位址，並且如果發生—位址衝 犬’則產生一位址衝突訊號’藉此該更新控制器回應於該 位址衝突訊號而取消該更新操作，以允許該正常讀取/寫入 操作繼續進行。此外，更新控制器可另外地回應於一正常 更新訊號以起始一正常更新操作’在該正常更新操作期間 不可執行一正常讀取/寫入操作。 在另一實施例中，本發明楹徂 _ ^ 同步㈣記憶 1…括··進人—正常存取操作模式，藉此 禝數組记憶體庫之任何一者中 "己體早兀根據一週期 夺脈訊號而經存取以用於—讀取或寫入操作’·及進入一 隱藏更新操作模式，藉此該複數組記憶體庫之任何一者中 之—記憶體單元根據該週期性時脈訊號而被更新，里中該 m式與該隱藏更新模式可同時發生。根據： 例，该正常存取模式與該更新存 己 體庫内發生。該方法可進一步勺h 了在Π D己隐 — 匕括進入一正常更新操作模 式，精此更新該複數組記憶體 、 單元，且其中在該正常更新模^之任何一者中之一記憶體 入該正常存取模式。指式期間該記憶體電路不可進 112476.doc 1303422 在另一實施例中，本發明提供一種同步動態記憶體電 路’其包括：複數組記憶體庫，其各自具有複數個記憶體 單元；一命令解碼器，其回應於一指示一操作模式之命令 輸入訊號；一位址解碼器，其回應於一指示一記憶體單元 位置之位址輸入訊號；一位址比較器，其比較一更新位址 與一正常讀取/寫入位址，並且如果發生一位址衝突，則產 生一位址衝突訊號；及一更新控制器，其回應於一隱藏更 新訊號，其中該控制器回應於該位址衝突訊號而抑制一與
該更新操作相關聯之内部預充電脈衝。根據此實施例，該 正常讀取/寫入操作與該更新操作可在該複數組記憶體庫 之同一者中同時發生。 在另一實施例中，本發明提供一種操作一同步動態記憶 體电路之方法’其包括：進人—正f存取操作模式，藉此 複數組記憶體庫之任何一者中之—記憶體單元根據一週期 性時脈訊號而經存取以用於—讀取或寫人操作；進入一隱 藏更新操作模式’藉此該複數組記,It體庫之任何—者中之 :記憶體單元根據該週期性時脈訊號而被更新；比較該正 吊存取板式中之―第—記憶體位址與該隱藏更新模式中之 :第二記憶體位址；及如果發生該第一記憶體位址與該第 一 σ己丨思體位址之間的《—種f Φ，目I丨4/ Aki ]衝大則抑制一與該隱藏更新模式 相關聯的預充電訊號，其中該 ^ /正吊存取杈式與該隱藏更新 核式可同時在同一記憶體庫内發生。該方法進一步 果發生該第一記憶體位址與該 ^ ”必罘—圮憶體位址之間的一種 大’則藉由一與該正常存取榲彳 杈式相關聯之預充電訊號執行 H2476.doc -9- 1303422 一預充電操作。 參考以下詳細>、+、π + 及優點之更好的理田解圖式將會獲得對本發明之性質 【實施方式】 本發明之多種訾# 電路以m 、也歹，供具有改良更新功能性之記憶體 寬路以及#作此等記情 本發明提供… 路的方法。根據-項實施例， 於一特殊f靳人 勁〜忑L體電路，其回應 ^ 7本文中稱為隱藏更新）來起始可與正常 口貝取或寫入操作同時進 更新刼作。應理解，如本文中 作之 ^ δ ’同時Π意謂涵蓋以下情況，其中該兩個操 η日^日、間上存在重疊，且不需要（儘管允許）該兩個操作 同k開始及/或結束。 •多看圖圖1展不根據本發明一項實施例之多記憶庫、 同步動態記憶體電路100之簡化方塊圖的實例。在此實例 中’記憶體電路⑽包括四組記憶體庫繼、刪、職 及咖’可獨立地存取該四組記憶體庫錢行正常讀取及 寫入操作。應理解’如本文所描述之本發明之概念亦可應 用於按不同數目之記憶體庫進行組織之記憶體電路。記憶 ，庫1〇2包括配置於字線與位元線相交處之複數個記憶體 單元以及位元線感測放大器、位元線預充電及行選擇電 路。每一記憶體庫102具有一 X解碼器及一γ解碼器，豆分 別用於㈣及行記憶體位址進行解碼。位址輸人通道1〇4 接收來自控制器（未圖示）之外部位址’並且將位址供應至位 址路由器1〇6纟位址路由器106回應於由命令解碼器1〇8產生 112476.doc -10- 1303422 之特定命令，而將列位址供應至列位址多工器11〇，並且將 行位址供應至記憶體庫102中之γ解碼器。命令解碼器1〇8 接收來自命令輸入通道112之各種外部記憶體命令，並且對 控制記憶體電路之各種操作態樣之命令進行解碼。命令解 碼器108亦可接收來自儲存控制資料之内部模式暫存器ιΐ4 之控制 > 訊。§己憶庫選擇通道11 6接收外部記憶庫選擇訊 號，並且產生供應至記憶庫控制區塊丨丨8之記憶庫選擇位 址。記憶庫控制區塊11 8產生供應至記憶體庫1 〇2之記憶庫 控制訊號，以選擇複數組記憶庫之任何一或多組記憶庫以 用於一給定操作。每一記憶體庫具有共同形成一 1/()放大器 陣列120之I/O放大器。經由1/〇埠122在記憶體庫與1/〇接針 之間傳送資料。命令輸入通道112、位址輸入通道104及記 庫選擇通道116包括用於處理其所接收之訊號之電路，諸 如輸入緩衝器。 更新操作受控於更新控制器124。更新控制器124接收一 正常更新訊號NRefresh以及一隱藏更新訊號HRefresh。正常 更新訊號NRefresh指示由控制器觸發之自動更新或自更新 插作模式之一。在此例示性實施例中，由接收外部隱藏更 新命令或旗標HR及來自記憶庫選擇通道11 6之記憶庫選擇 訊號之隱藏更新偵測器128產生隱藏更新訊號HRefresh。在 一替代實施例中，隱藏更新命令係儲存於模式暫存器i 14 中，並且由命令解碼器1 〇8予以解碼，且接著供應至更新控 制器124。更新控制器124回應於NRefresh及HRefresh訊號而 產生適當更新控制訊號，並且將更新控制訊號供應至更新 112476.doc 1303422 計數器126。更新計數器 展王用於更新刼作之列位址。 列位址多工器1 1 〇接收爽 不自更新计數器126之内部產生之列 位址’並且將來自更新許赵 斤汁數為126之列位址選擇性應用至記 憶體庫102。如下文將進一 户 運步描述，在由NRefresh觸發之正 系更新循環期間，同時更新 才文新所有圮憶庫之記憶體列，且記
憶體庫102不可用於正常讀取及寫入操作。然而，在由 Η驗sh觸發之隱藏更新循環期間，所有記憶體庫1〇2可經 存取以用於正㈣取或“操作。隱藏更新之發生可與哪 -記憶庫可同時經存取以用於讀取或寫人操作無關。 下文將描述記憶體電路100之相關操作態樣。記憶體電路 1〇0之全部操作在記憶體控制器（未圖示）之控制之下，該記 憶體控制器向記憶體電路1〇〇供應多種命令訊號，諸如 RAS# (列位址選通）、CAS# (行位址選通）、刪（寫人啟用） 及CS# “曰片選擇)。正是此等訊號之組合指示讀取、寫入命 T或指示記憶體電路之給定操作的另一類型命令（C0M)。 δ己憶體電路1〇〇之操作由一自外部接收之週期性時脈訊號 CLK來同步。 圖2為說明記憶體電路1〇〇之典型讀取及寫入操作之時序 圖。時脈訊號CLK控制所有記憶體操作之時序。在圖2中所 不貫例中，在時刻tl，記憶體電路1〇〇接收發出作用中循環 開始訊號之命令ACT、位址訊號ADD及記憶庫選擇訊號 BS。一個時脈週期後，在時刻t3，在寫入命令wt下，寫入 刼作在由BS選定之記憶庫内之給定位址ADD處開始。如圖 示，在時刻t4至t8,輸入資料流在記憶體1/〇接針處被接收， 112476.doc -12- 1303422 並且被寫入位址位置中。在時刻t9，記憶體電路i 〇〇接收讀 取命令RD以及新位址ADD及記憶庫選擇訊號BS。執行讀取 操作，且 > 料自B S選定之記憶庫内之ADD所指示之位置讀 取，且接著在時刻ΤΙ 1至tl 5被供應至輸出端。在作用中循 環結束時，預充電命令PCG對選定記憶庫進行預充電以用 於下一操作。
圖3中所示之時序圖說明正常更新操作。在時脈訊號 之日T刻tl，正常更新命令REF由記憶體電路1〇〇接收。更新 控制器124起始正常更新操作，並且更新每一記憶體庫1〇2 中之一列。完成單一更新操作所花費之時間由tRFc指示。 在一個tRFC後，在時刻t8,第二更新命令開始下一更新操 作。如圖3之時序圖中所指示’由於在正常更新期間更新控 制器清理所有記憶庫’故位址ADD及記憶庫選擇Bs訊號均 $於”任意值”（don’t care)狀態。另外，應注意，由於在正 常更新期間不允許任何對記憶體庫之正常讀取或寫入存 取，故所有資料輸入端/輸出端被驅動至高阻抗（或高態 並停用。 》 ^ ^圖4為5兄明根據本發明一項實施例之記憶體電路之隱 藏更新操作的時序圖。參看圖4 ’在時刻tl，作用中命令ACT =由ADD及BS給定之位址處起始寫入操作。根據如結合圖2 〜之時序圖所描述之正常讀取/寫入操作，將資料寫入至選 :記憶庫中並自選定記憶庫讀出。可在時刻u起始隱藏更 日•作’且在時和，可在正常寫入（或讀取）操作進行之同 日守，更新由記憶庫選擇訊號BS選定之任何記憶庫中的列。 112476.doc -13- 1303422 艮μ刼例中，為允許在任何記憶庫中發生隱藏更新（意 即，具有其自身之68訊號），在除作用中、讀取或寫入時脈 以外之任何時脈處起始隱藏更新。在一替代實施例中，專 用於L藏更新操作之單獨記憶庫選擇訊號hrbs可經提供 至記憶體電路，以允許在包括作用中、讀取或寫入時脈: 何夺脈處S始1¾藏更新。在另—替代實施例中，在隱藏 更新期間’可同時更新所有記憶體庫中之列，而不需要Bs 訊號。 》U因為根據本發明，隱藏更新操作與正常讀取或寫入操作 可同時發生，所以存在以下可能性：在任何給定時刻，隱 j更新位址與正常存取位址可能相同。如果發生此位址衝 突，本發明之實施例確保正常存取操作繼續進行，而沒有 錯誤且沒有讀取或寫入資料之損毀。參看圖5，圖5展示一 時序圖，其說明由此位址衝突引起之潛在問題，以及根據 本發明一項實施例之對該問題之一項解決方案。圖5之時序 > 圖展示兩個連續讀取操作，在此期間隱藏更新操作正在進 1 行。訊號RADD指由内部更新計數器產生之更新位址（在此 情況下為隱藏更新）。第一脈衝!^在時刻丨丨後之某一時刻出 現，其啟動DRAM核心，以允許在位元線bls上形成電位差 (potential difference)。此電位差反映定址記憶體單元之内 容。在時刻t5，開始在D0UT處輸出第一讀取操作所得之資 料。假定更新位址RADD與讀取位址相同，使得同一記憶體 位置正被存取以用於更新操作及正常讀取操作兩者。若對 於此DRAM，更新循環時間tRFC比正常（RAS)作用中循環時 112476.doc -14- 1303422 間tRC短，則在第二讀取操作前由更新邏輯產生第二脈衝P2 以發出用於更新循環之内部自動預充電訊號。在此情況 下’由於内部更新預充電訊號使DRAM核心被停用，故第 二讀取操作不能夠適當完成。為避免此衝突之可能性，本 發明之此實施例藉由停用訊號DisIAP來取消或抑制過早出 現之内部自動預充電脈衝P2。DRam核心保持作用中以使 第二讀取操作適當完成，其後外部預充電命令產生脈衝p3。
根據本發明一項實施例，更新控制器124包括位址比較電 路，其用於偵測此等位址衝突並停用與隱藏更新操作相關 聯之任何提前出現之自動預充電訊號。參看圖6，圖6展示 一簡化方塊圖，其展示具有在正常存取及隱藏更新操作同 時發生期間解決潛在位址衝突之更新禁止邏輯之記憶體電 路100的一部分。比較器600在一個輸入端處接收來自更新 計數器626之更新位址（圖5中之RADD)，且在另一輸入端處 接收來自列位址轉發器602之外部讀取（或寫入）位址 ADD。比較器600之輸出端應用至邏輯電路6〇4之一個輸入 端，同時邏輯電路604之第二輸入端接收自RAS衍生之訊號 RASI，該訊號RASI指示DRAM核心啟動循環之開始。訊號 RASI可對應於圖5中之第一脈衝ρι。邏輯電路6〇4之輸出端 產生應用至内部預充電電路6〇6之停用訊號DisiAp。内部預 充電電路606回應於作用甲控制邏輯61〇而產生内部自動預 充電訊號（圖5中之第二脈衝p2) 電路，該電路監視對應於用於產 間之延遲，並且控制用於記憶體 。作用中控制邏輯61 0包括 生第二脈衝之循環持續時 核心之字線啟用訊號及感 112476.doc 1303422 測放大器啟用訊號。 操作時，只要更新位址RADD與外部位址ADD不同，則邏 輯電路604不會停用内部預充電電路6〇6。其允許隱藏更新 與正常存取操作同時進行。若該兩個位址RADD與ADD相 同，則比車父态000產生指示位址衝突之"命中，，訊號。邏輯電 路604回應於該”命中”訊號產生停用訊號以停用内部自動 預充電脈衝（圖5中之1>2)。；0]^八1^核心回應於如圖5之時序圖 中所5兄明之外部預充電命令而被替代地停用並預充電。因 此，圖6之電路提供用於解決由更新位址與正常存取位址間 之衝犬引起之潛在問題的一個例示性實施方案。 因此，本發明提供改良更新機制之多種實施例，藉此可 在正常讀取或寫入操作期間更新記憶體單元，而不會不利 地〜# DRAM效能或功率f求。雖然上文提供對說明本發 ^之特疋實施例之完整描述，但使用多種替代、修改及均 等物係可能的。舉例而言，$習此項技術者會瞭解，結合 :主斤“述之位址衝突解決方案可用於任何類型之更新操 “月形中’無論該更新操作被認為是隱藏更新操作還是其
他更新操作。另外，陆基命i ^ L 者動怨§己憶體技術向著更新的階段 轉移，可能不需要記怜#驻 ,,,L 體凌置支持多個不同更新操作模式 (例如，自動更新、自争 之更新機、制#支^ ,、隐臧更新等），其中本文所描述 4栈制成為唯一較佳之更 需I Η μ — 新方法。在彼情況下，將不 而要用於在不同更新操作 , ”核式之間進行區別之偵測電路。 口此，本發明之範疇應不 例，且相反地，應灸去 特定且為說明性之實施 〜 > 所附申請專利範圍以及其均等物之 112476.doc -16 - 1303422 全部範疇來予以確定。 % 【圖式簡單說明】 圖1展示根據本發明一項實施例之多記憶庫同步動態記 匕體电路之簡化方塊圖的實例； 圖2為說明同步動態記憶體電路之正常|買取及寫入操作 . 模式之時序圖； 圖3為說明同步動態記憶體電路之正常更新操作之時序 圖； ^ 圖4為說明根據本發明之同步動態記憶體電路之隱臧更 新操作的時序圖； 圖5為在用於正常存取之ras循環時間比隱藏更新循環 日才間長之同步動態記憶體電路的情況下說明隱藏更新操作 之時序圖；及 圖6為展示在正常存取及隱藏更新操作同時發生期間解 決潛在位址衝突之同步動態記憶體電路之一部分的簡化方 塊圖。 【主要元件符號說明】 100 記憶體電路 102A 記憶體庫 102B 記憶體庫 102C 記憶體庫 102D 記憶體庫 104 位址輸入通道 106 位址路由器 112476.doc -17- 1303422 108 命令解碼器 110 列位址多工器/X位址多工器 112 命令輸入通道 114 模式暫存器 116 記憶庫選擇通道 118 記憶庫控制區塊 120 I/O放大器陣列 122 輸入/輸出埠
126 128 600 602 604 606 608 610 626
更新控制器 更新計數器 隱藏更新偵測器 比較器 列位址轉發器 邏輯電路 内部預充電電路 命令解碼器 作用中控制邏輯 更新計數器 112476.doc -18-

Claims (1)

1303422 * 十、申請專利範圍： " 1 · 一種同步動態記憶體電路，其包含： 複數組記憶體庫，其各自具有複數個記憶體單元； 一命令解碼器，其回應於一指示一操作模式之命令輸 入訊號； 一位址解碼器，其回應於一指示一用於正常存取之記 憶體單元位置之位址輸入訊號； 一隱藏更新偵測器，其回應於一隱藏更新命令，且經 _ 組態以回應於該隱藏更新命令而產生一隱藏更新訊號； 一更新控制器，其回應於該隱藏更新訊號，且經組態 以起始一可與一正常存取操作同時進行之隱藏更新操 作；及 一更新位址產生器，其耦接至該更新控制器，且經組 怨以產生用於該隱藏更新操作之記憶體位址， 其中，邊隱藏更新操作與該正常存取操作回應於一週 期性時脈訊號而發生。 i 2·如請求項1之記憶體電路，其中該正常存取操作與該更新 操作可在該複數組記憶體庫之同一者中同時發生。 3 ·如請求項1之記憶體電路，其進一步包含： 一位址比較器’其經組態以比較一更新位址與一正常 存取位址，並且如果發生一位址衝突，則產生一位址衝 突訊號，其中該更新控制器回應於該位址衝突訊號而取 消該更新操作，以使該正常存取操作繼續進行。 4·如請求項3之記憶體電路，其進一步包含更新禁止邏輯， 112476.doc 1303422 :亥=禁止邏輯回應於該位址衝突訊號，且經組態用以 ° =發生一位址衝突，則停用該隱藏更新操作。 :明求項3之記憶體電路，纟中該更新控制器進一步回應 '正#更新訊號以起始一正常更新操作，在該正常更 新操作期間不可執行-正常存取操作。 如請求項5之記憶體電路，纟中該正常更新操作為自更新 或自動更新操作模式之一。
如請:…之記憶體電路’其進一步包含一記憶庫選擇電 路’ 6亥€憶庫選擇電路接收—記憶庫選擇訊號並產生一 k擇"亥複數組記憶體庫之一的記憶庫位址訊號。 如請求項7之記憶體電路，其進一步包含一記憶庫控制電 路’遠C憶庫控制電路接收該記憶庫位址訊號並產生一 供應至該複數組記憶體庫中之—或多組的記憶庫控制訊 9·如請求们之記憶體電路，其中該正常存取操作在該週斯 性時脈訊號之時刻tl開始，且該隱藏更新操作在該週期性 t脈訊號之時刻t2開始’其中時_與時刻t2在該週期性 時脈訊號之不同邊緣處發生。 10·如凊求項9之記憶體電路，其中該記憶庫選擇電路產生一 用於該正常存取操作之第一記憶庫位址訊號，及一用於 該隱藏更新操作之第二記憶庫位址訊號。 η.如請求w之記憶體電路，其中該正常存取操作及該隱藏 更新操作在該週期性時脈訊號之同一邊緣處開始。 12.如請求項8之記憶體電路，其中該隱藏更新谓測器 112476.doc 1303422 識別一特定記憶體庫之隱藏更新記憶庫選擇气穿 藏更新操作將在該特定記憶體庫时生。 13·: =項12?記憶體電路，其㈣數個更新操作模式 者為一隱滅更新操作，盆中力不a六 、 更新H , Η其中在正常存取操作期間可 ,^设數組圮憶體庫中之記憶體單元。 14. =”13之記憶體電路’其"複數個更新操 =者為-正常更新操作，其中在記憶體單元之一正 '更新期間，記憶體庫不可用於正常存取操作。 15. ^請求項1G之記憶體電路，其中該更新命令為-外部訊 16. =項1〇之記憶體電路’其中該更新命令健存於一模 式暫存器中。 17· 一種操作一同步動態記憶體電路之方法，其包含： ^入-正常存取操作模式，藉此根據―週期性時脈訊 波來存取複數組記憶體庫之任—者中之—記憶體單元， 以用於一讀取或寫入操作； 進入-隱藏更新操作模式，藉此根據該週期性時脈訊 ^來更新4後數組記憶體庫之任何—者中之—記憶體 元； 比較該正常存取模式中 ~卜立触/ 俱忒T之一弟一圯體位址與該隱藏 更新松式中之一第二記憶體位址；及 、果么生^第一記憶體位址與該第二記憶體位址之間 的一衝冑，則抑制一與該隱藏更新模式相關聯之預充電 訊號， H2476.doc 1303422 同時在同 其中該正常存取模式與該隱藏更新模 記憶體庫内發生。 果式可 18·如請求項17之方法， 憶體位址與該第_ 〃 乂匕3 ·如果發生該第-記 盥兮τ 乐〜記憶體位址之間的一衝突，則藉由一 /、口义止吊存取根 作。 、巧相關聯之預充電訊號執行一預充電操
112476.doc
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