KR100524844B1 - 완전 히든 리프레쉬 다이나믹 랜덤 액세스 메모리 - Google Patents

완전 히든 리프레쉬 다이나믹 랜덤 액세스 메모리 Download PDF

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사토히로토시
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Abstract

어드레스 변화 검출 신호 ATD의 전연(前緣) 및 후연(後緣)에 따라서 메모리 셀 선택 동작을 제어하는 정규 노멀 로우 활성화 신호 /intRE의 활성/비활성을 제어한다. 이 내부 정규 노멀 로우 활성화 신호의 활성화 시, 어드레스 변화 검출 신호의 발생을 마스크 회로(140, 142, 144)에 의해 마스킹한다. 정규 노멀 로우 활성화 신호의 활성/비활성 동작의 경합을 방지할 수 있어, 안정하게 내부 동작을 실행하게 할 수 있다. 스태틱 랜덤 액세스 메모리와 호환성을 갖는 인터페이스를 갖고 또한 안정하게 내부 동작을 실행할 수 있는 리프레쉬 제어없는(refresh-control-free) 다이나믹형 반도체 기억 장치가 제공된다.

Description

완전 히든 리프레쉬 다이나믹 랜덤 액세스 메모리{FULLY HIDDEN REFRESH DYNAMIC RANDOM ACCESS MEMORY}
본 발명은 반도체 기억 장치에 관한 것으로, 특히 내부에서 실행되는 리프레쉬 동작을 외부로부터 완전히 숨길 수 있는 완전 히든 리프레쉬 DRAM(다이나믹 랜덤 액세스 메모리)에 관한 것이다. 보다 특정적으로는, 본 발명은 SRAM(스태틱 랜덤 액세스 메모리)와 호환성을 갖는 인터페이스를 구비하는 다이나믹형 반도체 기억 장치에 관한 것이다.
DRAM(다이나믹 랜덤 액세스 메모리)는 일반적으로 하나의 메모리 셀이 하나의 트랜지스터와 하나의 캐패시터로 구성된다. 따라서, 메모리 셀의 점유 면적이 작고, 대(大)기억 용량의 기억 장치를 실현하는데 적합하다. 그러나, 이 DRAM은 캐패시터에 전하의 형태로 정보를 저장하고 있다. 따라서, 시간이 경과함에 따라 캐패시터의 축적 전하가 유출되어, 데이터가 손상된다. 따라서, 이 전하의 리크에 의한 데이터의 파괴를 방지하기 위해서, 주기적으로 기억 데이터를 재기록하는 리프레쉬 동작이 필요하게 된다. 데이터 액세스를 실행하는 통상 동작 모드 시에서는, 외부의 메모리 제어기가 이 리프레쉬의 실행 타이밍을 제어한다.
한편, SRAM(스택틱 랜덤 액세스 메모리)는 메모리 셀이 4개의 트랜지스터와 2개의 부하 소자로 구성되며, 그 점유 면적은 DRAM 셀에 비해 크다． 그러나, SRAM 셀은 기본적으로 플립플롭으로 구성되어 있고, 전원이 공급되고 있는 한 데이터를 기억하기 때문에, 리프레쉬를 실행할 필요가 없다. 따라서, 일반적으로 휴대 기기 등에서는 제어의 용이성으로 인해 SRAM이 주기억으로서 이용되고 있다.
휴대 기기 등의 분야에서도, 고기능화에 따라 화상 데이터 및 음성 데이터 등의 대량의 데이터를 취급하는 것이 요구되어 오고 있어, 주 기억 장치의 기억 용량을 충분히 크게 하는 것이 요구되고 있다. 이러한 대기억 용량의 기억 장치를 SRAM으로 구성한 경우, 점유 면적이 커져, 시스템 전체의 소형화에 대한 큰 장해로 된다.
그래서, 외부로부터의 리프레쉬 제어가 불필요한 히든 리프레쉬 DRAM이, SRAM을 대신한 대기억 용량의 주 기억 장치로서 제안되어 있다. 이러한 히든 리프레쉬 DRAM에서는, 내부에서 소정의 간격으로 리프레쉬 요구를 발행하여, 이 리프레쉬 요구에 따라 내부에서 리프레쉬 동작을 실행한다. 외부로부터의 데이터 액세스와 내부에서의 리프레쉬 요구가 경합한 경우에는, 중재 회로에 의해 빨리 지정된 쪽의 동작을 실행한다. 예컨대 리프레쉬 요구가 데이터 액세스(데이터 기록 또는 데이터 판독) 지시보다도 빠른 타이밍에서 인가된 경우에는, 먼저 리프레쉬 동작을 실행하고, 이 리프레쉬 동작 완료 후에, 외부로부터의 데이터 액세스 지시에 따라 데이터 액세스 동작을 실행한다.
이러한 외부 제어 장치가 리프레쉬의 제어를 요구되지 않는 히든 리프레쉬 DRAM은 완전 히든 리프레쉬형 DRAM 또는 VSRAM(가상 스태틱 RAM)이라 부르고 있다. 이러한 메모리의 일례는, 예를 들면, IEEE 저널, 솔리드 스테이트 서킷, 제 23 권, 제 1 호의 제 12 페이지 내지 제 17 페이지에서 사와다 등의 「가상 스태틱 RAM 모드를 구비하는 30㎂ 데이터 유지 의사 스태틱 RAM(30㎂ Data-Retention Pseudostatic RAM with Virtually Static RAM Mode)」에서 개시되어 있다.
외부로부터 리프레쉬 동작을 완전히 숨기고, 외부 리프레쉬 제어가 불필요한 완전 히든 리프레쉬형 DRAM에서는, 내장된 타이머 회로(리프레쉬 타이머)를 이용하여 리프레쉬 요구를 소정 시간 간격으로 발행한다. 이 리프레쉬 요구에 따라서, 내부에서 발생되는 리프레쉬 어드레스에 따라 리프레쉬를 실행한다. 이 리프레쉬 타이머는, 외부로부터의 데이터 액세스와 비동기로 동작하고 있어, 외부로부터의 데이터 액세스 지시와 리프레쉬 요구가 경합하면, 데이터의 파괴가 발생하기 때문에, 전술한 바와 같이, 리프레쉬 요구와 데이터 액세스 요구의 중재를 해야 한다.
이러한 중재 회로로서, 전술한 문헌에서는, 칩 인에이블 신호 /CE에 의해 생성되는 노멀 액세스 요구와 내부에서 발생되는 리프레쉬 요구를 수취하는 플립플롭을 이용하여, 어느 것이 먼저 활성화되었는지를 판정하고 있다. 판정 회로로서, 전술한 문헌에서는, NAND형 플립플롭이 이용되고 있다. 따라서, 리프레쉬 요구와 데이터 액세스 요구가 경합했을 때에, 리프레쉬 및 데이터 액세스를 계속해서 실행하기 위해서는, 한쪽의 요구를 나타내는 신호가 비활성 상태로 되었을 때에도, 다른 쪽의 신호를 활성 상태로 유지해야 한다. 이 때문에, 리프레쉬 요구의 활성화 기간이 내부에서 리프레쉬가 실행되는 기간 이상으로 되고, 또한 데이터 액세스 요구 신호도 그 활성화 기간이 리프레쉬 동작이 완료되는 기간 이상으로 설정해야 한다. 이 때문에, 외부로부터의 데이터 액세스 지시로서, 예컨대 클럭 신호에 동기하여 원샷 펄스의 형태로 데이터 액세스 요구를 지시하는 커맨드를 인가할 수 없다.
또한, 전술한 선행 기술 문헌에서는, 칩 인에이블 신호 /CE에 따라서 데이터 액세스 요구를 활성화하고 있다. 따라서, SRAM의 인터페이스에서 통상 널리 이용되고 있는 어드레스 변화 검출 신호를 이용하는 인터페이스에 대하여 적용할 수 없다고 하는 문제가 발생한다. 즉, 상술한 문헌에서는, 칩 인에이블 신호 /CE를 데이터 액세스에 따라 토글할 필요가 있어, 칩 인에이블 신호 /CE를 L 레벨로 고정한 상태에서 어드레스 신호를 변화시키고, 그 어드레스 신호의 변화에 의해 메모리 사이클을 규정할 수 없다. 따라서, 어드레스 변화 검출형의 인터페이스에 대응할 수 없어, SRAM과 완전히 호환성을 갖는 DRAM을 실현할 수 없다.
또한, 연속한 데이터 액세스가 행하여지는 경우에 있어서, 상술한 문헌의 구성에서는, 연속하여 데이터 액세스가 접수된다. 선행 기술 문헌에서는, 워드선은 소정 시간 경과 후에 자동적으로 비활성 상태로 구동된다. 그러나, 소정 시간 경과 전에, 다음 데이터 액세스 지시가 인가된 경우에는, 내부 회로가 확실히 프리차지 상태로 복귀하기 전에, 데이터 액세스 동작이 행하여지게 되어, 데이터의 충돌이 발생하여, 정확한 데이터 액세스를 보증할 수 없다고 하는 문제가 발생한다.
또한, 소정 시간 선택 워드선을 활성 상태로 유지하고 있을 뿐이어서, 각 액세스 사이클에서 행 및 열의 선택 동작을 해야 한다. DRAM에서는, 데이터가 파괴적으로 판독되기 때문에, 행 선택 동작을 행하여 메모리 셀의 데이터를 센스 앰프에 의해 센스하여 래치한 후에 열 선택 동작을 해야 한다. 따라서, 예컨대 페이지 모드(page mode)와 같이, 워드선을 선택 상태로 유지한 상태에서, 연속적으로 다른 열로 액세스할 수 없어, 고속 액세스 모드를 실현할 수 없다고 하는 문제가 발생한다.
또한, 어드레스 신호의 변화를 검출하여 메모리 사이클을 규정하는 경우에는, 어드레스 신호의 노이즈에 대한 대책이 필요하게 된다. 그러나, 종래의 완전 히든 리프레쉬 DRAM에서는, 어드레스 변화 검출 신호를 이용하고는 있지 않기 때문에, 어드레스 변화 검출 신호의 노이즈의 문제에 대해서는 조금도 고려하지 있지 않다.
그러므로, 본 발명의 목적은 SRAM 인터페이스와 완전 호환성을 갖는 DRAM 베이스의 반도체 기억 장치를 제공하는 것이다.
본 발명의 다른 목적은 어드레스 변화 검지형 인터페이스를 구비하는 완전 히든 리프레쉬형 DRAM을 제공하는 것이다.
본 발명의 또 다른 목적은 어드레스 신호의 노이즈의 영향을 받는 일없이 확실히 동작하는 어드레스 변화 검지형 인터페이스를 구비하는 완전 히든 리프레쉬형 DRAM을 제공하는 것이다.
본 발명의 또 다른 목적은 고속 액세스 모드에서 동작할 수 있는 완전 히든 리프레쉬형 DRAM을 제공하는 것이다.
본 발명의 제 1 관점에 따른 반도체 기억 장치는, 복수의 메모리 셀과, 동작 모드 지시 신호를 생성하는 동작 모드 지시 신호 생성 회로와, 이 동작 모드 지시 신호에 응답하여 셀 선택 제어 신호를 생성하는 셀 선택 제어 신호 생성 회로와, 이 셀 선택 제어 신호를 지연하는 지연 회로와, 지연 회로의 출력 신호에 응답하여 복수의 메모리 셀의 선택 동작을 제어하는 셀 선택 활성화 제어 신호를 생성하는 셀 선택 활성화 제어 신호 생성 회로와, 이 셀 선택 제어 신호에 응답하여 동작 모드 지시 신호의 셀 선택 제어 신호 생성 회로로의 전송을 금지하는 마스크 회로를 구비한다.
본 발명의 제 2 관점에 따른 반도체 기억 장치는, 행렬 형상으로 배치되는 복수의 메모리 셀과, 메모리 셀의 행을 지정하는 행 어드레스 신호의 변화를 검출하여 행 어드레스 변화 검출 신호를 생성하는 행 어드레스 변화 검출 회로와, 메모리 셀의 열을 지정하는 열 어드레스 신호의 변화를 검출하여 열 어드레스 변화 검출 신호를 생성하는 열 어드레스 변화 검출 회로와, 행 어드레스 변화 검출 신호에 응답하여 메모리 셀의 선택 동작을 활성/비활성화하는 어레이 활성화 신호를 생성하는 어레이 활성화 신호 생성 회로와, 이 어레이 활성화 신호와 열 어드레스 변화 검출 신호의 어느 하나의 활성화에 응답하여 메모리 셀의 열 선택 동작을 활성화하는 열 선택 활성화 신호를 생성하는 열 선택 제어 신호 생성 회로를 포함한다.
본 발명의 제 3 관점에 따른 반도체 기억 장치는, 복수의 메모리 셀과, 이들 복수의 메모리 셀의 어드레스를 지정하는 어드레스 신호의 변화를 검출하여 원샷의 어드레스 변화 검출 신호를 생성하는 어드레스 변화 검출 회로와, 이 어드레스 변화 검출 신호의 펄스 폭을 변경하는 펄스 폭 변경 회로와, 펄스 폭 변경 회로의 출력 신호에 응답하여 메모리 셀 선택 동작을 제어하는 셀 선택 제어 신호를 생성하는 셀 선택 제어 신호 생성 회로를 포함한다.
동작 모드 지시 신호 생성 회로에 대하여, 셀 선택 제어 신호에 따라 선택적으로 동작 모드 지시 신호를 전송하는 것에 의해 내부에서 셀 선택 제어 신호의 상태와 동작 모드 지시 신호가 지시하는 동작 모드에 의한 셀 선택 제어 신호에 의한 상태 변화가 충돌하는 것을 방지할 수 있어, 정확히 내부 동작을 실행할 수 있다.
특히, 이 동작 모드 지시 신호로서, 어드레스 변화 검출 신호를 이용하는 경우에는, 그 어드레스 변화 검출 신호의 전연(前緣) 및 후연(後緣)에 의해 내부 동작 리세트와 내부 동작 활성 지시가 지정되어, 내부 동작의 활성화 및 내부 동작의 비활성화가 동시에 지정되는 것을 방지할 수 있다. 이에 따라, SRAM 인터페이스의 어드레스 변화 검지형 인터페이스에 의해 정확히 동작하는 반도체 기억 장치를 실현할 수 있다.
또한 행 선택을 제어하는 행 어드레스 변화 검출 신호와 열 선택을 제어하는 열 어드레스 변화 검출 신호를 이용하는 것에 의해 행을 선택 상태로 유지한 상태에서 연속적으로 다른 열 어드레스에 액세스할 수 있어, 고속 액세스 모드를 어드레스 변화 검지형 인터페이스를 갖는 반도체 기억 장치에서 실현할 수 있다.
또한, 어드레스 변화 검출 신호의 펄스 폭을 변경하는 것에 의해, 어드레스 신호의 노이즈에 의해 어드레스 변화 검출 신호가 불충분하더라도, 충분한 펄스 폭의 펄스 신호를 생성할 수 있기 때문에, 어드레스 신호의 노이즈에 대한 마진이 큰 어드레스 변화 검지형 인터페이스를 구비하는 반도체 기억 장치를 실현할 수 있다.
본 발명의 상기 및 그 밖의 목적, 특징, 국면 및 이익 등은 첨부 도면을 참조로 하여 설명하는 이하의 상세한 실시예로부터 더욱 명백해질 것이다.
(실시예 1)
도 1은 본 발명의 실시예 1에 따른 반도체 기억 장치의 전체 구성을 개략적으로 도시하는 도면이다. 도 1에 있어서, 반도체 기억 장치(1)는 제어 입력 단자군(10)을 거쳐서 인가되는 칩 인에이블 신호 /CE, 출력 인에이블 신호 /OE, 기록 인에이블 신호 /WE, 하위 바이트 인에이블 신호 /LB 및 상위 바이트 인에이블 신호 /UB를 수신하여 각종 내부 동작을 제어하는 신호를 생성하는 주(主) 제어 회로(20)를 포함한다.
칩 인에이블 신호 /CE는 이 반도체 기억 장치(1)가 선택되어 데이터 액세스가 가능한 상태로 설정된 것을 나타낸다. 출력 인에이블 신호 /OE는 데이터 출력을 지시한다. 기록 인에이블 신호 /WE는 데이터의 기록을 지시한다.
이 반도체 기억 장치(1)는, 일례로서 16 비트의 데이터 DQ0-DQ15를 입출력한다. 하위 바이트 인에이블 신호 /LB는 하위 바이트 데이터 DQ0-DQ7이 유효하다는 것을 나타낸다. 상위 바이트 인에이블 신호 /UB는 상위 바이트 데이터 DQ8-DQ15가 유효하다는 것을 나타낸다.
반도체 기억 장치(1)는, 주 제어 회로(20)의 제어 하에서, 어드레스 입력 단자군(15)을 거쳐서 인가되는 어드레스 비트 A0-A6을 수취하여 내부 열 어드레스 신호 비트 A0-A6을 생성하는 열 어드레스 버퍼(21)와, 행 어드레스 입력 단자군(16)을 거쳐서 인가되는 외부 어드레스 비트 extA7-extA20을 버퍼 처리하여 내부 행 어드레스 비트 A7-A20을 생성하는 행 어드레스 버퍼(22)를 더 포함한다. 이들 외부 어드레스 비트 extA0-extA20은 동시에 인가되어, 통상의 SRAM과 마찬가지로, 출력 인에이블 신호 /OE 또는 기록 인에이블 신호 /WE가 칩 인에이블 신호 /CE의 활성화 시에 활성화되면 열 어드레스 버퍼(21) 및 행 어드레스 버퍼(22)에 의해 채택되어 내부 열 어드레스 비트 A0-A6 및 내부 행 어드레스 비트 A7-A20이 생성된다.
또한, 내부 어드레스 비트 A0-A20은 주 제어 회로(20)에 인가된다. 주 제어 회로(20)는, 그 내부 구성을 이후에 상세히 설명하지만, 어드레스 비트 A0-A20의 변화에 따라서 메모리 셀 선택 동작의 개시/종료의 동작을 제어한다. 즉, 어드레스 변화 검출 신호 ATD가 내부 동작의 개시/종료의 기점 신호로서 이용된다.
반도체 기억 장치(1)는, 행렬 형상으로 배치되는 복수의 메모리 셀을 갖는 메모리 셀 어레이(26)와, 행 어드레스 버퍼(22)로부터의 내부 행 어드레스 비트 A7-A20을 디코드하여, 메모리 셀 어레이(26)의 어드레스 지정된 행을 선택 상태로 구동하는 행 디코더(24)와, 열 어드레스 버퍼(21)로부터의 내부 열 어드레스 비트 A0-A6을 디코드하여, 메모리 셀 어레이(26)의 어드레스 지정된 열을 선택하는 열 선택 신호를 생성하는 열 디코더(23)와, 메모리 셀 어레이(26)의 선택 행의 메모리 셀의 데이터의 검지, 증폭 및 래치를 실행하는 센스 앰프와, 열 디코더(23)로부터의 열 선택 신호에 따라서 메모리 셀 어레이(26)의 어드레스 지정된 열을 내부 데이터 버스 IOP에 결합하는 입출력 제어 회로를 더 포함한다. 도 1에서는 센스 앰프/입출력 제어 회로(열 선택 회로)를 하나의 블럭(25)으로 나타낸다.
반도체 기억 장치(1)는, 하위 바이트 데이터 단자군(11)에 대하여 마련되는 하위 입력 버퍼(27) 및 하위 출력 버퍼(28)와, 상위 바이트 데이터 단자군(12)에 대하여 마련되는 상위 입력 버퍼(29) 및 상위 출력 버퍼(30)를 더 포함한다.
하위 입력 버퍼(27)는, 하위 바이트 데이터 단자군(11)에 인가된 하위 바이트 데이터 비트 DQ0-DQ7을 활성화 시에, 버퍼 처리하여 하위 내부 기록 데이터 비트를 생성해서 내부 데이터 버스 IOP에 전달한다. 하위 출력 버퍼(28)는, 활성화 시에, 내부 데이터 버스 IOP에 전달된 데이터로부터 외부 하위 바이트 데이터 비트 DQ0-DQ7을 생성하여 하위 바이트 데이터 단자군(11)으로 전달한다.
상위 입력 버퍼(29)는, 상위 바이트 데이터 단자군(12)에 인가된 상위 바이트 데이터 비트 DQ8-DQ15를, 활성화 시에, 버퍼 처리하여 상위 내부 기록 데이터 비트를 생성해서 내부 데이터 버스 IOP에 전달한다. 상위 출력 버퍼(30)는, 활성화 시에, 내부 데이터 버스 IOP에 전달된 내부 상위 바이트 데이터를 버퍼 처리하여, 상위 바이트 데이터 비트 DQ8-DQ15를 생성해서 상위 바이트 데이터 단자군(12)에 전송한다.
이 반도체 기억 장치(1)는, 주 제어 회로(20)로부터의 내부 칩 인에이블 신호 /intCE와 내부 노멀 로우 활성화 신호 /intRE를 수신하여, 리프레쉬 실행 가능 시에, 리프레쉬 활성화 신호 /REFE를 생성해서 주 제어 회로(20)에 인가하는 리프레쉬 제어 회로(40)를 더 포함한다.
내부 노멀 로우 활성화 신호 /intRE는 내부에서 메모리 셀 어레이가 선택 상태에 있는 것을 나타낸다. 즉, 이 내부 노멀 로우 활성화 신호 /intRE는 메모리 셀 어레이(26)가 선택 상태(초기 상태로 복귀하는 복귀 기간을 포함함) 동안, 활성 상태로 유지되고, 하나의 메모리 사이클의 기간을 결정한다.
리프레쉬 활성화 신호 /REFE가 활성화되면, 주 제어 회로(20)는 메모리 셀 어레이(26)의 리프레쉬 동작을 실행한다. 도 1에서는, 이 리프레쉬를 위한 리프레쉬 어드레스를 발생하는 회로 및 행 어드레스 버퍼(22)로부터의 내부 행 어드레스와 리프레쉬 어드레스를 전환하기 위한 멀티플렉서는 도면을 간략화하기 위해서 도시되어 있지 않다.
리프레쉬 제어 회로(40)는, 타이머를 포함하며, 이 타이머의 계시 동작에 따라서 소정의 간격으로 리프레쉬 요구를 발행한다. 이 리프레쉬 요구는 외부로부터 인가되는 데이터 액세스 지시와 비동기로 발행된다. 리프레쉬 제어 회로(40)에서, 리프레쉬 요구와 내부 칩 인에이블 신호 /intCE와 내부 노멀 로우 활성화 신호 /intRE에 따라서 리프레쉬 활성화 신호 /REFE를 생성하는 것에 의해, 리프레쉬 동작과 노멀 데이터 액세스와의 경합을 방지한다.
또한, 주 제어 회로(20)는, 리프레쉬 활성화 신호 /REFE의 활성화 시에 데이터 액세스 지시가 인가되었을 때, 이 리프레쉬가 완료될 때까지 노멀 데이터 액세스를 대기하는 제어를 실행한다. 통상, 데이터 액세스 지시는, 칩 인에이블 신호 /CE, 기록 인에이블 신호 /WE 및 출력 인에이블 신호 /OE를 활성 상태로 설정하는 것에 의해 지정된다. 본 실시예 1에서는, 그 때에 인가되는 어드레스 신호의 변화를 검출하여 어드레스 변화 검출 신호를 생성하고, 이 어드레스 변화 검출 신호에 따라서 노멀 로우 활성화 신호 /intRE의 활성/비활성을 제어한다.
도 2는 도 1에 나타내는 리프레쉬 제어 회로(40)의 구성을 도시하는 도면이다. 도 2에 있어서, 리프레쉬 제어 회로(40)는, 리프레쉬 요구가 발행된 것을 나타내는 리프레쉬 플래그 REFLG를 생성하는 지령 신호 활성화 회로(50)와, 내부 칩 인에이블 신호 /intCE 및 내부 노멀 로우 활성화 신호 /intRE를 수신하여, 리프레쉬 실행 가능 판정 기간을 결정하는 리프레쉬 윈도우 신호 REFWIN을 생성하는 판정 회로(60)와, 지령 신호 활성화 회로(50)로부터의 리프레쉬 플래그 REFLG와 리프레쉬 윈도우 신호 REFWIN에 따라서 리프레쉬 활성화 신호 /REFE를 생성하는 리프레쉬 활성화 회로를 포함한다.
리프레쉬 활성화 회로는, 리프레쉬 플래그 REFLG와 리프레쉬 윈도우 신호 REFWIN을 수신하는 NAND 회로(41)와, NAND 회로(41)의 출력 신호를 반전하는 인버터(42)와, NAND 회로(41)의 출력 신호 /REFSF를 소정 시간 지연시키는 지연 회로(43)와, 인버터(42)의 출력 신호 ΦA1과 지연 회로(43)의 출력 신호를 수신하여 신호 /REFS를 생성하는 NAND 회로(44)와, NAND 회로(44)의 출력 신호 /REFS의 활성화에 응답하여 세트되는 세트/리세트 플립플롭(45)과, 세트/리세트 플립플롭(45)의 출력 신호를 버퍼 처리하여 리프레쉬 활성화 신호 /REFE를 생성하는 버퍼 회로(48)와, 버퍼 회로(48)가 출력하는 리프레쉬 활성화 신호 REFE를 소정 시간 지연하여 세트/리세트 플립플롭(45)을 리세트하는 리세트 신호 ΦA2를 생성하는 지연 회로(49)를 포함한다.
인버터(42), 지연 회로(43) 및 NAND 회로(44)에 의해, NAND 회로(41)의 출력 신호 /REFSF의 하강에 응답하여 원샷의 펄스 신호를 생성하는 원샷 펄스 발생 회로가 구성된다.
리프레쉬 플래그 REFLG는, 지령 신호 활성화 회로(50)에서, 소정의 주기로 리프레쉬 요구가 발행되면 세트되고, 리프레쉬 동작이 완료되면 리세트된다. 따라서, 이 리프레쉬 플래그 REFLG가 세트되었을 때에는, 리프레쉬를 실행해야 하는 것을 나타낸다.
도 3은 도 2에 나타내는 리프레쉬 제어 회로(40)의 동작을 개략적으로 도시하는 도면이다. 이 도 3에서는 내부 노멀 로우 활성화 신호 /intRE의 상태는 고려하고 있지 않다. 판정 회로(60)는, 내부에서의 데이터 액세스 완료 시에 있어서, 내부 노멀 로우 활성화 신호 /intRE가 비활성화되면, 리프레쉬 윈도우 신호 REFWIN을 소정 시간 H 레벨로 설정하여, 리프레쉬가 이 데이터 액세스에 계속해서 실행 가능한지 여부를 판정하는 기간을 설정한다.
데이터 액세스 완료 시에 있어서, 판정 회로(60)로부터의 리프레쉬 윈도우 신호 REFWIN이 소정 기간 H 레벨로 된다. 이 때, 지령 신호 활성화 회로(50)로부터의 리프레쉬 플래그 REFLG가 L 레벨이면, NAND 회로(41)의 출력 신호 /REFSF는 H 레벨을 유지하여, 세트/리세트 플립플롭(45)의 상태는 변화하지 않는다. 따라서, 리프레쉬 활성화 신호 /REFE도 H 레벨을 유지하여, 리프레쉬는 실행되지 않는다.
지령 신호 활성화 회로(50)의 내부에서, 리프레쉬 요구가 발행되면, 리프레쉬 플래그 REFLG가 H 레벨로 상승된다. 데이터 액세스 완료 시에 있어서, 판정 회로(60)로부터의 리프레쉬 윈도우 신호 REFWIN이 H 레벨로 상승된다. 리프레쉬 플래그 REFLG가 H 레벨이면, NAND 회로(41)의 출력 신호 /REFSF가 L 레벨로 되고, 따라서, 인버터(42)의 출력 신호 ΦA1이 H 레벨로 된다. 지연 회로(43)의 출력 신호는, 이 때에는 H 레벨이기 때문에, NAND 회로(44)의 출력 신호 /REFS가 L 레벨로 되고, 세트/리세트 플립플롭(45)이 세트되어, 리프레쉬 활성화 신호 /REFE가 L 레벨로 된다. 이 리프레쉬 활성화 신호 /REFE의 활성화 기간 동안에, 내부에서 리프레쉬가 실행된다.
지연 회로(49)의 지연 시간이 경과하면, 지연 회로(49)의 출력 신호 ΦA2가 L 레벨로 되고, 따라서 세트/리세트 플립플롭(45)이 리세트되고, 리프레쉬 활성화 신호 /REFE가 비활성화되어 리프레쉬가 완료된다. 이 리프레쉬 활성화 신호 /REFE의 비활성화에 응답하여, 지령 신호 활성화 회로(50)에서 리플레쉬 플래그 REFLG를 비활성화하여, 대기 중인 리프레쉬가 존재하지 않은 것이 나타내어진다.
따라서, 내부에서 데이터 액세스가 실행되고 있을 때에는, 이 데이터 액세스 완료 시에 리프레쉬 윈도우 신호 REFWIN을 활성화하여 리프레쉬 플래그 REFLG의 상태를 판정한다. 이 판정 결과에 따라 리프레쉬를 실행함으로써 데이터 액세스 실행 중에 리프레쉬 요구가 발행되더라도, 그 리프레쉬는 데이터 액세스 완료까지 대기하게 되어, 리프레쉬와 데이터 액세스와의 경합을 방지할 수 있다.
도 4는 도 2에 나타내는 지령 신호 활성화 회로(50)의 구성의 일례를 도시하는 도면이다. 도 4에 있어서, 지령 신호 활성화 회로(50)는, 소정의 주기로 리프레쉬 사이클 신호(리프레쉬 요구) /REFCYC를 생성하는 타이머 회로(51)와, 리프레쉬 활성화 신호 /REFE를 반전하는 인버터(57)와, 인버터(57)의 출력 신호를 소정 시간 지연하는 지연 회로(58)와, 지연 회로(58)의 출력 신호와 리프레쉬 활성화 신호 /REFE를 수신하는 NAND 회로(55)와, 리프레쉬 사이클 신호 /REFCYC의 활성화(하강)에 응답하여 세트되고 또한 NAND 회로(55)의 출력 신호의 활성화(하강)에 응답하여 리세트되는 플립플롭(52)과, 플립플롭(52)의 출력 신호를 반전하여 리프레쉬 플래그 REFLG를 생성하는 인버터(56)를 포함한다.
인버터(57), 지연 회로(58) 및 NAND 회로(55)는 상승 원샷 펄스 발생 회로를 구성하며, 리프레쉬 활성화 신호 /REFE의 비활성화에 응답하여 지연 회로(58)가 갖는 지연 시간의 펄스 폭을 갖는 원샷의 펄스 신호를 생성한다.
타이머 회로(51)는, 예를 들면 링 발진기와, 이 링 발진기의 발진 신호를 카운트하는 카운터 회로로 구성되며, 카운트 값이 소정값에 도달할 때마다 리프레쉬 사이클 신호 /REFCYC를 활성화한다.
세트/리세트 플립플롭(52)은, 리프레쉬 사이클 신호 /REFCYC가 활성화되면 세트되어 리프레쉬 플래그 REFLG를 세트하고, 리프레쉬 활성화 신호 /REFE가 비활성화되면 리프레쉬 플래그 REFLG를 리세트한다. 이 리프레쉬 플래그 REFLG를 이용하여 도 2에 나타내는 판정 회로(60)로부터의 리프레쉬 윈도우 신호 REFWIN에 근거하여 리프레쉬의 실행 가부(可否)를 판정함으로써, 리프레쉬와 데이터 액세스의 경합을 방지하기 위한 제 1 대책을 실현한다.
도 5는 도 2에 나타내는 판정 회로(60)의 구성의 일례를 도시하는 도면이다. 도 5에 있어서, 판정 회로(60)는 내부 노멀 로우 활성화 신호 /intRE를 수신하는 인버터(62)와, 인버터(62)의 출력 신호를 지연하는 지연 회로(64)와, 지연 회로(64)의 출력 신호와 내부 노멀 로우 활성화 신호 /intRE를 수신하는 AND 회로(66)와, AND 회로(66)의 출력 신호와 내부 칩 인에이블 신호 /intCE를 수신하여 리프레쉬 윈도우 신호 REFWIN을 생성하는 OR 회로(68)를 포함한다.
인버터(62), 지연 회로(64) 및 AND 회로(66)에 의해, 내부 노멀 로우 활성화 신호 /intRE의 상승에 응답하여 원샷의 펄스를 발생하는 원샷 펄스 발생 회로가 형성된다. 이 내부 노멀 로우 활성화 신호 /intRE는, 데이터 액세스가 실행될 때에 활성화되고, 내부의 메모리 어레이 활성화 기간이 완료되면, H 레벨로 상승되어, 데이터 액세스가 완료된 것이 나타내어진다. 따라서, 이 내부 노멀 로우 활성화 신호 /intRE가 활성 상태(L 레벨)일 때에는, 내부에서 메모리 셀 어레이가 선택 상태에 있거나 또는 초기 상태(프리차지 상태)로 복귀하지 않고 있는 것이 나타내어진다.
도 6에 도시하는 바와 같이, 내부 칩 인에이블 신호 /intCE가 L 레벨이고, 이 반도체 기억 장치가 선택 상태일 때에 내부에서 데이터 액세스 완료 시에, 리프레쉬 윈도우 신호 REFWIN이 소정 기간 H 레벨로 설정되어, 리프레쉬를 실행할지 여부를 판정하는 타이밍이 인가된다.
내부 칩 인에이블 신호 /intCE가 H 레벨일 때에는, OR 회로(68)로부터의 리프레쉬 윈도우 신호 REFWIN은 H 레벨이다. 따라서, 반도체 기억 장치가 비선택 상태이고, 데이터 액세스가 행하여지고 있지 않을 때에는, 도 4에 나타내는 타이머 회로(51)로부터의 리프레쉬 사이클 신호 /REFCYC에 따라서 리프레쉬가 실행된다.
도 7은 본 발명의 실시예 1에 따른 주 제어 회로(20)의 구성을 개략적으로 도시하는 도면이다. 도 7에 있어서, 주 제어 회로(20)는, 어드레스 변화 검출 신호 ATD의 후연에 응답하여 원샷의 펄스를 발생하는 후연 펄스 발생 회로(124)와, 어드레스 변화 검출 신호 ATD의 전연(상승)에 응답하여 원샷의 펄스 신호를 생성하는 전연 펄스 발생 회로(126)와, 리프레쉬 제어 회로(40)가 출력하는 리프레쉬 활성화 신호 /REFE와 내부 노멀 로우 활성화 신호 /intRE를 수신하는 복합 AND 게이트(170)와, 후연 펄스 발생 회로(124)가 출력하는 펄스 신호 /SETF를 복합 AND 게이트(170)의 출력 신호의 비활성화까지 시프트시켜 출력하는 시프터(125)와, 시프터(125)의 출력 신호 /SET0을 소정 시간 지연하는 지연 회로(127)와, 전연 펄스 발생 회로(126)가 출력하는 펄스 신호 /RSTF의 활성화를 지연 복원 기간 신호 /RSTRD의 비활성화까지 시프트시키는 시프터(130)와, 지연 회로(127)의 출력 신호 /SET에 응답하여 세트되고 또한 시프터(130)로부터의 리세트 신호 /RST에 응답하여 리세트되는 플립플롭(128)을 포함한다.
어드레스 변화 검출 신호 ATD는 어드레스 신호의 변화에 응답하여 ATD 회로(146)에 의해 원샷의 펄스 신호의 형태로 생성된다. 복합 AND 게이트(170)는 리프레쉬 활성화 신호 /REFE 및 내부 노멀 로우 활성화 신호 /intRE 중 어느 하나가 L 레벨일 때에 L 레벨의 신호를 출력한다. 시프터(125)는, 이 복합 AND 게이트(170)의 출력 신호가 L 레벨일 때, 후연 펄스 발생 회로(124)의 출력 펄스 /SETF가 활성화되면, 복합 AND 게이트(170)의 출력 신호가 H 레벨로 될 때까지 그 출력 신호 /SET0의 활성화를 대기한다.
시프터(130)도 마찬가지이다. 지연 복원 기간 신호 /RSTRD가 H 레벨로 되면, 내부가 프리차지 상태로 복귀한 것을 나타낸다. 따라서, 내부에서 메모리 셀이 선택되어 있는 경우에는, 시프터(125)는 내부가 비선택 상태(프리차지 상태)로 복귀할 때까지 그 출력 신호 /SET0의 활성화를 대기한다. 마찬가지로, 시프터(130)는, 지연 복원 기간 신호 /RSTRD가 H 레벨로 되어, 내부가 확실히 프리차지 상태로 복귀했을 때에, 그 리세트 신호 /RST를 활성화한다.
따라서, 어드레스 변화 검출 신호 ATD가 발생되면, 지연 복원 기간 신호 /RSTRD가 비활성되고 나서 리세트 신호 /RST가 활성화되어 내부 노멀 로우 활성화 신호 /intRE가 비활성화된 후, 신호 /SET0이 활성화되어, 재차 내부 노멀 로우 활성화 신호 /intRE가 활성화되어 새로운 메모리 사이클로 들어간다.
리프레쉬 실행 시에 어드레스 변화 검출 신호 ATD가 발생되면, 먼저 리세트 신호 /RST가 활성화된다. 리프레쉬 동작 시에서는, 노멀 로우 활성화 신호 /intRE가 비활성 상태에 있기 때문에, 리세트 신호 /RST가 활성화되더라도, 리프레쉬 동작에는 영향을 주지 않는다. 이 리프레쉬 동작이 완료되어, 리프레쉬 활성화 신호 /REFE가 비활성화되면, 시프터(125)의 출력 신호 /SET0이 활성화되어 내부 노멀 로우 활성화 신호 /intRE가 활성화되어, 메모리 사이클이 개시된다.
플립플롭(128)은 교차 결합되는 NAND 게이트(128a, 128b)를 포함한다. NAND 게이트(128a)의 제 1 입력에 지연 회로(127)로부터의 세트 신호 /SET가 인가되고, NAND 게이트(128b)의 제 2 입력에 리세트 신호 /REST가 인가된다. NAND 게이트(128a)의 출력이 NAND 게이트(128b)의 제 1 입력에 접속되고, NAND 게이트(128b)의 출력이 NAND 게이트(128a)의 제 2 입력에 접속된다. NAND 게이트(128b)로부터 내부 노멀 로우 활성화 신호 /intRE가 출력된다.
주 제어 회로(20)는, 내부 노멀 로우 활성화 신호 /intRE의 전연(하강)에 응답하여 원샷의 펄스 신호를 생성하는 전연 펄스 발생 회로(131)와, 전연 펄스 발생 회로(131)의 출력 펄스의 후연을 지연하여 펄스 폭을 확장하는 후연 지연 회로(132)와, 후연 지연 회로(132)의 출력 펄스 신호의 후연을 더 지연시켜 펄스 폭을 확대하여 복원 기간 신호 /RSTR을 생성하는 후연 지연 회로(133)와, 후연 지연 회로(132)의 출력 신호의 전연에 응답하여 원샷의 펄스 신호를 생성하는 전연 펄스 발생 회로(134)와, 이 전연 펄스 발생 회로(134)의 출력 펄스의 후연을 지연하는 후연 지연 회로(135)와, 후연 지연 회로(133, 135)의 출력 신호를 수신하여 지연 복원 기간 신호 /RESRD를 생성하는 복합 AND 게이트(136)를 더 포함한다.
전연 펄스 발생 회로(134)의 출력 펄스는 컬럼 활성화 신호 /CDE로서, 열 선택에 관련되는 회로를 활성화하기 위해서 이용된다. 후연 지연 회로(135)가 출력하는 펄스 신호는 컬럼 복귀 기간 신호 COLRWACT이며, 열계 회로의 초기 상태로의 복귀 기간을 확보한다.
따라서, 내부 노멀 로우 활성화 신호 /intRE는 내부에서 행이 선택 상태에 있는 기간(프리차지 상태로의 복귀 기간을 포함함)을 규정하며, 비활성화되면, 내부가 초기 상태로 복귀하고 있는 것을 나타낸다.
메모리 셀은 DRAM 셀로서, 데이터가 파괴적으로 판독된다. 복원 기간 신호 /RSTR는, 메모리 셀 데이터가 판독되어, 그 판독 데이터가 메모리 셀에 재기록될 때까지의 기간(복원 기간)을 규정한다.
이 도 7에 나타내는 구성에서는, 시프터(125, 130)에 의해, 내부에서 복원 동작이 행하여지는 기간 또는 컬럼 복귀 기간 동안에 다음 데이터 액세스 지시가 인가된 경우에는, 그 복원 동작 또는 컬럼 복귀 기간이 완료될 때까지 다음 데이터 액세스의 접수를 대기시킨다. 이것에 의해, 내부를 확실히 초기 상태로 복귀시킨 후에 다음 동작에 들어갈 수 있어, 내부 데이터의 파괴를 방지할 수 있다.
주 제어 회로(20)는, 시프터(125)의 출력 신호 /SET0의 전연(하강)에 응답하여 원샷의 펄스 신호를 생성하는 전연 펄스 발생 회로(140)와, 전연 펄스 발생 회로(140)의 출력 신호를 반전하여 마스크 신호 MASK를 생성하는 인버터(142)와, 인버터(142)가 출력하는 마스크 신호 MASK가 H 레벨일 때에 비도통 상태로 되는 트랜스미션 게이트(144)와, 트랜스미션 게이트(144)를 거쳐서 인가되는 내부 어드레스 신호 INTA(외부 어드레스 신호 비트 A0-A20)의 변화에 응답하여 원샷의 펄스 형태로 어드레스 변화 검출 신호 ATD를 생성하는 ATD 회로(146)를 더 포함한다.
따라서, 이 시프터(125)로부터의 신호 /SET0이 L 레벨로 되어, 전연 펄스 발생 회로(140)가 원샷의 펄스 신호를 생성하여 마스크 신호 MASK가 H 레벨로 되면, ATD 회로(146)로의 내부 어드레스 신호 INTA의 전송은 금지된다. 이후에 상세히 설명하는 바와 같이, 세트/리세트 플립플롭(128)에 대하여, 세트 신호 /SET와 리세트 신호 RST가 동시에 인가되는 상태가 발생하는 것을 방지하여, 내부 동작을 확실히 리세트 상태로 설정한 후에 다음의 새로운 동작에 들어간다.
도 8은 도 7에 나타내는 시프터(125, 130)의 구성 일례를 도시하는 도면이다. 시프터(125, 130)는 동일 구성을 갖기 때문에, 도 8에서는 시프터(150)를 대표적으로 나타낸다.
도 8에 있어서, 시프터(150)는, 입력 노드 INA에 인가되는 신호(/SETF 또는 /RSTF)를 수신하는 인버터(150a)와, 인버터(150a)의 출력 신호와 입력 노드 INA에 인가되는 신호에 따라서 선택적으로 도통하고, 도통 시, 입력 노드 INA에 인가되는 신호에 따라 복합 AND 게이트(170)의 출력 신호 또는 지연 복원 기간 신호 /RSTRT를 전달하는 CMOS 트랜스미션 게이트(150b)와, CMOS 트랜스미션 게이트(150b)를 거쳐서 인가된 신호를 반전하는 인버터(150c)와, 인버터(150c)와 반(反)병행으로 접속되고, 인버터(150c)의 출력 신호를 인버터(150c)의 입력에 전달하는 인버터(150d)와, 인버터(150a)의 출력 신호와 입력 노드 INA에 인가되는 신호에 따라서 선택적으로 도통하는 CM0S 트랜스미션 게이트(150e)를 포함한다.
CMOS 트랜스미션 게이트(150b, 150e)는 서로 상보적으로 도통하고, CMOS 트랜스미션 게이트(150e)는 도통 시에 인버터(150c)의 출력 신호를 통과시킨다. CMOS 트랜스미션 게이트(150a)는 입력 노드 INA에 인가된 신호가 L 레벨로 되면 비도통 상태로 되고, CMOS 트랜스미션 게이트(150e)는 입력 노드 INA의 신호가 H 레벨로 되면 비도통 상태로 된다.
시프터(150)는, CMOS 트랜스미션 게이트(150e)로부터의 신호를 반전하는 인버터(150f)와, 인버터(150f)와 래치 회로를 구성하는 인버터(150g)를 더 포함한다. 이 인버터(150f)로부터의 신호 /SHIFT에 의해, 입력 노드 INA에 인가된 신호(/SETF 또는 /RSTF)의 전달 타이밍을 시프트시킬지 여부가 지정된다.
즉, CMOS 트랜스미션 게이트(150b, 150e)와, 인버터(150c, 150d, 150f, 150g)에 의해, 입력 노드 INA에 인가된 신호의 활성화 시, 입력 노드 INB에 인가된 신호가 활성 상태에 있는지 여부의 판정이 이루어지고, 그 판정 결과에 따라서 시프트 제어 신호 /SHIFT가 생성된다.
시프터(150)는, 시프트 제어 신호 /SHIFT를 반전하는 인버터(150h)와, 입력 노드 INB에 인가되는 신호의 후연(상승)에 응답하여 원샷의 펄스 신호를 생성하는 후연 펄스 발생 회로(150m)와, 시프트 제어 신호 /SHIFT와 후연 펄스 발생 회로(150m)의 출력 신호를 수신하는 NOR 게이트(150j)와, 인버터(150h)의 출력 신호라고 입력 노드 INA에 인가되는 신호를 수신하는 NOR 게이트(150i)와, NOR 게이트(150i, 150j)의 출력 신호를 수신하여 출력 노드 OT에 출력 신호(/SET0 또는 /RST)를 생성하는 NOR 회로(150k)를 더 포함한다.
시프트 제어 신호 /SHIFT가 L 레벨일 때에는, 후연 펄스 발생 회로(150m)의 출력 신호에 따라서 출력 노드 OT에 신호가 생성된다. 한편, 시프트 제어 신호 /SHIFT가 H 레벨일 때에는, 입력 노드 INA에 인가된 신호에 따라서 출력 노드 OT에 신호가 생성된다. 이 출력 노드 OT의 신호 /SET 또는 /RST에 의해, 내부 로우 활성화 신호 /intRE의 활성/비활성이 설정된다.
도 9(a) 및 (b)는 도 8에 도시한 시프터(150)의 동작을 나타내는 타이밍도이다. 이하, 도 9(a) 및 (b)를 참조하여, 도 8에 나타내는 시프터(150)의 동작에 대해 간단히 설명한다.
도 9(a)에 나타내는 바와 같이, 입력 노드 INB에 인가되는 신호가 L 레벨일 때에, 입력 노드 INA에 인가된 신호가 활성화되는 경우를 생각한다. 입력 노드 INA에 인가되는 신호가 H 레벨인 기간, CMOS 트랜스미션 게이트(150b)가 도통 상태, CMOS 트랜스미션 게이트(150e)가 비도통 상태이며, 인버터(150c)의 출력 신호는 입력 노드 INB에 인가되는 신호에 따라서 H 레벨로 된다.
다음으로, 입력 노드 INA에 인가되는 신호가 L 레벨로 된다. CMOS 트랜스미션 게이트(150b)가 비도통 상태, CMOS 트랜스미션 게이트(150e)가 도통 상태로 되고, 인버터(150f)로부터의 시프트 제어 신호 /SHIFT가 L 레벨로 된다. 입력 노드 INA에 인가되는 신호가 H 레벨로 되면, CMOS 트랜스미션 게이트(150e)가 비도통 상태로 되고, 인버터(150f, 150g)에 의해 시프트 제어 신호 /SHIFT가 L 레벨을 유지한다.
시프트 제어 신호 /SHIFT가 L 레벨로 되면, NOR 게이트(150i)는 입력 노드 INA의 신호가 L 레벨로 되더라도, L 레벨의 신호를 출력한다. 한편, 후연 펄스 발생 회로(150m)가, 입력 노드 INB의 신호의 후연(상승)에 응답하여 원샷의 펄스 신호를 생성하고, NOR 게이트(150j)가 이 후연 펄스 발생 회로(150m)의 출력 신호에 따라서 출력 노드 OT에 원샷의 펄스 신호(L 레벨의 신호)를 생성한다.
따라서, 입력 노드 INA의 신호가 하강할 때에, 입력 노드 INB의 신호가 L 레벨이면, 출력 노드 OT의 신호의 활성화는 입력 노드 INB의 신호의 비활성화까지 시프트된다.
한편, 도 9(b)에 도시하는 바와 같이, 입력 노드 INA에 인가되는 신호가 L 레벨로 하강하면, 입력 노드 INB에 인가되는 신호가 H 레벨일 때에는, 시프트 제어 신호 /SHIFT는 H 레벨을 유지한다. 따라서, 이 경우에는, 도 8에 나타내는 인버터(150h)의 출력 신호가 L 레벨로 되기 때문에, 입력 노드 INA의 신호의 하강에 응답하여 NOR 게이트(150i)의 출력 신호가 H 레벨로 되고, 따라서 NOR 게이트(150k)로부터의 출력 노드 OT에 대한 신호가 L 레벨로 된다.
따라서, 입력 노드 INA에 인가되는 신호의 하강 시에서의 입력 노드 INB의 신호의 논리 레벨에 따라서, 시프터(150)의 출력 신호의 활성화 타이밍이 선택적으로 시프트되어, 세트/리세트 플립플롭(128)의 세트/리세트 타이밍이 조정된다. 시프터(150)는, 입력 노드 INA에 인가되는 신호가 H 레벨로부터 L 레벨로 하강하여 데이터 액세스를 지시할 때에는, 입력 노드 INB에 인가되는 신호의 논리 레벨을 판정하여, 메모리 셀 행이 선택 상태에 있는지를 판정하고, 시프트 제어 신호 /SHIFT를 그 판정 결과에 근거하여 생성한다.
이 시프트 제어 신호 /SHIFT에 따라서 입력 노드 INA에 인가되는 신호 및 입력 노드 INB에 인가되는 신호의 비활성화 시에 생성되는 신호의 한쪽을 선택한다.
시프터(125)의 출력 신호 /SET0에 따라, 지연 회로(127)를 거쳐서 세트/리세트 플립플롭(128)이 세트된다. 이 세트/리세트 플립플롭(128)으로부터의 내부 노멀 로우 활성화 신호 /intRE에 따라서 데이터 액세스 동작이 활성화된다. 따라서, 메모리 셀행 선택 동안에 데이터 액세스 지시가 인가되더라도, 내부에서 선택 행이 비선택 상태로 구동된 후에, 새롭게 데이터 액세스를 실행할 수 있다. 이것에 의해, 예를 들면 리프레쉬 동작과 데이터 액세스 동작의 경합을 회피할 수 있다. 또한, 내부 노멀 로우 활성화 신호 /intRE가 활성 상태일 때에 플립플롭(128)이 세트되고, 그 후에 리세트되는 것을 방지할 수 있어, 확실히 이전 사이클의 데이터 액세스가 완료된 후에, 새로운 데이터 액세스 사이클로 들어갈 수 있다.
또한, 마찬가지로, 시프터(130)에 의해, 리세트 지시가 인가되었을 때에는, 지연 복원 기간 신호 /RSTRD가 비활성 상태일 때에, 시프터(130)로부터의 리세트 신호 /RST가 활성화되어 내부 노멀 로우 활성화 신호 /intRE가 비활성화된다. 따라서, 프리차지 상태로의 복귀 기간 동안에, 내부 노멀 로우 활성화 신호 /intRE가 비활성화되어, 이 복귀 동작이 중단되는 것을 방지할 수 있다.
도 10은 도 7에 도시한 주 제어 회로(20)의 메모리 셀 선택 동작의 신호 파형을 나타내는 도면이다. 도 10에 있어서, 마스크 신호 MASK에 대해서는 도면을 간략화하기 위해서 나타내고 있지 않다. 이하, 이 도 10을 참조하여, 도 7에 나타내는 주 제어 회로(20)의 동작에 대하여 설명한다.
현재, 복귀 동작이 완료되지 않고서, 지연 복귀 기간 신호 /RSTRD가 활성 상태일 때에, 어드레스 변화 검출 신호 ATD가 발생된 상태를 생각한다. 이 상태에서는, 전연 펄스 발생 회로(126)로부터의 리세트 패스트 신호(reset fast signal) /RSTF가, 어드레스 변화 검출 신호 ATD에 응답하여 H 레벨로부터 L 레벨로 하강한다. 그러나, 지연 복귀 기간 신호 /RSTRD는 L 레벨이기 때문에, 시프터(130)는 리세트 신호 /RST의 활성화 타이밍을 시프트한다. 따라서, 지연 복원 기간 신호 /RSTRD가 H 레벨로 된 후에, 시프터(130)로부터의 리세트 신호 /RST가 활성화되어 세트/리세트 플립플롭(128)이 리세트된다.
이 리세트 신호 /RST의 활성화에 응답하여 세트/리세트 플립플롭(128)으로부터의 내부 노멀 로우 활성화 신호 /intRE가 비활성화되어 H 레벨로 된다. 따라서, 복합 AND 게이트(170)의 출력 신호가 H 레벨로 된다. 어드레스 변화 검출 신호 ATD가 하강하여 후연 펄스 발생 회로(124)로부터의 세트 패스트 신호 /STEF가 활성 상태로 되면, 시프터(125)로부터의 신호(세트 제어 신호) /SET0이 활성화된다.
이 시프터(125)로부터의 세트 제어 신호 /SET0은 지연 회로(127)를 거쳐서 플립플롭(128)으로 세트 신호 /SET로서 인가된다. 따라서, 리세트 신호 RST와 세트 신호 /SET가 모두 활성 상태로 되어, 이 세트 신호 /SET에 의한 세트/리세트 플립플롭(128)의 불완전한 세트 상태 지정이 발생하는 것을 방지할 수 있다. 즉, 리세트 신호 /RST가 H 레벨의 비활성 상태로 된 후에, 지연 회로(127)로부터의 세트 신호 /SET가 활성화되어, 플립플롭(128)이 세트되고, 내부 노멀 로우 활성화 신호 /intRE가 활성화된다. 이것에 의해 정확히 다음 어드레스 AD1에 따른 데이터 판독 동작(데이터 액세스가 데이터 판독인 경우)을 실행한다.
또, 이하의 설명에서는, 데이터 액세스로서는 데이터 판독이 지정되는 상태를 상정한다.
어드레스 AD1로의 액세스 동안에, 리프레쉬 사이클 신호 /REFCYC가 활성화되어, 리프레쉬 플래그 REFLG가 세트된 상태를 생각한다.
액세스 사이클 시에서는, 노멀 로우 활성화 신호 /intRE의 활성화에 응답하여, 전연 펄스 발생 회로(131)가 원샷의 펄스 신호를 생성하고, 따라서 복원 기간 신호 /RSTR이 활성화된다. 이 복원 기간 신호 /RSTR의 활성화에 따라서 지연 복원 기간 신호 /RSTRD가 활성화된다. 내부 노멀 로우 활성화 신호 /intRE의 활성화에 의해, 내부에서 메모리 셀 행의 선택이 행하여지고, 선택 메모리 셀의 데이터의 복원 동작이 행하여지는 것이 나타내어진다. 복원 기간 신호 /RSTR은 후연 지연 회로(132, 133)가 갖는 지연 시간 동안 활성 상태로 유지된다. 이 복원 기간 신호 /RSTR에 의해, 메모리 셀의 데이터의 복원 완료까지 필요한 기간이 확보된다.
한편, 후연 지연 회로(132)의 출력 신호가 H 레벨에 상승하면, 전연 펄스 발생 회로(104)로부터의 컬럼 활성화 신호 /CDE가 활성화되어, 열 선택 동작이 행하여진다. 이 후연 지연 회로(132)의 출력 신호의 상승에 의해, 센스 동작이 완료되어, 컬럼 인터록 기간이 종료된 것을 나타낸다.
컬럼 활성화 신호 /CDE의 활성화에 따라서 열 선택이 행하여지고, 이 기간 열 액세스 활성화 신호 COLRWACT은 활성 상태(L 레벨)를 유지한다.
후연 지연 회로(135)가 갖는 지연 시간이 경과하면, 컬럼 복귀 기간 신호 COLRWACT가 비활성화되고, 따라서 지연 복귀 기간 신호 /RSTRD가 비활성화되어, 시프터(130)가 리세트 신호 /RST를 활성화하여, 내부 노멀 로우 활성화 신호 /intRE를 비활성화한다. 이것에 의해, 어드레스 AD1에 대한 데이터 액세스 사이클이 완료된다.
이 내부 노멀 로우 활성화 신호 /intRE의 비활성화에 응답하여, 도 5에 나타내는 판정 회로(60)로부터의 리프레쉬 윈도우 신호 REFWIN이 소정 기간 활성화되어, 리프레쉬를 실행해야 할지의 판정이 행하여진다. 리프레쉬 플래그 REFLG가 H 레벨이기 때문에, 도 2에 나타내는 리프레쉬 세트 신호 /REFS가 소정 기간 L 레벨로 되고, 따라서 세트/리세트 플립플롭(45)이 세트되어, 리프레쉬 활성화 신호 /REFE가 활성화되어 리프레쉬 동작이 실행된다.
이 리프레쉬 활성화 신호 /REFE의 활성화 기간 동안에 다음 어드레스 AD2에 대한 액세스 지시가 인가되면, 시프터(125)가 시프트 동작을 행하여, 리프레쉬 활성화 신호 /REFE가 비활성화된 후, 세트 제어 신호 /SET0을 활성화한다. 이 세트 제어 신호 /SET0이 활성화되고 소정 기간 경과 후에 세트 신호 /SET가 활성화되고, 세트/리세트 플립플롭(128)이 세트되어 내부 노멀 로우 활성화 신호 /intRE가 활성화된다. 따라서, 복원 신호 /RSTR이 활성화되고 또한 지연 복원 기간 신호 /RSTRD가 활성화되어, 어드레스 AD2에 따라서 메모리 셀 행 및 열의 선택 동작이 실행되어, 데이터의 판독(출력 인에이블 신호 OE의 활성화 시)이 실행된다.
이 내부 노멀 로우 활성화 신호 /intRE의 비활성화의 제어를 지연 복귀 기간 신호 /RSTRD로 실행하는 것에 의해 로우계 및 컬럼계의 프리차지 기간을 확보할 수 있어, 확실히 복원 동작 및 복귀 동작이 완료된 후에 다음 동작을 실행할 수 있다.
또한, 이 지연 회로(127)를 마련하는 것에 의해, 연속하는 액세스 사이클 시에 있어서 리세트 신호 /RSET와 세트 신호 /SET가 동시에 활성화되는 것을 방지할 수 있어, 확실히 내부 노멀 로우 활성화 신호 /intRE가 비활성화된 후에 플립플롭(128)을 세트하여, 다시 내부 노멀 로우 활성화 신호 /intRE를 활성화할 수 있다. 다음에, 이 마스크 신호 MASK의 기능에 대하여 설명한다.
도 11은 도 7에 도시한 회로의 마스크 신호 MASK에 관련되는 부분의 동작을 나타내는 신호 파형도이다. 이하, 도 11을 참조하여, 도 7에 나타내는 회로의 어드레스 마스크 동작에 대해 설명한다.
외부 어드레스 신호 EXTADD에 따라서 내부에서 어드레스 AD0에 대한 데이터 액세스(데이터 판독)가 행하여질 때에, 리프레쉬 사이클 신호 /REFCYC가 활성화된 상태를 생각한다. 이 경우, 다음에 외부 어드레스 신호 EXTADD가 어드레스 AD1로 변화되면, 이때 마스크 신호 MASK는 L 레벨이고 트랜스미션 게이트(144)는 도통 상태에 있기 때문에, ATD 회로(146)가 원샷의 어드레스 변화 검출 신호 ATD를 발생한다. 이 어드레스 변화 검출 신호 ATD의 상승에 응답하여, 전연 펄스 발생 회로(126)로부터의 리세트 패스트 신호 /RSTF가 활성화된다. 시프터(130)는 이 어드레스 AD0 액세스 시의 지연 복원 기간 신호 /RSTRD가 비활성화되면, 리세트 신호 /RST를 활성화한다. 따라서 플립플롭(128)이 리세트되어, 내부 노멀 로우 활성화 신호 /intRE가 비활성화된다.
리프레쉬 플래그가 리프레쉬 사이클 신호 /REFCYC에 따라서 세트되어 있기 때문에, 리프레쉬 제어 회로(40)가 리프레쉬 활성화 신호 /REFE를 활성화하여 리프레쉬 동작이 실행된다. 어드레스 변화 검출 신호 ATD의 하강(후연)에 응답하여, 후연 펄스 발생 회로(124)가 세트 패스트 신호 /SETF를 활성화한다. 리프레쉬 활성화 신호 /REFE가 활성 상태에 있기 때문에, 시프터(125)는 이 리프레쉬 동작이 완료될 때까지 세트 제어 신호 /SET0의 활성화를 대기한다. 리프레쉬 동작이 완료되면, 시프터(125)로부터의 세트 제어 신호 /SET0이 활성화된다. 이 세트 제어 신호 /SET0의 활성화에 응답하여, 전연 펄스 발생 회로(140)가 원샷의 펄스 신호를 생성하고, 따라서 마스크 신호 MASK가 소정 기간 H 레벨로 된다. 마스크 신호 MASK가 H 레벨인 기간, 트랜스미션 게이트(144)는 비도통 상태이다. 따라서 이 마스크 신호 MASK가 H 레벨인 동안에, 외부 어드레스 EXTADD가 AD1로부터 AD2로 변화되더라도, 어드레스 변화 검출 신호 ATD는 발생되지 않는다. 이 세트 제어 신호 /SET0에 따라서 세트 신호 /SET가 활성화되어, 플립플롭(128)이 세트되고, 어드레스 AD1에 대한 데이터 액세스가 실행된다. 따라서, 내부 노멀 로우 활성화 신호 /intRE의 활성화 시에, 리세트 신호 /RST가 활성화되어 세트/리세트 플립플롭(128)에서 세트 동작과 리세트 동작이 충돌하는 것을 방지할 수 있어, 정확히 내부 동작을 실행할 수 있다.
마스크 신호 MASK가 L 레벨로 하강하면, 트랜스미션 게이트(144)가 도통되고, ATD 회로(146)에 다음 어드레스가 인가되어, ATD 회로(146)가 어드레스 변화 검출 신호 ATD를 활성화한다. 이 어드레스 변화 검출 신호 ATD의 전연(상승)에 응답하여, 전연 펄스 발생 회로(126)가 리세트 패스트 신호 /RSTF를 활성화한다. 데이터 액세스가 완료되어 지연 복원 기간 신호 /RSTRD가 비활성화되면, 시프터(130)가 리세트 패스트 신호 /RSTF에 따라서 리세트 신호 /RST를 비활성화하여, 내부 노멀 로우 활성화 신호 /intRE가 비활성화된다. 이 내부 노멀 로우 활성화 신호 /intRE가 비활성화되면, 시프터(125)가 세트 제어 신호 /SET0을 다시 활성화한다. 지연 회로(127)가 갖는 지연 시간 후에 다시 세트 신호 /SET가 활성화되어, 내부 노멀 로우 활성화 신호 /intRE가 활성화된다. 따라서 어드레스 AD2에 대한 데이터 액세스가 실행된다.
따라서 도 11에 도시하는 바와 같이, 리프레쉬 완료 시에 있어서, 어드레스 AD1로부터 어드레스 AD2로의 변화에 응답하여 어드레스 변화 검출 신호 ATD가 활성화된 경우, 세트 신호 /SET와 리세트 신호 /RST가 모두 활성화될 가능성이 생긴다(도 11에서 파선으로 나타낸다). 그러나, 마스크 신호 MASK를 이용하는 것에 의해, 이 세트 신호 /SET의 활성화 시, 리세트 신호 /RST가 활성화되는 것을 방지할 수 있어, 정확히 세트/리세트 플립플롭(128)의 세트/리세트를 실행할 수 있다.
도 12는 본 발명의 실시예 1에 따른 반도체 기억 장치의 어드레스 신호 입력부의 구성을 개략적으로 도시하는 도면이다. 도 12에 있어서, 어드레스 신호 입력부는, 외부 어드레스 신호 EXTADD를 버퍼 처리하여 내부 어드레스 신호 INTAD를 생성하는 버퍼 회로(160)와, 세트 패스트 신호 /SETF의 활성화에 응답하여 버퍼 회로(160)로부터의 내부 어드레스 신호 INTAD를 채택 래치하는 전송 래치 회로(162)와, 세트 제어 신호 /SET0의 활성화에 응답하여 전송 래치 회로(162)가 출력하는 어드레스 신호를 채택 래치하는 전송 래치 회로(164)를 포함한다.
버퍼 회로(160)로부터의 내부 어드레스 신호 INTAD는 도 7에 나타내는 트랜스미션 게이트(144)로 인가된다. 전송 래치 회로(164)로부터의 어드레스 신호는 행 및 열의 어드레스 디코드 회로 또는 어드레스 래치 회로로 인가된다. 전송 래치 회로(162, 164)는, 예컨대 각각 트랜스미션 게이트와 인버터 래치로 구성된다(도 8 참조).
도 13은 도 12에 도시한 어드레스 신호 입력부의 동작을 나타내는 타이밍도이다. 이하, 도 13을 참조하여, 도 12에 나타내는 어드레스 신호 입력부의 동작에 대해 간단히 설명한다.
외부 어드레스 신호 EXTADD는 어드레스 AD0으로부터 어드레스 AD1로 변화되면, 세트 패스트 신호 /SETF가 활성화된다. 따라서, 전송 래치 회로(162)가 버퍼 회로(160)로부터의 어드레스 신호를 채택 래치한다. 따라서 이 전송 래치 회로(162)가 출력하는 어드레스 신호는 어드레스 AD1을 나타낸다.
세트 제어 신호 /SET0은, 내부에서 리프레쉬가 실행되고 있거나 또는 메모리 셀에 대한 데이터 액세스가 행하여지고 있는 경우에는, 메모리 셀 선택 동작이 완료될 때까지 활성화되지 않는다(시프터(125)에 의함). 내부에서 메모리 셀 선택 동작이 완료되면, 세트 제어 신호 /SET0이 활성화되어, 전송 래치 회로(164)가, 이 전송 래치 회로(162)가 출력하는 어드레스 신호를 채택한다. 따라서, 전송 래치 회로(164)로부터의 어드레스는 어드레스 AD1로 된다. 이 때, 세트 제어 신호 /SET0의 활성화에 따라 마스크 신호가 생성되어 있고, 이 마스크 신호의 비활성화에 응답하여 어드레스 변화 검출 신호 ATD가 활성화되어, 세트 패스트 신호 /SETF가 활성화된다.
이 세트 패스트 신호 /SETF의 활성화에 응답하여, 전송 래치 회로(162)가 버퍼 회로(150)로부터의 어드레스 신호를 채택 래치한다. 따라서 이 상태에서는, 전송 래치 회로(162)가 출력하는 어드레스 신호는 어드레스 AD2로 된다. 어드레스 AD1에 대한 데이터 액세스가 완료되면, 세트 제어 신호 /SET0이 활성화되어, 전송 래치 회로(164)가 동작하여, 어드레스 AD2를 어드레스 디코드 회로로 인가한다.
따라서, 내부에서 메모리 셀 선택 동작이 실행되고 있을 때에, 다음 동작 개시를 대기하는 경우에서도, 정확히 다음 내부 동작에 대응하는 어드레스 신호를 디코드 회로로 인가하여, 메모리 셀을 선택해서 데이터 액세스를 실행할 수 있다.
도 14는 도 1에 도시한 주 제어 회로(20)에 포함되는 제어 신호 발생부의 구성을 개략적으로 나타내는 도면이다. 도 14에 있어서, 주 제어 회로(20)는 내부 노멀 로우 활성화 신호 /intRE와 리프레쉬 활성화 신호 /REFE를 수신하는 복합 AND 게이트(170)와, 복합 AND 게이트(170)의 출력 신호 /RACT에 따라서 로우 디코더 및 센스 앰프 등의 행계 회로에 대한 제어 신호를 생성하는 행계 제어 회로(172)와, 행계 제어 회로(172)의 제어를 기초로 선택적으로 활성화되어, 열 디코더, 내부 데이터 기록/판독 회로 및 데이터 입출력 회로 등의 열계 회로의 동작을 제어하는 열계 제어 회로(174)를 포함한다.
이 열계 제어 회로(174)는, 리프레쉬 활성화 신호 /REFE의 활성화 시에서는 열 선택 동작이 금지된다.
행계 제어 회로(172)는, 데이터 액세스 동작 시, 메모리 셀의 행 선택에 관련되는 동작을 제어하여, 로우 디코더의 활성화, 워드선의 선택 상태로의 구동, 센스 앰프의 활성화를 소정의 시퀀스로 실행한다. 그 센스 앰프에 의한 센스 동작이 완료되면, 열계 제어 회로(174)가 활성화되어 열 선택 동작을 실행한다. 이 열계 제어 회로(174)의 활성화가 컬럼 활성화 신호 /CDE에 의해 결정된다. 데이터의 기록 및 판독은 외부로부터의 기록 인에이블 신호 /WE 및 출력 인에이블 신호 /OE에 의해 결정된다.
이 도 14에 도시하는 바와 같이, 내부 노멀 로우 활성화 신호 /intRE 또는 리프레쉬 활성화 신호 /REFE가 활성화되면, 어레이 활성화 신호 /RACT가 활성화되어 내부에서 행 선택 동작이 실행된다. 내부 노멀 로우 활성화 신호 /intRE와 리프레쉬 활성화 신호 /REFE의 동시 활성화가 방지되어 있고, 리프레쉬 동작 및 데이터 액세스 동작 중 한쪽만이 실행된다.
또 바람직하게는, 리프레쉬 활성화 신호 /REFE 및 내부 노멀 로우 활성화 신호 /intRE는 내부가 초기 상태(프리차지 상태)로 복귀한 후에 비활성화된다. 확실히 내부가 초기 상태에 복귀한 후에 다음 동작을 개시할 수 있다. 따라서, 소위 RAS 프리차지 기간 동안에 다음 동작에 들어가는 것을 확실히 방지할 수 있어, 초기 상태 복귀 동작이 중단되어 데이터가 파괴되는 것을 확실히 방지할 수 있다.
(변경예)
도 15는 본 발명의 실시예 1의 변경예의 구성을 개략적으로 도시하는 도면이다. 도 15에서는, 세트 패스트 신호 /SETF를 시프트하는 시프터(125)의 입력 노드 INB에 리프레쉬 제어 회로(40)로부터의 리프레쉬 활성화 신호 /REFE가 인가된다. 이 도 15에 나타내는 제어 회로의 다른 구성은 도 1에 나타내는 주 제어 회로의 구성과 동일하며, 대응하는 부분에는 동일 참조 번호를 부여하고 그 상세한 설명은 생략한다.
도 15에 나타내는 주 제어 회로(20)의 구성에서는, 내부에서 리프레쉬 동작이 실행되고 있을 때에는, 어드레스 신호가 변화되더라도, 리프레쉬가 완료될 때까지 어드레스 신호에 대한 데이터 액세스는 대기하게 된다. 이 경우, 리프레쉬 완료 시에 있어서, 시프터(125)로부터의 세트 제어 신호 /SET0이 활성화된다. 이 때에, 어드레스 변화 검출 신호 ATD가 발생되면, 세트/리세트 플립플롭(128)의 세트/리세트 동작이 중첩되어, 정확히 내부 동작을 설정할 수 없다.
그러나, 이 세트 제어 신호 /SET0이 발생되어, 세트/리세트 플립플롭(128)을 세트할 때에는, 마스크 신호 MASK를 활성화하고 있어, 메모리 셀 선택 동작 완료까지 리세트 신호 /RST가 활성화되는 것을 대기할 수 있다.
따라서, 이 도 15에 나타내는 주 제어 회로(20)의 구성에서도, 예컨대 리프레쉬 동작 완료 시에 있어서, 플립플롭(128)의 세트 동작 및 리세트 동작이 겹치는 것을 방지할 수 있다.
이상과 같이, 본 발명의 실시예 1에 따르면, 내부 노멀 로우 활성화 신호 /intRE의 활성화 시에서는, 어드레스 변화 검출 신호의 발생을 마스킹하고 있어, 내부 노멀 로우 활성화 신호의 활성화와 비활성화에 대한 동작 지시가 겹치는 것을 방지할 수 있어, 확실히 내부 동작을 개시시킬 수 있다.
(실시예 2)
도 16은 본 발명의 실시예 2에 따른 주 제어 회로의 구성을 개략적으로 도시하는 도면이다. 도 16에 나타내는 주 제어 회로(20)의 구성은, 이하의 점에서 도 15에 나타내는 주 제어 회로와 그 구성이 다르다.
즉, 시프터(130)와 세트/리세트 플립플롭(128) 사이에 지연 회로(180)가 배치된다. 또한, 시프터(130)가 출력하는 리세트 제어 신호 /RST0의 전연(하강)에 응답하여 원샷의 펄스 신호를 생성하는 전연 펄스 발생 회로(182)와, 전연 펄스 발생 회로(140, 182)의 출력 신호를 수신하는 복합 AND 게이트(184)가 마련된다. 복합 AND 게이트(184)의 출력 신호가 마스크 신호 MASK를 생성하는 인버터(142)로 인가된다. 도 16에 나타내는 주 제어 회로의 다른 구성은 도 15에 나타내는 주 제어 회로의 구성과 동일하며, 대응하는 것에는 동일 참조 번호를 부여하고, 그 상세 설명은 생략한다.
도 16에 나타내는 주 제어 회로의 구성인 경우, 세트/리세트 플립플롭(128)의 세트 시 및 리세트 시에 전연 펄스 발생 회로(140, 182)에 의해 원샷 펄스 신호를 생성하여 마스크 신호 MASK를 생성한다. 따라서 내부 동작 완료 시 및 내부 동작 개시 시에 있어서, 이 세트/리세트 플립플롭의 세트 동작과 리세트 동작이 겹치는 것을 방지할 수 있다.
도 17은 도 16에 나타내는 주 제어 회로(20)의 세트 및 리세트 시의 동작을 나타내는 신호 파형도이다. 이하, 도 17을 참조하여, 도 16에 나타내는 주 제어 회로(20)의 내부 동작 세트/리세트 시의 동작에 대해 설명한다.
현재, 지연 복원 기간 신호 /RSTRD는 H 레벨이고, 내부가 프리차지 상태에 있는 상태를 생각한다. 리프레쉬 활성화 신호 /REFE는 H 레벨이다.
외부 어드레스 신호 EXTADD가 어드레스 AD0로 변화되면, 이 때에는, 마스크 신호 MASK는 L 레벨이기 때문에, 트랜스미션 게이트(144)는 도통 상태에 있고, ATD 회로(146)에 의해 어드레스 변화 검출 신호 ATD가 발생된다. 이 어드레스 변화 검출 신호 ATD의 상승에 응답하여, 전연 펄스 발생 회로(126)가 리세트 패스트 신호 /RSTF를 활성화하고, 따라서 시프터(130)로부터의 리세트 제어 신호 /RST0이, 지연 복원 기간 신호 /RSTRD가 H 레벨이기 때문에, 활성화된다. 이 리세트 제어 신호 /RST0의 활성화에 응답하여, 전연 펄스 발생 회로(182)가 원샷의 펄스 신호를 발생하고, 따라서 마스크 신호 MASK가 활성화된다.
또한, 어드레스 변화 검출 신호 ATD가 하강하면, 후연 펄스 발생 회로(124)로부터의 세트 패스트 신호 /SETF가 활성화된다. 리프레쉬 활성화 신호 REFE는 비활성 상태에 있기 때문에, 따라서 시프터(125)로부터의 세트 제어 신호 /SET0이 활성화된다. 이 세트 제어 신호 /SET0의 활성화에 응답하여, 또한 전연 펄스 활성 회로(140)가 활성화되어, 마스크 신호 MASK의 H 레벨 기간이 연장된다. 마스크 신호 MASK의 활성화 기간은 어드레스 변화 검출 신호 ATD의 펄스 폭과 동일한 정도 또는 그 이하로 설정된다.
세트 제어 신호 /SET0이 활성화되면, 소정 시간 경과 후에 지연 회로(127)의 출력 신호에 의해 세트 신호 /SET가 활성화되고, 지연 복원 기간 신호 /RSTRD가 활성화되어 내부의 메모리 셀 선택 동작이 개시된다.
리세트 신호 /RST와 세트 신호 /SET는 어드레스 변화 검출 신호 ATD의 펄스 폭에 상당하는 시간차를 갖고 있어, 세트/리세트 플립플롭(128)은 확실히 세트된다.
지연 복원 기간 신호 /RSTRD가 L 레벨인 기간에, 어드레스 신호 EXTADD가 어드레스 AD0으로부터 어드레스 AD1로 변화된 상태를 생각한다. 마스크 신호 MASK는 L 레벨이고, 트랜스미션 게이트(144)는 도통 상태이며, 이 어드레스 변화에 의해 어드레스 변화 검출 신호 ATD가 발생되어, 따라서 전연 펄스 발생 회로(126)에 의해 리세트 패스트 신호 /RSTF가 활성화된다. 지연 복원 기간 신호 /RSTRD는 L 레벨이기 때문에, 시프터(130)는 리세트 제어 신호 /RST0의 활성화를 대기한다.
어드레스 변화 검출 신호 ATD의 하강에 응답하여, 후연 펄스 발생 회로(124)로부터의 세트 패스트 신호 /SETF가 활성화되고, 따라서 세트 제어 신호 /SET0이 활성화되어, 마스크 신호 MASK가 H 레벨로 설정된다. 이 세트 제어 신호 /SET0의 활성화에 응답하여, 지연 회로(127)의 출력 신호에 따라서 세트 신호 /SET가 활성화된다. 이 때, 플립플롭(128)이 세트 상태에 있어, 내부 상태는 변화하지 않는다.
또한, 세트 제어 신호 /SET0의 활성화에 응답하여 마스크 신호 MASK가 다시 H 레벨로 설정된다.
세트 신호 /SET가 활성화된 후에 지연 복원 기간 신호 /RSTRD가 H 레벨로 상승하면, 시프터(130)는 리세트 제어 신호 /RST0을 활성화한다. 전연 펄스 활성 회로(182)는 이 리세트 제어 신호 /RST0의 활성화에 응답하여 원샷의 펄스 신호를 발생해서 마스크 신호 MASK를 H 레벨로 설정한다.
이 지연 복원 기간 신호 /RSTRD가 H 레벨로 상승되고, 리세트 신호 /RST가 활성화될 때에, 외부 어드레스 신호 EXTADD가 어드레스 AD1로부터 어드레스 AD2로 변화된 상태를 생각한다. 이 때에는, 마스크 신호 MASK가 H 레벨에 있어, 트랜스미션 게이트(144)는 비도통 상태에 있기 때문에, 어드레스 변화 검출 신호 ATD의 발생은 차단된다. 리세트 신호 /RST에 의해 세트/리세트 플립플롭(128)이 리세트 상태로 설정된 후에, 마스크 신호 MASK가 L 레벨로 하강한다. 따라서, 트랜스미션 게이트(144)가 도통되고, 어드레스 신호 AD2가 ATD 회로(146)로 인가되어, 어드레스 변화 검출 신호 ATD가 활성화된다.
이 어드레스 변화 검출 신호 ATD의 활성화에 응답하여, 전연 펄스 발생 회로(126)에 의해 리세트 패스트 신호 /RSTF가 발생되어, 시프터(130)가 외부 리세트 신호 /RST0을 활성화한다. 따라서, 마스크 신호 MASK가 다시 H 레벨로 설정되어, 어드레스 신호의 전송을 마스킹한다. 소정 시간 경과 후에, 리세트 신호 /RST가 L 레벨로 하강하고, 세트/리세트 플립플롭이 리세트된다. 어드레스 변화 검출 신호 ATD의 하강에 응답하여, 후연 펄스 발생 회로(124)로부터의 세트 패스트 신호 /SETF가 L 레벨로 하강하고, 따라서 시프터(125)로부터의 세트 제어 신호 /SET0이 활성화되어, 다시 전연 펄스 발생 회로(140)에 의해 마스크 신호 MASK가 생성된다.
세트 제어 신호 /SET0이 활성화된 후, 소정 기간 경과 후에, 지연 회로(127)의 출력 신호에 의해 세트/리세트 플립플롭(128)이 세트되어, 지연 복원 기간 신호 /RSTRD가 활성화된다. 이 세트 시에는, 리세트 신호 /RST는 이미 H 레벨로 복귀하고 있어, 확실히 세트/리세트 플립플롭(128)은 세트된다.
따라서, 내부에서 복귀 동작이 행하여지고 있을 때에 마스크 신호 MASK를 활성화하고 있어, 이 기간 어드레스 변화 검출 신호 ATD가 발생되는 것을 방지할 수 있어, 세트/리세트 플립플롭(128)의 세트 동작과 리세트 동작이 경합하는 것을 방지할 수 있다.
또, 도 17에 나타내는 동작 파형에 있어서, 어드레스 AD0에 대한 데이터 액세스가 행하여진 후에, 어드레스 AD2에 대한 데이터 액세스가 행하여지더라도 된다. 즉, 내부 노멀 로우 활성화 신호 /intRE에 따라서 외부 어드레스 신호의 래치를 실행하는 것에 의해 쇼트 사이클의 어드레스 AD1에 대한 데이터 액세스를 무시할 수 있다. 또한 이것 대신에, 실시예 1과 마찬가지로, 신호 /SETF 및 /SET0에 의해 외부 어드레스 신호를 순차적으로 래치 전송하여, 어드레스 AD0, AD1 및 AD2에 대해 순차적으로 액세스가 실행되더라도 된다.
(변경예)
도 18은 본 발명의 실시예 2에 따른 반도체 기억 장치의 변경예의 구성을 개략적으로 도시하는 도면이다. 이 도 18에 나타내는 주 제어 회로(20)의 구성에서는, 마스크 신호 MASK를 생성하기 위해서, 리세트 제어 신호 /RST0 대신에 지연 복원 기간 신호 /RSTRD가 이용된다. 즉, 후연 펄스 발생 회로(188)에 대하여 지연 복원 기간 신호 /RSTRD가 인가된다. 전연 펄스 발생 회로(140) 및 후연 펄스 발생 회로(188)의 출력 펄스 신호가 복합 AND 게이트(184)로 인가된다.
도 18에 나타내는 구성의 다른 구성은 도 16에 나타내는 구성과 동일하며, 대응하는 부분에는 동일 참조 번호를 부여하고, 그 상세 설명은 생략한다.
도 19는 도 18에 도시한 주 제어 회로(20)의 동작을 나타내는 신호 파형도이다. 이하, 도 19를 참조하여, 도 18에 나타내는 주 제어 회로(20)의 세트/리세트 시의 동작에 대해 설명한다.
현재, 지연 복원 기간 신호 /RSTRD가 H 레벨이고 또한 마스크 신호 MASK도 L 레벨인 초기 상태를 생각한다. 리프레쉬 활성화 신호 /REFE는 H 레벨이다. 외부 어드레스 신호 EXTADD가 어드레스 AD0로 변화되면, 트랜스미션 게이트(144)는 도통 상태에 있기 때문에, ATD 회로(146)로부터 어드레스 변화 검출 신호 ATD가 발생된다. 이 어드레스 변화 검출 신호 ATD의 전연(상승)에 응답하여 전연 펄스 발생 회로(126)로부터의 리세트 패스트 신호 /RSTF가 활성화되고, 따라서 시프터(130)로부터의 리세트 제어 신호 /RST0이 활성화된다. 소정 시간 경과 후에 지연 회로(180)에 의해 리세트 신호 /RST가 활성화된다.
한편, 어드레스 변화 검출 신호 ATD의 하강에 응답하여, 후연 펄스 발생 회로(124)에 의해 세트 패스트 신호 /SETF가 활성화되고, 이어서 세트 제어 신호 /SET0이 활성화된다. 이 세트 제어 신호 /SET0의 활성화에 응답하여 마스크 신호 MASK가 소정 기간 H 레벨로 되어, 트랜스미션 게이트(144)가 비도통 상태로 된다. 소정 기간 경과 후에 세트 신호 /SET가 활성화되어, 지연 복원 기간 신호 /RSTRD가 L 레벨로 된다. 세트 신호 /SET와 리세트 신호 /RST는 어드레스 변화 검출 신호 ATD의 펄스 폭의 시간차를 갖고 있어, 세트/리세트 플립플롭(128)은 확실히 세트할 수 있다.
내부에서 메모리 셀의 선택 동작(데이터 액세스 동작)이 완료되면, 지연 복원 기간 신호 /RSTRD가 H 레벨로 상승된다. 이 복원 지연 기간 신호 /RSTRD의 상승에 응답하여 후연 펄스 발생 회로(188)가 원샷의 펄스 신호를 생성하고, 따라서 마스크 신호 MASK가 H 레벨로 된다. 이 마스크 신호 MASK가 H 레벨인 동안에, 외부 어드레스 신호 EXTADD가 어드레스 AD0으로부터 어드레스 AD1로 변화되더라도, 트랜스미션 게이트(144)는 비도통 상태에 있기 때문에, 어드레스 변화 검출 신호 ATD는 발생되지 않는다.
지연 복원 기간 신호 /RSTRD가 H 레벨로 상승되어, 내부가 확실히 초기 상태로 복귀된 후에, 마스크 신호 MASK가 L 레벨로 하강하여, 트랜스미션 게이트(144)가 도통된다. 이 트랜스미션 게이트(144)의 도통에 응답하여, ATD 회로(146)가 어드레스 변화 검출 신호 ATD를 발생한다. 이 어드레스 변화 검출 신호 ATD의 상승에 응답하여, 전연 펄스 발생 회로(126)로부터의 리세트 패스트 신호 /RSTF가 활성화되고, 이어서 시프터(130)로부터의 리세트 제어 신호 /RST0이 활성화된다. 소정 시간 경과 후에, 리세트 신호 /RST가 활성화되고, 세트/리세트 플립플롭(128)이 리세트되어, 내부 노멀 로우 활성화 신호 /intRE가 비활성화된다.
한편, 어드레스 변화 검출 신호 ATD의 후연(하강)에 응답하여, 후연 펄스 발생 회로(124)로부터의 세트 패스트 신호 /SETF가 활성화되고, 이어서 시프터(125)로부터의 세트 제어 신호 /SET0이 활성화된다. 이 세트 제어 신호 /SET0의 활성화에 응답하여 전연 펄스 발생 회로(140)로부터 원샷의 펄스 신호가 생성되고, 따라서 소정 기간 마스크 신호 MASK가 H 레벨로 된다. 이 후, 세트 신호 /SET가 활성 상태로 구동되어, 세트/리세트 플립플롭(128)이 세트되고, 내부 노멀 로우 활성화 신호 /intRE가 L 레벨로 하강하여, 메모리 셀 선택 동작이 실행된다. 또한 이 때, 지연 복원 기간 신호 /RSTRD가 L 레벨로 하강한다.
이 세트 동작 시에 있어서는, 마스크 신호 MASK가 H 레벨이기 때문에, 어드레스 변화 검출 신호 ATD는 발생하지 않고, 리세트 신호 /RST는 확실히 비활성 상태로 유지된다.
따라서, 이 내부에서의 프리차지 상태 복귀를 나타내는 지연 복원 기간 신호 /RSTRD를 이용하여 마스크 신호 MASK를 생성하는 것에 의해, 내부에서의 복귀 기간 동안에 어드레스 변화 검출 신호 ATD가 발생되는 것을 방지할 수 있다. 또한, 어드레스 AD0으로부터 어드레스 AD1로의 변화가 지연 복원 기간 신호 /RSTRD의 L 레벨 기간 동안에 발생하는 경우에는, 리세트 신호 /RST는 지연 복원 기간 신호 /RSTRD가 비활성 상태로 구동되고 나서 활성화된다. 이 때에는 마스크 신호 MASK가 H 레벨이고, 어드레스 변화 검출 신호 ATD는 발생되지 않아, 세트/리세트 플립플롭의 세트 동작 및 리세트 동작의 경합을 방지할 수 있다.
이 실시예 2에서도, 도 7에 나타내는 구성과 마찬가지로, 세트 제어 신호 /SET0을 생성하는 시프터(125)의 입력 노드 INB로, 리프레쉬 활성화 신호 /REFE와 내부 노멀 로우 활성화 신호 /intRE를 수신하는 복합 AND 게이트의 출력 신호가 인가되더라도 된다.
이상과 같이, 본 발명의 실시예 2에 따르면, 내부 상태 리세트 시에 있어서도, 어드레스 변화 검출 신호의 발생을 마스킹하고 있어, 내부 상태가 초기 상태로 복귀하는 기간 동안에 어드레스 변화 검출 신호가 발생되는 것을 방지할 수 있어, 내부 노멀 로우 활성화 신호의 세트/리세트를 정확히 실행할 수 있다.
(실시예 3)
도 20은 본 발명의 실시예 3에 따른 주 제어 회로(20)의 구성을 개략적으로 나타내는 도면이다. 도 20에 나타내는 주 제어 회로(20)의 구성에서는, ATD 회로(146)에 대하여 항상 내부 어드레스 신호 INTA가 인가된다. 이 ATD 회로(146)로부터의 어드레스 변화 검출 신호 ATD는 후연 펄스 발생 회로(124)로 인가된다. 한편, 전연 펄스 발생 회로(126)로는 트랜스미션 게이트(144)를 거쳐서 어드레스 변화 검출 신호 ATD가 인가된다. 이 트랜스미션 게이트(144)의 도통/비도통을 제어하는 마스크 신호 MASK는, 세트 제어 신호 /SET0을 수신하는 전연 펄스 발생 회로(140)와, 이 전연 펄스 발생 회로(140)의 출력 신호를 수신하는 인버터(142)에 의해 생성된다.
도 20에 나타내는 주 제어 회로의 다른 구성은 도 15에 나타내는 주 제어 회로의 구성과 동일하며, 대응하는 부분에는 동일 참조 번호를 부여하고, 그 상세 설명은 생략한다.
이 도 20에 나타내는 구성에 있어서, ATD 회로(146)는 활성화 기간이 복원 기간 이상의 어드레스 변화 검출 신호 ATD를 생성한다. 이 복원 기간에 대해서는 이후에 상세히 설명한다.
도 21은 도 20에 도시한 주 제어 회로의 동작을 나타내는 신호 파형도이다. 이하, 도 21을 참조하여, 도 20에 나타내는 주 제어 회로의 동작에 대해 설명한다.
외부 어드레스 신호 EXTADD가 어드레스 AD0으로부터 어드레스 AD1로 변화되면, ATD 회로(146)로부터 어드레스 변화 검출 신호 ATD가 발생된다. 이 때, 마스크 신호 MASK는 L 레벨이기 때문에, 트랜스미션 게이트(144)는 도통 상태에 있다. 따라서, 어드레스 변화 검출 신호 ATD의 전연(상승)에 따라서, 전연 펄스 발생 회로(126)가 리세트 패스트 신호 /RSTF를 활성화한다. 복원 신호 /RSTRD는 H 레벨에 있기 때문에, 시프터(130)가 이 리세트 패스트 신호 /RSTF에 따라서 리세트 신호 RST를 활성화하여, 세트/리세트 플립플롭(128)을 리세트한다.
이전 사이클에서, 리프레쉬 사이클 신호 /REFCYC가 활성화되어 있으면, 다음 사이클 기간에서는 리프레쉬 동작이 실행된다. 리프레쉬 동작 기간 동안에 있어서, 어드레스 변화 검출 신호 ATD가 L 레벨로 하강하면, 후연 펄스 발생 회로(124)로부터의 세트 패스트 신호 /SETF가 활성화된다.
리프레쉬 동작이 완료하여 리프레쉬 활성화 신호 /REFE가 비활성화되면, 시프터(125)로부터의 세트 신호 /SET0이 활성화되고, 따라서 전연 펄스 발생 회로(140) 및 인버터(142)에 의해 마스크 신호 MASK가 발생된다. 이 마스크 신호 MASK는 단지 ATD 회로(146)로부터의 어드레스 변화 검출 신호 ATD의 전연 펄스 발생 회로(126)로의 전송을 금지하고 있을 뿐이다. 따라서, 외부 어드레스 신호 EXTADD가 어드레스 AD1로부터 어드레스 AD2로 변화되면, 다시 어드레스 변화 검출 신호 ATD가 H 레벨로 상승된다. 이 어드레스 변화 검출 신호 ATD가 상승하더라도, 마스크 신호 MASK는 H 레벨이기 때문에, 펄스 발생 회로(126)에 대한 어드레스 변화 검출 신호 ATD의 전송은 마스킹된다. 따라서, 다음으로 어드레스 AD1에 대한 데이터 판독 동작이 실행된다.
마스크 신호 MASK가 L 레벨로 하강하면, 어드레스 변화 검출 신호 ATD가 전연 펄스 발생 회로(126)에 전송되어, 리세트 패스트 신호 /RSTF가 활성화된다. 이 어드레스 AD1에 대한 데이터 액세스 동작이 완료되면, 리세트 신호 /RST가 활성화되어, 세트/리세트 플립플롭이 리세트된다.
다음에, 어드레스 변화 검출 신호 ATD가 L 레벨로 하강하면, 다시 세트 패스트 신호 /SETF 및 세트 제어 신호 /SET0이 활성화된다(어드레스 AD1에 대한 데이터 액세스가 완료되어 있을 때). 따라서 다시 세트 신호 /SET가 활성화되면, 어드레스 AD2에 대한 액세스 동작이 개시된다. 어드레스 AD2에 대한 데이터 액세스 동안에 마스크 신호 MASK가 하강하여, 리세트 패스트 신호 /RSTF가 활성화된다. 따라서 어드레스 AD2에 대한 데이터 액세스가 완료되면, 리세트 신호 /RST가 활성화된다.
도 21에 도시하는 바와 같이, 어드레스 변화 검출 신호 ATD가 마스킹되면, 리세트 신호의 발생을 마스킹하여, 리세트 신호 /RST의 발생 타이밍을 시프트하고 있다. 따라서, 각 액세스 사이클에 있어서, 어드레스 변화 검출 신호 ATD의 하강에 응답하여 데이터 액세스 동작을 개시할 수 있다. 이 경우, 세트 신호 /SET에 대해서는, 어드레스 변화 검출 신호 ATD는 조금도 마스킹되어 있지 않기 때문에, 어드레스 신호의 변화 시점으로부터 어드레스 변화 검출 신호 ATD가 갖는 펄스 폭의 기간이 경과한 후에, 세트 제어 신호 /SET0이 활성화되고, 이어서 세트 신호 /SET가 활성화된다. 따라서, 어드레스 변화 검출 신호 ATD를 마스킹하여, 리세트 동작 및 세트 동작 양자를 마스킹하는 경우에 비하여, 리세트 동작을 실행하는 기간을 없애 세트 동작을 곧 실행할 수 있어, 내부 동작 개시 타이밍을 빠르게 할 수 있다.
또한, 어드레스 변화 검출 신호 ATD의 펄스 폭을 복원 기간 이상으로 설정하는 것에 의해, 이하의 이점이 얻어진다. 즉, 마스크 신호 MASK가 L 레벨로 하강하면, 리세트 패스트 신호 /RSTF가 어드레스 변화 검출 신호 ATD에 따라서 활성화된다. 이 때에는 이미 어드레스 변화 검출 신호 ATD의 상승에 응답하여 세트 동작이 행하여지고 있어, 내부 노멀 로우 활성화 신호 /intRE를 생성하는 세트/리세트 플립플롭(128)의 세트 동작 및 리세트 동작이 충돌하는 일은 없다. 따라서, 리세트 제어 신호 /RST0을 트리거로 하여, 마스크 신호 MASK를 생성할 필요가 없다. 또한, 어드레스 변화 검출 신호 ATD를 복원 기간 이상 확보하는 것에 의해, 어드레스 신호가 복원 기간보다 짧은 사이클로 변화되는 경우에는, 이 쇼트 사이클의 어드레스 신호를 무시할 수 있어, 어드레스 노이즈 스큐(address noise skew)의 영향을 받는 일없이 정상으로 인가되는 어드레스 신호에 따라서 데이터 액세스를 실행할 수 있다.
또한, 마스크 신호 MASK가 데이터 액세스 동작 기간 동안에 L 레벨로 하강하더라도, 리세트 동작은 그 데이터 액세스 완료 시에 실행되기 때문에, 정확한 데이터 액세스가 보증된다.
또한, 마스크 신호 MASK의 펄스 폭도 이 복원 기간 정도로 설정되더라도 무방하다.
또한, 도 20에 나타내는 구성에서도, 도 7에 나타내는 구성과 같이, 리프레쉬 활성화 신호 /REFE와 내부 노멀 로우 활성화 신호 /intRE를 수신하는 복합 AND 게이트의 출력 신호가 세트 제어 신호 /SET0을 생성하는 시프터(125)의 입력 노드 INB에 인가되더라도 된다. 이 구성의 경우에는, 내부에서 메모리 셀이 선택 상태에 있는 상태에서 어드레스 변화 검출 신호 ATD가 발생되더라도 확실히 내부가 초기 상태로 복귀한 후에 다음 어드레스에 대한 액세스를 개시할 수 있다. 따라서, 이 구성의 경우에는, 예를 들면, 도 21에 나타내는 신호 파형에 있어서 어드레스 변화 검출 신호 ATD가 리세트 신호 /RST의 활성화 시에 하강하더라도, 플립플롭(128)의 세트 동작과 리세트 동작이 중첩하여 행하여지는 것을 확실히 방지할 수 있다. 다음에, 복원 기간에 대하여 설명한다.
도 22는 본 발명에 따른 반도체 기억 장치의 주요부 구성을 개략적으로 나타내는 도면이다. 도 22에 있어서, 도 1에 나타내는 메모리 셀 어레이(26), 센스 앰프/입출력 제어 회로(25) 및 행 선택에 관련되는 동작을 실행하는 행계 회로, 이 행계 회로의 동작을 제어하는 행계 제어 회로의 구성을 개략적으로 나타낸다.
도 22에 있어서, 메모리 셀 어레이(26)에 있어서, 메모리 셀 MC가 행렬 형상으로 배치된다. 메모리 셀 MC의 각 행에 대응하여 워드선 WL이 배치되고, 메모리 셀 MC의 각 열에 대응하여 비트선 BL 및 ZBL이 배치된다. 도 22에서는 하나의 메모리 셀 MC을 대표적으로 나타낸다.
메모리 셀 MC은 정보를 전하의 형태로 저장하는 메모리 셀 캐패시터 MQ와, 대응하는 워드선 WL 상의 신호에 따라서 메모리 셀 캐패시터 MQ의 저장 노드 SN을 대응하는 비트선 BL 또는 ZBL에 접속하는 액세스 트랜지스터 MT를 포함한다.
비트선 BL 및 ZBL이 쌍을 이루어 배치된다. 비트선 BL 및 ZBL의 쌍에 대하여, 활성화 시에 이들 비트선 BL 및 ZBL을 소정 전압 VBL로 프리차지하고 또한 이퀄라이즈하는 비트선 이퀄라이즈 회로(230)와, 활성화 시에 비트선 BL 및 ZBL의 전위를 차동 증폭하고 또한 래치하는 센스 앰프(232)와, 열 선택 신호 CSL에 따라서 도통되고, 도통 시에 비트선 BL 및 ZBL을 내부 데이터선 IO 및 ZIO에 접속하는 열 선택 게이트(234)가 마련된다. 센스 앰프(232) 및 열 선택 게이트(234)가, 도 1에 나타내는 센스 앰프/입출력 제어 회로(25) 블럭의 구성 요소에 대응한다.
행계 회로는, 로우 어드레스 래치 지시 신호 RAL의 활성화 시, 인가된 어드레스 신호 AD를 채택하여 내부 워드선 어드레스 신호 RA를 생성하는 어드레스 래치(240)와, 리프레쉬 제어 회로(40)로부터의 리프레쉬 어드레스 신호 RFAD와 어드레스 래치(240)로부터의 내부 로우 어드레스 신호 RA 중 한쪽을 선택하는 멀티플렉서(241)와, 로우 어드레스 디코드 인에이블 신호 RADE의 활성화 시, 멀티플렉서(241)를 거쳐서 인가된 로우 어드레스 신호를 디코드하는 로우 디코드 회로(242)와, 워드선 구동 타이밍 신호 RX의 활성화에 응답하여, 로우 디코드 회로(242)의 출력 신호에 따라서 어드레스 지정된 워드선을 선택 상태로 구동하는 워드선 구동 회로(243)를 포함한다.
어드레스 래치(240)는 실시예 1에서의 도 12에 나타내는 전송 래치 회로의 후단에 마련되더라도 된다. 또한, 실시예 1에서의 전송 래치 회로가 어드레스 래치(240) 대신에 이용되더라도 된다.
이 행계 회로에는 비트 이퀄라이즈 회로(230) 및 센스 앰프(232)도 포함되며, 이들 행계 회로가 행계 제어 회로(도 4에 나타내는 행계 제어 회로(172)에 대응)에 의해 제어된다.
행계 제어 회로는, 내부 노멀 로우 활성화 신호 /intRE의 활성화에 응답하여 어드레스 래치 지시 신호 RAL을 활성화하는 어드레스 래치 제어 회로(250)와, 어드레스 래치 제어 회로(250)의 출력 신호와 리프레쉬 활성화 신호 /REFE 중 한쪽의 활성화에 응답하여 활성화 신호를 생성하는 게이트 회로(251)와, 게이트 회로(251)의 출력 신호의 활성화에 응답하여 로우 어드레스 디코드 인에이블 신호 RADE를 활성화하는 로우 디코드 제어 회로(252)와, 로우 디코드 제어 회로(252)로부터의 로우 어드레스 디코드 인에이블 신호 RADE의 활성화에 응답하여 비트선 이퀄라이즈 지시 신호 BLEQ를 비활성화하는 비트선 이퀄라이즈 제어 회로(253)와, 비트선 이퀄라이즈 제어 회로(253)로부터의 비트선 이퀄라이즈 지시 신호 BLEQ의 비활성화에 응답하여, 워드선 구동 타이밍 신호 RX를 활성화하는 워드선 제어 회로(254)와, 워드선 구동 타이밍 신호 RX의 활성화에 응답하여, 소정 기간 경과 후에 센스 앰프 활성화 신호 SE를 활성화하는 센스 제어 회로(255)를 포함한다.
비트선 이퀄라이즈 제어 회로(253)로부터의 비트선 이퀄라이즈 지시 신호 BLEQ는 비트선 이퀄라이즈 회로(230)에 인가되고, 센스 제어 회로(255)로부터의 센스 앰프 활성화 신호 SE는 센스 앰프(232)에 인가된다. 센스 제어 회로(255)로부터의 센스 앰프 활성화 신호 SE가 활성화되면, 먼저 도 10에서 도시하는 바와 같이, 복원 기간 신호 /RSTR의 활성화에 따라서 열계 제어 회로(256)로부터의 컬럼 활성화 신호 CDE가 활성화되어, 열계 회로(245)가 동작한다.
이 열계 제어 회로(256)는 도 20에 나타내는 전연 펄스 발생 회로(134)를 포함하더라도 되고, 또한, 열계 제어 회로(256)가 컬럼 활성화 신호 /CDE와 센스 제어 회로(255)의 출력 신호에 따라서 컬럼 활성화 신호 또는 컬럼 제어 신호를 생성하더라도 된다. 따라서 도 22에서는 컬럼 활성화 신호로서 정(正) 논리의 제어 신호 CDE를 나타낸다.
열계 회로(245)는 컬럼 디코더, 내부 데이터선 이퀄라이즈 회로, 내부 기록 회로 및 내부 판독 회로를 포함한다. 도 22에서는 열계 회로(245)로부터 열 선택 신호 CSL이 생성되는 구성을 대표적으로 나타낸다.
열계 회로(245)는 내부 기록 회로 및 내부 판독 회로로서 내부 기록 데이터를 생성하여 선택 메모리 셀에 기록하는 기록 드라이버, 및 선택 메모리 셀로부터의 판독 데이터를 증폭하는 프리앰프를 포함한다. 열 선택 게이트(234)가 이 열계 회로(245)에 포함되더라도 된다.
열계 제어 회로(256)는 리프레쉬 활성화 신호 /REFE의 활성화 시, 리세트 상태로 유지되어, 열 선택 동작이 금지된다.
행계 제어 회로를 초기화하는 리세트 회로로서, 지연 복원 기간 신호 /RSTRD와 리프레쉬 활성화 신호 /REFE를 수신하는 게이트 회로(257)가 마련된다. 이 게이트 회로(257)의 출력 신호에 따라서 로우 디코드 제어 회로(252)로부터 센스 제어 회로(255)까지의 각 제어 회로가 소정의 시퀀스로 리세트된다.
이 리세트 시퀀스에서, 먼저 워드선 구동 타이밍 신호 RX가 비활성화되고, 이어서 센스 앰프 활성화 신호 SE가 비활성화된다. 그 후, 비트선 이퀄라이즈 지시 신호 BLEQ가 활성화되어 비트선의 이퀄라이즈/프리차지가 실행되고, 그 후 로우 디코드 동작이 정지된다. 이 로우 디코드 동작의 비활성화에 응답하여, 내부 노멀 로우 활성화 신호 /intRE가 비활성화된다. 내부 노멀 로우 활성화 신호 /intRE는 내부 상태를 나타내는 신호로서, 내부가 초기 상태로 복귀했을 때에 비활성화된다.
또한, 리프레쉬 활성화 신호 /REFE는 내부가 리프레쉬 상태에 있는 것을 나타낸다. 따라서, 도 22에서 괄호 내에 나타내는 바와 같이, 리프레쉬 활성화 신호 /REFE가 활성화되고 나서 소정 기간 경과 후에 리프레쉬 동작을 내부에서 완료시키는 리프레쉬 복원 기간 신호 /RFRSTD를 이용하여 행계 제어 회로의 리세트가 실행된다. 이 리프레쉬 복원 기간 신호 /RFRSTD의 비활성화에 응답하여 리프레쉬 활성화 신호 /REFE가 비활성화되어, 리프레쉬 상태로부터의 해방이 나타내어져, 다음 데이터 액세스가 허가된다.
이 리프레쉬 복원 기간 신호 /RFRSTD는 복원 활성화 신호 /REFE보다도 빠른 타이밍에서 변화되는 신호이면 되고, 도 2에 나타내는 버퍼(48)의 전단 즉 플립플롭(45)의 출력 신호가 이 리프레쉬 복원 기간 신호 /RFRSTD로서 이용되더라도 된다.
도 23은 도 22에 나타내는 회로의 동작을 나타내는 타이밍도이다. 이하, 도 23을 참조하여, 도 22에 나타내는 구성의 동작에 대해 설명한다. 통상 데이터 액세스 동작 시에 있어서는, 데이터 액세스 지시에 따라 내부 노멀 로우 활성화 신호 /intRE가 활성화되고, 따라서 지연 복원 기간 신호 /RSTRD가 활성화된다. 이 내부 노멀 로우 활성화 신호 /intRE의 활성화에 응답하여 어드레스 래치 제어 회로(250)로부터의 로우 어드레스 래치 지시 신호 RAL이 활성화되어, 어드레스 래치(240)가 인가된 신호를 래치하여 로우 어드레스 신호 RA를 생성한다.
이어서, 게이트 회로(251)의 출력 신호의 활성화에 따라서 로우 디코드 제어 회로(252)가 출력하는 로우 어드레스 디코드 인에이블 신호 RADE가 활성화되고, 이어서 비트선 이퀄라이즈 지시 신호 BLEQ가 비활성화된다. 로우 디코드 회로(242)가 디코드 동작을 개시하고 또한 비트선 BL 및 ZBL의 이퀄라이즈 동작이 정지되어, 비트선 BL 및 ZBL은 프리차지 전압 VBL에서 플로팅 상태로 된다.
다음으로, 워드선 제어 회로(254)로부터의 워드선 구동 타이밍 신호 RX가 활성화되고, 워드선 구동 회로(243)에 의해, 로우 디코드 회로(242)가 출력하는 워드선 선택 신호에 따라서, 어드레스 지정된 행의 워드선 WL이 선택 상태로 구동된다.
다음에, 센스 제어 회로(255)가 소정의 타이밍으로 센스 앰프 활성화 신호 SE를 활성화하고, 센스 앰프(232)가 비트선 BL 및 ZBL에 판독된 데이터를 검지하여 증폭하고 또한 래치한다. 행 선택 동작이 개시되고 나서 센스 앰프 활성화 신호 SE가 활성화되어, 비트선 BL 및 ZBL의 전위가 확정되고, 메모리 셀 MC에 본래의 데이터가 기록될 때까지의 기간이 복원 기간이며, 복원 기간 신호 /RSTR에 의해 이 기간이 확보된다.
센스 앰프 활성화 신호 SE가 활성화되어 소위 컬럼 인터록 기간이 경과하면, 컬럼 활성화 신호 CDE가 활성화되어, 열계 회로가 동작하고, 열 선택 동작이 행하여져 데이터의 액세스가 실행된다. 이 컬럼 활성화 신호 CDE는, 앞선 도 7에 도시하는 바와 같이, 전연 펄스 발생 회로(134)로부터 생성되는 원샷의 펄스 신호에 대응하는 신호이며, 소정 시간이 경과하면, 열 선택 동작이 종료된다. 이 컬럼 활성화 신호 CDE가 비활성화되고 나서 컬럼계의 회로의 초기 상태로의 복귀가 행하여져, 컬럼 복귀 기간이 개시된다.
컬럼 활성화 신호 /CDE 또는 CDE가 비활성화되면, 컬럼 복귀 기간 신호 COLRWACT가 컬럼 복귀 기간 경과 후에 비활성화되고, 지연 복원 기간 신호 /RSTRD가 비활성화된다.
이 행계 제어 신호의 초기화 시퀀스에 있어서, 먼저 워드선 제어 회로(254)가 리세트되어, 워드선 구동 타이밍 신호 RX가 비활성화된다. 이어서, 센스 제어 회로(255)가 비활성화되어, 센스 앰프 활성화 신호 SE가 비활성화되고, 센스 앰프(232)가 비활성화된다.
다음으로, 비트선 이퀄라이즈 지시 신호 BLEQ가 활성화되어, 비트선 BL 및 ZBL의 전원 전압 및 접지 전압 레벨의 전위를 이퀄라이즈한다. 이 비트선 전위의 이퀄라이즈가 개시되면, 로우 디코드 제어 회로(212)가 리세트되어, 로우 어드레스 디코드 인에이블 신호 RADE가 비활성화된다. 다음에, 내부 노멀 로우 활성화 신호 /intRE가 비활성화된다. 따라서 어드레스 래치(240)의 래치 동작이 완료하여, 다음 어드레스를 받아들이는 상태로 된다.
이 컬럼 활성화 신호 /CDE가 비활성화되고 나서 내부 노멀 로우 활성화 신호 /intRE가 비활성 상태로 구동될 때까지의 기간이 복귀 기간이며, 지연 복원 기간 신호 /RSTRD에 의해 이 기간의 오동작이 방지된다.
리프레쉬 동작 시에 있어서, 리프레쉬 활성화 신호 /REFE가 활성화되어, 로우 디코드 제어 회로(252)로부터의 로우 어드레스 디코드 인에이블 신호 RADE가 활성화된다. 리프레쉬 동작 시에서는, 멀티플렉서(241)가 리프레쉬 어드레스 RFAD를 선택하여 로우 디코드 회로(242)에 인가하고 있다. 다음에, 통상의 데이터 액세스 시와 마찬가지로 해서, 워드선 제어 회로(254) 및 센스 제어 회로(255)가 순차적으로 활성화되어, 워드선 구동 회로(243)에 의해 리프레쉬 어드레스에 대응하는 워드선이 선택 상태로 구동되어, 이 리프레쉬 행에 접속하는 메모리 셀의 데이터의 센스 앰프(232)에 의한 센스, 증폭 및 재기록이 실행된다.
리프레쉬 동작 시에 있어서, 리프레쉬 복원 기간 신호 /RFRSTD를 생성하고, 소정 시간 경과 후에 워드선 구동 타이밍 신호 RX를 비활성화하며, 이어서 센스 앰프 활성화 신호 SE를 비활성화한다. 이 후, 비트선 이퀄라이즈 지시 신호 BLEQ를 활성화하여 비트선을 소정 전압 레벨로 이퀄라이즈한 후, 로우 디코드 제어 회로(252)를 비활성화한다. 이 후, 리프레쉬 활성화 신호 /REFE를 비활성화한다.
따라서, 리프레쉬 동작 시에 있어서, 리프레쉬 시의 소위 복원 기간이 완료되면, 워드선은 비선택 상태로 구동된다. 리프레쉬 복원 기간 신호 /RFRSTD가 H 레벨로 상승되고 나서 리프레쉬 활성화 신호 /REFE가 비활성화될 때까지의 기간은 리프레쉬 시의 복귀 기간으로 된다.
로우 어드레스 디코드 인에이블 신호 RADE가 비활성화되고 나서 내부 노멀 로우 활성화 신호 /intRE 또는 리프레쉬 활성화 신호 /REFE를 비활성화하는 경우, 신호의 응답 관계를 직접 이용하여 이들 신호를 비활성화하더라도 되고, 또한, 단지 지연 회로의 지연 시간을 조정하는 것에 의해 이들 신호의 비활성화가 실현되더라도 무방하다. 예를 들면, 리프레쉬 활성화 신호 /REFE의 경우에는, 도 2에 나타내는 구성에서, 지연 회로(49)의 출력 신호 ΦA2를 리프레쉬 복원 기간 신호 /RFRSTD로서 이용하고, 세트/리세트 플립플롭(45)을 로우 어드레스 디코드 인에이블 신호 RADE의 하강에 응답하여 리세트하는 구성이 이용되면, 도 23에 나타내는 리프레쉬 시의 신호 파형을 용이하게 얻을 수 있다.
내부 노멀 로우 활성화 신호 /intRE 및 리프레쉬 활성화 신호 /REFE는 내부의 상태를 나타내며, 이 내부 상태가 리세트될 때에는 거의 내부 회로가 초기 상태로 복귀해 있기 때문에, 다음 동작 사이클을 위한 내부 동작 제어 신호의 활성/비활성화를 실행한다. 이것에 의해, 소위 DRAM에서의 RAS 프리차지 기간을 확실히 확보하여, 리프레쉬 완료 후, 다음 데이터 액세스로 즉시 들어갈 수 있다. 이 경우, 지연 복원 기간 신호 /RSTRD의 비활성화로부터 내부 노멀 로우 활성화 신호 /intRE의 비활성화까지의 시간이, 소위 RAS 프리차지 시간으로 규정되는 시간 폭이면 된다.
또, 도 20에 나타내는 구성에 있어서, 전연 펄스 발생 회로(132)에 대하여 리프레쉬 활성화 신호 /REFE가 인가되고, 리프레쉬 동작 시에서는 컬럼 활성화 신호 /CDE를 비활성 상태로 유지하도록 하더라도 무방하다.
도 24는 도 23에 도시한 메모리 셀의 저장 노드 SN의 전위 변화를 개략적으로 나타내는 도면이다. 도 24에서는, 저장 노드 SN에 H 레벨 데이터가 저장되는 전위 SN<H> 및 L 레벨 데이터가 저장되는 경우의 전위 SN<L>를 함께 나타낸다.
워드선 WL이 선택되면, 선택 메모리 셀 MC의 기억 데이터에 따른 전하가 메모리 셀 캐패시터 MQ로부터 비트선 BL 또는 ZBL로 전달된다. 도 24에서는 H 레벨 데이터 판독 시의 비트선의 신호 파형을 나타낸다. 액세스 트랜지스터 MT가, 워드선 WL이 선택되어 도통되면, 저장 노드 SN과 비트선 BL(또는 ZBL)이 접속된다. 비트선 BL 및 ZBL은, 예를 들면 중간 전압 레벨에 이퀄라이즈되어 있고, 이 비트선 BL(또는 ZBL)과 저장 노드 SN 사이에 전하가 이동하여, 저장 노드 SN의 전위가 변화한다.
다음으로 센스 앰프(232)를 활성화하여 비트선 BL 및 ZBL을 전원 전압 및 접지 전압 레벨까지 구동하는 것에 의해, 액세스 트랜지스터를 거쳐서 비트선 BL 또는 ZBL의 전하가 메모리 셀의 저장 노드 SN에 전달되어, 이 저장 노드 SN의 전위가 본래의 전위 SN<H> 또는 SN<L>로 복귀한다. 이 메모리 셀 MC의 저장 노드 SN의 전위가 다시 본래의 전위 레벨로 복귀할 때까지 소요되는 기간이 복원 기간이며, 복원 기간 신호 /RSTR에 의해 이 기간을 보증한다.
한편, 워드선 WL이 비선택 상태로 구동되면, 센스 앰프 활성화 신호 SE가 비활성화된다. 이어서, 비트선 이퀄라이즈 지시 신호 BLEQ가 활성화되어, 비트선 BL 및 ZBL이 소정의 프리차지 전압 레벨로 이퀄라이즈된다. 데이터 액세스 시에서는, 워드선 WL의 비활성화 전에 열 선택 동작이 완료되어 있다. 따라서, 실제의 컬럼 복귀 시간은, 이 워드선 비활성화 전부터 개시된다. 행계 회로의 리세트에 소요되는 기간, 즉 로우 복귀 기간은 이 워드선 WL의 비활성화를 기점으로 해서 개시된다. 이 반도체 기억 장치의 복귀 기간은 신호 COLRWACT 및 /RSTRD에 의해 확보된다.
따라서, 과도적 상태인 복원 동작 또는 복귀 동작 중에, 데이터 액세스 완료 지시(또는 리프레쉬 완료 지시)가 인가되더라도, 확실히 이들 복원 기간 또는 복귀 기간의 완료 후에 다음 데이터 액세스를 실행할 수 있어, 복원 동작 또는 컬럼 복귀 동작을 도중에서 중지하는 경우가 없고, 데이터 파괴가 발생하는 것을 방지할 수 있다.
이상과 같이, 본 발명의 실시예 3에 따르면, 내부 노멀 로우 활성화 신호를 리세트하기 위한 펄스 신호를 생성하는 전연 펄스 발생 회로에 대하여, 어드레스 변화 검출 신호 ATD의 전송을 내부 노멀 로우 활성화 신호의 세트 시에 마스킹하도록 구성하고 있어, 내부 동작 개시 타이밍을 빨리 할 수 있다. 또한, 리세트 시에, 이 어드레스 변화 검출 신호 ATD에 대한 마스킹을 할 필요가 없고, 내부 리세트 신호 발생 타이밍을 빨리 할 수 있다.
(실시예 4)
도 25는 본 발명의 실시예 4에 따른 주 제어 회로(20)의 구성을 개략적으로 도시하는 도면이다. 도 25에서는, 이하의 점이 도 7에 나타내는 주 제어 회로의 구성과 다르다. 즉, 후연 펄스 발생 회로(124) 및 전연 펄스 발생 회로(126)에 대해서는, 행 어드레스 신호의 변화를 검출했을 때에 활성화되는 행 어드레스 변화 검출 신호 RATD가 인가된다. 또한, 시프터(125)의 출력 신호가 직접 세트/리세트 플립플롭(128)으로 인가된다.
또한, 컬럼 활성화 신호를 생성하기 위한 전연 펄스 발생 회로(134)와 열 복원 기간 신호 COLRWACT을 생성하는 후연 지연 회로(135) 사이에 복합 AND 게이트(274)가 마련된다. 이 복합 AND 게이트(274)로부터 컬럼 활성화 신호 /CDE가 출력된다. 이 복합 AND 게이트(274)에 대해서는, 열 어드레스 변화 검출 신호 CATD를 수신하는 인버터(270)와, 인버터(270)의 출력 신호와 행 어드레스 변화 검출 신호 RATD를 수신하는 OR 회로(272)가 마련된다. 복합 AND 게이트(274)에 대해서는, 이 OR 게이트(272)의 출력 신호와 전연 펄스 발생 회로(134)의 출력 신호가 인가된다.
이 도 25에 나타내는 주 제어 회로(20)의 다른 구성은 도 7에 나타내는 주 제어 회로의 구성과 동일하며, 대응하는 부분에는 동일 참조 번호를 부여하고, 그 상세 설명은 생략한다.
이 도 25에 나타내는 주 제어 회로(20)의 구성에서는, 행 어드레스 신호로부터 생성되는 행 어드레스 변화 검출 신호 RATD는 통상 동작 모드 시의 행계 동작을 제어하기 위해서 이용한다. 한편, 열 어드레스 신호로부터 생성되는 열 어드레스 변화 검출 신호 CATD는 열계 동작의 제어를 위해서만 사용된다. 따라서, 행 어드레스를 고정한 채, 열 어드레스를 CA1→ CA2 →CA3으로 전환하면, 동일 행의 선택 상태에서 순차적으로 열을 선택하여 액세스하는 페이지 동작을 실현할 수 있다.
리프레쉬 제어는 행계 동작에만 관련되기 때문에, 행 어드레스 신호가 변화되는 경우, 리프레쉬의 유무에 따라 행 액세스 개시 타이밍이 시프트되지만, 열계 회로에서 연속적으로 다른 열을 액세스하는 페이지 동작은 리프레쉬와 경합하지 않는다. 따라서, 페이지 액세스는 리프레쉬의 영향을 받는 일이 없고, 고속 액세스를 실현할 수 있다.
도 26은 도 25에 도시한 주 제어 회로의 동작을 나타내는 타이밍도이다. 이하, 도 26을 참조하여, 도 25에 나타내는 주 제어 회로의 동작에 대해 간단히 설명한다.
행 어드레스 RA0에 대한 액세스 시에 있어서, 리프레쉬 사이클 신호 /REFCYC가 활성화된 상태를 생각한다. 행 어드레스가 어드레스 RA0으로부터 어드레스 RA1로 변화되면, 행 어드레스 변화 검출 신호 RATD 및 열 어드레스 변화 검출 신호 CATD가 활성화된다. 이 행 어드레스 변화 검출 신호 RATD의 상승에 응답하여 전연 펄스 발생 회로(126) 및 시프터(130)에 의해 리세트 신호 /RST가 활성화되어, 세트/리세트 플립플롭(128)으로부터의 내부 노멀 로우 활성화 신호 /intRE가 비활성화된다.
리프레쉬 제어 회로(40)에서는, 이 내부 노멀 로우 활성화 신호 /intRE의 비활성화에 응답하여 리프레쉬 활성화 신호 /REFE를 활성화한다. 따라서, 이 때에는, 행 어드레스 변화 검출 신호 RATD의 하강에 응답하여 후연 펄스 발생 회로(124)로부터의 세트 패스트 신호 /SEDF가 활성화되더라도, 시프터(125)가 출력하는 세트 신호 /SET의 활성화는 이 리프레쉬 동작이 완료될 때까지 대기하게 된다.
리프레쉬 동작이 완료하여 리프레쉬 활성화 신호 /REFE가 비활성화되면, 시프터(125)로부터의 세트 신호 /SET가 활성화되어 세트/리세트 플립플롭(128)이 세트되어, 내부 노멀 로우 활성화 신호 /intRE가 활성화되고, 행 어드레스 RA1에 대응하는 워드선의 선택 및 열 어드레스 CA0에 대한 열 선택 동작이 실행된다.
이 때, 행 어드레스 변화 검출 신호 RATD의 활성화 시에서는, OR 회로(272)가 출력 신호는 H 레벨이고, 열 어드레스 변화 검출 신호 CATD는 이 정규 사이클 시에서는 무시된다. 따라서, 통상의 행 선택이 행하여져, 컬럼 인터록 기간이 종료된 후에, 전연 펄스 발생 회로(134)가 출력하는 펄스 신호에 따라서 컬럼 활성화 신호 /CDE가 활성화된다(컬럼 인터록 기간 경과 후에서는 열 어드레스 변화 검출 신호 CATD는 L 레벨이고, 인버터(270)의 출력 신호가 H 레벨로 되며, OR 회로(272)의 출력 신호는 H 레벨이다). 따라서, 이 정규 사이클 시에서는, 행 어드레스 변화 검출 신호 RATD의 하강을 트리거로 하여, 행 및 열 선택 동작이 실시된다.
이어서, 이 행 어드레스 RA1을 유지한 상태에서, 열 어드레스(COL)를 순차적으로 CA1, CA2 및 CA3으로 변화시킨다. 각 열 어드레스 신호의 변화에 따라서 열 어드레스 변화 검출 신호 CATD가 활성화되고, 따라서 복합 AND 게이트(274)로부터의 컬럼 활성화 신호 /CDE가 소정 기간 활성화된다. 이 컬럼 활성화 신호 /CDE의 활성화에 따라서, 열 어드레스 신호 CA1, CA2 및 CA3에 따라 열 선택 동작이 행하여져, 데이터 액세스가 행하여진다. 따라서, 이 열 어드레스 CA1-CA3에 대해서는, 페이지 모드에서 고속으로 데이터의 액세스(데이터 판독)를 실행할 수 있다.
이어서, 행 어드레스 신호가 행 어드레스 RA1로부터 어드레스 RA2로 변화되면, 행 어드레스 변화 검출 신호 RATD가 활성화된다. 이 때에는, 또한 열 어드레스 신호 COL도 변화하고 있어, 열 어드레스 변화 검출 신호 CATD도 활성화되도록 나타낸다. 그러나, 열 어드레스 신호 COL이 특별히 변화하지 않더라도 무방하다.
행 어드레스 변화 검출 신호 RATD의 활성화에 따라서 내부 노멀 로우 활성화 신호 /intRE가 비활성화된다. 열 어드레스 CA3의 액세스 시에 있어서 리프레쉬 사이클 신호 /REFCYC가 활성화되어 있고, 내부 노멀 로우 활성화 신호 /intRE의 비활성화에 응답하여 리프레쉬 제어 회로(40)로부터의 리프레쉬 활성화 신호 /REFE가 활성화되어, 리프레쉬 동작이 실행된다.
리프레쉬 사이클은, 정규 사이클의 액세스 시간에 대해서만 영향을 주고 있으며, 페이지 액세스 모드에 대해서는 아무런 영향을 주지 않고 있기 때문에, 고속으로 데이터 액세스를 실행할 수 있다. 특히, 어드레스 변화 검출 신호를 이용하고 있어, 어드레스 변화 검지형 SRAM 인터페이스에 대해 호환성을 갖는 페이지 모드 동작이 가능한 리프레쉬 제어없는(refresh-control-free) DRAM을 실현할 수 있다.
또, 도 25에 나타내는 구성에 있어서, 열 어드레스 변화 검출 신호 CATD가 컬럼 인터록 기간 동안에 비활성 상태로 복귀하는 구성의 경우, 열계 회로는 동작이 금지되기 때문에, 이 기간에 컬럼 활성화 신호 /CDE가 활성화되더라도 특별히 문제가 없는 경우에는, 복합 AND 게이트(274)에 대하여 직접 열 어드레스 변화 검출 신호 CATD가 인가되더라도 된다.
또한, 열 어드레스 변화 검출 신호 CATD가, 열계 복원 기간 신호 COLRWACT의 활성화시에는, 시프트 동작을 하는 시프터를 거쳐서 컬럼 활성화 신호 /CDE를 생성하도록 구성되더라도 된다. 이 시프터로서는 시프터(125, 130)와 마찬가지의 구성의 시프터를 이용하여, 입력 노드 INB에 열 복원 기간 신호 COLWACT을 인가하고, 입력 노드 INA에 열 어드레스 변화 검출 신호 CATD를 인가한다. 열 선택 동작이 초기 상태로 복귀한 후에 확실히 다음 열 선택 동작이 실행된다.
또, 열 어드레스 변화 검출 신호 CATD의 펄스 폭은 전연 펄스 발생 회로(134)가 발생하는 펄스 신호의 펄스 폭과 동일한 정도로 설정된다.
도 27은 본 발명의 실시예 4에서의 주 제어 회로(20)의 주요부 구성을 개략적으로 도시하는 도면이다. 도 27에서는 도 14에 나타내는 행계 제어 회로(172) 및 열계 제어 회로(174)에 대응하는 부분의 구성을 나타낸다.
도 27에 있어서, 행계 제어 회로는 내부 행 어드레스 신호 RA의 변화에 응답하여 원샷의 펄스 신호를 행 어드레스 변화 검출 신호 RATD로서 생성하는 RATD 회로(300)를 포함한다. 이 행 어드레스 변화 검출 신호 RATD에 따라서 내부 노멀 로우 활성화 신호 /intRE가 활성화된다. 이 내부 노멀 로우 활성화 신호 /intRE에 따라서, 도 22에 나타내는 행계 제어 회로가 동작한다. 이 행계 회로로서는, 어드레스 래치 지시 신호 RAL에 따라서 행 어드레스 신호 RA를 래치하는 로우 어드레스 래치(302)를 대표적으로 나타낸다. 로우 어드레스 래치(302)는, 도 22에 나타내는 어드레스 래치(240)에 대응하여, 이 로우 어드레스 래치(302)가 출력하는 내부 행 어드레스 신호가, 도 22에 나타내는 멀티플렉서를 거쳐서 로우 디코드 회로(242)로 인가된다.
열계 제어 회로는, 내부 열 어드레스 신호 CA의 변화에 응답하여 원샷의 펄스 신호를 열 어드레스 변화 검출 신호 CATD로서 생성하는 CATD 회로(304)와, 열 어드레스 변화 검출 신호 CATD에 응답하여 열 어드레스 래치 지시 신호 CAL을 생성하는 어드레스 래치 제어 회로(310)를 포함한다. 이 어드레스 래치 제어 회로(310)로부터의 열 어드레스 래치 지시 신호 CAL에 따라서, 컬럼 어드레스 래치(306)가 내부 열 어드레스 신호 CA를 래치한다. 이 컬럼 어드레스 래치(306)가 래치하는 열 어드레스 신호는 컬럼 디코드 회로(308)로 인가된다. 이 컬럼 디코드 회로(308)는 도 22에 나타내는 열계 회로(245)에 포함된다.
열계 제어 회로는, 리프레쉬 활성화 신호 /REFE와 컬럼 활성화 신호 /CDE에 따라서 컬럼 디코드 인에이블 신호 CADE를 생성하는 컬럼 디코더 제어 회로(312)와, 컬럼 디코더 제어 회로(312)의 출력 신호와 출력 인에이블 신호 /OE에 따라서 소정의 타이밍으로 프리앰프 인에이블 신호 PAE를 생성하는 프리앰프 제어 회로(314)와, 출력 인에이블 신호 /OE와 내부 칩 인에이블 신호 /CE에 따라서 출력 제어 신호를 생성하는 출력 제어 회로(318)를 더 포함한다.
컬럼 디코더 제어 회로(312)로부터의 컬럼 디코드 인에이블 신호 CADE에 따라서 컬럼 디코드 회로(308)가 디코드 동작을 행하고, 컬럼 어드레스 래치(306)로부터의 열 어드레스 신호에 따라서 어드레스 지정된 열을 선택하는 열 선택 신호 CSL을 활성화한다.
데이터 판독부는, 프리앰프 인에이블 신호 PAE의 활성화에 응답하여 인가된 메모리 셀 데이터의 증폭 동작을 실행하는 프리앰프(316)와, 출력 제어 회로(318)로부터의 출력 제어 신호에 따라서, 프리앰프(316)로부터의 내부 판독 데이터 RDi를 버퍼 처리하여 외부 판독 데이터 Q를 생성하는 출력 회로(320)를 포함한다.
프리앰프 제어 회로(314)는, 컬럼 디코드 인에이블 신호 CAD가 활성화되면, 소정의 타이밍에서 프리앰프 인에이블 신호 PAE를 활성화한다.
출력 제어 회로(318)는, 내부 출력 인에이블 신호 /OE(/intOE)와 내부 칩 인에이블 신호 /CE(/intCE)가 모두 활성 상태일 때에, 소정의 타이밍에서 출력 제어 신호를 활성화한다.
컬럼 디코드 회로(308)로부터의 열 선택 신호 CSL에 의해 메모리 셀이 선택되고, 메모리 셀의 데이터가 프리앰프에 전달되면 프리앰프(316)가 활성화된다. 프리앰프(316)의 활성화 후에, 출력 회로(320)가 활성화된다.
도 27에서는, 데이터 기록 경로는 나타내고 있지 않다. 그러나, 이 데이터 기록 경로에서는, 칩 인에이블 신호 /CE와 기록 인에이블 신호 /WE에 따라서 입력 제어 신호를 생성하는 입력 제어 회로와, 컬럼 디코드 제어 회로(312)의 출력 신호와 내부 기록 인에이블 신호 /intWE에 따라서 기록 드라이버 인에이블 신호를 생성하는 기록 제어 회로가 기록 제어 회로로서 마련된다.
입력 회로가 입력 제어 신호에 따라서 인가된 데이터를 채택하여 내부 기록 데이터를 생성하고, 기록 드라이버가 활성화 시, 기록 데이터에 따라서 내부 데이터선을 구동하여 선택 메모리 셀로 기록 데이터를 전달한다.
도 27에 도시하는 바와 같이, 컬럼 어드레스 변화 검출 신호 CATD에 따라서 열 어드레스 신호의 래치 동작을 제어하는 것에 의해 페이지 모드 동작 시에 있어서 열 어드레스 신호가 변화되었을 때에, 컬럼 어드레스 래치(306)에 의해, 인가된 열 어드레스 신호를 래치하여 내부에서 순차적으로 열 선택 동작을 실행할 수 있다.
또, 어드레스 래치 제어 회로(310)에 대해서는, 행 어드레스 변화 검출 신호 RATD와 열 어드레스 변화 검출 신호 CATD의 논리합을 취한 신호가 활성화 타이밍 신호로서 인가되더라도 된다. 페이지 전환 시에 상이한 페이지(워드선)의 동일 열을 액세스하는 경우에 있어서도, 정확히 열 어드레스 신호의 채택을 실행할 수 있다.
또한, 도 25에 나타내는 구성에서는, 복합 AND 게이트(170)의 출력 신호가, 세트 신호 /SET를 생성하는 시프터(125)의 입력 INB로 인가되어 있다. 그러나, 리프레쉬 제어 회로(40)가 출력하는 리프레쉬 활성화 신호 /REFE가 시프터(125)의 입력 노드 INB로 인가되더라도 된다.
이상과 같이, 본 발명의 실시예 4에 따르면, 행 어드레스 신호 및 열 어드레스 신호 각각에 대해, 어드레스 변화 검출 신호를 생성하여, 행 어드레스 변화 검출 신호에 따라서 내부 정규 노멀 로우 활성화 신호를 생성하고, 또한 열 어드레스 변화 검출 신호에 따라서 컬럼 활성화 신호 /CDE를 생성하고 있어, 페이지 모드에서 동작할 수 있다, SRAM 인터페이스와 호환성을 갖는 인터페이스를 가지는 DRAM을 실현할 수 있다.
또, 실시예 4에 나타내는 주 제어 회로의 구성에서, 실시예 1 내지 3 중 어느 하나의 구성이 조합되어 이용되더라도 무방하다.
(실시예 5)
도 28은 본 발명의 실시예 5에 따른 주 제어 회로(20)의 구성을 개략적으로 도시하는 도면이다. 도 28에 나타내는 주 제어 회로(20)의 구성에서는, 세트 패스트 신호 /SETF를 수신하는 시프터(125)와 내부 노멀 로우 활성화 신호 /intRE를 생성하는 세트/리세트 플립플롭(128) 사이에는, 지연 회로가 마련되지 않는다. 세트 패스트 신호 /SETF를 생성하는 후연 펄스 발생 회로(124) 및 리세트 패스트 신호 /RSTF를 생성하는 전연 펄스 발생 회로(126)에 대해서는, 세트/리세트 플립플롭(354)으로부터의 어드레스 변화 검출 신호 ATD가 인가된다.
이 세트/리세트 플립플롭(354)에 대해서는, 어드레스 변화 검출 패스트 신호 ATDF를 각각 수신하는 전연 펄스 발생 회로(350) 및 후연 펄스 발생 회로(352)가 마련된다. 전연 펄스 발생 회로(350)는 이 어드레스 변화 검출 패스트 신호 ATDF의 전연에 응답하여 원샷의 펄스 신호 /RSTFF를 생성해서 세트/리세트 플립플롭(354)을 리세트한다. 후연 펄스 발생 회로(352)는 어드레스 변화 검출 패스트 신호 ATDF의 후연에 응답하여 원샷의 펄스 신호 /SETFF를 생성해서 세트/리세트 플립플롭(354)을 세트한다.
어드레스 변화 검출 신호 ATD는, 세트/리세트 플립플롭(354)이 리세트되면 H 레벨로 상승되고, 세트/리세트 플립플롭(354)이 세트되면 L 레벨로 하강한다.
도 28에 나타내는 주 제어 회로(20)의 다른 구성은 도 7에 나타내는 주 제어 회로의 구성과 동일하며, 대응하는 부분에는 동일 참조 번호를 부여하고, 그 상세 설명은 생략한다.
도 29는 도 28에 도시한 주 제어 회로의 어드레스 변화 검출 신호 ATD를 발생하는 부분의 동작을 나타내는 신호 파형도이다. 이하, 도 29를 참조하여, 이 주 제어 회로(20)의 어드레스 변화 검출 신호 ATD의 발생 동작에 대해 간단히 설명한다.
어드레스 변화 검출 패스트 신호 ATDF가 H 레벨로 상승하면, 전연 펄스 발생 회로(350)가 펄스 신호 /RSTFF를 L 레벨로 하강시켜, 세트/리세트 플립플롭(354)을 리세트한다. 따라서, 어드레스 변화 검출 신호 ATD가 H 레벨로 상승된다.
어드레스 변화 검출 패스트 신호 ATDF가 L 레벨로 하강하면, 후연 펄스 발생 회로(352)가 출력하는 펄스 신호 /SETFF가 L 레벨로 된다. 이 때, 펄스 신호 /RSTFF가 L 레벨로 하강하고, 어드레스 변화 검출 신호 ATD는 H 레벨을 유지한다. 펄스 신호 /RSTFF가 H 레벨로 되고, 또한 펄스 신호 /SETFF가 L 레벨로 되면, 세트/리세트 플립플롭(354)이 세트 상태로 되어, 어드레스 변화 검출 신호 ATD가 L 레벨로 된다.
따라서, 어드레스 노이즈 등에 의해, 어드레스 변화 검출 패스트 신호 ATDF의 펄스 폭이 노이즈 정도의 폭이더라도, 이 세트/리세트 플립플롭(354)에 의해 충분한 폭을 갖는 어드레스 변화 검출 신호 ATD를 생성할 수 있다. 이것에 의해, 내부 노멀 로우 활성화 신호 /intRE의 세트/리세트를 제어하는 세트 신호 /SET 및 리세트 신호 /RST를 정확히 생성할 수 있다.
또한, 이 도 28에 나타내는 구성의 경우, 도 29에 도시하는 바와 같이, 어드레스 변화 검출 패스트 신호 ATDF의 펄스 폭에 따라 어드레스 변화 검출 신호 ATD의 펄스 폭이 상이하다. 그러나, 전연 펄스 발생 회로(350) 및 후연 펄스 발생 회로(352)가 발생하는 펄스 신호 /RSTFF 및 /SETFF의 펄스 폭을 충분한 펄스 폭으로 설정하는 것에 의해, 세트/리세트 플립플롭(354)으로부터의 어드레스 변화 검출 신호 ATD의 펄스 폭을 최소한, 펄스 신호 /RSTFF의 펄스 폭으로 설정할 수 있다.
또, 어드레스 검출 패스트 신호 ATDF는 내부 어드레스 신호 INTAD를 수신하는 어드레스 변화 검출 회로에 의해 생성된다.
(변경예)
도 30은 본 발명의 실시예 5의 변경예의 구성을 개략적으로 도시하는 도면이다. 도 30에 나타내는 구성에서는, 세트/리세트 플립플롭(354)의 다음 단에 세트/리세트 플립플롭(354)의 출력 펄스 ATDF1의 전연에 응답하여 원샷의 펄스 신호를 생성하는 전연 펄스 발생 회로(360)와, 전연 펄스 발생 회로(360)의 출력 펄스 신호의 후연을 지연하는 후연 지연 회로(362)가 더 마련된다. 후연 지연 회로(362)로부터 어드레스 변화 검출 신호 ATD가 출력되어, 도 28에 나타내는 펄스 발생 회로(124, 126)에 인가된다.
이 도 30에 나타내는 구성의 경우, 세트/리세트 플립플롭(354)이 리세트되고, 그 출력 신호 ATDF1이 활성화되면, 어드레스 변화 검출 신호 ATD를 활성화한다. 이 어드레스 변화 검출 신호 ATD의 활성화 기간은, 전연 펄스 발생 회로(360)가 출력하는 펄스 신호의 펄스 폭과 후연 지연 회로(362)가 갖는 지연 시간에 의해 결정된다. 따라서, 어드레스 변화 검출 패스트 신호 ATDF의 펄스 폭에 관계없이, 일정한 펄스 폭을 갖는 어드레스 변화 검출 신호 ATD를 생성할 수 있다.
후연 지연 회로(362)가 갖는 지연 시간으로서, 예를 들면 복원 기간 이상의 기간으로 설정함으로써, 어드레스 스큐 등에 의해 쇼트 사이클로 어드레스 신호가 변화되어, 어드레스 변화 검출 패스트 신호 ATDF가 활성화되는 경우에 있어서도, 후연 지연 회로(360)에 의해 이 쇼트 사이클의 어드레스 신호를 무시하는 것이 가능해져, 소정 시간 이상의 기간의 시간 폭을 갖는 정상 사이클로 인가되는 어드레스 신호에 대해서만 데이터 액세스를 실행할 수 있다.
본 발명의 실시예 5에서도, 전번의 실시예 1 내지 4 중 어느 하나의 구성과 조합하여 이용되더라도 된다.
이상과 같이, 본 발명의 실시예 5에 따르면, 어드레스 변화 검출 회로의 출력 신호를 세트/리세트 플립플롭에서 수신하여 어드레스 변화 검출 신호를 생성하고 있어, 이 어드레스 변화 검출 회로의 출력 펄스 폭이 미소하더라도, 정상인 펄스 폭을 갖는 어드레스 변화 검출 신호를 생성할 수 있어, 노이즈의 영향을 받는 일없이 정확히 어드레스 변화를 내부 동작의 기점으로 하여 내부 동작을 행하게 할 수 있다.
이상과 같이, 본 발명에 의하면, 어드레스 신호의 변화를 기점으로 해서 내부 동작을 행하게 하고 있으며, 어드레스 변화 검지형 인터페이스를 갖는 리프레쉬 제어없는 DRAM을 실현할 수 있다.
이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경 가능한 것은 물론이다.
이상 설명한 바와 같이, 본 발명에 의하면, SRAM 인터페이스와 완전 호환성을 갖고, 어드레스 신호의 노이즈의 영향을 받는 일없이 확실히 동작하는 어드레스 변화 검지형 인터페이스를 구비하며, 고속 액세스 모드에서 동작할 수 있는 완전 히든 리프레쉬형 DRAM을 얻을 수 있다.
도 1은 본 발명에 따른 반도체 기억 장치의 전체 구성을 개략적으로 도시하는 도면,
도 2는 도 1에 나타내는 리프레쉬 제어 회로의 구성을 개략적으로 도시하는 도면,
도 3은 도 2에 도시한 리프레쉬 제어 회로의 동작을 나타내는 신호 파형도,
도 4는 도 2에 나타내는 지령 신호 활성화 회로의 구성 일례를 도시하는 도면,
도 5는 도 2에 나타내는 판정 회로의 구성 일례를 도시하는 도면,
도 6은 도 5에 도시한 판정 회로의 동작을 나타내는 신호 파형도,
도 7은 본 발명의 실시예 1에 따른 주(主) 제어 회로의 구성을 개략적으로 도시하는 도면,
도 8은 도 7에 나타내는 시프터의 구성 일례를 도시하는 도면,
도 9(a) 및 (b)는 도 8에 도시한 시프터의 동작을 나타내는 신호 파형도,
도 10은 도 7에 도시한 주 제어 회로의 동작을 나타내는 신호 파형도,
도 11은 도 7에 도시한 주 제어 회로의 세트/리세트 동작 시의 동작을 나타내는 신호 파형도,
도 12는 본 발명의 실시예 1에서의 어드레스 입력부의 구성 일례를 도시하는 도면,
도 13은 도 12에 도시한 어드레스 입력부의 동작을 나타내는 타이밍도,
도 14는 본 발명의 실시예 1에 따른 주 제어 회로의 행 및 열계 제어부의 구성을 개략적으로 도시하는 도면,
도 15는 본 발명의 실시예 1의 변경예의 주 제어 회로의 구성을 개략적으로 도시하는 도면,
도 16은 본 발명의 실시예 2에 따른 주 제어 회로의 구성을 개략적으로 도시하는 도면,
도 17은 도 16에 도시한 주 제어 회로의 동작을 나타내는 신호 파형도,
도 18은 본 발명의 실시예 2의 변경예의 주 제어 회로의 구성을 개략적으로 도시하는 도면,
도 19는 도 18에 도시한 주 제어 회로의 동작을 나타내는 신호 파형도,
도 20은 본 발명의 실시예 3에 따른 주 제어 회로의 구성을 개략적으로 도시하는 도면,
도 21은 도 20에 도시한 주 제어 회로의 동작을 나타내는 신호 파형도,
도 22는 본 발명의 실시예 3에서의 반도체 기억 장치의 주요부 구성을 보다 구체적으로 도시하는 도면,
도 23은 도 22에 도시한 회로의 동작을 나타내는 신호 파형도,
도 24는 도 22에 도시한 구성의 메모리 셀 선택 시의 동작을 나타내는 신호 파형도,
도 25는 본 발명의 실시예 4에 따른 주 제어 회로의 구성을 개략적으로 도시하는 도면,
도 26은 도 25에 도시한 주 제어 회로의 동작을 나타내는 신호 파형도,
도 27은 본 발명의 실시예 4에 따른 반도체 기억 장치의 주요부 구성을 개략적으로 도시하는 도면,
도 28은 본 발명의 실시예 5에 따른 주 제어 회로의 구성을 개략적으로 도시하는 도면,
도 29는 도 28에 도시한 주 제어 회로의 어드레스 변화 검출 신호 발생부의 동작을 나타내는 신호 파형도,
도 30은 본 발명의 실시예 5의 변경예를 나타내는 도면.
도면의 주요 부분에 대한 부호의 설명
1 : 반도체 기억 장치 20 : 주 제어 회로
21 : 열 어드레스 버퍼 22 : 행 어드레스 버퍼
23 : 열 디코더 24 : 행 디코더
25 : 센스 앰프/입출력 제어 회로 26 : 메모리 셀 어레이
27 : 하위 입력 버퍼 28 : 하위 출력 버퍼
29 : 상위 입력 버퍼 30 : 상위 출력 버퍼
40 : 리프레쉬 제어 회로

Claims (12)

  1. 복수의 메모리 셀과,
    동작 모드 지시 신호를 생성하는 동작 모드 지시 신호 생성 회로와,
    상기 동작 모드 지시 신호에 응답하여, 셀 선택 제어 신호를 생성하는 셀 선택 제어 신호 생성 회로와,
    상기 셀 선택 제어 신호를 지연하는 지연 회로와,
    상기 지연 회로의 출력 신호에 응답하여, 상기 복수의 메모리 셀의 선택 동작을 제어하는 셀 선택 활성화 제어 신호를 생성하는 셀 선택 활성화 제어 신호 생성 회로와,
    상기 셀 선택 제어 신호에 응답하여, 상기 동작 모드 지시 신호의 상기 셀 선택 제어 신호 생성 회로로의 전송을 금지하는 마스크 회로
    를 구비하는 반도체 기억 장치.
  2. 행렬 형상으로 배치되는 복수의 메모리 셀과,
    상기 메모리 셀의 행을 지정하는 행 어드레스 신호의 변화를 검출하여 행 어드레스 변화 검출 신호를 생성하는 행 어드레스 변화 검출 회로와,
    상기 메모리 셀의 열을 지정하는 열 어드레스 신호의 변화를 검출하여 열 어드레스 변화 검출 신호를 생성하는 열 어드레스 변화 검출 회로와,
    상기 행 어드레스 변화 검출 신호에 응답하여, 상기 메모리 셀의 선택 동작을 활성/비활성화하는 어레이 활성화 신호를 생성하는 어레이 활성화 신호 생성 회로와,
    상기 어레이 활성화 신호와 상기 열 어드레스 변화 검출 신호 중 어느 하나의 활성화에 응답하여, 상기 메모리 셀의 열 선택 동작을 활성화하는 열 선택 활성화 신호를 생성하는 열 선택 제어 신호 생성 회로
    를 구비하는 반도체 기억 장치.
  3. 복수의 메모리 셀과,
    상기 복수의 메모리 셀의 메모리 셀의 어드레스를 지정하는 어드레스 신호의 변화를 검출하여 원샷의 어드레스 변화 검출 신호를 생성하는 어드레스 변화 검출 회로와,
    상기 어드레스 변화 검출 회로가 출력하는 제 1 펄스 폭을 갖는 제 1 어드레스 변화 검출 신호에 근거하여 상기 제 1 펄스 폭보다도 긴 제 2 펄스 폭을 갖는 제 1 출력 펄스 신호를 출력하고, 또한 상기 제 1 펄스 폭보다도 긴 제 3 펄스 폭을 갖는 제 2 어드레스 변화 검출 신호에 근거하여 상기 제 2 펄스 폭을 갖는 제 2 출력 펄스 신호를 출력하는 펄스 폭 변경 회로와,
    상기 펄스 폭 변경 회로의 출력 신호에 응답하여, 상기 메모리 셀 선택 동작을 제어하는 셀 선택 제어 신호를 생성하는 셀 선택 제어 신호 생성 회로
    를 구비하는 반도체 기억 장치.
  4. 제 1 항에 있어서,
    상기 동작 모드 지시 신호 생성 회로는, 인가된 어드레스 신호의 변화를 검출하여 상기 동작 모드 지시 신호를 생성하는 어드레스 변화 검출 회로를 구비하며,
    상기 마스크 회로는, 상기 셀 선택 제어 신호에 응답하여, 상기 어드레스 변화 회로로의 상기 어드레스 신호의 전송을 금지하는 반도체 기억 장치.
  5. 제 1 항에 있어서,
    상기 셀 선택 제어 회로는, 상기 메모리 셀의 선택 동작이 행해지고 있을 때에는 해당 선택 동작이 완료할 때까지 상기 셀 선택 제어 신호의 생성을 대기하는 중재 회로를 구비하는 반도체 기억 장치.
  6. 제 1 항에 있어서,
    상기 동작 모드 지시 신호 생성 회로는, 인가된 어드레스 신호의 변화에 응답하여 원샷의 펄스 신호의 어드레스 변화 검출 신호를 상기 동작 모드 지시 신호로서 생성하는 어드레스 변화 검출 회로를 구비하며,
    상기 마스크 회로는, 상기 어드레스 변화 검출 신호의 상기 셀 선택 제어 신호 생성 회로로의 전송을 금지하는 반도체 기억 장치.
  7. 제 2 항에 있어서,
    상기 행 어드레스 변화 검출 신호의 활성화에 응답하여, 상기 열 어드레스 변화 검출 신호를 무효 상태로 설정하는 열 어드레스 변화 무효화 회로를 더 구비하는 반도체 기억 장치.
  8. 제 2 항에 있어서,
    상기 열 선택 제어 신호 생성 회로는, 상기 열 선택 활성화 신호를 소정 기간 활성화하는 반도체 기억 장치.
  9. 제 2 항에 있어서,
    상기 어레이 활성화 신호 생성 회로는, 상기 행 어드레스 변화 검출 신호의 전연(前緣)에 응답하여 상기 어레이 활성화 신호를 비활성화하고, 또한 상기 행 어드레스 변화 검출 신호의 후연(後緣)에 응답하여 상기 어레이 활성 신호를 활성화하는 반도체 기억 장치.
  10. 제 3 항에 있어서,
    상기 펄스 폭 변경 회로는, 상기 어드레스 변화 검출 신호의 후연에 응답하여 세트되고 또한 상기 어드레스 변화 검출 신호의 전연에 응답하여 리세트되는 플립플롭을 구비하는 반도체 기억 장치.
  11. 제 10 항에 있어서,
    상기 셀 선택 제어 신호 생성 회로는, 상기 펄스 폭 변경 회로가 출력하는 리세트 신호에 응답하여 상기 셀 선택 제어 신호를 비활성화하고, 또한 상기 펄스 폭 변경 회로가 출력하는 세트 신호에 응답하여 상기 셀 선택 제어 신호를 활성화하며, 상기 셀 선택 제어 신호의 활성화 시, 메모리 셀의 선택 동작이 활성화되는 반도체 기억 장치.
  12. 제 1 항 내지 제 11 항 중 어느 한 항에 있어서,
    각 상기 메모리 셀은, 정보를 전하의 형태로 저장하는 캐패시터를, 데이터 기억 소자로서 포함하는 반도체 기억 장치.
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