KR20070087477A - 향상된 리프레시 메커니즘을 갖는 동적 반도체 메모리 - Google Patents

향상된 리프레시 메커니즘을 갖는 동적 반도체 메모리 Download PDF

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Abstract

본 발명은 읽기/쓰기와 리프레시(refresh) 동작이 동시에 수행되도록 허용하는 동적 반도체 메모리에서 리프레시 메커니즘을 구현하기 위한 다양한 실시예들을 제공한다. 일실시예에서, 본 발명은 리프레시 동작 모드를 나타내기 위하여 플래그를 이용하는 동기식 멀티뱅크 동적 메모리 회로(synchronous multi-bank dynamic memory circuit)를 제공하며, 여기서, 리프레시 동작은 읽기/쓰기 동작을 위한 정상(normal) 액세스와, 동일한 뱅크에서 동일한 시간에 발생할 수 있다. 특정한 실시예에서는, 어드레스들 사이의 충돌을 해결하기 위하여, 어드레스 비교기가 정상 액세스를 위한 어드레스를 리프레시 동작을 위한 어드레스와 비교한다. 2개의 어드레스가 매칭되는 경우, 본 발명은 그 어레이에서 리프레시 동작을 취소하고 정상 액세스가 진행되도록 허용한다.
리프레시 메커니즘, 동적 반도체 메모리, 뱅크, 어드레스, 읽기, 쓰기

Description

향상된 리프레시 메커니즘을 갖는 동적 반도체 메모리{DYNAMIC SEMICONDUCTOR MEMORY WITH IMPROVED REFRESH MECHANISM}
도1은 본 발명의 일실시예에 따른 멀티뱅크 동기식 동적 메모리 회로(multi-bank synchronous dynamic memory circuit)를 도시한 간략화된 블록도.
도2는 동기식 동적 메모리 회로에 있어서 정상 읽기 및 쓰기 동작 모드를 도시한 타이밍도.
도3은 동기식 동적 메모리 회로에 있어서 정상 리프레시 동작을 도시한 타이밍도.
도4는 본 발명에 따른 동기식 동적 메모리 회로에 있어서 숨은(hidden) 리프레시 동작을 도시한 타이밍도.
도5는 정상 액세스에 대한 RAS 사이클 시간이 숨은 리프레시 사이클 시간보다 긴 동기식 동적 메모리 회로에 있어서 숨은 리프레시 동작을 도시한 타이밍도.
도6은 정상 액세스와 숨은 리프레시 동작이 동시에 수행되는 동안 전위 어드레스 충돌을 해결하는 동기식 동적 메모리 회로의 일부를 도시한 간략화된 블록도.
*도면의 주요 부분에 대한 부호의 설명
102: 메모리 뱅크 108: 명령 디코더
124: 리프레시 컨트롤러 126: 리프레시 카운터
본 발명은, 일반적으로, 반도체 메모리, 특히, 향상된 리프레시 메커니즘을 갖는 동적 반도체 메모리 회로에 관한 것이다.
DRAM과 같은 동적 반도체 메모리의 메모리 셀은 용량성 소자(capacitive element) 상에 데이터를 저장한다. 용량성 소자로부터의 전하 누설 때문에, 메모리 셀은 주기적으로 리프레시되어야 한다. 리프레시 프로세스는 통상적으로, 메모리 셀에 저장된 전하 레벨을 그 원래 상태로 가져오기 위하여 읽기 동작을 수행하는 단계를 포함한다. 시간이 지남에 따라 상이한 유형의 리프레시 방법이 발전하였다. 보통 자동 리프레시(auto refresh)로 언급되는 하나의 리프레시 방법에 따르면, 메모리 칩 외부에, 리프레시 타이머가 존재하고, 컨트롤러에 의해 공급되는 주기적 리프레시 명령에 응답하여, 메모리 칩이 리프레시 동작을 수행한다. 셀프 리프레시(self refresh)로 언급되는 다른 리프레시 방법에 따르면, 메모리 칩 내부에, 리프레시 타이머가 존재하고, 모든 메모리 칩이 컨트롤러로부터의 리프레시 시작 명령을 요구한다. 통상적으로, 리프레시되고 있는 메모리 셀은 정상 읽기 및 쓰기 동 작을 위한 액세스가 불가능하다.
현재의 기술에 따라, DRAM 메모리 셀은 64ms마다 리프레시되어야 할 필요가 있다. 업계 표준으로서 발전한 이 64ms의 리프레시 주기는 DRAM 셀 기술의 데이터 보유 능력에 기초한다. 통상적 메모리 칩에서 모든 행(rows)을 동시에 리프레시하는 것은, 전력 요건에서 큰 서지(surge)를 야기하게 될 뿐만 아니라, 모든 데이터 액세스가 불가능해져서 DRAM의 성능에 악영향을 미치게 된다. 이 문제들을 회피하게 위하여, 통상적으로, 리프레시 동작은 메모리 뱅크들 사이에서 4096(4K) 또는 8192(8K)의 사이클의 행 수에 따라 스태거된다(staggered). 따라서, 8K의 사이클에서 리프레시되고 있는 DRAM은 7.8㎲(64ms/8192)마다 리프레시 명령을 필요로 한다. 이는 보통 주기적 리프레시 간격 tREF1으로 언급된다. 하나의 리프레시 동작이 완료되고, 그리고 나서, 액티브 사이클이 시작될 수 있는데 걸리는 시간(즉, 리프레시 동작 동안 워드 라인(word line)을 활성화하고 프리차지시키는 최소의 시간)은, 통상적으로 tRFC로 언급되며, 정상 읽기 및 쓰기 동작에 대한 시간을 최소화하기 위하여 주기적 리프레시 간격 tREF1의 미소한 일부(small fraction)가 되는 것이 바람직하다.
따라서, 이러한 유형의 멀티뱅크, 시분할의 DRAM 리프레시 방법은 리프레시 동작과 연관된 전력과 성능의 트레이드오프(tradeoffs)를 처리하는데 보다 효과적이다. 그러나, DRAM 장치의 메모리 셀 밀도가 증가됨에 따라, 보다 많은 리프레시 횟수와 보다 많은 리프레시 동작 중 하나 또는 둘 다가 요구되게 된다. 이는 tREF1(예를 들어, 7.8㎲)마다 동시에 리프레시되는 행(또는 페이지)의 메모리 셀 수가 총 메모리 용량과 함께 증가되기 때문이다. 예를 들어, 8K의 리프레시 사이클을 갖는 512M의 동기식 DRAM은 64K의 페이지(512K/8K)를 동시에 리프레시하여야 한다. 이는 정상 동작 모드 동안 활성화되는 통상적 페이지 크기(예를 들어, 512K의 DDR2 DRAM에 대하여 16K)보다 현저히 크고, 회로에 대하여 큰 전력 부하를 나타낸다.
보다 큰 밀도의 DRAM에서의 리프레시 동작과 연관된 전력 관리 문제를 처리하기 위한 하나의 방법은 리프레시-액티브 사이클 시간 tRFC를 증가시키는 것이다. 256M의 동기식 DRAM의 리프레시-액티브 사이클 시간 tRFC는 75ns 정도가 될 수 있으며, 반면, 2G의 동기식 DRAM의 tRFC는 약 200ns가 되고, 4G의 동기식 DRAM의 tRFC는 300ns보다 훨씬 길 수도 있다. 리프레시되고 있는 메모리 뱅크에서는, tRFC 동안, 정상 메모리 읽기/쓰기 동작이 허용되지 않기 때문에, 보다 긴 tRFC는 컨트롤러가 DRAM에 액세스하는데 이용가능한 시간을 감소시킨다. 이는 정상 읽기/쓰기 동작에 이용가능한 시간을 감소시킴으로써 DRAM 성능에 악영향을 미친다.
따라서, 동적 반도체 메모리에서, 메모리 셀 밀도가 증가됨에 따라, 정상 읽기/쓰기 동작에 이용가능한 시간을 희생하지 않으면서 전력 요건을 처리하는 향상된 리프레시 메커니즘이 필요하다.
본 발명은 읽기/쓰기와 리프레시 동작이 동시에 수행되도록 허용하는 동적 반도체 메모리에서 리프레시 메커니즘을 구현하기 위한 다양한 실시예들을 제공한 다. 일실시예에서, 본 발명은 리프레시 동작 모드를 나타내기 위하여 플래그를 이용하는 동기식 동적 메모리 회로를 제공하며, 여기서, 리프레시 동작은 읽기/쓰기 동작을 위한 정상 액세스와, 동일한 뱅크에서 동일한 시간에 발생할 수 있다. 특정한 실시예에서는, 어드레스들 사이의 충돌을 해결하기 위하여, 어드레스 비교기가 정상 액세스를 위한 어드레스를 리프레시 동작을 위한 어드레스와 비교한다. 2개의 어드레스가 매칭되는 경우, 본 발명은 그 어레이에서 리프레시 동작을 취소하고 정상 액세스가 진행되도록 허용한다. 본 실시예에 따르면, 리프레시 사이클 종료시에 내부의 프리차지 펄스는 동일한 위치로의 메모리 액세스를 수용하기 위하여 억제된다. 프리차지는 액티브(리프레시의 반대) 사이클과 연관된 프리차지 신호에 의해 대신 수행된다. 셀프 및/또는 자동 리프레시 동작을 제공하는 이러한 메모리 회로들을 위하여, 숨은 리프레시 플래그는 상이한 리프레시 모드들을 구별하기 위한 메커니즘을 제공한다.
따라서, 일실시예에서, 본 발명은 각각 복수의 메모리 셀을 갖는 복수의 메모리 뱅크, 동작 모드를 나타내는 명령 입력 신호에 응답하는 명령 디코더, 메모리 셀 위치를 나타내는 어드레스 입력 신호에 응답하는 어드레스 디코더 및 숨은 리프레시 신호에 응답하는 리프레시 컨트롤러를 포함하는 동기식 동적 메모리 회로를 제공한다. 여기서, 숨은 리프레시 신호에 응답하여, 리프레시 컨트롤러는 정상 읽기/쓰기 동작과 동일한 시간에 진행할 수 있는 리프레시 동작을 개시하고, 리프레시 동작 및 정상 읽기/쓰기 동작은 주기적 클록 신호에 응답하여 발생한다. 본 실시예에 따르면, 정상 읽기/쓰기 동작과 리프레시 동작은, 복수의 메모리 뱅크 중 동일한 뱅크에서 동일한 시간에 발생할 수 있다. 메모리 회로는 리프레시 어드레스를 정상 읽기/쓰기 어드레스와 비교하고 어드레스 충돌의 경우에 어드레스 충돌 신호를 생성하는 어드레스 비교기를 더 포함하고, 그에 따라, 리프레시 컨트롤러는 어드레스 충돌 신호에 응답하여, 리프레시 동작을 취소하며, 정상 읽기/쓰기 동작이 진행되도록 허용한다. 또한, 리프레시 컨트롤러는 정상 리프레시 동작을 개시하기 위하여 정상 리프레시 신호에 추가로 응답할 수도 있으며, 그 동안, 정상 읽기/쓰기 동작은 수행될 수 없다.
다른 실시예에서, 본 발명은, 동기식 동적 메모리 회로를 동작시키기 위한 방법을 제공하며, 이 방법은, 복수의 메모리 뱅크 중 어느 하나에서의 메모리 셀이 주기적 클록 신호에 따라 읽기 또는 쓰기 동작을 위하여 액세스될 수 있도록 정상 액세스 동작 모드로 들어가는 단계 및 복수의 메모리 뱅크 중 어느 하나에서의 메모리 셀이 주기적 클록 신호에 따라 리프레시될 수 있도록 숨은 리프레시 동작 모드로 들어가는 단계를 포함한다. 여기서, 정상 액세스 모드와 숨은 리프레시 모드는 동일한 시간에 발생할 수 있다. 본 실시예에 따르면, 정상 액세스 모드와 리프레시 액세스 모드는, 동일한 시간에 동일한 메모리 뱅크 내에서 발생할 수 있다. 방법은, 복수의 메모리 뱅크 중 어느 하나에서의 메모리 셀이 리프레시될 수 있도록 정상 리프레시 모드로 들어가는 단계를 더 포함할 수도 있으며, 여기서, 정상 리프레시 모드 동안, 메모리 회로는 정상 액세스 모드로 들어갈 수 없다.
또다른 실시예에서, 본 발명은, 각각 복수의 메모리 셀을 갖는 복수의 메모리 뱅크, 동작 모드를 나타내는 명령 입력 신호에 응답하는 명령 디코더, 메모리 셀 위치를 나타내는 어드레스 입력 신호에 응답하는 어드레스 디코더, 리프레시 어드레스를 정상 읽기/쓰기 어드레스과 비교하고 어드레스 충돌의 경우에 어드레스 충돌 신호를 생성하는 어드레스 비교기 및 숨은 리프레시 신호에 응답하는 리프레시 컨트롤러를 포함하는 동기식 동적 메모리 회로를 제공한다. 여기서, 어드레스 충돌 신호에 응답하여, 컨트롤러는 리프레시 동작과 연관된 내부 프리차지 펄스를 억제한다. 본 실시예에 따르면, 정상 읽기/쓰기 동작과 리프레시 동작은, 복수의 메모리 뱅크 중 동일한 뱅크에서 동일한 시간에 발생할 수 있다.
다른 실시예에서, 본 발명은, 동기식 동적 메모리 회로를 동작시키기 위한 방법을 제공하며, 이 방법은, 복수의 메모리 뱅크 중 어느 하나에서의 메모리 셀이 주기적 클록 신호에 따라 읽기 또는 쓰기 동작을 위하여 액세스될 수 있도록 정상 액세스 동작 모드로 들어가는 단계, 복수의 메모리 뱅크 중 어느 하나에서의 메모리 셀이 주기적 클록 신호에 따라 리프레시될 수 있도록 숨은 리프레시 동작 모드로 들어가는 단계, 정상 액세스 모드의 제1 메모리 어드레스를 숨은 리프레시 모드의 제2 메모리 어드레스와 비교하는 단계 및 제1 메모리 어드레스와 제2 메모리 어드레스 사이의 충돌의 경우에, 숨은 리프레시 모드와 연관된 프리차지 신호를 억제하는 단계를 포함한다. 여기서, 정상 액세스 모드와 숨은 리프레시 모드는, 동일한 시간에 동일한 뱅크 내에서 발생할 수 있다. 방법은 제1 메모리 어드레스와 제2 메모리 어드레스 사이의 충돌의 경우에, 정상 액세스 모드와 연관된 프리차지 신호에 의해 프리차지 동작을 수행하는 단계를 더 포함한다.
본 발명의 본질 및 장점은 후술되는 상세한 설명 및 첨부된 도면을 참조하여 보다 잘 이해될 것이다.
본 발명의 다양한 실시예는 향상된 리프레시 기능을 갖는 메모리 회로 및 이러한 메모리 회로를 동작시키는 방법을 제공한다. 일실시예에 따르면, 본 발명은, 여기서, 숨은 리프레시로 언급되는 특별한 리프레시 명령에 응답하여, 정상 읽기/쓰기 동작과 동일한 시간에 진행할 수 있는 리프레시 동작을 개시하는 멀티뱅크 동기식 동적 메모리 회로를 제공한다. 본 명세서 전반에 걸쳐, "동일한 시간에" 또는 "동시"이라는 용어는 2개의 동작들 사이에 시간의 오버랩이 존재하는 상태를 포함하도록 의도되며, 2개의 동작이 동시에 시작되고 또한/또는 종료하도록 허용하지만 이를 요구하는 것은 아니다.
도1을 참조하면, 본 발명의 일실시예에 따른 멀티뱅크 동기식 동적 메모리 회로(100)의 간략화된 블록도의 일례가 도시되어 있다. 본 일례에서, 메모리 회로(100)는 정상 읽기 및 쓰기 동작을 위하여 독립적으로 액세스될 수 있는 4개의 메모리 뱅크(102A, 102B, 102C 및 102D)를 포함한다. 여기서 설명되는 본 발명의 개념은 상이한 수의 메모리 뱅크로 구성된 메모리 회로에 적용될 수 있다. 메모리 뱅크(102)는 워드 라인과 비트 라인의 교차점에 배열된 복수의 메모리 셀, 비트 라인 감지 증폭기, 비트 라인 프리차지 및 열(column) 선택 회로를 포함한다. 각각의 메모리 뱅크(102)는 각각 행 및 열 메모리 어드레스를 디코딩하기 위한 X 디코더 및 Y 디코더를 갖는다. 어드레스 입력 채널(104)은 컨트롤러(도시되어 있지 않음) 로부터 외부 어드레스를 수신하고 그 어드레스를 어드레스 라우터(106)에 공급한다. 명령 디코더(108)에 의해 생성되는 특정한 명령에 응답하여, 어드레스 라우터(106)는, 행 어드레스를 행 어드레스 멀티플렉서(110)에, 열 어드레스를 메모리 뱅크(102)의 Y 디코더에 공급한다. 명령 디코더(108)는 명령 입력 채널(112)로부터 다양한 외부 메모리 명령들을 수신하고 메모리 회로의 다양한 동작 양태를 제어하는 이 명령들을 디코딩한다. 또한, 명령 디코더(108)는 제어 데이터를 저장하는 내부 모드 레지스터(114)로부터 제어 정보를 수신한다. 뱅크 선택 채널(116)은 외부 뱅크 선택 신호를 수신하고 뱅크 제어 블록(118)에 공급되는 뱅크 선택 어드레스를 생성한다. 뱅크 제어 블록(118)은 소정의 동작을 위하여 복수의 뱅크 중 하나 또는 그 이상의 뱅크를 선택하도록 메모리 뱅크(102)에 공급되는 뱅크 제어 신호를 생성한다. 각각의 메모리 뱅크(102)는 I/O 증폭기 어레이(120)를 공동으로 형성하는 I/O 증폭기를 갖는다. 데이터는 I/O 포트(122)를 통하여 메모리 뱅크(102)와 I/O 핀 사이에서 전송된다. 명령 입력 채널(112), 어드레스 입력 채널(104) 및 뱅크 선택 채널(116)은 수신하는 신호를 처리하기 위하여 입력 버퍼와 같은 회로를 포함한다.
리프레시 동작은 리프레시 컨트롤러(124)에 의하여 제어된다. 리프레시 컨트롤러(124)는 정상 리프레시 신호 NRfresh 및 숨은 리프레시 신호 HRefresh를 수신한다. 정상 리프레시 신호 NRfresh는 컨트롤러에 의해 트리거되는 자동 리프레시 동작 모드 또는 셀프 리프레시 동작 모드를 나타낸다. 본 예시적 실시예에서, 숨은 리프레시 신호 HRefresh는 외부 숨은 리프레시 명령이나 플래그 HR 및 뱅크 선택 채널(116)로부터의 뱅크 선택 신호를 수신하는 숨은 리프레시 검출기(128)에 의해 생성된다. 대안적 실시예에서, 숨은 리프레시 명령은 모드 레지스터(114)에 저장되고, 명령 디코더(108)에 의해 디코딩되며, 그리고 나서, 리프레시 컨트롤러(124)에 공급된다. NRefresh 및 HRefresh 신호에 응답하여, 리프레시 컨트롤러(124)는 적절한 리프레시 제어 신호를 생성하고, 이 리프레시 제어 신호를 리프레시 카운터(126)에 공급한다. 리프레시 카운터(126)는 리프레시 동작을 위한 행 어드레스를 생성한다. 행 어드레스 멀티플렉서(110)는 리프레시 카운터(126)로부터 내부 생성 행 어드레스를 수신하고, 이 리프레시 카운터(126)로부터의 행 어드레스를 메모리 뱅크(102)에 선택적으로 적용한다. 후술되는 바와 같이, NRefresh 신호에 의해 트리거되는 정상 리프레시 사이클 동안, 모든 뱅크로부터의 메모리 행은 동시에 리프레시되고 메모리 뱅크(102)는 정상 읽기 및 쓰기 동작에 이용가능하지 않다. 그러나, HRefresh 신호에 의해 트리거되는 숨은 리프레시 사이클 동안, 모든 메모리 뱅크(102)는 정상 읽기 또는 쓰기 동작을 위하여 액세스될 수 있다. 숨은 리프레시는, 어떤 뱅크가 읽기 또는 쓰기 동작을 위하여 동시에 액세스될 수 있는지와 관계없이 발생할 수 있다.
메모리 회로(100)의 관련된 동적 양태가 후술된다. 메모리 회로(100)의 전체 동작은, 메모리 회로(100)에 RAS#(행 어드레스 스트로브(strobe)), CAS#(열 어드레스 스트로브), WE#(읽기 인에이블(enable)) 및 CS#(칩 선택)과 같은 다양한 명령 신호를 공급하는 메모리 컨트롤러(도시되어 있지 않음)의 제어 하에 있다. 이러한 신호들의 조합이, 메모리 회로를 위한 소정의 동작을 지시하는 읽기, 쓰기 또는 다 른 유형의 명령(COM)을 나타낸다. 메모리 회로(100)의 동작은 외부에서 수신되는 주기적 클록 신호 CLK에 의해 동기화된다.
도2는 메모리 회로(100)을 위한 통상적인 읽기 및 쓰기 동작을 도시한 타이밍도이다. 클록 신호 CLK는 모든 메모리 동작의 타이밍을 제어한다. 도2에 도시된 일례에서, 시간 t1에서, 메모리 회로(100)는 액티브 사이클의 시작을 시그널링(signaling)하는 명령 ACT, 어드레스 신호 ADD 및 뱅크 선택 신호 BS를 수신한다. 한 클록 주기 후에, 시간 t3에서, 쓰기 동작은 BS에 의해 선택되는 뱅크 내의 소정의 어드레스 ADD에서 쓰기 명령 WT에 의해 시작한다. 입력 데이터의 스트림(stream)은, 도시된 바와 같이, 시간 t4 내지 t8에서, 메모리 I/O 핀에서 수신되고, 어드레스 위치에서 쓰기가 수행된다. 시간 t9에서, 메모리 회로(100)는 새로운 어드레스 ADD 및 뱅크 선택 신호 BS와 함께 읽기 명령 RD를 수신한다. 읽기 동작이 수행되고, 데이터는, BS에 의해 선택되는 뱅크에서 ADD에 의해 지시되는 위치로부터 읽기가 수행되며, 그리고 나서, 시간 t11 내지 t15에서 출력에 공급된다. 액티브 사이클의 종료시에, 프리차지 명령 PCG는 다음 동작을 위하여 선택되는 뱅크를 프리차지시킨다.
도3에 도시된 타이밍도는 정상 리프레시 동작을 도시하고 있다. 클록 신호 CLK의 시간 t1에서, 정상 리프레시 명령 REF이 메모리 회로(100)에 의해 수신된다. 리프레시 컨트롤러(124)는 정상 리프레시 동작을 개시하고 각각의 메모리 뱅크(102)의 행이 리프레시된다. 하나의 리프레시 동작을 완료하는데 걸리는 시간은 tRFC로 표현된다. 하나의 tRFC 후에, 시간 t8에서, 제2 리프레시 명령은 다음 리프 레시 동작을 시작한다. 도3의 타이밍도에서 도시된 바와 같이, 정상 리프레시 동안, 리프레시 컨트롤러가 모든 뱅크를 소거하기 때문에, 어드레스 ADD 및 뱅크 선택 BS는 둘 다 "돈 케어(don't care)" 상태에 있다. 또한, 정상 리프레시 동안, 메모리 뱅크로의 정상 읽기 또는 쓰기 액세스가 허용되지 않기 때문에, 모든 입출력이 높은 임피던스(또는 High Z) 상태로 들어가고 디세이블된다(disabled).
도4는 본 발명의 일실시예에 따른 메모리 회로(100)의 숨은 리프레시 동작을 도시한 타이밍도이다. 도4를 참조하면, 시간 t1에서, 액티브 명령 ACT는 ADD 및 BS에 의해 주어진 어드레스에서 읽기 동작을 개시한다. 데이터는, 도2의 타이밍도와 관련하여 설명된 바와 같이, 정상 읽기/쓰기 동작에 따라, 선택된 뱅크 내에 쓰기가 수행되고 선택된 뱅크로부터 읽기가 수행된다. 숨은 리프레시 동작은 시간 t2에서 개시될 수 있고, t2에서 뱅크 선택 신호 BS에 의하여 선택되는 어떠한 뱅크의 행도, 정상 쓰기(또는 읽기) 동작이 진행되는 동안, 리프레시 될 수 있다. 본 실시예에서, 숨은 리프레시가 어떠한 뱅크에서도 발생하도록 허용하기 위하여(즉, 자신의 BS 신호를 가짐), 숨은 리프레시는 액티브, 읽기 또는 쓰기 클록 이외에 어떠한 클록에서도 개시된다. 대안적 실시예에서는, 액티브, 읽기 또는 쓰기 클록을 포함하여 어떠한 클록에서도 숨은 리프레시를 개시하도록 허용하기 위하여, 숨은 리프레시 동작을 위한 별도의 뱅크 선택 신호 HRBS가 메모리 회로에 제공될 수 있다. 다른 대안적 실시예에서는, 숨은 리프레시 동안, 모든 메모리 뱅크의 행이 리프레시될 수 있으며, 동시에 BS 신호에 대한 필요성을 제거하게 된다.
본 발명에 따르면, 숨은 리프레시와 정상 읽기나 쓰기 동작이 동일한 시간에 발생할 수 있기 때문에, 어떠한 소정의 시간에서도, 숨은 리프레시 어드레스 및 정상 액세스 어드레스가 동일해질 수 있다는 가능성이 존재한다. 이러한 어드레스 충돌의 경우, 본 발명의 일실시예는 정상 액세스 동작이, 에러 없이, 또한 읽기나 쓰기 데이터의 손상 없이, 진행되는 것을 보장한다. 도5는 이러한 어드레스 충돌에 의해 야기되는 전위 문제 및 본 발명에 일실시예에 따른 하나의 문제 해결책을 예시한 타이밍도를 도시하고 있다. 도5의 타이밍도는 2개의 연속 읽기 동작을 도시하고 있고, 그 동안 숨은 리프레시 동작이 진행한다. 신호 RADD는 내부 리프레시 카운터에 의해 생성되는 리프레시 어드레스(여기서는, 숨은 리프레시)를 나타낸다. 제1 펄스 P1은 시간 t1으로부터 얼마 후에 발생하여, 이는 DRAM 코어를 활성화하여, 비트 라인 BLS에 따른 전위차를 허용하도록 한다. 이 전위차는 어드레싱된 메모리 셀의 내용을 반영한다. 제2 읽기 동작으로부터 야기되는 데이터는 시간 t5에 시작되는 DOUT으로서 출력된다. 동일한 메모리 위치가 리프레시 및 정상 읽기 동작 둘 다를 위하여 액세스되도록 하기 위하여, 리프레시 어드레스 RADD 및 읽기 어드레스는 동일하다고 가정한다. 이 DRAM에 있어서, 리프레시 사이클 시간 tRFC가 정상(RAS) 액티브 사이클 시간 tRC보다 짧다면, 그에 따라, 제2 읽기 동작 전에 리프레시 사이클을 위한 내부 자동 프리차지를 시그널링하기 위하여, 리프레시 로직에 의해 제2 펄스 P2가 생성된다. 이 환경 하에서, DRAM 코어가 내부 리프레시 프리차지 신호에 의해 디세이블되어 있기 때문에, 제2 읽기 동작은 정확히 완료될 수 없다. 이러한 충돌 가능성을 회피하기 위하여, 본 발명의 본 실시예는, 디세이블 신호 DisLAP에 의해, 조기의(premature) 내부 자동 프리차지 펄스 P2를 취소하거나 억제한다. DRAM 코어는 여전히 액티브 상태이며, 제2 읽기 동작의 정확한 완료를 허용하게 되고, 그리고 나서, 외부 프리차지 명령이 펄스 P3를 생성한다.
본 발명의 일실시예에 따르면, 리프레시 컨트롤러(124)는 이러한 어드레스 충돌을 검출하고 숨은 리프레시 동작과 연관된 어떠한 조기의 자동 프리차지 신호도 디세이블시키기 위한 어드레스 비교 회로를 포함한다. 도6은 정상 액세스와 숨은 리프레시 동작이 동시에 수행되는 동안 전위 어드레스 충돌을 해결하는 리프레시 금지 로직을 갖는 메모리 회로(100)의 일부를 도시한 간략화된 블록도이다. 비교기(600)는 하나의 입력에서 리프레시 카운터(626)으로부터 리프레시 어드레스(도5의 RADD)를 수신하고, 다른 입력에서 행 어드레스 리피터(602)로부터 외부 읽기(또는 쓰기) 어드레스를 수신한다. 비교기(600)의 출력은 논리 회로(604)의 하나의 입력에 적용되고, 논리 회로(604)의 제2 입력은 DRAM 코어 활성화 사이클의 시작을 나타내는 RAS 파생 신호 RASI를 수신한다. 신호 RASI는 도5의 제1 펄스 P1에 대응할 수 있다. 논리 회로(604)의 출력은 내부 프리차지 회로(606)에 적용되는 디세이블 신호 DisIAP를 생성한다. 내부 프리차지 회로(606)는 액티브 제어 로직(610)에 응답하여, 내부 자동 프리차지 신호(도5의 제2 펄스 P2)를 생성한다. 액티브 제어 로직(610)은, 제2 펄스를 생성하기 위한 사이클 지속기간에 대응하는 지연을 감시하고, 메모리 코어를 위하여, 워드 라인 인에이블 및 감지 증폭기 인에이블 신호를 제어하는 회로를 포함한다.
동작에 있어서, 리프레시 어드레스 RADD 및 외부 어드레스 ADD가 상이한 경우, 논리 회로(604)는 내부 프리차지 회로(606)를 디세이블시키지 않는다. 이는 숨 은 리프레시와 정상 액세스 동작이 동시에 진행되도록 허용한다. 2개의 어드레스 RADD와 ADD가 동일하다면, 비교기(600)는 어드레스 충돌을 나타내는 "hit" 신호를 생성한다. 논리 회로(604)는 내부 자동 프리차지 펄스(도5의 P2)를 디세이블시키는 "hit" 신호에 응답하여, 디세이블 신호를 생성한다. DRAM 코어는, 대신 디세이블되고, 도5에 도시된 바와 같이, 외부 프리차지 명령에 응답하여 프리차지된다. 따라서, 도6의 회로는 리프레시 어드레스와 정상 액세스 어드레스 사이의 충돌에 의해 야기되는 전위 문제를 해결하기 위한 예시적 일구현예를 제공한다.
따라서, 본 발명은 향상된 리프레시 메커니즘을 위한 다양한 실시예들을 제공하며, 그에 따라, 메모리 셀은, DRAM 성능 또는 전력 요건에 악영향을 미치지 않으면서, 정상 읽기 또는 쓰기 동작 동안 리프레시될 수 있다. 전술된 설명이 본 발명을 예시하는 특정한 실시예들에 관한 완전한 설명을 제공하지만, 다양한 대안, 변형예 및 그 등가물을 이용하는 것이 가능하다. 예를 들어, 이 기술 분야에서 통상의 지식을 가진 자는, 도6과 관련되어 설명된 어드레스 충돌 해결 스킴(scheme)이 숨은 동작 또는 그 반대인 어떠한 유형의 리프레시 동작 환경에서도 이용될 수 있다는 점을 인식할 것이다. 또한, 동적 메모리 기술이 보다 새로운 세대로 전달됨에 따라, 메모리 장치가 복수의 상이한 리프레시 동작 모드(예를 들어, 자동, 셀프, 숨은 동작 등)를 지원할 필요가 없을 수도 있으며, 여기서, 전술된 리프레시 메커니즘은 바람직한 리프레시 방법이 될 뿐이다. 상기의 경우, 상이한 동작 모드들을 구별하기 위한 검출 회로는 필요하지 않게 된다. 따라서, 본 발명의 범위는 전술된 특정하고 예시적인 실시예들에 한정되지 않아야 하며, 그 대신, 그 등가물 의 전체 범위와 함께 첨부된 청구범위를 참조하여 판단되어야 한다.
이상에서 살펴본 바와 같이, 본 발명에 따르면, 읽기/쓰기와 리프레시 동작이 동시에 수행되도록 허용하는 동적 반도체 메모리 회로가 제공된다.

Claims (18)

  1. 동기식 동적 메모리 회로(synchronous dynamic memory circuit)에 있어서,
    각각 복수의 메모리 셀을 갖는 복수의 메모리 뱅크;
    동작 모드를 나타내는 명령 입력 신호에 응답하는 명령 디코더;
    정상(normal) 액세스를 위한 메모리 셀 위치를 나타내는 어드레스 입력 신호에 응답하는 어드레스 디코더;
    숨은 리프레시(hidden refresh) 명령에 응답하여, 숨은 리프레시 신호를 생성하도록 구성된 숨은 리프레시 검출기;
    상기 숨은 리프레시 신호에 응답하고, 정상 액세스 동작과 동일한 시간에 진행할 수 있는 숨은 리프레시 동작을 개시하도록 구성된 리프레시 컨트롤러; 및
    상기 리프레시 컨트롤러에 결합되며, 상기 숨은 리프레시 동작을 위한 메모리 어드레스를 생성하도록 구성된 리프레시 어드레스 생성기
    를 포함하고,
    여기서, 상기 숨은 리프레시 동작 및 상기 정상 액세스 동작은 주기적 클록 신호에 응답하여 발생하는
    메모리 회로.
  2. 제2항에 있어서,
    상기 정상 액세스 동작과 상기 리프레시 동작은 상기 복수의 메모리 뱅크 중 동일한 뱅크에서 동일한 시간에 발생할 수 있는
    메모리 회로.
  3. 제1항에 있어서,
    리프레시 어드레스를 정상 액세스 어드레스와 비교하고 어드레스 충돌의 경우에 어드레스 충돌 신호를 생성하도록 구성된 어드레스 비교기
    를 더 포함하고,
    여기서, 상기 리프레시 컨트롤러는 상기 어드레스 충돌 신호에 응답하여 상기 리프레시 동작을 취소하고, 정상 액세스 동작이 진행되도록 허용하는
    메모리 회로.
  4. 제3항에 있어서,
    상기 어드레스 충돌 신호에 응답하고, 어드레스 충돌의 경우에, 상기 숨은 리프레시 동작을 디세이블시키도록 구성된 리프레시 금지 로직
    를 더 포함하는 메모리 회로.
  5. 제3항에 있어서,
    상기 리프레시 컨트롤러는 정상 리프레시 동작을 개시하기 위하여 정상 리프레시 신호에 추가로 응답하고, 그 동안, 정상 액세스 동작은 수행될 수 없는
    메모리 회로.
  6. 제5항에 있어서,
    상기 정상 리프레시 동작은 셀프 리프레시 동작 모드 또는 자동 리프레시(auto refresh) 동작 모드인
    메모리 회로.
  7. 제1항에 있어서,
    뱅크 선택 신호를 수신하고, 상기 복수의 메모리 뱅크 중 하나를 선택하는 뱅크 어드레스 신호를 생성하는 뱅크 선택 회로
    를 더 포함하는 메모리 회로.
  8. 제7항에 있어서,
    상기 뱅크 선택 신호를 수신하고, 상기 복수의 메모리 뱅크 중 하나 또는 그 이상의 뱅크에 공급되는 뱅크 제어 신호를 생성하는 뱅크 제어 회로
    를 더 포함하는 메모리 회로.
  9. 제1항에 있어서,
    상기 정상 액세스 동작은 주기적 클록 신호의 시간 t1에서 시작되고, 상기 숨은 리프레시 동작은 상기 주기적 클록 신호의 시간 t2에서 시작되고,
    여기서, 시간 t1 및 시간 t2는 상기 주기적 클록 신호의 상이한 에지에서 발생하는
    메모리 회로.
  10. 제9항에 있어서,
    상기 뱅크 선택 회로는 상기 정상 액세스 동작을 위한 제1 뱅크 어드레스 신호 및 상기 숨은 리프레시 동작을 위한 제2 뱅크 어드레스 신호를 생성하는
    메모리 회로.
  11. 제1항에 있어서,
    상기 정상 액세스 동작 및 상기 숨은 리프레시 동작은 상기 주기적 클록 신호의 동일한 에지에서 시작되는
    메모리 회로.
  12. 제8항에 있어서,
    상기 숨은 리프레시 검출기는, 숨은 리프레시 동작이 발생하게 되는 특정한 메모리 뱅크를 식별하는 숨은 리프레시 뱅크 선택 신호를 수신하는
    메모리 회로.
  13. 제12항에 있어서,
    상기 복수의 리프레시 동작 모드 중 하나는 숨은 리프레시 동작이고, 여기서, 상기 복수의 리프레시 메모리 뱅크에서의 메모리 셀은 정상 액세스 동작 동안 리프레시될 수 있는
    메모리 회로.
  14. 제13항에 있어서,
    상기 복수의 리프레시 동작 모드 중 다른 하나는 정상 리프레시 동작이고, 여기서, 메모리 셀의 정상 리프레시 동안, 메모리 뱅크는 정상 액세스 동작에 이용가능하지 않은
    메모리 회로.
  15. 제10항에 있어서,
    상기 리프레시 명령은 외부 신호인
    메모리 회로.
  16. 제10항에 있어서,
    상기 리프레시 명령은 모드 레지스터에 저장되는
    메모리 회로.
  17. 동기식 동적 메모리 회로를 동작시키기 위한 방법에 있어서,
    복수의 메모리 뱅크 중 어느 하나에서의 메모리 셀이 주기적 클록 신호에 따라 읽기 또는 쓰기 동작을 위하여 액세스될 수 있도록 정상 액세스 동작 모드로 들어가는 단계;
    상기 복수의 메모리 뱅크 중 어느 하나에서의 메모리 셀이 상기 주기적 클록 신호에 따라 리프레시될 수 있도록 숨은 리프레시 동작 모드로 들어가는 단계;
    상기 정상 액세스 모드의 제1 메모리 어드레스를 상기 숨은 리프레시 모드의 제2 메모리 어드레스와 비교하는 단계; 및
    상기 제1 메모리 어드레스와 상기 제2 메모리 어드레스 사이의 충돌의 경우에, 상기 숨은 리프레시 모드와 연관된 프리차지 신호를 억제하는 단계
    를 포함하고,
    여기서, 상기 정상 액세스 모드와 상기 숨은 리프레시 모드는, 동일한 시간에 동일한 뱅크 내에서 발생할 수 있는
    방법.
  18. 제17항에 있어서,
    상기 제1 메모리 어드레스와 상기 제2 메모리 어드레스 사이의 충돌의 경우에, 상기 정상 액세스 모드와 연관된 프리차지 신호에 의해 프리차지 동작을 수행하는 단계
    를 더 포함하는 방법.
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