CN104952480B - 半导体存储器和操作该半导体存储器的方法 - Google Patents

半导体存储器和操作该半导体存储器的方法 Download PDF

Info

Publication number
CN104952480B
CN104952480B CN201410838163.7A CN201410838163A CN104952480B CN 104952480 B CN104952480 B CN 104952480B CN 201410838163 A CN201410838163 A CN 201410838163A CN 104952480 B CN104952480 B CN 104952480B
Authority
CN
China
Prior art keywords
signal
library
activated
response
semiconductor memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201410838163.7A
Other languages
English (en)
Other versions
CN104952480A (zh
Inventor
朴炳权
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mimi Ip Co ltd
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN104952480A publication Critical patent/CN104952480A/zh
Application granted granted Critical
Publication of CN104952480B publication Critical patent/CN104952480B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40618—Refresh operations over multiple banks or interleaving
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/023—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in clock generator or timing circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C29/50016—Marginal testing, e.g. race, voltage or current testing of retention
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

本发明涉及一种半导体存储器，该半导体存储器可以包括：库控制信号生成单元，其适用于基于激活命令顺序地生成控制存储库的多个库控制信号；信号检测单元，其适用于在所述库控制信号中检测最先被激活信号和最后被激活信号；以及库启用控制单元，其适用于响应于所述检测的信号而控制所述存储库的激活期。

Description

半导体存储器和操作该半导体存储器的方法
相关申请的交叉引用
本申请要求于2014年3月28日提交的申请号为10-2014-0036528的韩国专利申请的优先权，该韩国专利申请以参阅方式全文并入本申请。
技术领域
本发明的各实施方式涉及一种半导体设计技术，且更具体地，涉及执行刷新操作的半导体存储器。
背景技术
随着半导体存储器集成度的提高，半导体存储器中字线之间的间隔已被减小。字线间的间隔减小可以导致相邻字线之间的耦合效应的提高。
一般来说，每当数据输入至半导体存储器中的存储单元或从半导体存储器中的存储单元输出数据时，连接至存储单元的字线在激活状态(激活操作)和非激活状态(预充电操作)之间切换。由于耦合现象，通过被读取或被编程的字线的重复激活/去活，相邻字线的电压电平可能会不稳定。不稳定的电压电平可能导致联接至相邻字线的存储单元的数据丢失或损坏。这种现象被称为字线干扰(或字线撞击(hammering))。如果字线干扰足够严重，那么存储单元的数据可能在存储单元被刷新前丢失。
为了消除这种顾虑，可以执行目标行刷新(TRR)操作。执行TRR操作以防止联接至邻近高度激活的字线的存储单元的单元特征发生劣化。激活操作和预充电操作(即，TRR操作)在对应于被频繁激活字线的目标字线和相邻字线上执行。TRR操作可以刷新劣化的单元数据以保持存储单元在正常的数据水平充电。
发明内容
各实施例涉及一种能够根据PVT(工艺、电压和温度)变化控制存储库的半导体存储器。
在一个实施例中，半导体存储器可以包括：库控制信号生成单元，其适用于基于激活命令顺序地生成控制存储库的多个库控制信号；信号检测单元，其适用于在库控制信号中检测最先被激活信号和最后被激活信号；以及库启用控制单元，其适用于响应于被检测的信号而控制存储库的激活期。
信号检测单元可以包括：设置信号检测器，其适用于将在库控制信号中的最先被激活信号检测为设置信号；和重置信号检测器，其适用于将在库控制信号中的最后被激活信号检测为重置信号。
库启用控制单元可以包括SR锁存器，该锁存器适用于响应于设置信号而激活存储库的激活期，并且响应于重置信号而去活存储库的激活期。
库启用控制单元可以响应于设置信号和重置信号而输出对应于存储库的激活期的启用信号。
半导体存储器还可以包括适用于将库控制信号延迟预定时间的延迟单元。
在一个实施例中，半导体存储器可以包括：库控制信号生成单元，其适用于基于激活命令顺序地生成多个库控制信号来控制存储库的刷新操作；信号检测单元，其适用于检测在库控制信号中的最先被激活信号和最后被激活信号；和刷新操作控制单元，其适用于响应于被检测的信号而调整刷新操作执行中的刷新操作期。
信号检测单元可以包括：设置信号检测器，其适用于将在库控制信号中的最先被激活信号检测为设置信号；和重置信号检测器，其适用于将在库控制信号中的最后被激活信号检测为重置信号。
刷新操作控制单元可以包括SR锁存器，其适用于响应于设置信号而激活刷新操作期，并且响应于重置信号而去活刷新操作期。
刷新操作控制单元可以响应于设置信号和重置信号而输出对应于刷新操作期的启用信号。
刷新操作期可以包括针对存储库的字线的目标行刷新操作期。
刷新操作期可以包括针对存储库的冗余字线的刷新操作期。
半导体存储器可以进一步包括适用于将库控制信号延迟预定时间的延迟单元。
在一个实施例中，一种操作半导体存储器的方法可以包括：基于激活命令顺序地生成用于控制存储库的多个控制信号；响应于在控制信号中的最先被激活信号生成设置信号；响应于在控制信号中的最后被激活信号生成重置信号；以及在存储库的激活期期间，响应于控制信号而控制存储库，存储库的激活期由设置信号和重置信号限定。
存储库的激活期可以包括针对存储库的字线的刷新操作期。
字线的刷新操作期可以包括针对存储库的字线的目标行刷新操作期。
操作半导体存储器的方法可以进一步包括将库控制信号延迟预定时间。
附图说明
图1是说明根据本发明的实施例的半导体存储器的框图。
图2是说明根据本发明的另一个实施例的半导体存储器的框图。
图3是在图2中所示的冗余启用信号生成单元的细节图。
图4A是描述传统半导体存储器的操作的时序图。
图4B是描述图2所示的半导体存储器的操作的时序图。
具体实施方式
下文将参照附图更详细地描述各实施例。但是，本发明可以以不同的形式实现，并不应被理解为限制于本文所说明的实施例。相反，提供这些实施例以使本公开全面和完整，并且将向本领域技术人员完整地表达本发明的范围。贯穿全文，相同的附图标记指代本发明各个附图和实施例中的相同部件。
在附图中，为了便于说明，相对于实际的物理厚度和间隔，夸大了部件的厚度和长度。在下文的说明中，会省略已知的相关功能和结构的详细解释以避免不必要地混淆本发明的主题。另外，“连接/联接”表示一个部件直接联接至另一个部件或通过其它部件间接联接。在本说明书中，只要在句子中没有特别说明，单数形式可以包括复数形式。另外，在说明书中使用的“包括/包含”或“包括有/包含有”表示存在或加入一个或更多个部件、步骤、操作和元件。
图1是说明根据本发明的实施例的半导体存储器的框图。
参照图1，半导体存储器可以包括库(即，存储库)110、库控制信号生成单元120、信号检测单元130、库启用控制单元140和延迟单元150。
库控制信号生成单元120可以响应于激活命令ACT顺序地生成多个库控制信号BKCTRL_1、BKCTRL_2、BKCTRL_3……BKCTRL_N来控制库110。库控制信号BKCTRL_1、BKCTRL_2、BKCTRL_3……BKCTRL_N可以在库110的激活期期间控制库110。例如，库控制信号BKCTRL_1、BKCTRL_2、BKCTRL_3……BKCTRL_N可以包括用于在库110的激活期期间选择库的字线的控制信号或用于操作感测放大器的控制信号。此外，库控制信号BKCTRL_1、BKCTRL_2、BKCTRL_3……BKCTRL_N可以包括用于控制刷新操作的信号或用于控制冗余字线的信号。
信号检测单元130可以在由库控制信号生成单元120顺序激活的控制信号BKCTRL_1、BKCTRL_2、BKCTRL_3……BKCTRL_N中检测出最先被激活信号和最后被激活信号。信号检测单元130可以包括设置信号检测器131和重置信号检测器132。
设置信号检测器131可以在控制信号BKCTRL_1、BKCTRL_2、BKCTRL_3……BKCTRL_N中检测出最先被激活信号并且将被检测的信号作为设置信号SET输出，并且重置信号检测器132可以在控制信号BKCTRL_1、BKCTRL_2、BKCTRL_3……BKCTRL_N中检测出最后被激活信号并且将被检测的信号作为重置信号RESET输出。由信号检测器130检测的设置信号SET和重置信号RESET可以被输入至库启用控制单元140。
信号检测单元130可以与例如逻辑门和晶体管的各种逻辑电路的组合一起实施。例如，设置信号检测器131可以利用或门响应于最先被激活信号而生成设置信号SET。另外，重置信号检测器132可以利用与门和锁存电路在全部信号被激活时(即响应于最后被激活的信号)而生成重置信号RESET。
库启用控制单元140可以响应于激活命令ACT生成库启用信号BK_EN而控制库110的激活。库启用信号BK_EN可以具有响应于设置信号SET和重置信号RESET而被调整的激活期。也就是，库启用信号BK_EN可以响应于设置信号SET被激活，并响应于重置信号RESET被去活。
延迟单元150可以将由库控制信号生成单元120生成的库控制信号BKCTRL_1、BKCTRL_2、BKCTRL_3……BKCTRL_N延迟预定时间，并且输出延迟的信号D_BKCTRL_1、D_BKCTRL_2、D_BKCTRL_3……D_BKCTRL_N。延迟单元150可以提供库启用信号BK_EN和库控制信号BKCTRL_1、BKCTRL_2、BKCTRL_3……BKCTRL_N的操作裕度。
根据本发明的实施例的半导体存储器可以在库控制信号BKCTRL_1、BKCTRL_2、BKCTRL_3……BKCTRL_N中检测最先被激活信号和最后被激活信号，设置库启用信号BK_EN的激活期，并且在激活期期间响应于延迟库控制信号D_BKCTRL_1、D_BKCTRL_2、D_BKCTRL_3……D_BKCTRL_N执行操作。
图2是说明根据本发明的另一个实施例的半导体存储器的框图。
参照图2，半导体存储器可以包括库210、库控制信号生成单元220、信号检测单元230、冗余启用信号生成单元240和延迟单元250。
库控制信号生成单元220、信号检测单元230和延迟单元250可以分别对应于图1的库控制信号生成单元120、信号检测单元130、和延迟单元150。另外，包括在信号检测单元230中的设置信号检测器231和重置信号检测器232可以分别对应于包含在图1的信号检测单元130中的设置信号检测器131和重置信号检测器132。因此，省略了它们的详细描述。
冗余启用信号生成单元240可以响应于由信号检测单元230生成的设置信号SET和重置信号RESET来调整冗余刷新信号RED_REF的激活期。也就是，冗余刷新信号RED_REF可以响应于设置信号SET而被激活，并且响应于重置信号RESET而被去活。
根据本发明的实施例的半导体存储器可以在控制信号BKCTRL_1、BKCTRL_2、BKCTRL_3……BKCTRL_N中检测出最先被激活信号和最后被激活信号，设置冗余启用信号RRCTRL_EN的激活期，以及在激活期期间响应于延迟的库控制信号D_BKCTRL_1、D_BKCTRL_2、D_BKCTRL_3……D_BKCTRL_N执行操作。
冗余启用信号RRCTRL_EN的激活期可以对应于在其中执行冗余字线的目标行刷新(TRR)操作的时期，并且库控制信号BKCTRL_1、BKCTRL_2、BKCTRL_3……BKCTRL_N可以包括用于执行冗余字线的目标行刷新(TRR)操作的控制信号，该冗余字线替换将被修复的失效的字线。
虽然在图2没有示出，但是冗余刷新信号RED_REF可以响应于刷新冗余字线的标志信号(flag signal)和激活命令而被激活。
图3是在图2中所示的冗余启用信号生成单元240的细节图。
参照图3，冗余启用信号生成单元240可以包括SR锁存器242，该锁存器基于冗余刷新信号RED_REF、设置信号SET和重置信号RESET操作。
首先，冗余刷新信号RED_REF和设置信号SET被输入至与非门NAND，并且接收与非门NAND的输出信号的反相器INV1生成冗余设置信号RRCTRL_SET。也就是，当冗余刷新信号RED_REF和设置信号SET都被激活时(即，在冗余设置信号RRCTRL_SET被激活后而设置信号SET被激活时)，冗余设置信号RRCTRL_SET可以被激活。
在重置信号RESET被输入至SR锁存器242之前，重置信号RESET可以通过延迟单元241被延迟预定时间，并且通过反相器INV2反相。SR锁存器242可以被实现为包括或非门NOR1和NOR2的交叉联接NOR锁存器。重置信号RESET被延迟来补偿延迟控制信号D_BKCTRL_1、D_BKCTRL_2、D_BKCTRL_3……D_BKCTRL_N的延迟量，该延迟控制信号通过图2中所示的延迟单元250被延迟。因此，重置信号RESET可以通过延迟单元241被延迟预定时间，使得延迟的控制信号D_BKCTRL_1、D_BKCTRL_2、D_BKCTRL_3……D_BKCTRL_N在冗余启用信号RRCTRL_EN的激活期内被激活。另外，冗余启用信号RRCTRL_EN可以响应于重置信号RESET的下降沿而被去活。延迟单元241可以具有与在图2中示出的延迟单元250相同的构造。
换句话说，从反相器INV1输出的冗余设置信号RRCTRL_SET可以设置SR锁存器242，从反相器INV2输出的冗余重置信号RRCTRL_RESET可以重设SR锁存器242。SR锁存器242的输出信号可以通过第三反相器INV3反相并且作为冗余启用信号RRCTRL_EN输出。因此，输出的冗余启用信号RRCTRL_EN可以响应于设置信号SET而被激活，并且在重置信号RESET的下降沿被停用，使得输出的冗余启用信号RRCTRL_EN的激活期可以被调整。
因此，从图2的延迟单元250输出的延迟的库控制信号D_BKCTRL_1、D_BKCTRL_2、D_BKCTRL_3……D_BKCTRL_N可以在设置信号SET和重置信号RESET之间被激活。延迟控制信号D_BKCTRL_1、D_BKCTRL_2、D_BKCTRL_3……D_BKCTRL_N可以在冗余启用信号RRCTRL_EN的激活期内被激活以控制库210。
图4A是描述传统半导体存储器的操作的时序图。
图4A表示了由于PVT变化，延迟的库控制信号D_BKCTRL_N在冗余启用信号RRCTRL_EN被去活之后具有激活期的情况。用于控制冗余字线的延迟的库控制信号D_BKCTRL_N需要在冗余启用信号RRCTRL_EN的激活期内被激活。但是，当延迟的库控制信号D_BKCTRL_N在冗余启用信号RRCTRL_EN被去活之后具有激活期时，由于去活的冗余启用信号RRCTRL_EN，除了冗余字线以外的普通字线会被不期望地访问。
在本实施例中，冗余启用信号RRCTRL_EN的激活期可以响应于设置信号SET和重置信号RESET而被调整，设置信号SET和重置信号RESET分别是在库控制信号BKCTRL_1、BKCTRL_2、BKCTRL_3……BKCTRL_N中的最先被激活信号和最后被激活信号。因此，延迟的库控制信号D_BKCTRL_1、D_BKCTRL_2、D_BKCTRL_3……D_BKCTRL_N在冗余刷新信号RED_REF的激活期内可以被操作。
图4B是描述图2所示的半导体存储器的操作的时序图。
参照图2和图4B，当激活命令ACT和对冗余字线的目标行刷新操作的标志信号被激活时，冗余刷新信号RED_REF可以被激活。也就是，在库210的激活期期间，冗余刷新信号RED_REF可以被激活，直到在第一激活命令ACT0被输入之后下一个激活命令ACT1被输入。
接下来，信号检测单元230可以将第一库控制信号BKCTRL_1检测为设置信号SET，该第一库控制信号BKCTRL_1为在库控制信号BKCTRL_1、BKCTRL_2、BKCTRL_3……BKCTRL_N中的最先被激活的信号，并且将第二库控制信号BKCTRL_2检测为重置信号RESET，该第二库控制信号BKCTRL_2为最后被激活的信号。根据设置信号SET和重置信号RESET，冗余启用信号RRCTRL_EN的激活期可以被调整。
用于控制库210的库控制信号BKCTRL_1、BKCTRL_2、BKCTRL_3……BKCTRL_N可以通过延迟单元250被延迟预定时间。例如，当在库控制信号BKCTRL_1、BKCTRL_2、BKCTRL_3……BKCTRL_N中的最先被激活信号是第一库控制信号BKCTRL_1时，第一库控制信号BKCTRL_1可以被检测为设置信号SET。因此，冗余启用信号RRCTRL_EN可以被激活。然后，当冗余字线被正常地启用时，第一库控制信号BKCTRL_1可以被激活。
在根据本发明的实施例的半导体存储器中，在由设置信号SET和重置信号RESET限定的时期期间被激活的延迟的库控制信号D_BKCTRL_1、D_BKCTRL_2、D_BKCTRL_3……D_BKCTRL_N在冗余启用信号RRCTRL_EN的激活期内可以总是被激活。因此，尽管PVT变化，冗余字线仍然可以被稳定地控制。例如，尽管PVT变化，仍然可以对冗余字线稳定地执行TRR操作。
根据本发明的实施例，即使库控制信号由于PVT变化被扭曲，半导体存储器也可以以正常时序控制存储库。
尽管出于例示的目的描述了各实施例，对本领域技术人员明显地是，在不背离由权利要求书限定的本发明的精神和范围的情况下，可以做出各种变化和修改。
例如，在本发明的实施例中，已经描述了用来形成SR锁存器的交叉联接的或非门。但是，本发明还可以应用于以其它类型的逻辑门(例如，与非门)代替或非门的情况。

Claims (16)

1.一种半导体存储器，其包括：
库控制信号生成单元，其适用于响应于激活命令顺序地生成用于控制存储库的多个库控制信号；
信号检测单元，其适用于在所述库控制信号中检测最先被激活信号和最后被激活信号；以及
库启用控制单元，其适用于生成库启用信号，以响应于被检测的信号而控制所述存储库的激活期；
其中所述库启用信号响应于所述最先被激活信号被激活并且响应于所述最后被激活信号被去活。
2.根据权利要求1所述的半导体存储器，其中所述信号检测单元包括：
设置信号检测器，其适用于将在所述库控制信号中的所述最先被激活信号检测为设置信号；和
重置信号检测器，其适用于将在所述库控制信号中的所述最后被激活信号检测为重置信号。
3.根据权利要求2所述的半导体存储器，其中所述库启用控制单元包括SR锁存器，所述SR锁存器适用于响应于所述设置信号而激活所述存储库的所述激活期，并且响应于所述重置信号而停用所述存储库的所述激活期。
4.根据权利要求2所述的半导体存储器，其中所述库启用控制单元响应于所述设置信号和所述重置信号输出对应于所述存储库的所述激活期的启用信号。
5.根据权利要求1所述的半导体存储器，进一步包括延迟单元，其适用于将所述库控制信号延迟预定时间。
6.一种半导体存储器，其包括：
库控制信号生成单元，其适用于基于激活命令顺序地生成多个库控制信号来控制存储库的刷新操作；
信号检测单元，其适用于检测在所述库控制信号中的最先被激活信号和最后被激活信号；和
刷新操作控制单元，其适用于响应于被检测的信号而调整刷新信号的刷新操作期，以及
其中所述刷新信号响应于所述最先被激活信号被激活并且响应于所述最后被激活信号被去活。
7.根据权利要求6所述的半导体存储器，其中所述信号检测单元包括：
设置信号检测器，其适用于将在所述库控制信号中的所述最先被激活信号检测为设置信号；和
重置信号检测器，其适用于将在所述库控制信号中的所述最后被激活信号检测为重置信号。
8.根据权利要求7所述的半导体存储器，其中所述刷新操作控制单元包括SR锁存器，其适用于响应于所述设置信号而激活所述刷新操作期，并且响应于所述重置信号去活所述刷新操作期。
9.根据权利要求7所述的半导体存储器，其中所述刷新操作控制单元响应于所述设置信号和所述重置信号而输出对应于所述刷新操作期的启用信号。
10.根据权利要求6所述的半导体存储器，其中所述刷新操作期包括针对所述存储库的字线的目标行刷新操作期。
11.根据权利要求6所述的半导体存储器，其中所述刷新操作期包括针对所述存储库的冗余字线的刷新操作期。
12.根据权利要求6所述的半导体存储器，进一步包括延迟单元，其适用于将所述库控制信号延迟预定时间。
13.一种操作半导体存储器的方法，包括：
基于激活命令顺序地生成用于控制存储库的多个控制信号；
响应于在所述控制信号中的最先被激活信号生成设置信号；
响应于在所述控制信号中的最后被激活信号生成重置信号；以及
生成库启用信号以响应于所述控制信号而控制所述存储库的激活期，
其中所述库启用信号响应于所述最先被激活信号被激活并且响应于所述最后被激活信号被去活。
14.根据权利要求13所述的方法，其中所述存储库的所述激活期包括针对所述存储库的字线的刷新操作期。
15.根据权利要求14所述的方法，其中所述字线的刷新操作期包括针对所述存储库的字线的目标行刷新操作期。
16.根据权利要求13所述的方法，进一步包括将所述控制信号延迟预定时间。
CN201410838163.7A 2014-03-28 2014-12-29 半导体存储器和操作该半导体存储器的方法 Active CN104952480B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020140036528A KR20150113364A (ko) 2014-03-28 2014-03-28 반도체 메모리 및 그의 동작방법
KR10-2014-0036528 2014-03-28

Publications (2)

Publication Number Publication Date
CN104952480A CN104952480A (zh) 2015-09-30
CN104952480B true CN104952480B (zh) 2019-04-26

Family

ID=54167087

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410838163.7A Active CN104952480B (zh) 2014-03-28 2014-12-29 半导体存储器和操作该半导体存储器的方法

Country Status (3)

Country Link
US (1) US9373385B2 (zh)
KR (1) KR20150113364A (zh)
CN (1) CN104952480B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160016126A (ko) * 2014-08-04 2016-02-15 에스케이하이닉스 주식회사 뱅크 제어 회로 및 이를 포함하는 반도체 메모리 장치
CN108885892B (zh) * 2016-04-08 2022-05-10 超极存储器股份有限公司 半导体存储装置
US10991413B2 (en) 2019-07-03 2021-04-27 Micron Technology, Inc. Memory with programmable die refresh stagger
US10937468B2 (en) 2019-07-03 2021-03-02 Micron Technology, Inc. Memory with configurable die powerup delay

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6438062B1 (en) * 2000-07-28 2002-08-20 International Business Machines Corporation Multiple memory bank command for synchronous DRAMs
CN101026003A (zh) * 2006-02-23 2007-08-29 海力士半导体有限公司 具有改善刷新机制的动态半导体存储器
CN103544987A (zh) * 2012-07-09 2014-01-29 晶豪科技股份有限公司 具有自我更新时序电路的半导体存储器元件

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110025338A (ko) 2009-09-04 2011-03-10 주식회사 하이닉스반도체 반도체 메모리 장치의 리던던시 제어회로
KR20130090633A (ko) * 2012-02-06 2013-08-14 삼성전자주식회사 반도체 메모리 장치의 리프레쉬 회로 및 리프레쉬 제어 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6438062B1 (en) * 2000-07-28 2002-08-20 International Business Machines Corporation Multiple memory bank command for synchronous DRAMs
CN101026003A (zh) * 2006-02-23 2007-08-29 海力士半导体有限公司 具有改善刷新机制的动态半导体存储器
CN103544987A (zh) * 2012-07-09 2014-01-29 晶豪科技股份有限公司 具有自我更新时序电路的半导体存储器元件

Also Published As

Publication number Publication date
US20150279443A1 (en) 2015-10-01
CN104952480A (zh) 2015-09-30
US9373385B2 (en) 2016-06-21
KR20150113364A (ko) 2015-10-08

Similar Documents

Publication Publication Date Title
CN105529047B (zh) 半导体器件及驱动该半导体器件的方法
KR102469065B1 (ko) 메모리 장치
US9123447B2 (en) Memory, memory system including the same and method for operating memory
US9165634B2 (en) Semiconductor memory device and refresh control system
CN106710621B (zh) 刷新控制电路及包括其的存储器件
US9336852B2 (en) Memory and memory system including the same
CN105679359B (zh) 半导体存储器件
US9311985B2 (en) Memory and memory system for periodic targeted refresh
US10020073B2 (en) Memory device and operating method thereof
CN106128498A (zh) 半导体存储器件
TW202141491A (zh) 半導體記憶體裝置
US20150243339A1 (en) Apparatuses and methods for selective row refreshes
CN105989870B (zh) 存储器件和包括存储器件的存储系统
CN104952480B (zh) 半导体存储器和操作该半导体存储器的方法
KR20160000626A (ko) 메모리 장치
CN106158005B (zh) 半导体存储器件和包括半导体存储器件的存储系统
TWI605470B (zh) 記憶體及包含其之記憶體系統
KR20150064953A (ko) 반도체 메모리 장치
US8582368B2 (en) Non-volatile memory device and operating method of the same
TW201445577A (zh) 記憶體及包含其之記憶體系統
US20110267905A1 (en) Semiconductor memory device and method for operating the same
US8937831B2 (en) System and method for modifying activation of a sense amplifier
US11107517B2 (en) Semiconductor memory device and method for refreshing memory with refresh counter
CN109461465A (zh) 使用运行时逆向工程优化dram刷新
US9601184B2 (en) Semiconductor memory and method for operating the same

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
TR01 Transfer of patent right

Effective date of registration: 20240613

Address after: American Texas

Patentee after: Mimi IP Co.,Ltd.

Country or region after: U.S.A.

Address before: Gyeonggi Do, South Korea

Patentee before: Sk Hynix Inc.

Country or region before: Republic of Korea