TW201801079A - 半導體器件 - Google Patents

半導體器件

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Abstract

根據本發明之一態樣之一半導體器件具有：複數個記憶體胞MC；複數個字線WL，其等各耦合至該複數個記憶體胞MC之一對應者；及一控制電路，其間歇地監測對該複數個字線WL之存取，儲存/抹除第一數目個暫存器中之一些俘獲列位址，且藉由與儲存位址比較來偵測對一第一時間段內之對該等字線WL之一者之第一數目次存取的回應。根據本發明，可藉由一小型電路組態來精確分析存取歷史，且可對(例如)「列字錘(Row Hammer)」問題採取措施。

Description

半導體器件
本發明係關於半導體器件，且特定言之，本發明係關於一種需要藉由再新操作來保存資訊之半導體器件。
一動態隨機存取記憶體(DRAM)(其係一典型半導體記憶體器件)藉由累積於記憶體胞電容器中之電荷來儲存資訊，因此，除非週期性地實施再新操作，否則資訊會丟失。因此，自控制一DRAM之一控制器件週期性地發出指示再新操作之再新命令(參閱專利文獻1)。依使得全部字線在1個再新循環(例如64毫秒)之週期中確定再新一次之一頻率自控制器件發出再新命令。 引文清單 專利文獻 [專利文獻1] 日本專利申請特許公開案第2011-258259號 [專利文獻2] 日本專利申請特許公開案第2013-004158號 [專利文獻3] 日本專利申請特許公開案第2005-216429號 [專利文獻4] 美國專利申請特許公開案第2014/0006704號 [專利文獻5] 美國專利申請特許公開案第2014/0281206號 非專利文獻 [非專利文獻1] 「Flipping Bits in Memory Without Accessing Them: An Experimental Study of DRAM Disturbance Errors」，ISCA，2014年6月
技術問題 然而，在一些情況中，取決於對記憶體胞之存取歷史而減弱預定記憶體胞之資訊保存特性。若將預定記憶體胞之資訊保存時間減少至小於1個再新循環，則即使依使得全部字線1個再新循環之週期中再新一次之頻率發出再新命令，但部分資訊仍會丟失。 此一問題之前已存在於DRAM中。此係其中記憶體胞歸因於晶體缺陷、異物等等(其等在一定程度上存在於記憶體胞中，歸因於來自相鄰字線之干擾或伴隨記憶體存取引起之雜訊而顯露)而洩漏之一現象。因此，已實施諸如對各記憶體區段提供計數/儲存存取次數之一干擾計數器且在存取次數變成大於一預定臨限值時增大區段之再新頻率的一措施(參閱專利文獻2)。然而，DRAM之小型化已發展成為一2x-nm程序世代，「列字錘」現象已顯露，且因此無法再處置「列字錘」現象。「列字錘」係對DRAM之可靠性不利之一關鍵問題且係其中相鄰記憶體胞電荷因產生於啟用/停用一字線時之少數載子而丟失且快速引起錯誤的一嚴重問題。由於2014年6月之電腦架構國際研討會(ISCA)中已揭示關於「列字錘」之一論文，所以此在電腦領域中係廣為人知的(參閱非專利文獻1)。事實上，用於達成歸因於字線之啟用/停用之一錯誤之次數或一「列字錘」臨限值在20-nm程序世代中已變成100,000次或更小，且難以在不對DRAM中之電路採取一措施或不對一記憶體系統側採取一些措施之情況下維持正確操作。 已提出一種方法，其擴展各列位址之上文所提及之干擾計數器，監測其存取次數已達到「列字錘」臨限值之列位址(字錘位址)，且使一(若干)相鄰字線經受額外再新(參閱專利文獻4)。然而，一記憶體系統之記憶體空間顯著大於一單一DRAM，必須安裝一超大型電路來分析對此等記憶體胞之存取歷史，且其成本係不切實際的。此在諸如一伺服器之一大型系統中更甚。 另一方面，就根據字錘位址之「列字錘」臨限值及可在一再新循環中執行之列存取次數(作用中命令之數目)之上限值而不可避免地增大字錘位址之出現頻率的事實而言，已提出在一隨機時點及依一適當頻率俘獲列位址之一方法且亦提出關於概率記憶體控制之專利(參閱專利文獻5)。據此，根據隨機俘獲之列位址，僅相對於其相鄰字線實施額外再新。因此，可極大地減小電路尺寸，且可根據命中字錘位址之概率來獲得切實較高可靠性。 期望得到分析存取歷史之一方法，其可獲得用於俘獲可在安裝於一DRAM中之一小型電路中實施之字錘位址之必需及足夠可靠性。 問題之解決方案 根據本發明之一第一態樣之一半導體器件具有：複數個記憶體胞；複數個字線，其等各耦合至該複數個記憶體胞之一對應者；一控制電路，其經組態以間歇地偵測對該複數個字線之存取且偵測是否已在一第一時間段內對該複數個字線之一者發出第一數目次存取。 根據本發明之另一態樣之一半導體器件具有：複數個字線，其等具有相互不同分配位址；一位址輸出電路，其經組態以輸出位址；一列解碼器，其經組態以回應於一第一控制信號而存取由該位址指示之該複數個字線之任何者；一第一鎖存電路，其經組態以回應於不同於該第一控制信號之一第二控制信號而鎖存位址；及一第一比較器電路，其經組態以回應於該第二控制信號而比較自該位址輸出電路輸出之位址與由該第一鎖存電路鎖存之該位址且在該等位址匹配時啟用一第三控制信號。 本發明之有利效應 根據本發明，可藉由一小型電路組態來精確分析存取歷史。
相關申請案之交叉參考 本申請案基於2016年3月31日申請之日本專利申請案第2016-069963號且主張該案之優先權權利，該案之全文以引用的方式併入本文中。 在下文中，將參考附圖詳細描述本發明之一些實施例。 第一實施例 圖1A係展示根據本發明之一第一實施例之一半導體器件10A之一總體組態的一方塊圖。 根據本實施例之半導體器件10A係(例如)整合於一單一半導體晶片上之一雙倍資料速率3 (DDR3)類型之一同步DRAM (SDRAM)且具有一記憶體胞陣列11。記憶體胞陣列11具有複數個字線WL及複數個位元線BL且具有其中記憶體胞MC安置於字線WL與位元線BL之相交點處之一組態。由一列解碼器12A實施字線WL之選擇且由一行解碼器13實施位元線BL之選擇。記憶體胞陣列11、列解碼器12A、行解碼器13及一讀取/寫入放大器14被分成八個記憶體庫BANK0至BANK7。 再者，半導體器件10A具有位址端子21、命令端子22、時脈端子23、資料端子24、資料遮罩端子25及電源供應端子26及27作為外部端子。 位址端子21係位址信號ADD自外部輸入至其之端子。經由一位址輸入電路31將位址信號ADD供應至一位址輸出電路32。位址輸出電路32將一列位址XADD供應至列解碼器12A且將一行位址YADD供應至行解碼器13。再者，亦將列位址XADD供應至一再新位址控制電路40A。 命令端子22係命令信號COM自外部輸入至其之端子。經由一命令輸入電路33將命令信號COM供應至一命令解碼器34。命令解碼器34係藉由解碼命令信號COM來產生各種內部命令之一電路。內部命令之實例包含作用中信號ACT、預充電信號Pre、讀取/寫入信號R/W及再新信號AREF。 作用中信號ACT係在命令信號COM指示列存取時啟用之一脈衝信號(作用中命令)。當啟用作用中信號ACT時，啟用一指定記憶體庫位址之列解碼器12A。因此，選擇且啟用由列位址XADD指定之字線WL。預充電信號Pre係在命令信號COM指示預充電時啟用之一脈衝信號。當啟用預充電信號Pre時，停用指定記憶體庫位址之列解碼器12A及由列解碼器12A控制之列位址XADD指定之字線WL。 讀取/寫入信號R/W係在命令信號COM指示行存取時啟用之一脈衝信號(讀取命令或寫入命令)。當啟用讀取/寫入信號R/W時，啟用行解碼器13。因此，選擇由行位址YADD指定之位元線BL。 因此，若輸入作用中命令及讀取命令且與其等同步地輸入列位址XADD及行位址YADD，則自由列位址XADD及行位址YADD指定之記憶體胞MC讀取讀取資料。經由一感測放大器SAMP、一轉移閘TG、讀取/寫入放大器14及一輸入/輸出電路15將讀取資料DQ自資料端子24輸出至外部。 另一方面，若輸入作用中命令及寫入命令，與其等同步地輸入列位址XADD及行位址YADD，且接著將寫入資料DQ輸入至資料端子24，則經由輸入/輸出電路15、讀取/寫入放大器14、轉移閘TG及感測放大器SAMP將寫入資料DQ供應至記憶體胞陣列11且將寫入資料DQ寫入至由列位址XADD及行位址YADD指定之記憶體胞MC。 再新信號AREF係在命令信號COM指示一自主再新命令時啟用之一脈衝信號。此外，當命令信號COM指示一自再新進入命令時，啟用再新信號AREF，在命令輸入之後即時啟用再新信號AREF一次，其後，依所要內部時序循環啟用再新信號AREF，且繼續一再新狀態。藉由其後之一自再新退出命令來停止啟用再新信號AREF且使再新信號AREF恢復至一IDLE狀態。將再新信號AREF供應至再新位址控制電路40A。再新位址控制電路40A將一再新列位址RXADD供應至列解碼器12A以藉此啟用記憶體胞陣列11中所含有之預定字線WL，藉此再新對應記憶體胞MC之資訊。除再新信號AREF之外，將作用中信號ACT、列位址XADD等等供應至再新位址控制電路40A。稍後將描述再新位址控制電路40A之細節。 將外部時脈信號CK及/CK輸入至時脈端子23。外部時脈信號CK及外部時脈信號/CK係互補信號，且兩者被供應至時脈輸入電路35。時脈輸入電路35基於外部時脈信號CK及/CK來產生內部時脈信號ICLK。將內部時脈信號ICLK供應至命令解碼器34、一內部時脈產生器36等等。內部時脈產生器36產生控制輸入/輸出電路15之操作時序之內部時脈信號LCLK。 資料遮罩端子25係資料遮罩信號DM輸入至其之端子。當啟用資料遮罩信號DM時，禁止對應資料之覆寫。 電源供應端子26係電源供應電位VDD及VSS供應至其之端子。將供應至電源供應端子26之電源供應電位VDD及VSS供應至一電壓產生器37。電壓產生器37基於電源供應電位VDD及VSS來產生各種內部電位VPP、VOD、VARY、VPERI等等。內部電位VPP係主要用於列解碼器12A中之電位，內部電位VOD及VARY係用於記憶體胞陣列11中之感測放大器SAMP中之電位，且內部電位VPERI係用於諸多其他電路區塊中之電位。 電源供應端子27係電源供應電位VDDQ及VSSQ供應至其之端子。將供應至電源供應端子27之電源供應電位VDDQ及VSSQ供應至輸入/輸出電路15。電源供應電位VDDQ及VSSQ係分別相同於供應至電源供應端子26之電源供應電位VDD及VSS的電位。然而，專用電源供應電位VDDQ及VSSQ用於輸入/輸出電路15，使得由輸入/輸出電路15產生之電源供應雜訊不會傳播至其他電路區塊。 圖1B係展示列解碼器12A之一組態的一方塊圖。 如圖1B中所展示，列解碼器12A具有一列啟用時序產生器121，其接收再新信號AREF、作用中信號ACT及預充電信號Pre且產生一狀態信號RefPD、一字線致動信號wdEn、一感測放大器致動信號saEn及一位元線等化信號BLEQ。將狀態信號RefPD供應至選擇列位址XADD及再新列位址RXADD之一者之一多工器122。將由多工器122選擇之一位址XADDi供應至一列冗餘控制電路123。若由一冗餘字線替換由位址XADDi指示之字線，則啟用一命中信號RedMatch且產生一列位址XADDd1 (其係一替換目的地)。將位址XADDi及XADDd1供應至一多工器124；其中若未啟用命中信號RedMatch，則選擇位址XADDi，且若啟用控制判斷信號RedMatch，則選擇位址XADDd1。將選定位址XADD2供應至一X位址解碼器125。X位址解碼器125基於字線致動信號wdEn、感測放大器致動信號saEn及位元線等化信號BLEQ來控制由位址XADD2指示之字線、對應於該字線之感測放大器、一等化電路等等之操作。 圖2A係展示再新位址控制電路40A之一組態的一方塊圖。 如圖2A中所展示，再新位址控制電路40A具有：一取樣信號產生器41，其產生一第一取樣信號S1；及一移位暫存器42，其實施與第一取樣信號S1同步之移位操作。 取樣信號產生器41隨機提取回應於一作用中命令或一預充電命令而產生之作用中信號ACT或預充電信號Pre，且輸出該信號作為一第一取樣信號S1。同時，隨機提取經組態使得一最佳取樣速率(「列字錘」再新之可靠性在該最佳取樣速率下係最高的)取決於字錘位址之出現頻率及移位暫存器42之級數(深度)而出現且獲得所要可靠性。例如，如圖2B中所展示，取樣信號產生器41可藉由以下動作來產生第一取樣信號S1：使用經受由(例如)作用中信號ACT、預充電信號Pre或再新信號AREF時控之一偽隨機數產生器411及一計數器電路412；由一「互斥或」閘電路413合成自偽隨機數產生器411輸出之一m位元隨機值rand＜m-1:0＞及自計數器電路412輸出之一m位元計數值cnt＜m-1:0＞；及若全部m個位元相互匹配，則將一匹配信號match (其處於一高位準)及作用中信號ACT或預充電信號Pre輸入至一「及」閘電路414。替代地，如圖2C中所展示，亦可藉由以下動作來產生第一取樣信號S1：使用經受由(例如)作用中信號ACT或預充電信號Pre時控之一計數器電路415；由一「互斥或」閘電路416合成自計數器電路415輸出之一m位元計數值cnt＜m-1:0＞及一俘獲位址值之m個位元XA＜m-1:0＞；及若全部m個位元相互匹配，則將匹配信號match (其處於高位準)及作用中信號ACT或預充電信號Pre輸入至一「及」閘電路417。在此情況中，可使用偽隨機數產生器411來取代計數器電路412。無論何種情況，m位元輸出匹配之概率係1/2m ，且其取樣速率變成2m 。 在本文中，最重要的事情係賦予隨機性且支援字錘位址之全部出現模式。上文所描述之最佳取樣速率僅為一平均值。例如，考量一字錘位址依每50個作用中命令1次之一速率週期性地出現且再新位址控制電路(圖2A)中所提供移位暫存器42之深度係4的一情況。在本文中，若第一取樣信號S1之取樣速率係1 (若將全部列位址擷取至移位暫存器42中)，則擷取位址之數目極大且因此產生諸多匹配信號(藉由隨機出現列位址)。將字錘位址可靠地擷取至移位暫存器42中；然而，由於用於俘獲列位址之窗寬度僅為4，所以無法藉由命中字錘位址來啟用匹配信號「match」。即使將取樣速率小幅增大至2或3，仍無法改變此情形。同時，若將取樣速率大幅增大至25 (一固定值)，則用於俘獲列位址之窗寬度擴展至100且導致其中可藉由命中字錘位址來啟用匹配信號之一情形。此外，由於存在字錘位址之出現頻率恰好為取樣速率之兩倍的一關係，所以字錘位址之命中率可變得極高，宛如與字錘位址同步發生。然而，由於字錘位址具有一週期性出現模式及一恆定取樣速率，所以絕不可能發生命中，宛如非同步發生。若字錘位址之出現模式係隨機的(即使具有一恆定取樣速率)，則字錘位址有可能會被命中，但不會總被命中。因此，重要的是實施隨機取樣來實現具有各種出現模式之字錘位址之俘獲。此外，在本文中，考量其中取樣速率係100 (其係較大的)之一情況。用於俘獲列位址之窗寬度變成400，其係字錘位址之出現頻率之8倍。可藉由實施隨機取樣來俘獲字錘位址，且亦可藉由提供移位暫存器42 (如本實施例之再新位址控制電路(圖2A))來增大字錘位址之俘獲概率(命中率)。然而，若取樣速率過度增大，則俘獲字錘位址之次數本身減少，此係因為可在一再新循環內輸入之作用中命令之數目具有一上限。此不利於提高可靠性。相反地，若取樣速率過小(如上文所描述)，則俘獲字錘位址之次數增加；然而，俘獲概率(命中率)下降。因此，藉由「字錘之命中率」與「俘獲字錘位址之次數」之一乘積來判定最終可靠性，因此，取樣速率具有取決於「字錘之命中率」與「俘獲字錘位址之次數」之平衡之一最佳值(可靠性在該最佳值下係最高的)。為發揮本實施例之再新位址控制電路(圖2A)之效能，第一取樣信號S1係極其重要的。 移位暫存器42具有其中鎖存列位址XADD之正反器電路FF#1至FF#n之n個級呈級聯連接的一組態。換言之，前一級之正反器電路之一輸出節點連接至後一級之正反器電路之一輸入節點。第一取樣信號S1共同輸入至正反器電路FF#1至FF#n之時脈節點。因此，當啟用第一取樣信號S1時，由一第一級之正反器電路FF#1鎖存當前列位址XADD，且將由正反器電路FF#1至FF#n-1鎖存之列位址XADD分別移位至下一級之正反器電路FF#2至FF#n。回應於啟用第一取樣信號S1而捨棄由正反器電路FF#n (其係一末級)鎖存之列位址XADD。 將由正反器電路FF#1至FF#n鎖存之列位址XADD分別供應至對應比較器電路XOR1至XORn之第一側輸入節點。將當前列位址XADD供應至比較器電路XOR1至XORn之第二側輸入節點。因此，若當前列位址XADD匹配由正反器電路FF#1至FF#n鎖存之列位址XADD之任何者，則將正反器電路FF#1至FF#n之比較器電路XOR1至XORn之輸出啟用至一低位準，且因此將自一「反及」閘電路43輸出之匹配信號Match啟用至一高位準。 將匹配信號Match及第一取樣信號S1供應至一「及」閘電路44。因此，若將匹配信號Match及第一取樣信號S1兩者啟用至高位準，則將自「及」閘電路44輸出之一第二取樣信號S2啟用至高位準。更明確言之，若在過去n次內啟用第一取樣信號S1時供應之列位址XADD匹配在當前啟用第一取樣信號S1時供應之列位址XADD，則啟用第二取樣信號S2。換言之，間歇地監測對字線WL之存取，且若在一預定時間段內兩次或兩次以上俘獲對相同字線WL之存取，則啟用第二取樣信號S2。 將第二取樣信號S2供應至一鎖存電路45。鎖存電路45回應於第二取樣信號S2而鎖存當前列位址XADD且將當前列位址XADD作為一列位址HitXADD1輸出至一位址擾亂器46。 因此，可將自鎖存電路45輸出之列位址HitXADD1視為具有一高存取頻率之字線WL之列位址XADD。當然，由於相對於作用中信號ACT而間歇地啟用第一取樣信號S1，所以具有一高存取頻率之字線WL之列位址XADD不會總由鎖存電路45鎖存。然而，字線WL之列位址XADD之存取頻率越高，列位址XADD由鎖存電路45鎖存之概率越大；因此，由鎖存電路45依一極高概率鎖存依一極高頻率存取之字線WL之列位址XADD，其由減弱連接至相鄰字線WL之記憶體胞MC之資訊保存特性。 基於自鎖存電路45輸出之列位址HitXADD1，位址擾亂器46將列位址HitXADD1轉換成受高頻存取影響之字線WL之一列位址HitXADD2。換言之，若列位址HitXADD1係一侵犯者位址，則列位址HitXADD2係一受害者位址。在諸多情況中，列位址HitXADD2 (其係一受害者位址)係相鄰於由列位址HitXADD1 (其係一侵犯者位址)存取之字線WL的字線WL之位址。 如圖2A中所展示，再新位址控制電路40A進一步含有一再新計數器47及一再新循環產生器48。如圖2D中所展示，再新計數器47係在啟用再新信號AREF時更新一列位址Pre_RXADD之一電路。列位址Pre_RXADD係對應於回應於再新信號AREF而被再新之記憶體胞MC之字線之位址。然而，若啟用由再新循環產生器48產生之一中斷循環信號Rhr，則即使啟用再新信號AREF，仍禁止由再新計數器47更新列位址Pre_RXADD。 再新循環產生器48回應於再新信號AREF之預定次啟用而啟用中斷循環信號Rhr。例如，如圖2E中所展示，再新循環產生器48由一計數器電路481 (其使用再新信號AREF作為一時脈同步信號)、一移位暫存器482及一組合邏輯電路483組成。作為一修改實例，再新循環產生器48可經組態以回應於第二取樣信號S2而被啟用。例如，如圖2F中所展示般組態再新循環產生器48。據此，可減小少隨後將描述之額外再新操作之頻率。將中斷循環信號Rhr供應至再新計數器47及一多工器49。 多工器49接收自位址擾亂器46輸出之列位址HitXADD2及自再新計數器47輸出之列位址Pre_RXADD且將該等位址之任一者作為一再新目標之列位址RXADD輸出至列解碼器12A。由中斷循環信號Rhr實施對列位址HitXADD2及列位址Pre_RXADD之選擇；其中若停用中斷循環信號Rhr，則選擇自再新計數器47輸出之列位址Pre_RXADD，且若啟用中斷循環信號Rhr，則選擇自位址擾亂器46輸出之列位址HitXADD2，藉此切換及實施一正常再新及一「列字錘」再新。 圖3係用於描述再新位址控制電路40A之操作的一時序圖。 在圖3所展示之實例中，在時間t12、t14、t16及t18處啟用再新信號AREF，且在時間t11、t13、t15、t17及t19處啟用第一取樣信號S1。 當在時間t11處啟用第一取樣信號S1時，將在此時點處輸入之XADD之值R0輸入至移位暫存器42且實施一移位操作。在此情況中，由於未啟用第二取樣信號S2，所以當在時間t12處啟用再新信號AREF時，實施正常再新。在此情況中，使再新計數器47之計數值自Rk-1遞增至Rk。 類似地，當在時間t13處啟用第一取樣信號S1時，將在此時點處輸入之XADD之值R2輸入至移位暫存器42且實施一移位操作。亦在此情況中，由於未啟用第二取樣信號S2，所以當在時間t14處啟用再新信號AREF時，實施正常再新。在此情況中，使再新計數器47之計數值自Rk遞增至Rk+1。 類似地，當在時間t15處啟用第一取樣信號S1時，由於在此時點處輸入之XADD之值R0已被儲存於移位暫存器42中，所以啟用第二取樣信號S2。接著，回應於第二取樣信號S2，由鎖存電路45鎖存當前列位址R0且自位址擾亂器46輸出與列位址R0相關之一列位址R0'。 在時間t16處，啟用再新信號AREF且自再新計數器47供應Rk+2作為列位址Pre_RXADD。在此情況中，由於中斷循環信號Rhr處於一作用中狀態中，所以自多工器49輸出列位址R0' (其係位址擾亂器46之輸出)來取代列位址Rk+2 (其係再新計數器47之輸出)。因此，存取對應於列位址R0'之字線WL且實施一再新操作。再者，由於啟用中斷循環信號Rhr，所以停止再新計數器47之更新操作。 接著，當在時間t17處啟用第一取樣信號S1時，將在此時點處輸入之XADD之值R3輸入至移位暫存器42且實施一移位操作。在此情況中，由於未啟用第二取樣信號S2，所以當在時間t18處啟用再新信號AREF時，實施正常再新。在此情況中，再新計數器47處於其中停止再新計數器47之遞增操作且再新計數器47之計數值固定為Rk+2之一狀態中。 依此方式，在本實施例中，藉由使用第一取樣信號S1來間歇地監測對作用中信號ACT作出回應之存取；且若偵測到在一預定時間段內發生相對於相同字線WL之預定次存取，則由鎖存電路45鎖存字線WL之列位址HitXADD1。由位址擾亂器46將列位址HitXADD1轉換成列位址HitXADD2且回應於啟用中斷循環信號Rhr而將列位址HitXADD1供應至列解碼器12A。因此，啟用與具有一高存取頻率之字線WL'相關(主要相鄰於字線WL')之字線WL。因此，可額外再新可具有嚴重減弱資料保存特性之記憶體胞MC。 圖4係展示根據一修改實例之再新位址控制電路40A之一組態的一方塊圖。 圖4中所展示之再新位址控制電路40A與圖2A中所展示之再新位址控制電路40A之不同點在於：提供兩個偵測區塊BL1及BL2。在本文中，偵測區塊BL1係由圖2A中所展示之一元件符號BL1表示之一電路區塊且係藉由使用第一取樣信號S1來間歇地監測對作用中信號ACT作出回應之存取且在偵測到在一預定時間段內存取相對於相同字線WL之預定次存取時啟用第二取樣信號S2的電路。 除使用第二取樣信號S2來取代第一取樣信號S1之外，偵測區塊BL2具有相同於圖2A中所展示之偵測區塊BL1之電路組態。偵測區塊BL2藉由使用第二取樣信號S2來監測對作用中信號ACT作出回應之存取，且在偵測到在一預定時間段內發生相對於相同字線WL之預定次存取時啟用一第三取樣信號S3。 將第三取樣信號S3供應至鎖存電路45。因此，當啟用第三取樣信號S3時，鎖存電路45鎖存當前列位址XADD且將當前位址XADD作為列位址HitXADD1輸出至位址擾亂器46。 根據此一組態，由鎖存電路45僅鎖存對其之存取頻率係一高頻率之列位址XADD。因此，可減小相對於無需一額外再新操作之記憶體胞MC實施一浪費再新操作之概率。 第二實施例 圖5A係展示根據本發明之一第二實施例之一半導體器件10B之一總體組態的一方塊圖。為對「列字錘」問題採取措施，在本發明之第一實施例中，相對於由再新位址控制電路40A選擇且具有一高出現頻率之列位址之相鄰位址(受害者位址)而實施額外再新操作(「列字錘」再新)。另一方面，在由圖5A及其後圖描述之本發明之第二實施例中，相對於由一再新位址控制電路40B選擇且具有一高出現頻率之列位址(侵犯者位址)或相對於該列位址之一相鄰位址(受害者位址)而實施一列複製操作。 根據本實施例之半導體器件10B與根據第一實施例之半導體器件10A之不同點在於：圖1中所展示之再新位址控制電路40A由再新位址控制電路40B替換且列解碼器12A由一列解碼器12B替換。由於其他組態基本上相同於根據第一實施例之半導體器件10A，所以由相同元件符號表示相同組態且省略冗餘描述。 圖5B係展示用於本實施例中之列解碼器12B之一組態的一方塊圖。如圖5B中所展示，用於本實施例中之列解碼器12B具有一列複製控制電路126，且將自列複製控制電路126輸出之一列位址XADDrc及一正常列位址XADD2供應至一多工器127。由自列複製控制電路126輸出之一列複製匹配信號RcMatch實施多工器127之選擇。將自多工器127輸出之一列位址XADD3供應至X位址解碼器125。再者，將自列複製控制電路126輸出之一字線停用信號wdDisf與一字線致動信號wdEn一起供應至一「及」閘電路128，且將一字線致動信號wdEn2 (其係「及」閘電路128之輸出)供應至X位址解碼器125。 圖6係展示記憶體胞陣列11之各記憶體庫之組態及列複製之一般思想的一示意圖。列複製係指以下操作：啟用一字線及一感測放大器、在將記憶體胞資料讀取至一位元線之後啟用相同區段內之一不同字線及將先前啟用之字線之記憶體胞資料複製至隨後啟用之字線之記憶體胞(參閱專利文獻3)。根據一DRAM之記憶體陣列組態，由於連接至相同區段之字線之記憶體胞共用一感測放大器及一位元線，所以可在不將記憶體胞資料讀取至記憶體陣列外之情況下快速實施字線之間之複製。 如圖6中所展示，記憶體胞陣列11之各記憶體庫由複數個連續區段組成，該等區段係由感測放大器電路區域分離之區域。例如，由列位址XADD之數個高階位元選擇記憶體庫中之區段之任何者，且由列位址XADD之一(若干)低階位元選擇該區段中之字線之任何者。 陣列區域之各者Section#I具有一正常陣列區域71及一額外陣列區域72。正常陣列區域71係由一正常列位址分配給其之字線WL組成之一區域。另一方面，在一初始製造狀態中，未將一正常列位址分配給額外陣列區域72，且額外陣列區域72係具有一內部擴展列位址且可藉由啟用該內部擴展列位址來存取之一冗餘區域。例如，在陣列區域之各者Section#I中，實施如下文將描述之操作。若正常陣列區域71之字線具有一缺陷，則由列冗餘控制電路將該字線之列位址分配給已被確認為在一測試步驟中正確操作之一額外字線DWL。替代地，當實施一稍後將描述之列複製操作時，由列複製控制電路126將正常區域之列位址動態地分配給未用於列冗餘控制中之額外字線DWL。除將在記憶體存取之程序中選擇之字線WL之記憶體胞資料複製至在額外陣列區域72 (其在相同區段中)中選擇之額外字線DWL之記憶體胞資料之外，亦將字線WL之列位址動態地分配給額外陣列區域72中之額外字線DWL，藉此在列存取期間替換列位址。若額外陣列區域72之額外字線DWL無空位，則藉由一列複製回存操作來實施使分配給額外陣列區域72中之額外字線DWL之列位址返回至對應正常陣列區域71中之字線WL且使記憶體胞資料返回至正常陣列區域71之字線WL的反相替換，藉此確保用於下一列複製操作之額外陣列區域72中之空位。 例如，作為一列複製操作之一目標，若在再新位址控制電路40B中選擇具有一高出現頻率之一列位址(換言之，「列字錘」之一侵犯者列位址)，則藉由重新分配字線之列位址來自受害者字線之相鄰者消除侵犯者字線；因此，可停止「列字錘」現象之升級。因此，此係不同於相對於一侵犯者列位址之相鄰字線之額外再新且不同於「列字錘」再新之另一應對方法。同時，相鄰於侵犯者字線之(若干)受害者字線在一些情況中僅為侵犯者字線之一側中之一個線，但取決於程序技術(換言之，記憶體胞結構)且在一些情況中係兩側中之兩個線。在該情況中，需要兩次實施相對於受害者字線之額外再新操作；然而，侵犯者位址之列複製操作具有以下優點：可藉由複製侵犯者字線之一次操作來採取措施；及無需考量相鄰位址。一般而言，在(例如)以下情況中計算(若干)相鄰位址係較複雜的：其中藉由列冗餘控制來將一實體列位址轉移至一不同區段的一情況；其中位址位於不具有位址之連續性之一正常陣列區域及一額外陣列區域之一邊界處的一情況；及尤其是其中位址範圍到達兩側中之兩個線的一情況。同時，近年來，隨著DRAM之小型化，一記憶體胞之電容趨向於被減小，且記憶體胞之一電荷量在2x(nm)程序世代之後變成更接近於穩定操作最小所需之一電荷限制。因此，隨著小型化而一點點減小之陣列電壓已相反地趨向於增大，且特定言之，確保由一增大位準VPP處之一字線電壓(其係一最高電壓)驅動之電晶體之可靠性(HC容限)已變成一大問題。其中，所安置之大量字驅動器電路係確保可靠性之最嚴重問題。然而，若未藉由字線選擇(列存取)來啟用電晶體，電晶體不經歷切換操作，且因此可忽略電晶體之HC劣化量。更明確言之，若藉由列存取分佈來減小啟用個別字驅動器之頻率，則存在顯著延長字驅動器之壽命之空間。此時，本文中所提出之列複製操作相對於具有一高出現頻率之列位址(換言之，存取已集中至其之字線)而動態地改變列位址分配，因此確保列位址之分佈，且可在很大程度上促成確保字驅動器電路之可靠性，等等。另一方面，若選擇具有一高頻率之列位址之相鄰字線(換言之，「列字錘」之受害者位址)作為列複製之一目標，則藉由重新分配列位址以及替換本發明之第一實施例中所展示之「列字錘」再新來產生停止「列字錘」現象升級之時間。因此，當「列字錘」位址之一命中率非常高時，存在以下優點：改良「列字錘」容限之效應變得高於簡單「列字錘」再新之效應。再者，儘管稍後將詳細描述列複製控制，但本實施例之列複製控制具有一字錘位址偵測能力及第一實施例之再新位址控制電路(圖2A或圖7)。因此，可隨著字錘位址之出現概率變高而延長可在其期間停止「列字錘」現象升級之時間。若一字錘位址偵測能力與第一實施例之再新位址控制電路組合實施，則亦可提供如同兩級FIFO組態(圖4)之字錘位址偵測能力的一極高字錘位址偵測能力。 圖7係展示再新位址控制電路40B之一組態的一方塊圖。 如圖7中所展示，再新位址控制電路40B具有大致相同於圖2A中所展示之再新位址控制電路40A之一組態。除此之外，再新位址控制電路40B具有可藉由指示一額外陣列區域之狀態之一旗標信號dmFlag來選擇一輸出位址是否已通過位址擾亂器46之一機構。儘管稍後將詳細描述旗標信號dmFlag，但(例如)若啟用旗標信號dmFlag，則其指示選定額外區域具有(未用)空位，且選擇未通過位址擾亂器46之位址(侵犯者位址)。由於其他組態基本上相同於根據第一實施例之半導體器件10A，所以由相同元件符號表示相同組態且省略冗餘描述。 應注意，如藉由使用圖4所描述，不僅可使用偵測區塊BL1，且亦可使用兩個偵測區塊BL1及BL2。 圖5B係第二實施例之列解碼器12B之一電路組態。相對於第一實施例之列解碼器12A (圖1B)而新增且安置列複製控制電路126；然而，未改變列存取之基本流程。由列複製控制電路126依操作時序將已通過列冗餘控制電路123之列位址XADD2適當切換至一重新替換位址XADDrc。 首先，在(第一)多工器122中，若在一再新操作期間啟用指示一再新操作週期之狀態信號RefPD，則將輸入列位址XADD切換至一再新列位址RXADD。若未在再新期間啟用狀態信號RefPD，則來自一輸入緩衝器之列位址不變地通過多工器122且將列位址XADDi輸入至下一級之列冗餘控制電路123。 在列冗餘控制電路123中，判斷列位址XADDi是否為已在一製造步驟(測試步驟)中被替換成一額外陣列區域之位址。列冗餘控制電路123含有由雷射熔絲、電熔絲等等組成之一大型ROM區塊，其中將在各種測試步驟中被偵測為有缺陷之列位址記錄為替換位址。比較輸入列位址XADDi與儲存於ROM區塊中之諸多替換位址。若存在一匹配位址，則啟用控制判斷信號RedMatch，且將多工器124之輸出切換至替換位址，換言之，經替換之額外陣列區域之位址XADDd1。若未啟用控制判斷信號RedMatch，則不切換輸出且選擇XADDi。接著，將通過(第二)多工器124之列位址XADD2輸入至下一級之列複製控制電路126。 將自再新位址控制電路40B接收再新列位址RXADD及解碼列位址之相同區段之額外區域(ROM區塊)之啟用狀態的一功能新增至本實施例之列冗餘控制電路123。根據需要，將旗標信號dmFlag (其指示額外區域是否可用之狀態)及一可用列位址XADDd2供應至列複製控制電路126。 在列複製控制電路(圖8A)中，取決於當時列複製控制電路之操作狀態來判斷位址是否為待在列複製/列複製回存時重新替換之一位址、待反相替換之一位址或如同列冗餘控制般被簡單替換之一位址，且輸出輸出列位址XADDrc。再者，依所要時序啟用列複製匹配信號RcMatch，(第三)多工器127切換以允許輸入位址XADD2不變地通過(第三)多工器127或自列複製控制電路126選擇XADDrc，且將列位址XADD3供應至X位址解碼器125。同時，啟用字線停用信號wdDisf且實現一系列列複製操作。 例如，圖9A中所展示之操作之前半段展示一列複製操作之基本波形。亦在列複製操作中，類似地，在輸入一再新命令之後，依內部產生之時序實施預充電切斷、字線致動、感測放大器致動等等。自命令解碼器34輸入再新信號AREF，此再新信號AREF通過一列複製時序產生器，且啟用在一再新週期期間連續啟用之狀態信號RefPD。同時，停用位元線等化信號BLEQ，啟用字線致動信號wdEn (wdEn2)，且由電荷由記憶體胞共用引起之一分鐘信號出現於位元線BL中。隨後，在出現一足夠信號量之後，啟用感測放大器致動信號saEn，實施信號放大，且將記憶體胞資料精確讀取至位元線BL。在本文中，在列複製操作中，在轉變至預充電操作(字線停用、感測放大器停止、位元等化)之前將列位址(例如)自XA#i切換至XA#j。由於列解碼器12B (圖5B)停用XA#i之字線且啟用XA#j，所以將列位址XA#i之記憶體胞資料自動複製至XA#j。在所需記憶體胞寫入時間之後，實施一預充電操作且終止列複製操作。再者，在簡單列位址切換中，一突波可發生於列位址切換之程序中之列解碼器12B (圖5B)之輸出中，且可暫時啟用一非所欲字線。因此，與切換列位址之時序重疊地自列複製控制啟用字線停用信號wdDisf (通常呈高態)，使得字線在列位址切換週期期間被停用。根據本實施例，可僅藉由新增列複製控制電路126來利用一習知列系統電路；且可藉由將列位址XA#j及XA#i切換至所要位址來自由地實現任何列複製操作(列複製回存操作)或一位址替換操作(如列冗餘控制電路123之位址替換操作)。 圖8A係展示列複製控制電路126之一組態的一方塊圖。列複製控制電路126由列複製時序產生器210 (圖8B)、一FiFo方案電路220 (圖8C及圖8D)及一列複製位址選擇器230 (圖8E)組成。 在列複製時序產生器210 (圖8B)中，自輸入信號判斷操作狀態且依所要時序啟用/停用所要輸出信號。例如，啟用指示「列字錘」再新之狀態信號Rhr及指示再新被實施之狀態信號RefPD兩者，啟用內部信號RhrPD，且各種輸出信號變成一可啟用狀態。若啟用一旗標信號FlgBack且同時啟用RhrPD，則判斷一列複製回存操作；且若停用旗標信號FlgBack且啟用旗標信號dmFlag，則判斷一列複製操作。 若基於旗標信號FlgBack及dmFlag來判斷列複製回存或列複製操作，則啟用一列複製位址選擇信號RcSel及字線停用信號wdDisf。 列複製位址選擇信號RcSel供應至列複製位址選擇器230 (圖8E)且實現現用位址切換，換言之，供應列複製(列複製回存)所需之兩個位址。列複製位址選擇信號RcSel係藉由使內部信號RhrPD與一大幅延遲信號RhrPD經受「及」操作來獲得之一輸出信號且變成在RhrPD之後半啟用週期中啟用之一脈衝信號。 字線停用信號wdDisf供應至列解碼器12B (圖5B)，且防止發生於現用位址切換中之突波。字線停用信號wdDisf係藉由使內部信號RhrPD與一略微延遲反相信號RhrPD經受「及」操作，使該「及」操作結果進一步延遲達RhrPD之半個啟用週期，且使該延遲信號延遲來獲得之一輸出信號；且字線停用信號wdDisf係經調整使得一停用週期與其中列複製位址選擇信號RcSel引起一轉變之時區重疊之一反相短脈衝。 若將自圖8D中所展示之一旗標FiFo之一末級FF#Cn供應之列複製回存旗標信號FlgBack與內部信號RhrPD一起啟用，則實施一列複製回存操作。此時，啟用一列複製回存狀態信號RcBack及一列複製回存旗標重設信號FBClr。 列複製回存狀態信號RcBack係類似於RhrPD之一信號且係在列複製回存之一情況中啟用達一相對較長週期之一長脈衝。列複製回存狀態信號RcBack供應至列複製位址選擇器230 (圖8E)且協同位址選擇信號RcSel來將輸出列位址XADDrc切換至用於列複製回存之列位址。 列複製回存旗標重設信號FBClr係藉由使一反相信號RhrPD與其之一略微延遲信號經受「及」操作來獲得之一信號且變成在停用RhrPD之後即時啟用達一短時間段之一短脈衝。FBClr回饋至旗標FiFO (圖8D)且重設正反器FF#Cn (其係旗標FiFO之末級)。因此，清除先前所描述之旗標信號FlgBack且其後可實施一列複製操作。儘管稍後將詳細描述，但其中旗標FiFo之末級FF#Cn之資料呈高態之一情況意謂一有效列位址儲存於FiFO方案電路220之末級中(亦使用FiFO方案電路220之額外區域之列位址)；因此，在將新資料擷取至FiFo方案電路220中之前，必須藉由一列複製回存操作來使替換位址(FiFo方案電路220之額外區域之列位址)之記憶體胞資料返回至一替換源位址以引起旗標FiFO之末級FF#Cn呈低態(空位)。另一方面，一FiFO末級之FF#Bn中之替換位址資訊Rc#B (圖8C)回饋至列冗餘控制電路123且更新其啟用旗標資訊，使得其額外區域位址變成一未用狀態。因此，在下一列複製操作中，額外區域位址變成可用作(可分配)為一替換位址。 若停用自旗標FiFo之末級FF#Cn供應之列複製回存旗標信號FlgBack (圖8D)且啟用額外區域之狀態旗標信號dmFlag，則使一列複製操作與啟用RhrPD一起實施。此時，啟用供應至FiFO方案電路220 (圖8C及圖8D)之一時脈信號RcClk。根據類似於上文所提及之FBClr之一邏輯，時脈信號RcClk變成在停用RhrPD之後即時啟用達一短時間段之一短脈衝信號。因此，在FiFo方案電路220 (圖8C及圖8D)中，擷取新資料且抹除末級之資料。另一方面，亦將RcClk供應至列冗餘控制電路123，且將擷取至FiFO之額外區域位址XADDd2之啟用旗標資訊更新成「已使用」。因此，在下一列複製操作中，額外區域位址變成不可用作(不可分配)為一替換位址。不幸的是，若全部額外區域位址之啟用旗標資訊處於一已使用狀態且額外區域中不存在空位，則停用旗標信號dmFlag。在此情況中，不實施一列複製操作。未自列複製時序產生器210 (圖8B)不啟用包含時脈信號RcClk之任何信號，且實施一簡單再新操作。然而，若停用旗標信號dmFlag，則再新位址控制電路40B (圖7)之位址擾亂器46可將其輸出自一侵犯者位址轉換成一受害者位址。在此情況中，實施如同第一實施例之「列字錘」再新的「列字錘」再新。 FiFo方案電路220 (圖8C及圖8D)儲存/管理用於列複製/列複製回存操作之替換位址資訊、替換源位址資訊及對應旗標資訊(額外區域之使用狀態)。例如，呈高態之情況下之旗標資訊意謂啟用(已使用)，且呈低態之情況下之資訊意謂停用(未使用)。僅在相同區段中實施列複製/列複製回存。然而，無需針對各區段放置FiFo方案電路220 (圖8C及圖8D)，且單一FiFo方案電路220用於至少各記憶體庫已足夠。其電路組態由各自對應之三個FiFo (FF#A至FF#C)及一組合邏輯電路組成，且由同步時脈信號RcClk一次性驅動全部FiFo。RcClk係自列複製時序產生器210 (圖8B)產生且在一列複製操作週期結束時啟用之一短脈衝信號。再者，儘管圖8C及圖8D中省略一重設功能及由電源供應或來自外部輸入之一重設命令重設之一機構，但正反器之各者具有該重設功能且具有該機構。然而，僅旗標FiFo之末級FF#Cn亦具有亦由重設信號FBClr重設之一機構。FBClr係在一列複製回存操作週期結束時由列複製時序產生器210 (圖8B)啟用之一短脈衝信號。 同時，FiFo方案電路220中所含有之FiFo之深度n對應於準備用於各區段之額外區域中之位址數目。例如，一記憶體陣列之一記憶體庫具有32個區段，且各區段具有對應於8個位址之一額外區域；在此情況中，實際上存在對應於總共256個位址之額外區域，但FiFo之深度可為8。當然，若一電路面積容許，則FiFo深度n可超過8。 將指示列複製回存之一所需狀態之旗標信號FlgBack供應至列複製時序產生器210 (圖8B)，且將替換位址、替換源位址及位址匹配資訊供應至列複製位址選擇器230 (圖8D)。供應至列複製位址選擇器230 (圖8D)之位址匹配資訊FlgM#1至FlgM#n係使替換源位址(FF#A1至FF#An)與循序輸入位址XADD2之比較結果與替換位址之旗標(FF#C1至FF#Cn)個別地經受「及」操作之資訊。換言之，此意謂有效替換源位址(FF#A1至FF#An)中之某一位址已匹配XADD2。在列複製位址選擇器230 (圖8D)中，基於位址匹配資訊FlgM#1至FlgM#n來實施將輸入位址XADD2切換至替換位址之一程序。 圖8C展示FiFo方案電路220中所含有之兩個位址FiFo (FF#A、FF#B)。圖8C中所展示之電路由以下各者組成：FiFO電路(FF#A1至FF#An)，其擷取輸入位址XADD2作為替換源位址；FiFO電路(FF#B1至FF#Bn)，其擷取額外區域位址XADDd2作為替換位址；及EXOR電路，其判斷位址匹配資訊MA#1至MA#n。位址匹配資訊MA#1至MA#n意謂：個別替換源位址(FF#A1至FF#An)是否匹配輸入位址XADD2。 圖8D展示FiFo方案電路220中所含有之旗標FiFo (FF#C)。圖8D中所展示之電路由以下各者組成：FiFo電路(FF#C1至FF#Cn)，其擷取額外區域之狀態旗標信號dmFlag作為替換位址之旗標資訊；及一組合電路，其判定下一旗標資訊。位址FiFo之操作藉由循序移位操作來僅擷取前一資料作為下一資料，但旗標FiFO略有不同。第一級FF#C1不變地擷取額外區域之狀態旗標信號dmFlag。然而，在一第二級及其後之級中，擷取前一旗標資訊與前一位址匹配資訊MA#1至MA#n之「及」資訊作為下一旗標資訊。 依一以下方式實施此旗標程序。例如，在其中將實施一列複製操作之一情況中，若儲存於位址FiFo中之替換源位址之至少一者(FF#Ai)與輸入位址XADD2匹配，則首先切換對應替換位址(FF#Bi)及XADD2，且啟用額外區域之一字線作為一複製源。接著，由列冗餘控制電路最新分配相同區段之額外區域位址XADDd2，且啟用另一額外區域字線作為一複製目的地。換言之，在額外區域內實施列複製操作。在此情況中，由於隨著位址替換而將複製源之額外區域位址之記憶體胞資料複製至其他額外區域位址，所以必須將複製源之額外區域位址之旗標資訊改變成停用(低態)。換言之，由於位址匹配資訊MA#i呈低態，所以藉由與其之「及」操作來獲得之下一旗標資訊亦變成低態(停用)(不論前一旗標資訊如何)，且此匹配一實際操作。 若旗標資訊具有呈高態(啟用)之前一狀態且繼續與輸入位址XADD2失配之一狀態，則旗標資訊維持呈高態(啟用)；然而，資訊最終移位至末級，變成一列複製回存操作之一目標，且變成低態(停用)。若末級之旗標資訊(FF#Cn之保存資料)呈高態(啟用)且替換源位址(FF#An之保存資料) RcA#n與輸入位址XADD2失配，則隨著RhrPD (「列字錘」再新週期)之啟用而啟用自旗標FiFo之末級輸出之旗標信號FlgBack；且在列複製時序產生器210 (圖8B)中，如先前所描述，實施用於列複製回存操作之信號啟用。在列位址之反相替換操作結束時，自列複製時序產生器210 (圖8B)啟用一清除信號FBClr，且將旗標FiFo之末級FF#Cn更新至低態(停用)。因此，在用於下一列複製操作之額外陣列區域中使空位恢復。 然而，即使在其中旗標資訊在末級中維持呈高態(啟用)之一情況中，若下一輸入位址XADD2與FiFo末級之替換源位址RcA#n偶然匹配，則停用複製回存旗標信號FlgBack (此係因為位址匹配資訊MA#n變成低態)且不實施一列複製回存操作。與其中發生位址匹配之上述情況一樣，在額外區域內實施一列複製操作。首先，將輸入位址XADD2切換至替換位址RcB#n，且啟用其額外區域之一字線作為一複製源。接著，由列冗餘控制電路123最新分配相同區段之額外區域位址XADDd2，且啟用另一額外區域字線作為一複製目的地。(換言之，額外區域內之一列複製操作)。在列複製操作結束時，自列複製時序產生器210 (圖8B)啟用時脈信號RcClk，實施一FiFo移位操作，其中將FiFo末級之資料(其係複製源)轉移至FiFo第一級。將緊鄰於FiFo末級(#n)之資料(#n-1)轉移至FiFo末級(#n)，且其資料看似被抹除。然而，在FiFo第一級中，輸入位址XADD2輸入至相同於先前末級RcA#n之替換源位址。換言之，繼續相對於列位址之FiFo區塊中之儲存/管理。自列冗餘控制電路123最新供應之XADDd2 (複製目的地位址)及dmFlag (呈高態)輸入至且更新替換位址及旗標資訊。 為實現列複製/列複製回存操作之位址供應，列複製位址選擇器230 (圖8E)取決於各自操作而切換列複製位址XADDrc之位址值，啟用列複製匹配信號RcMatch，且協同實施第三多工器127 (圖5B)中之位址切換。自列複製時序產生器210 (圖8B)輸入位址選擇信號RcSel及列複製回存信號RcBack，最新分配之額外區域位址XADDd2來自列冗餘控制電路123 (圖5B)，且自FiFo方案電路220 (圖8C及圖8D)輸入列複製回存旗標信號FlgBack、替換位址RcB#1至RcB#n、末級之替換源位址RcA#n及位址匹配資訊FlgM#1至FlgM#n。 就一正常作用中操作或一再新操作而言，位址選擇信號RcSel、列複製回存信號RcBack及列複製回存旗標信號FlgBack保持停用。若輸入位址XADD2與FiFo方案電路220中之位址之任何者不匹配，則不存在不變位址切換，列位址XADD3係相同的且保持為XADD2，且實施作用中操作或再新操作。若輸入位址XADD2與FiFo方案電路220中之(啟用)位址之任何者匹配，則啟用位址匹配資訊FlgM#1至FlgM#n之任何者。因此，首先啟用列複製位址選擇器230中之對應位址匹配資訊RcM#1至RcM#n之任何者，且啟用列複製匹配信號RcMatch。在第三多工器127 (圖5B)處將列位址XADD3切換至自列複製位址選擇器230供應之XADDrc。如同列冗餘控制電路123，將輸入位址XADD2切換至位址XADDrc (位址匹配替換位址)，且實施作用中操作或再新操作(圖9C之後半段)。 就列複製操作而言，列複製回存信號RcBack及列複製回存旗標信號FlgBack保持停用。如上文所描述(圖8B)，在列複製操作週期(RhrPD啟用週期)之後半段中啟用位址選擇信號RcSel。亦在列複製操作週期(RhrPD啟用週期)之後半段中啟用列複製匹配信號RcMatch，且將位址選擇(XADD3)自輸入位址XADD2切換至最新分配之額外區域位址XADDd2。因此，實現使用複製源XADD2及複製目的地XADDd2之列複製操作。 同時，偶然地，若輸入位址XADD2與FiFo方案電路220中之(啟用)位址之任何者匹配，則啟用位址匹配資訊FlgM#1至FlgM#n之任何者。如上文所描述，啟用列複製匹配信號RcMatch，選擇對應於啟用之替換位址RcB#1至RcB#n之任何者，且將輸入位址自XADD2切換至充當一替換位址之XADDrc。接著，在列複製操作週期(RhrPD啟用週期)之後半段中，啟用位址選擇信號RcSel且將列複製位址XADDrc切換至最新分配之額外區域位址XADDd2。因此，實現使用XADD2之替換位址(RcB#1至RcB#n之任何者)作為複製源且使用複製目的地XADDd2之列複製操作。此係額外區域內之列複製操作。 就列複製回存操作而言，列複製回存旗標信號FlgBack處於一啟用狀態中，且在列複製回存操作週期(RhrPD啟用週期)中啟用列複製回存信號RcBack。在列複製回存操作週期(RhrPD啟用週期)之後半段中啟用位址選擇信號RcSel。首先，列複製回存信號RcBack之啟用使FiFo末級之位址選擇旗標RcM#n強行啟用。在啟用列複製匹配信號RcMatch之同時，FiFo末級之替換位址RcB#n經選擇為一匹配位址且變成列複製位址XADDrc。因此，將列位址XADD3切換至替換位址RcB#n (FiFo末級)。在列複製回存操作週期(RhrPD啟用週期)之後半段中，啟用位址選擇信號RcSel，且列複製回存旗標信號FlgBack處於一啟用狀態中；因此，將XADDrc切換至FiFo末級之替換源位址RcA#n。如上文所描述，實現使用替換位址RcB#n (FiFo末級)作為複製源且使用替換源位址RcA#n (FiFo末級)作為複製目的地之列複製回存操作。 再者，偶然地，若輸入位址XADD2與FiFo區塊末級之替換源位址RcA#n匹配，如FiFo方案電路220 (圖8D)中所展示，則列複製回存旗標信號FlgBack變成一停用狀態且亦停用列複製回存信號RcBack。在此情況中，如上文所描述，實施根據位址匹配資訊FlgM#n (FiFo末級)之啟用之額外區域內之一列複製操作。 接著，將藉由使用圖9A中所展示之列複製操作之操作波形來描述列複製實現之一基本概念。 例如，輸入一再新命令且自命令解碼器34輸出再新信號AREF。再新信號AREF輸入至列啟用時序產生器121 (圖5B)，啟用一再新操作週期及啟用脈衝信號RefPD，且將脈衝信號RefPD分佈至脈衝信號多工器122、列冗餘控制電路123及列複製控制電路126。再者，與一正常再新操作一樣，自列啟用時序產生器121 (圖5B)啟用列啟用所需之各種信號，即，BLEQ (位元線等化)、wdEn (字線啟用)、saEn (感測放大器致動)等等。將兩個位址XA#i及XA#j自列複製控制電路126協同供應至X位址解碼器125。因此，自動改變字線選擇且將啟用字線自XA#i切換至XA#j。然而，與位址之切換週期重疊地供應字線停用信號wdDisf以防止可發生於切換程序中之位址解碼器之突波且防止啟用非所欲列位址。當使字線停用信號依此方式與兩個位址供應一起自列複製控制供應時，可利用一習知列系統電路且無需大規模改變。再者，切換至下一列位址XA#j之時間無需等待感測放大器致動第一列位址XA#i且引起一位元線振幅完整；且即使在開始切換(例如，達到約50%之一程度)時，可在不影響信號放大操作之情況下正常實施列複製操作。換言之，可引起列複製所需之時間等於正常再新。 接著，將藉由使用圖9B中所展示之列複製操作之操作波形來描述自一正常陣列至一額外區域之一複製操作。 例如，輸入一再新命令且自命令解碼器34輸出再新信號AREF。自再新循環產生器48啟用Rhr信號且開始「列字錘」再新之週期。在列複製控制電路126中，自列複製時序產生器210 (圖8B)啟用RhrPD，(複製回存旗標信號FlgBack處於一停用狀態中)，且實施一列複製操作。首先，根據一再新計數器值(圖7)來將再新位址RXADD切換至一提取「列字錘」侵犯者位址RH。已通過列冗餘控制電路123之位址XADD2變成RH，且將額外區域位址XADDd2 (屬於相同於侵犯者位址RH之區段)及其旗標資訊dmFlag (呈高態)供應至列複製控制。自列啟用時序產生器停用BLEQ，啟用wdEn，取消一預充電狀態，且致動列位址RH之字線。隨後，啟用saEn且致動感測放大器。不久之後，啟用位址選擇信號RcSel及列複製匹配信號RcMatch，且將列位址切換至先前額外區域位址XADDd2 (用於RH之DMA)。再者，在此週期期間，與其切換時間重疊地啟用字線停用信號wdDisf以防止突波發生。因此，將記憶體胞資料自列位址RH複製至額外區域位址XADDd2 (用於RH之DMA)。最後，停用各種信號(即，wdEn、saEn及BLEQ)且記憶體陣列變成一預充電狀態(備用狀態)。協同地，啟用時脈信號RcClk，將先前替換位址(用於RH之DMA)、替換源位址RH及旗標資訊dmFlag擷取至FiFo方案電路220 (圖8C及圖8D)，且完成操作。 接著，將藉由使用圖9C中所展示之一列複製回存操作之操作波形來描述自一額外區域至一正常陣列之一複製操作。 例如，輸入一再新命令，且自命令解碼器34輸出再新信號AREF。自再新循環產生器48啟用Rhr信號且開始「列字錘」再新之週期。複製回存旗標信號FlgBack處於一啟用狀態中且實施一複製回存操作。首先，與列複製操作一樣，根據一再新計數器值(圖7)來將再新位址RXADD切換至一提取「列字錘」侵犯者位址RH。已通過列冗餘控制電路123之位址XADD2變成RH，且將額外區域位址XADDd2 (屬於相同於侵犯者位址RH之區段)及其旗標資訊dmFlag供應至列複製控制。然而，在列複製回存操作中，未使用此輸入資訊。在該操作週期期間，回應於啟用複製回存旗標信號FlgBack而自列複製時序產生器210 (圖8B)啟用複製回存信號RcBack。自列複製位址選擇器230 (圖8E)強行啟用FiFo區塊末級之位址匹配旗標RcM#n且選擇替換位址RcB#n作為列複製位址XADDrc。同時，與複製回存信號RcBack協同地啟用列複製匹配信號RcMatch。如上文所描述，已通過第三多工器127之列位址XADD3變成替換位址RcB#n (額外區域位址)。自列啟用時序產生器121停用BLEQ，啟用wdEn，取消一預充電狀態，且啟用替換位址RcB#n之字線。隨後，啟用saEn且致動感測放大器。不久之後，啟用位址選擇信號RcSel，且將列複製位址XADDrc切換至FiFo末級之替換源位址RcA#n (正常區域位址)。同時，在此週期期間，與切換時間重疊地啟用字線停用信號wdDisf以防止突波發生。因此，將記憶體胞資料自額外區域位址RcB#n (替換位址)複製(反相替換操作)至正常區域位址RcA#n (替換源位址)。最後，停用各種信號wdEn、saEn及BLEQ且記憶體陣列變成一預充電狀態(備用狀態)。協同地，啟用清除信號FBClr，重設旗標FiFo 220 (圖8D)之末級FF#Cn，且將FiFo區塊末級更新成停用(換言之，空位(低態))。因此，可實施下一列複製操作且完成列複製回存操作。 接著，將藉由使用圖9D中所展示之一列複製操作之操作波形來描述自一額外區域至該額外區域之一複製操作。 例如，輸入一再新命令，且自命令解碼器34輸出再新信號AREF。自再新循環產生器48啟用Rhr信號且開始「列字錘」再新之週期。當複製回存旗標信號FlgBack處於一停用狀態中時，實施一列複製操作。首先，根據一再新計數器值(圖7)來將再新位址RXADD切換至一提取「列字錘」侵犯者位址RH。已通過列冗餘控制電路123之位址XADD2變成RH，且將額外區域位址XADDd2 (屬於相同於侵犯者位址RH之區段)及其旗標資訊dmFlag (呈高態)供應至列複製控制。在本文中，偶然地，若字錘位址RH (=XADD2)與儲存於FiFo方案電路220 (圖8C)中之替換源位址RcA#k之任何者匹配(若「字錘位址RH」=「替換源位址RcA#k」)，則根據啟用位址匹配信號FlgM#k來在列複製位址選擇器230 (圖8E)中選擇替換位址RcB#k且替換位址RcB#k變成列位址XADDrc，同時啟用列複製匹配信號RcMatch。已通過第三多工器127之列位址XADD3變成替換位址RcB#k來取代字錘位址RH (=XADD2)。自列啟用時序產生器121停用BLEQ，啟用wdEn，取消一預充電狀態，且啟用替換位址RcB#k (額外區域位址)之字線。隨後，致動saEn且將記憶體胞資料讀取至一位元線。不久之後，啟用位址選擇信號RcSel，且將列複製位址XADDrc切換至分配給字錘位址RH (=XADD2)之額外區域位址XADDd2 (用於RH之DMA)。再者，在此週期期間，與其切換時間重疊地啟用字線停用信號wdDisf以防止突波發生。因此，將記憶體胞資料自額外區域位址RcB#k複製至額外區域位址XADDd2 (用於RH之DMA)。換言之，此係額外區域內之一列複製操作。最後，停用各種信號wdEn、saEn及BLEQ且記憶體陣列變成一預充電狀態(備用狀態)。協同地，啟用時脈信號RcClk，且將先前替換位址(用於RH之DMA)、替換源位址RH (=RcA#k)及旗標資訊dmFlag擷取至FiFo方案電路220 (圖8C及圖8D)，且完成操作。 最後，將共同描述列複製/列複製回存方法之優點。 上文中已描述列複製/列複製回存操作之實施例且本文中之一焦點係FiFo方案電路220 (圖8C及圖8D)之位址匹配機制。若一位址匹配發生於FiFo方案電路220中且將在額外區域中實施一列複製/列複製回存操作，則替換列位址不會返回至正常區域，且列位址動態地切換於額外區域內。若此狀態不斷繼續，則「列字錘」侵犯者位址不再永久為一侵犯者位址，且可施加大「列字錘」容限。再者，字錘位址具有一高出現概率且具有引起位址匹配之一高概率；因此，列位址經選擇使得字錘位址長時間留存於額外區域中。換言之，本發明本身之列複製控制除藉由列複製操作來替換「列字錘」再新之外，亦具有一字錘位址偵測能力。實施此之原因係：與再新位址控制電路40A或40B (圖2A或圖7)一樣地實施累加於FiFo中之複數個位址及輸入位址之匹配偵測(EXOR)。因此，若此與再新位址控制電路40A或40B (圖7)(如同第一實施例之再新位址控制電路)組合使用，則如同2級FiFo組態(圖4)般提供一極高字錘位址偵測能力。在某種程度上，第二實施例可被視為2級FiFo組態(圖4)之一修改實例，其被新增藉由通過列複製操作替換「列字錘」再新來施加之上述優點(例如由列存取分佈引起之列系統電路之HC容限改良)。 依此方式，若啟用中斷循環信號Rhr，則除執行正常再新操作之外，亦執行使額外陣列區域72中所含有之額外字線DWL中之空位恢復的列複製回存操作及將正常陣列區域71中所含有之字線WL之位址分配給額外陣列區域72中所含有之額外字線DWL的列複製操作。 依此方式，在本實施例中，由於動態地改變具有高存取頻率之字線之實體位置，所以減少相對於相同字線WL之存取次數。因此，在關於(主要相鄰於)具有高存取頻率之字線WL之(若干)字線WL中，不太可能劣化資料保存特性。此外，亦新增包含列系統電路之HC容限改良之可靠性改良之效應。 上文中已描述本發明之較佳實施例。然而，本發明不受限於上文所描述之實施例，可在不背離本發明之精神之一範圍內作出各種修改，且毫無疑問，該等修改亦包含於本發明之範疇內。
10A‧‧‧半導體器件
10B‧‧‧半導體器件
11‧‧‧記憶體胞陣列
12A‧‧‧列解碼器
12B‧‧‧列解碼器
13‧‧‧行解碼器
14‧‧‧讀取/寫入放大器
15‧‧‧輸入/輸出電路
21‧‧‧位址端子
22‧‧‧命令端子
23‧‧‧時脈端子
24‧‧‧資料端子
25‧‧‧資料遮罩端子
26‧‧‧電源供應端子
27‧‧‧電源供應端子
31‧‧‧位址輸入電路
32‧‧‧位址輸出電路
33‧‧‧命令輸入電路
34‧‧‧命令解碼器
35‧‧‧時脈輸入電路
36‧‧‧內部時脈產生器
37‧‧‧電壓產生器
40A‧‧‧再新位址控制電路
40B‧‧‧再新位址控制電路
41‧‧‧取樣信號產生器
42‧‧‧移位暫存器
43‧‧‧「反及」閘電路
44‧‧‧「及」閘電路
45‧‧‧鎖存電路
46‧‧‧位址擾亂器
47‧‧‧再新計數器
48‧‧‧再新循環產生器
49‧‧‧多工器
71‧‧‧正常陣列區域
72‧‧‧額外陣列區域
121‧‧‧列啟用時序產生器
122‧‧‧多工器
123‧‧‧列冗餘控制電路
124‧‧‧多工器
125‧‧‧X位址解碼器
126‧‧‧列複製控制電路
127‧‧‧多工器
128‧‧‧「及」閘電路
210‧‧‧列複製時序產生器
220‧‧‧先進先出(FiFo)方案電路
230‧‧‧列複製位址選擇器
411‧‧‧偽隨機數產生器
412‧‧‧計數器電路
413‧‧‧「互斥或」閘電路
414‧‧‧「及」閘電路
415‧‧‧計數器電路
416‧‧‧「互斥或」閘電路
417‧‧‧「及」閘電路
481‧‧‧計數器電路
482‧‧‧移位暫存器
483‧‧‧組合邏輯電路
ACT‧‧‧作用中信號
ADD‧‧‧位址信號
AREF‧‧‧再新信號
BANK0至BANK7‧‧‧記憶體庫
BL‧‧‧位元線
BL1‧‧‧偵測區塊
BL2‧‧‧偵測區塊
BLEQ‧‧‧位元線等化信號
CK‧‧‧外部時脈信號
/CK‧‧‧外部時脈信號
cnt＜m-1:0＞‧‧‧m位元計數值
COM‧‧‧命令信號
DM‧‧‧資料遮罩信號
dmFlag‧‧‧旗標信號
DQ‧‧‧讀取/寫入資料
DWL‧‧‧額外字線
FBClr‧‧‧列複製回存旗標重設信號/清除信號
FF‧‧‧正反器電路
FF#1至FF#n‧‧‧正反器電路
FFA‧‧‧正反器電路
FF#A1至FF#An‧‧‧正反器電路
FFB‧‧‧正反器電路
FF#B1至FF#Bn‧‧‧正反器電路
FF#C1至FF#Cn‧‧‧正反器電路
FlgBack‧‧‧列複製回存旗標信號
FlgM#1至FlgM#n‧‧‧位址匹配資訊
HitXADD1‧‧‧列位址
HitXADD2‧‧‧列位址
ICLK‧‧‧內部時脈信號
LCLK‧‧‧內部時脈信號
MA#1至MA#n‧‧‧位址匹配資訊
match‧‧‧匹配信號
MC‧‧‧記憶體胞
Pre‧‧‧預充電信號
Pre_RXADD‧‧‧列位址
R/W‧‧‧讀取/寫入信號
Rc#B‧‧‧替換位址資訊
RcA#k‧‧‧替換源位址
RcA#n‧‧‧替換源位址
RcB#1至RcB#n‧‧‧替換位址
RcBack‧‧‧列複製回存狀態信號
RcClk‧‧‧時脈信號
RcM#1至RcM#n‧‧‧位址匹配資訊
RcMatch‧‧‧列複製匹配信號
RcSel‧‧‧列複製位址選擇信號
RedMatch‧‧‧命中信號/控制判斷信號
RefPD‧‧‧脈衝信號/狀態信號
Region 0 to Region 3‧‧‧陣列區域
RH‧‧‧「列字錘」侵犯者位址
Rhr‧‧‧中斷循環信號
RhrPD‧‧‧反相信號/內部信號
RXADD‧‧‧再新列位址
S1‧‧‧第一取樣信號
S2‧‧‧第二取樣信號
S3‧‧‧第三取樣信號
saEn‧‧‧感測放大器致動信號
SAMP‧‧‧感測放大器
TG‧‧‧轉換閘
VARY‧‧‧內部電位
VDD‧‧‧電源供應電位
VDDQ‧‧‧電源供應電位
VOD‧‧‧內部電位
VPERI‧‧‧內部電位
VPP‧‧‧內部電位
VSS‧‧‧電源供應電位
VSSQ‧‧‧電源供應電位
wdDisf‧‧‧字線停用信號
wdEn2‧‧‧字線致動信號
WL‧‧‧字線
XA＜m-1:0＞‧‧‧m位元
XADD‧‧‧列位址
XADD2‧‧‧輸入位址/正常列位址
XADD3‧‧‧列位址
XADDd1‧‧‧列位址
XADDd2‧‧‧額外區域位址
XADDi‧‧‧位址
XADDrc‧‧‧重新替換位址
XOR1至XORn‧‧‧比較器電路
YADD‧‧‧行位址
圖1A係展示根據本發明之一第一實施例之一半導體器件10A之一總體組態的一方塊圖。 圖1B係展示一列解碼器12A之一組態的一方塊圖。 圖2A係展示一再新位址控制電路40A之一組態的一方塊圖。 圖2B係展示根據一取樣信號產生器41之一實例之一組態的一方塊圖。 圖2C係展示根據取樣信號產生器41之另一實例之一組態的一方塊圖。 圖2D係展示一再新計數器47之一組態的一方塊圖。 圖2E係展示根據一再新循環產生器48之一實例之一組態的一方塊圖。 圖2F係展示根據再新循環產生器48之另一實例之一組態的一方塊圖。 圖3係用於描述再新位址控制電路40A之操作的一時序圖。 圖4係展示根據一修改實例之再新位址控制電路40A之一組態的一方塊圖。 圖5A係展示根據本發明之一第二實施例之一半導體器件10B之一總體組態的一方塊圖。 圖5B係展示一列解碼器12B之一組態的一方塊圖。 圖6係展示一記憶體胞陣列11之各記憶體庫組態的一示意圖。 圖7係展示一再新位址控制電路40B之一組態的一方塊圖。 圖8A係展示一列複製控制電路126之一組態的一方塊圖。 圖8B係展示一列複製時序產生器210之一組態的一方塊圖。 圖8C係展示一先進先出(FiFo)方案電路220之一部分組態的一方塊圖。 圖8D係展示FiFo方案電路220之剩餘部分組態的一方塊圖。 圖8E係展示一列複製位址選擇器230之一組態的一方塊圖。 圖9A係用於描述列複製實現之一基本概念的一操作波形圖。 圖9B係用於描述自一正常陣列至一額外區域之一複製操作的一操作波形圖。 圖9C係用於描述自一額外區域至一正常陣列之一複製操作的一操作波形圖。 圖9D係用於描述自一額外區域至額外區域之一複製操作的一操作波形圖。
10A‧‧‧半導體器件
11‧‧‧記憶體胞陣列
12A‧‧‧列解碼器
13‧‧‧行解碼器
14‧‧‧讀取/寫入放大器
15‧‧‧輸入/輸出電路
21‧‧‧位址端子
22‧‧‧命令端子
23‧‧‧時脈端子
24‧‧‧資料端子
25‧‧‧資料遮罩端子
26‧‧‧電源供應端子
27‧‧‧電源供應端子
31‧‧‧位址輸入電路
32‧‧‧位址輸出電路
33‧‧‧命令輸入電路
34‧‧‧命令解碼器
35‧‧‧時脈輸入電路
36‧‧‧內部時脈產生器
37‧‧‧電源產生器
40A‧‧‧再新位址控制電路
ACT‧‧‧作用中信號
ADD‧‧‧位址信號
AREF‧‧‧再新信號
BANK0至BANK7‧‧‧記憶體庫
BL‧‧‧位元線
CK‧‧‧外部時脈信號
/CK‧‧‧外部時脈信號
COM‧‧‧命令信號
DM‧‧‧資料遮罩信號
DQ‧‧‧讀取/寫入資料
ICLK‧‧‧內部時脈信號
LCLK‧‧‧內部時脈信號
MC‧‧‧記憶體胞
Pre‧‧‧預充電信號
R/W‧‧‧讀取/寫入信號
RXADD‧‧‧再新列位址
SAMP‧‧‧感測放大器
TG‧‧‧轉移閘
VARY‧‧‧內部電位
VDD‧‧‧電源供應電位
VDDQ‧‧‧電源供應電位
VOD‧‧‧內部電位
VPERI‧‧‧內部電位
VPP‧‧‧內部電位
VSS‧‧‧電源供應電位
VSSQ‧‧‧電源供應電位
WL‧‧‧字線
XADD‧‧‧列位址
YADD‧‧‧行位址

Claims (15)

  1. 一種裝置，其包括： 複數個記憶體胞； 複數個字線，其等各耦合至該複數個記憶體胞之一對應者；及 一控制電路，其經組態以間歇地監測對該複數個字線之存取且進一步經組態以偵測是否已在一第一時間段內對該複數個字線之一者發出第一數目次存取。
  2. 如請求項1之裝置，其進一步包括經組態以提供充當一存取目標之該字線之一位址的一位址輸出電路，其中該控制電路包含： 一鎖存電路，其經組態以間歇地鎖存自該位址輸出電路輸出之位址；及 一比較器電路，其經組態以間歇地比較自該位址輸出電路輸出之該位址與由該鎖存電路鎖存之該位址。
  3. 如請求項2之裝置，其中該控制電路進一步包含一信號產生器，該信號產生器經組態以接收在存取該複數個字線時啟用之一第一控制信號且進一步經組態以在啟用該第一控制信號達該第一數目次時啟用一第二控制信號，及 其中該鎖存電路進一步經組態以回應於啟用該第二控制信號而實施一鎖存操作。
  4. 如請求項3之裝置，其中該比較器電路進一步經組態以回應於啟用該第二控制信號而實施一比較操作。
  5. 如請求項1之裝置，其中該控制電路經組態以回應於該第一時間段內之對該等字線之該者之該第一數目次存取而啟用有關於且不同於該等字線之該者的該等字線之另一者。
  6. 如請求項1之裝置，其中該控制電路經組態以回應於該第一時間段內之對該等字線之該者之該第一數目次存取而改變該等字線之該者之一位址。
  7. 如請求項6之裝置，其中該控制電路經組態以回應於該第一時間段內之對該等字線之該者之該第一數目次存取而將該等字線之該者之該位址與不同於該等字線之該者之該位址的該等字線之另一者之位址交換。
  8. 一種裝置，其包括： 複數個字線，其等具有相互不同之分配位址； 一位址輸出電路，其經組態以提供位址； 一列解碼器，其經組態以回應於一第一控制信號而存取由該位址指示之該複數個字線之任何者； 一第一鎖存電路，其經組態以回應於不同於該第一控制信號之一第二控制信號而鎖存位址；及 一第一比較器電路，其經組態以回應於該第二控制信號而比較自該位址輸出電路輸出之該位址與由該第一鎖存電路鎖存之該位址。
  9. 如請求項8之裝置，其中 啟用該第二控制信號之頻率小於啟用該第一控制信號之頻率。
  10. 如請求項9之裝置，其中 回應於啟用該第一控制信號達第一數目次而啟用該第二控制信號。
  11. 如請求項8之裝置，其進一步包括一位址擾亂器，該位址擾亂器經組態以在來自該位址輸出電路之該位址與由該第一鎖存電路鎖存之該位址匹配時回應於啟用一第三控制信號而產生有關於且不同於由該第一鎖存電路鎖存之該位址的一額外位址。
  12. 如請求項11之裝置，其中回應於一第四控制信號而啟用該額外位址分配給其之該等字線之另一者，該第四控制信號回應於一再新命令而啟用。
  13. 如請求項8之裝置，其中 回應於啟用該第三控制信號而將一第一字線之位址與一第二字線之位址交換。
  14. 如請求項13之裝置，其中 該第一字線之該位址係由該第一鎖存電路鎖存之該位址。
  15. 如請求項8之裝置，其進一步包括： 一第二鎖存電路，其經組態以回應於啟用該第三控制信號而鎖存自該位址輸出電路輸出之位址；及 一第二比較器電路，其經組態以回應於該第三控制信號而比較來自該位址輸出電路之該位址與由該第二鎖存電路鎖存之該位址。
TW105134192A 2016-03-31 2016-10-21 記憶體裝置 TWI640988B (zh)

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JP2016069963A JP2017182854A (ja) 2016-03-31 2016-03-31 半導体装置
JP??2016-069963 2016-03-31

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