KR102234239B1 - 반도체 디바이스 - Google Patents
반도체 디바이스 Download PDFInfo
- Publication number
- KR102234239B1 KR102234239B1 KR1020187030487A KR20187030487A KR102234239B1 KR 102234239 B1 KR102234239 B1 KR 102234239B1 KR 1020187030487 A KR1020187030487 A KR 1020187030487A KR 20187030487 A KR20187030487 A KR 20187030487A KR 102234239 B1 KR102234239 B1 KR 102234239B1
- Authority
- KR
- South Korea
- Prior art keywords
- address
- signal
- circuit
- activated
- row
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title abstract description 19
- 230000004913 activation Effects 0.000 claims description 47
- 230000004044 response Effects 0.000 claims description 29
- 238000000034 method Methods 0.000 claims description 18
- 230000008859 change Effects 0.000 claims description 6
- 238000012544 monitoring process Methods 0.000 claims 1
- 230000009471 action Effects 0.000 abstract description 4
- 238000005070 sampling Methods 0.000 description 61
- 238000010586 diagram Methods 0.000 description 28
- 230000009849 deactivation Effects 0.000 description 12
- 230000008569 process Effects 0.000 description 7
- 230000006870 function Effects 0.000 description 6
- 238000001514 detection method Methods 0.000 description 5
- 230000014759 maintenance of location Effects 0.000 description 5
- 101001122448 Rattus norvegicus Nociceptin receptor Proteins 0.000 description 4
- 230000007246 mechanism Effects 0.000 description 4
- 238000012546 transfer Methods 0.000 description 4
- 230000003213 activating effect Effects 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 3
- 238000012360 testing method Methods 0.000 description 3
- 230000003321 amplification Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 230000001934 delay Effects 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 230000002441 reversible effect Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 238000004458 analytical method Methods 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 239000006185 dispersion Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
- G11C11/40611—External triggering or timing of internal or partially internal refresh operations, e.g. auto-refresh or CAS-before-RAS triggered refresh
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/408—Address circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/408—Address circuits
- G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/72—Masking faults in memories by using spares or by reconfiguring with optimized replacement algorithms
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/783—Masking faults in memories by using spares or by reconfiguring using programmable devices with refresh of replacement cells, e.g. in DRAMs
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/84—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability
- G11C29/846—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability by choosing redundant lines at an output stage
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/10—Decoders
Abstract
본 발명의 양태에 따르는 반도체 디바이스는, 복수의 메모리 셀(MC), 복수의 메모리 셀(MC)의 대응하는 메모리 셀로 각각 연결된 메모리 복수의 워드 라인(WL), 및 복수의 워드 라인(WL)으로의 액세스를 간헐적으로 모니터링하고, 일부 캡처된 로우-주소를 제1 개수의 레지스터로 저장/소거하며, 제1 시간 주기에서 워드 라인(WL)의 하나의 워드 라인으로의 제1 횟수의 액세스에 응답하여 저장된 주소와 비교함으로써 검출하는 제어 회로를 가진다. 본 발명에 따라, 액세스 히스토리가 소규모 회로 구성에 의해 정밀하게 분석될 수 있고 예를 들어 로우 해머 문제에 대한 조치가 취해질 수 있다.
Description
관련 출원(들)의 상호-참조
이 출원은 2016년 03월 31일에 출원된 일본 특허 출원 번호 2016-069963을 기초로 하며 이의 우선권을 주장하며, 이의 개시 내용은 그 전체가 본 명세서에 참조로서 포함된다.
배경 기술
본 발명은 반도체 디바이스와 관련되며 특히 리프레시 동작에 의한 정보의 유지를 필요로 하는 반도체 디바이스와 관련된다.
기술 분야
일종의 반도체 메모리 디바이스인 동적 랜덤 액세스 메모리(DRAM)가 셀 커패시터에 누적되는 전하에 의해 정보를 저장하며 따라서 리프레시 동작이 주기적으로 수행되지 않는다면 정보가 소실된다. 따라서 리프레시 동작을 지시하는 리프레시 명령어(refresh command)가 DRAM을 제어하는 제어 디바이스로부터 주기적으로 발행된다(특허 문헌 1 참조). 상기 리프레시 명령어는 1 리프레시 사이클의 주기(가령, 64msec)로 모든 워드 라인이 한 번에 분명하게 리프레시되는 빈도로 제어 디바이스로부터 발행된다.
인용 리스트
특허 문헌
[특허 문헌 1] 일본 특허 출원 공개 번호 2011-258259
[특허 문헌 2] 일본 특허 출원 공개 번호 2013-004158
[특허 문헌 3] 일본 특허 출원 공개 번호 2005-216429
[특허 문헌 4] 미국 특허 출원 공개 번호 2014/0006704
[특허 문헌 5] 미국 특허 출원 공개 번호 2014/0281206
비-특허 문헌
[비-특허 문헌 1] "Flipping Bits in Memory Without Accessing Them: An Experimental Study of DRAM Disturbance Errors", ISCA, 2014 6월.
그러나 메모리 셀의 액세스 히스토리에 따라, 일부 경우 지정 메모리 셀의 정보 유지 특성이 감소된다. 지정 메모리 셀의 정보 유지 시간이 1 리프레시 사이클 미만으로 감소되는 경우, 리프레시 명령어가 1 리프레시 사이클의 주기로 모든 워드 라인이 한 번에 리프레시되는 빈도로 발행될 때에도 정보의 일부가 소실될 수 있다.
이러한 문제는 이전부터 DRAM에서 존재하였다. 이는 어느 정도 메모리 셀에 존재하는 결정 결함, 외래 물질 등에 의한 셀 누출이 메모리 액세스와 함께 야기되는 인접 워드 라인과의 간섭 또는 노이즈 때문에 발생하는 현상이다. 따라서 수단 가령, 각각의 메모리 섹션에 대해 액세스 횟수를 카운팅/저장하고, 지정 임계 값보다 커질 때, 섹션의 리프레시 빈도의 증가가 수행되게 하는 교란 카운터(disturb counter)를 제공하는 것이 있다(특허 문헌 2 참조). 그러나 DRAM의 소형화가 진일보하여 2x-nm 공정 세대가 됨에 따라 로우 해머(Row Hammer) 현상이 나타났고, 따라서 더는 핸들링될 수 없다. 로우 해머는 DRAM의 신뢰성에 대항하는 치명적인 문제이며 워드 라인이 활성화/비활성화될 때 발생하는 인접한 셀 전하가 소수 캐리어에 의해 소실되고 에러가 빠르게 초래되는 심각한 문제이다. 로우 해머에 대한 문서가 ISCA(International Symposium on Computer Architecture), 2014년 06월에 개시되어 있기 때문에, 이는 컴퓨터 분야에서 널리 공지된 것이다(비-특허 문헌 1 참조). 실제로, 워드 라인의 활성화/비활성화로 인한 에러에 도달하기 위한 횟수 또는 로우 해머 임계 값이 이미 20-nm 공정 세대에서 100,000 미만 회가 되었고, DRAM의 회로와 관련된 조치 또는 메모리 시스템 측에서의 일부 조치 없이 올바른 동작을 유지하는 것이 어렵다.
상기 언급된 교란 카운터를 각각의 로우 주소에 대해 확장하고, 액세스 횟수가 로우 해머 임계값에 도달한 로우 주소(해머 주소)를 모니터링하며, 인접 워드 라인(들)을 추가 리프레시의 대상이 되게 하는 방법이 제안되었다(특허 문헌 4 참조). 그러나 메모리 시스템의 메모리 공간은 단일 DRAM보다 훨씬 크며, 이러한 메모리 셀로의 액세스의 히스토리를 분석하기 위해 극도로 큰 규모의 회로가 장착되어야 하고, 이의 비용은 현실이지 않다. 이는 대규모 시스템, 가령, 서버에서도 마찬가지이다.
다른 한편, 해머 주소의 발생 빈도가 로우 해머 임계치 및 리프레시 사이클에서 실행될 수 있는 로우 액세스 횟수(활성 명령어의 횟수)의 상한 값에 따라 예상대로 증가한다는 사실에 집중하여, 랜덤 타이밍으로 그리고 적절한 빈도로 로우 주소를 캡처하는 방법이 제안되었으며 또한 확률 메모리 제어에 대한 특허가 제안되었다(특허 문헌 5 참조). 따라서, 랜덤하게 캡처된 로우 주소에 따라, 자신의 인접 워드 라인에 대한 추가 리프레시만 수행된다. 따라서 회로 규모가 극히 감소될 수 있으며 해머 주소의 적중(hit) 확률에 따라 실제로 높은 신뢰성이 획득될 수 있다.
DRAM에 장착되는 소규모 회로에서 구현될 수 있는 해머 주소를 캡처하는 것에 대한 필수적이며 충분한 신뢰성을 획득할 수 있는 액세스 히스토리 분석 방법이 희망된다.
본 발명의 제1 양태에 따르는 반도체 디바이스에, 복수의 메모리 셀, 상기 복수의 메모리 셀의 대응하는 메모리 셀로 각각 연결되는 복수의 워드 라인, 복수의 워드 라인으로의 액세스를 간헐적으로 검출하고 제1 시간 주기에서 복수의 워드 라인의 하나의 워드 라인으로 제1 횟수의 액세스가 발행됐는지 여부를 검출하도록 구성된 제어 회로가 제공된다.
본 발명의 또 다른 양태에 따르는 반도체 디바이스에, 상호 상이하게 할당된 주소를 갖는 복수의 워드 라인, 주소를 출력하도록 구성된 주소 출력 회로, 제1 제어 신호에 응답하여 주소에 의해 지시되는 복수의 워드 라인 중 임의의 워드 라인을 액세스하도록 구성된 로우 디코더, 제1 제어 신호와 상이한 제2 제어 신호에 응답하여 주소를 래치하도록 구성된 제1 래치 회로, 및 제2 제어 신호에 응답하여, 주소 출력 회로로부터 출력된 주소와 제1 래치 회로에 의해 래치된 주소를 비교하고, 주소들이 매칭되는 경우, 제3 제어 신호를 활성화하도록 구성된 제1 비교기 회로가 제공된다.
본 발명에 따라, 소규모 회로 구성에 의해 액세스 히스토리가 정밀하게 분석될 수 있다.
도 1a는 본 발명의 제1 실시예에 따르는 반도체 디바이스(10A)의 전체 구성을 보여주는 블록도이다.
도 1b는 로우 디코더(12A)의 구성을 보여주는 블록도이다.
도 2a는 리프레시 주소 제어 회로(40A)의 구성을 보여주는 블록도이다.
도 2b는 샘플링 신호 생성기(41)의 일례에 따르는 구성을 보여주는 블록도이다.
도 2c는 샘플링 신호 생성기(41)의 또 다른 예시에 따르는 구성을 보여주는 블록도이다.
도 2d는 리프레시 카운터(47)의 구성을 보여주는 블록도이다.
도 2e는 리프레시 사이클 생성기(48)의 일례에 따르는 구성을 보여주는 블록도이다.
도 2f는 리프레시 사이클 생성기(48)의 또 다른 예시에 따르는 구성을 보여주는 블록도이다.
도 3은 리프레시 주소 제어 회로(40A)의 동작을 기술하는 타이밍도이다.
도 4는 변형예에 따르는 리프레시 주소 제어 회로(40A)의 구성을 보여주는 블록도이다.
도 5a는 본 발명의 제2 실시예에 따르는 반도체 디바이스(10B)의 전체 구성을 보여주는 블록도이다.
도 5b는 로우 디코더(12B)의 구성을 보여주는 블록도이다.
도 6은 메모리 셀 어레이(11)의 각각의 뱅크 구성을 보여주는 블록도이다.
도 7은 리프레시 주소 제어 회로(40B)의 구성을 보여주는 블록도이다.
도 8a는 로우-카피 제어 회로(126)의 구성을 보여주는 블록도이다.
도 8b는 로우-카피 타이밍 생성기(210)의 구성을 보여주는 블록도이다.
도 8c는 FiFo 스킴 회로(220)의 부분 구성을 보여주는 블록도이다.
도 8d는 FiFo 스킴 회로(220)의 나머지 부분 구성을 보여주는 블록도이다.
도 8e는 로우-카피 주소 선택기(230)의 구성을 보여주는 블록도이다.
도 9a는 로우 카피 구현의 기본 개념을 설명하기 위한 동작 파형 차트이다.
도 9b는 정규 어레이에서 추가 영역으로의 카피 동작을 설명하기 위한 동작 파형 차트이다.
도 9c는 추가 영역에서 정규 어레이로의 카피 동작을 설명하기 위한 동작 파형 차트이다.
도 9d는 추가 영역에서 추가 영역으로의 카피 동작을 설명하기 위한 동작 파형 차트이다.
도 1b는 로우 디코더(12A)의 구성을 보여주는 블록도이다.
도 2a는 리프레시 주소 제어 회로(40A)의 구성을 보여주는 블록도이다.
도 2b는 샘플링 신호 생성기(41)의 일례에 따르는 구성을 보여주는 블록도이다.
도 2c는 샘플링 신호 생성기(41)의 또 다른 예시에 따르는 구성을 보여주는 블록도이다.
도 2d는 리프레시 카운터(47)의 구성을 보여주는 블록도이다.
도 2e는 리프레시 사이클 생성기(48)의 일례에 따르는 구성을 보여주는 블록도이다.
도 2f는 리프레시 사이클 생성기(48)의 또 다른 예시에 따르는 구성을 보여주는 블록도이다.
도 3은 리프레시 주소 제어 회로(40A)의 동작을 기술하는 타이밍도이다.
도 4는 변형예에 따르는 리프레시 주소 제어 회로(40A)의 구성을 보여주는 블록도이다.
도 5a는 본 발명의 제2 실시예에 따르는 반도체 디바이스(10B)의 전체 구성을 보여주는 블록도이다.
도 5b는 로우 디코더(12B)의 구성을 보여주는 블록도이다.
도 6은 메모리 셀 어레이(11)의 각각의 뱅크 구성을 보여주는 블록도이다.
도 7은 리프레시 주소 제어 회로(40B)의 구성을 보여주는 블록도이다.
도 8a는 로우-카피 제어 회로(126)의 구성을 보여주는 블록도이다.
도 8b는 로우-카피 타이밍 생성기(210)의 구성을 보여주는 블록도이다.
도 8c는 FiFo 스킴 회로(220)의 부분 구성을 보여주는 블록도이다.
도 8d는 FiFo 스킴 회로(220)의 나머지 부분 구성을 보여주는 블록도이다.
도 8e는 로우-카피 주소 선택기(230)의 구성을 보여주는 블록도이다.
도 9a는 로우 카피 구현의 기본 개념을 설명하기 위한 동작 파형 차트이다.
도 9b는 정규 어레이에서 추가 영역으로의 카피 동작을 설명하기 위한 동작 파형 차트이다.
도 9c는 추가 영역에서 정규 어레이로의 카피 동작을 설명하기 위한 동작 파형 차트이다.
도 9d는 추가 영역에서 추가 영역으로의 카피 동작을 설명하기 위한 동작 파형 차트이다.
이하에서 본 발명의 일부 실시예가 첨부된 도면을 참조하여 상세히 기재될 것이다.
제1
실시예
도 1a는 본 발명의 제1 실시예에 따르는 반도체 디바이스(10A)의 전체 구성을 보여주는 블록도이다.
본 실시예에 따르는 반도체 디바이스(10A)는 단일 반도체 칩 상에 집적되는 가령 DDR3(Double Data Rate 3) 유형의 동기식 DRAM(SDRAM)이며 메모리 셀 어레이(11)를 가진다. 메모리 셀 어레이(11)에는 복수의 워드 라인(WL) 및 복수의 비트라인(BL)이 제공되며 이들의 교차점에 메모리 셀(MC)이 배치되는 구성을 가진다. 워드 라인(WL)의 선택은 로우 디코더(12A)에 의해 수행되고 비트 라인(BL)의 선택은 컬럼 디코더(13)에 의해 수행된다. 메모리 셀 어레이(11), 로우 디코더(12A), 컬럼 디코더(13) 및 읽기/쓰기 증폭기(14)가 8개의 뱅크(BANK0 내지 BANK7)로 분할된다.
덧붙여, 반도체 디바이스(10A)에 주소 단자(21), 명령어 단자(22), 클록 단자(23), 데이터 단자(24), 데이터 마스크 단자(25), 및 전력 공급 단자(26 및 27)가 외부 단자로서 제공된다.
주소 단자(21)는 주소 신호(ADD)가 외부로부터 입력되는 단자이다. 주소 신호(ADD)는 주소 입력 회로(31)를 통해 주소 출력 회로(32)로 공급된다. 주소 출력 회로(32)는 로우 주소(XADD)를 로우 디코더(12A)로 공급하고 컬럼 주소(YADD)를 컬럼 디코더(13)로 공급한다. 덧붙여, 로우 주소(XADD)는 리프레시 주소 제어 회로(40A)로도 공급된다.
명령어 단자(22)는 명령어 신호(COM)가 외부로부터 입력되는 단자이다. 명령어 신호(COM)는 명령어 입력 회로(33)를 통해 명령어 디코더(34)로 공급된다. 명령어 디코더(34)는 명령어 신호(COM)을 디코딩함으로써 다양한 내부 명령어를 생성하는 회로이다. 내부 명령어의 예시로는 활성 신호(ACT), 프리-차지 신호(Pre), 읽기/쓰기 신호(R/W), 및 리프레시 신호(AREF)를 포함한다.
활성 신호(ACT)는 명령어 신호(COM)가 로우 액세스를 가리킬 때 활성화되는 펄스 신호이다(활성 명령어). 활성 신호(ACT)가 활성화될 때, 특정된 뱅크 주소의 로우 디코더(12A)가 활성화된다. 따라서 로우 주소(XADD)에 의해 특정되는 워드 라인(WL)이 선택되고 활성화된다. 프리-차지 신호(Pre)는 명령어 신호(COM)가 프리-차지(pre-charge)를 가리킬 때 활성화되는 펄스 신호이다. 프리-차지 신호(Pre)가 활성화될 때, 특정된 뱅크 주소의 로우 디코더(12A) 및 이에 따라 제어되는 상기 로우 주소(XADD)에 의해 특정된 워드 라인(WL)이 비활성화된다.
읽기/쓰기 신호(R/W)는 명령어 신호(COM)가 컬럼 액세스를 가리킬 때 활성화되는 펄스 신호이다(읽기 명령어 또는 쓰기 명령어). 읽기/쓰기 신호(R/W)가 활성화될 때, 컬럼 디코더(13)는 활성화된다. 따라서 컬럼 주소(YADD)에 의해 특정되는 비트 라인(BL)이 선택된다.
따라서 활성 명령어 및 읽기 명령어가 입력되고 로우 주소(XADD) 및 컬럼 주소(YADD)가 이들과 동기화되어 입력되는 경우, 읽기 데이터가 로우 주소(XADD) 및 컬럼 주소(YADD)에 의해 특정된 메모리 셀(MC)로부터 읽힌다. 읽기 데이터(DQ)가 데이터 단자(24)로부터 감지 증폭기(SAMP), 전송 게이트(TG), 읽기/쓰기 증폭기(14) 및 입/출력 회로(15)를 통해 외부로 출력된다.
한편, 활성 명령어 및 쓰기 명령어가 입력되는 경우, 로우 주소(XADD) 및 컬럼 주소(YADD)가 이들과 동기화되어 입력되는 경우, 그리고 쓰기 데이터(DQ)가 데이터 단자(24)로 입력된다면, 쓰기 데이터(DQ)는 입/출력 회로(15), 읽기/쓰기 증폭기(14), 전송 게이트(TG) 및 감지 증폭기(SAMP)를 통해 메모리 셀 어레이(11)로 공급되고, 로우 주소(XADD) 및 컬럼 주소(YADD)에 의해 특정되는 메모리 셀(MC)로 써진다.
리프레시 신호(AREF)가 명령어 신호(COM)가 자동-리프레시 명령어를 가리키고 있을 때 활성화되는 펄스 신호이다. 또한 명령어 신호(COM)가 자기-리프레시 시작 명령어(self-refresh entry 명령어)를 가리키고 있을 때, 리프레시 신호(AREF)는 활성화되고, 명령어 입력 후 즉시 활성화되며 따라서 원하는 내부 타이밍에서 주기적으로 활성화되고, 리프레시 상태가 계속된다. 그 후의 자기-리프레시 종료 명령어에 의해, 리프레시 신호(AREF)의 활성화가 종료되고 IDLE 상태로 복귀한다. 리프레시 신호(AREF)는 리프레시 주소 제어 회로(40A)로 공급된다. 리프레시 주소 제어 회로(40A)는 리프레싱 로우 주소(RXADD)를 로우 디코더(12A)로 공급함으로써, 메모리 셀 어레이(11) 내에 포함된 지정 워드 라인(WL)을 활성화하고, 이로써 대응하는 메모리 셀(MC)의 정보를 리프레시할 수 있다. 리프레시 신호(AREF), 활성 신호(ACT), 로우 주소(XADD) 등외 다른 것이 리프레시 주소 제어 회로(40A)로 공급된다. 리프레시 주소 제어 회로(40A)의 상세사항이 이하에서 기재될 것이다.
외부 클록 신호(CK 및 /CK)가 클록 단자(23)로 입력된다. 외부 클록 신호(CK) 및 외부 클록 신호(/CK)는 상보적 신호이며, 이들 모두 클록 입력 회로(35)로 공급된다. 클록 입력 회로(35)는 외부 클록 신호(CK 및 /CK)를 기초로 내부 클록 신호(ICLK)를 생성한다. 내부 클록 신호(ICLK)가 명령어 디코더(34), 내부 클록 생성기(36) 등으로 공급된다. 내부 클록 생성기(36)는 입/출력 회로(15)의 동작 타이밍을 제어하는 내부 클록 신호(LCLK)를 생성한다.
데이터 마스크 단자(25)는 데이터 마스크 신호(DM)가 입력되는 단자이다. 데이터 마스크 신호(DM)가 활성화될 때, 대응하는 데이터의 덮어쓰기가 금지된다.
전력 공급 단자(26)는 전력 공급 전위(VDD 및 VSS)가 공급되는 단자이다. 전력 공급 단자(26) 공급되는 전력 공급 전위(VDD 및 VSS)는 전압 생성기(37)로 공급된다. 전압 생성기(37)는 전력 공급 전위(VDD 및 VSS)를 기초로 다양한 내부 전위(VPP, VOD, VARY, VPERI 등)를 생성한다. 내부 전위(VPP)는 로우 디코더(12A)에서 주로 사용되는 전위이며 내부 전위(VOD 및 VARY)는 메모리 셀 어레이(11) 내 감지 증폭기(SAMP)에서 사용되는 전위이고, 내부 전위(VPERI)는 그 밖의 다른 많은 회로 블록에서 사용되는 전위이다.
전력 공급 단자(27)는 전력 공급 전위(VDDQ 및 VSSQ)가 공급되는 단자이다. 전력 공급 단자(27)로 공급되는 전력 공급 전위(VDDQ 및 VSSQ)는 입/출력 회로(15)로 공급된다. 전력 공급 전위(VDDQ 및 VSSQ)는 전력 공급 단자(26)로 각각 공급되는 전력 공급 전위(VDD 및 VSS)와 동일한 전위이다. 그러나 입/출력 회로(15)에 대해 전용 전력 공급 전위(VDDQ 및 VSSQ)가 사용되어, 입/출력 회로(15)에 의해 생성되는 전력 공급 노이즈가 타 회로 블록으로 전파되지 않도록 할 수 있다.
도 1b는 로우 디코더(12A)의 구성을 보여주는 블록도이다.
도 1b에 도시된 바와 같이, 로우 디코더(12A)에 리프레시 신호(AREF), 활성 신호(ACT), 및 프리-차지 신호(Pre)를 수신하고 상태 신호(RefPD), 워드-라인 작동 신호(wdEn), 감지-증폭기 작동 신호(saEn), 및 비트-라인 등화 신호(BLEQ)를 생성하는 로우 활성화 타이밍 생성기(121)가 제공된다. 상태 신호(RefPD)가 멀티플렉서(122)로 공급되며, 상기 멀티플렉서는 로우 주소(XADD) 및 리프레싱 로우 주소(RXADD) 중 하나를 선택한다. 멀티플렉서(122)에 의해 선택된 주소(XADDi)가 로우 리던던시 제어 회로(123)로 공급된다. 주소(XADDi)에 의해 지시되는 워드 라인이 예비 워드 라인에 의해 대체되는 경우, 적중 신호(hit signal)(RedMatch)가 활성화되고, 대체 도착지인 로우 주소(XADDd1)가 생성된다. 주소(XADDi 및 XADDd1)가 멀티플렉서(124)로 공급되며, 이때 적중 신호(RedMatch)가 활성화되지 않는 경우, 주소(XADDi)가 선택되고, 제어 판단 신호(RedMatch)가 활성화되는 경우, 주소(XADDd1)가 선택된다. 선택된 주소(XADD2)가 X 주소 디코더(125)로 공급된다. X 주소 디코더(125)가 워드-라인 작동 신호(wdEn), 감지-증폭기 작동 신호(saEn), 및 비트-라인 등화 신호(BLEQ)를 기초로, 주소(XADD2)에 의해 지시되는 워드 라인, 이에 대응하는 감지 증폭기, 등화 회로 등의 동작을 제어한다.
도 2a는 리프레시 주소 제어 회로(40A)의 구성을 보여주는 블록도이다.
도 2a에서 도시된 바와 같이, 리프레시 주소 제어 회로(40A)에 제1 샘플링 신호(S1)를 생성하는 샘플링 신호 생성기(41), 및 제1 샘플링 신호(S1)와 동기화되는 시프트 동작을 수행하는 시프트 레지스터(42)가 제공된다.
샘플링 신호 생성기(41)는 활성 명령어 또는 프리-차지 명령에 응답하여 생성되며 제1 샘플링 신호(S1)로서 신호를 출력하는 활성 신호(ACT) 또는 프리-차지 신호(Pre)를 랜덤하게 추출한다. 한편, 랜덤 추출은 해머 주소의 발생 빈도 및 시프트 레지스터(42)의 스테이지 수(심도)에 따라 로우 해머 리프레시의 신뢰성이 가장 높을 때의 최적 샘플링율이 존재하고 원하는 신뢰도가 얻어지도록 구성된다. 예를 들어, 도 2b에 도시된 바와 같이 샘플링 신호 생성기(41)는 가령 활성 신호(ACT), 프리-차지 신호(Pre), 또는 리프레시 신호(AREF)에 의한 클록킹의 대상인 의사-랜덤 생성기(411) 및 카운터 회로(412)를 이용하고, 배타적 논리합(exclusive OR) 게이트 회로(413)에 의해 의사-랜덤 생성기(411)로부터 출력된 m-비트 랜덤 값 rand<m-1:0>과 카운터 회로(412)로부터 출력된 m-비트 카운트 값 cnt<m-1:0>을 동기화시키고, 모든 m-비트가 상호 매칭되는 경우, 하이 레벨인 매칭 신호(match), 및 활성 신호(ACT) 또는 프리-차지 신호(Pre)를 논리곱(AND) 게이트 회로(414)로 입력함으로써, 제1 샘플링 신호(S1)를 생성할 수 있다. 또는, 도 2c에 도시된 바와 같이, 제1 샘플링 신호(S1)가 또한 가령 활성 신호(ACT) 또는 프리-차지 신호(Pre)에 의한 클록킹의 대상이 되는 카운터 회로(415)를 이용하고, 카운터 회로(415)로부터 출력된 m-비트 카운트 값 cnt<m-1:0>와 배타적 논리합 게이트 회로(416)에 의해 캡처된 주소 값의 m-비트 XA<m-1:0>를 동기화시키고, 모든 m-비트가 상호 매칭되는 경우, 하이 레벨인 매치 신호(match), 활성 신호(ACT) 또는 프리-차지 신호(Pre)를 논리곱 게이트 회로(417)에 입력함으로써, 또한 생성될 수 있다. 이 경우, 카운터 회로(412) 대신, 의사-랜덤 생성기(411)가 사용될 수 있다. 어느 경우라도, m-비트 출력이 매칭될 확률이 1/2m이며 이의 샘플링율이 2m이 된다.
본 명세서에서, 가장 중요한 것은 랜덤성을 부여하고 해머 주소의 모든 발생 패턴을 지원하는 것이다. 앞서 기재된 최적 샘플링율은 평균 값에 불과하다. 예를 들어, 해머 주소가 50번의 활성 명령어당 1회의 율로 주기적으로 나타나고 리프레시 주소 제어 회로(도 2a)에서 제공되는 시프트 레지스터(42)의 심도가 4인 경우가 고려된다. 여기서, 제1 샘플링 신호(S1)의 샘플링율이 1인 경우(모든 로우 주소가 시프트 레지스터(42)로 불러와 질 경우), 불러와 지는 주소의 수가 극도로 크며, 따라서 (랜덤하게 발생하는 로우 주소에 의해) 많은 매칭 신호가 생성된다. 해머 주소가 시프트 레지스터(42)로 신뢰할만하게 불러와 지지만, 로우 주소를 캡처하기 위한 윈도 폭이 4에 불과하기 때문에, 해머 주소를 적중(hit)함으로써 매칭 신호 "match"가 활성화되지 않는다. 샘플링율이 2 또는 3으로 다소 증가되는 경우라도, 이 상황은 변하지 않는다. 한편, 샘플링율이 25(고정 값)까지 크게 증가되는 경우, 로우 주소를 캡처하기 위한 윈도 폭이 100까지 확장되며, 해머 주소를 적중함으로써 매칭 신호가 활성화될 수 있는 상황이 도출된다. 또한 해머 주소의 발생 빈도가 샘플링율의 정확히 두 배인 관계가 존재하기 때문에, 해머 주소와의 동기화가 발생하는 경우처럼 이의 적중율은 매우 높은 확률이 될 수 있다. 그러나 이들이 주기적 발생 패턴 및 일정한 샘플링율을 갖기 때문에, 적중은 오-동기화(mis-synchronization)가 발생한 경우처럼 결코 발생하지 않을 수 있다. 해머 주소의 발생 패턴이 (일정한 샘플링율을 갖더라도) 랜덤인 경우, 확률적으로 해머 주소는 적중될 수 있지만 항상 그렇지는 않을 수 있다. 따라서 다양한 발생 패턴을 갖는 해머 주소의 캡처를 가능하게 하도록 랜덤 샘플링을 수행하는 것이 중요하다. 본 명세서에서, 또한, 샘플링율이 큰, 즉, 100인 경우가 고려된다. 로우 주소를 캡처하기 위한 윈도 폭이 400이 되며, 이는 해머 주소의 발생 빈도의 여덟 배이다. 본 실시예의 리프레시 주소 제어 회로(도 2a)와 같은 시프트 레지스터(42)를 제공함으로써 해머 주소가 랜덤 샘플링을 수행함으로써 캡처될 수 있고 이의 캡처 확률(적중율)이 또한 증가될 수 있다. 그러나 샘플링율이 과도하게 증가되는 경우, 리프레시 사이클 내에 입력될 수 있는 활성 명령어의 수가 상한을 갖기 때문에 해머 주소를 캡처하는 횟수 자체는 감소된다. 이는 신뢰도를 높이기 위해서는 바람직하지 않다. 역으로, 샘플링율이 지나치게 작은 경우, 앞서 기재된 바와 같이, 이의 캡처 횟수가 증가하지만, 캡처 확률(적중율)은 감소한다. 따라서 최종 신뢰도가 "해머의 적중률"과 "해머 주소 캡처 횟수"의 곱에 의해 결정되고, 따라서 샘플링율은 이들의 균형에 따르는 신뢰도가 가장 높을 때의 최적 값이다. 본 실시예의 리프레시 주소 제어 회로(도 2a)에 의한 성능을 촉진시키기 위해, 제1 샘플링 신호(S1)이 극도로 중요하다.
시프트 레지스터(42)는 로우 주소(XADD)를 래치(latch)하는 플립-플롭 회로(FF#1 내지 FF#n)의 n-스테이지가 연속 연결(cascade connection)된 구성을 가진다. 다시 말하면, 이전 스테이지의 플립-플롭 회로의 출력 노드가 다음 스테이지의 플립-플롭 회로의 입력 노드에 연결된다. 제1 샘플링 신호(S1)는 플립-플롭 회로(FF#1 내지 FF#n)의 클록 노드로 일반적으로 입력된다. 따라서 제1 샘플링 신호(S1)가 활성화될 때, 현재 로우 주소(XADD)가 제1 스테이지의 플립-플롭 회로(FF#1)에 의해 래치되고, 플립-플롭 회로(FF#1 내지 FF#n-1)에 의해 래치된 로우 주소(XADD)가 다음 스테이지의 플립-플롭 회로(FF#2 내지 FF#n)로 각각 시프트된다. 마지막 스테이지인 플립-플롭 회로(F#n)에 의해 래치되는 로우 주소(XADD)가 제1 샘플링 신호(S1)의 활성화에 응답하여 폐기된다.
플립-플롭 회로(FF#1 내지 FF#n)에 의해 래치되는 로우 주소(XADD)가 각각 대응하는 비교기 회로(XOR1 내지 XORn)의 제1 측 입력 노드에 공급된다. 현재 로우 주소(XADD)가 비교기 회로(XOR1 내지 XORn)의 제2 측 입력 노드로 공급된다. 따라서 현재 로우 주소(XADD)가 플립-플롭 회로(FF#1 내지 FF#n)에 의해 래치되는 로우 주소(XADD) 중 임의의 것과 매칭되는 경우, 이의 비교기 회로(XOR1 내지 XORn)의 출력이 로우(low) 레벨로 활성화되며, 따라서 부정곱(NAND) 게이트 회로(43)로부터 출력된 매칭 신호(Match)가 하이(high) 레벨로 활성화된다.
매칭 신호(Match) 및 제1 샘플링 신호(S1)가 논리곱 게이트 회로(44)로 공급된다. 따라서 매칭 신호(Match) 및 제1 샘플링 신호(S1) 모두 하이 레벨로 활성화되는 경우, 논리곱 게이트 회로(44)로부터 출력된 제2 샘플링 신호(S2)가 하이 레벨로 활성화된다. 더 구체적으로, 제1 샘플링 신호(S1)가 지난 n-회 내에서 활성화될 때 공급되는 로우 주소(XADD)가 제1 샘플링 신호(S1)가 현재 활성화될 때 공급되는 로우 주소(XADD)와 매칭되는 경우, 제2 샘플링 신호(S2)가 활성화된다. 다시 말하면, 워드 라인(WL)으로의 액세스가 간헐적으로 모니터링되고, 동일한 워드 라인(WL)으로의 액세스가 지정 시간 주기 내에 2회 이상 캡처되는 경우, 제2 샘플링 신호(S2)가 활성화된다.
제2 샘플링 신호(S2)가 래치 회로(45)로 공급된다. 상기 래치 회로(45)는 제2 샘플링 신호(S2)에 응답하여 현재 로우 주소(XADD)를 래치하고 이를 로우 주소(HitXADD1)로서 주소 스크램블러(46)로 출력한다.
따라서 래치 회로(45)로부터 출력된 로우 주소(HitXADD1)가 높은 액세스 빈도를 갖는 워드 라인(WL)의 로우 주소(XADD)로 간주될 수 있다. 물론, 제1 샘플링 신호(S1)가 활성 신호(ACT)에 대해 간헐적으로 활성화되기 때문에, 래치 회로(45)에 의해 높은 액세스 빈도를 갖는 워드 라인(WL)의 로우 주소(XADD)가 항상 래치되는 것은 아니다. 그러나 워드 라인(WL)의 로우 주소(XADD)의 액세스 빈도가 높아질수록, 래치 회로(45)에 의해 래치될 확률이 높아지며, 인접 워드 라인(WL)으로 연결되는 메모리 셀(MC)의 정보 유지 특성을 감소시키는 극도로 높은 빈도로 액세스되는 워드 라인(WL)의 로우 주소(XADD)가 극도로 높은 확률로 래치 회로(45)에 의해 래치된다.
래치 회로(45)로부터 출력된 로우 주소(HitXADD1)를 기반으로, 주소 스크램블러(46)가 이를 높은 빈도 액세스에 의해 영향 받는 워드 라인(WL)의 로우 주소(HitXADD2)로 변환한다. 다시 말해, 로우 주소(HitXADD1)가 공격자 주소(aggressor address)라면, 로우 주소(HitXADD2)는 희생자 주소(victim address)이다. 많은 경우에서, 희생자 주소인 로우 주소(HitXADD2)가 공격자 주소인 로우 주소(HitXADD1)에 의해 액세스되는 워드 라인(WL)에 인접한 워드 라인(WL)의 주소이다.
도 2a에 도시된 바와 같이, 리프레시 주소 제어 회로(40A)가 리프레시 카운터(47) 및 리프레시 사이클 생성기(48)를 더 포함한다. 도 2d에 도시된 바와 같이, 리프레시 카운터(47)는 리프레시 신호(AREF)가 활성화될 때 로우 주소(Pre_RXADD)를 업데이트하는 회로이다. 로우 주소(Pre_RXADD)가 리프레시 신호(AREF)에 응답하여 리프레시될 메모리 셀(MC)에 대응하는 워드 라인의 주소이다. 그러나 리프레시 사이클 생성기(48)에 의해 생성되는 인터럽트 사이클 신호(Rhr)가 활성화되는 경우, 리프레시 신호(AREF)가 활성화되는 경우라도 리프레시 카운터(47)에 의한 로우 주소(Pre_RXADD)의 업데이트가 금지된다.
리프레시 사이클 생성기(48)는 리프레시 신호(AREF)의 활성화의 지정 횟수에 응답하여 인터럽트 사이클 신호(Rhr)를 활성화한다. 예를 들어, 도 2e에 도시된 바와 같이, 리프레시 사이클 생성기(48)는 리프레시 신호(AREF)를 클록 동기화 신호로서 사용하는 카운터 회로(481), 시프트 레지스터(482), 및 조합 로직 회로(483)로 구성된다. 변형 예시로서, 리프레시 사이클 생성기(48)는 제2 샘플링 신호(S2)에 응답하여 활성화되도록 구성될 수 있다. 예를 들어, 이는 도 2f에 나타나듯이 구성된다. 이에 따라, 차후 설명될 추가 리프레시 동작의 빈도가 감소될 수 있다. 인터럽트 사이클 신호(Rhr)가 리프레시 카운터(47) 및 멀티플렉서(49)로 공급된다.
멀티플렉서(49)는 주소 스크램블러(46)로부터 출력된 로우 주소(HitXADD2) 및 리프레시 카운터(47)로부터 출력되는 로우 주소(Pre_RXADD)를 수신하고 이들 중 어느 하나를 리프레시 타깃의 로우 주소(RXADD)로서 로우 디코더(12A)로 출력한다. 이의 선택은 인터럽트 사이클 신호(Rhr)에 의해 수행되며, 인터럽트 사이클 신호(Rhr)가 비활성화되는 경우, 리프레시 카운터(47)로부터 출력되는 로우 주소(Pre_RXADD)가 선택되고, 인터럽트 사이클 신호(Rhr)가 활성화되는 경우, 주소 스크램블러(46)로부터 출력된 로우 주소(HitXADD2)가 선택됨으로써, 정규 리프레시와 로우 해머 리프레시를 스위칭하고 수행할 수 있다.
도 3은 리프레시 주소 제어 회로(40A)의 동작을 기술하기 위한 타이밍 차트이다.
도 3에 도시된 예시에서, 리프레시 신호(AREF)가 시점(t12, t14, t16, 및 t18)에서 활성화되고, 제1 샘플링 신호(S1)가 시점(t11, t13, t15, t17, 및 t19)에서 활성화된다.
제1 샘플링 신호(S1)가 시점(t11)에서 활성화될 때, 이 시점에서의 XADD 입력의 값(R0)이 시프트 레지스터(42)로 입력되며 시프트 동작이 수행된다. 이 경우, 제2 샘플링 신호(S2)가 활성화되지 않기 때문에, 리프레시 신호(AREF)가 시점(t12)에서 활성화될 때, 정규 리프레시가 수행된다. 이 경우, 리프레시 카운터(47)의 카운트 값이 Rk-1에서 Rk로 증분된다.
마찬가지로, 제1 샘플링 신호(S1)가 시점(t13)에서 활성화될 때, 이 시점에서의 XADD 입력의 값(R2)이 시프트 레지스터(42)로 입력되고, 시프트 동작이 수행된다. 또한 이 경우, 제2 샘플링 신호(S2)가 활성화되지 않기 때문에, 리프레시 신호(AREF)가 시점(t14)에서 활성화될 때, 정규 리프레시가 수행된다. 이 경우, 리프레시 카운터(47)의 카운트 값이 Rk에서 Rk+1으로 증분된다.
마찬가지로, 제1 샘플링 신호(S1)가 시점(t15)에서 활성화될 때, 이 시점에서의 XADD 입력의 값(R0)이 시프트 레지스터(42)에 이미 저장되어 있기 때문에 제2 샘플링 신호(S2)가 활성화된다. 그 후 제2 샘플링 신호(S2)에 응답하여, 현재 로우 주소(R0)가 래치 회로(45)에 의해 래치되고 로우 주소(R0)와 관련된 로우 주소(R0')가 주소 스크램블러(46)로부터 출력된다.
시점(t16)에서, 리프레시 신호(AREF)가 활성화되고 Rk+2가 리프레시 카운터(47)로부터 로우 주소(Pre_RXADD)로서 공급된다. 이 경우, 리프레시 카운터(47)의 출력인 로우 주소(Rk+2) 대신 인터럽트 사이클 신호(Rhr)가 활성 상태이기 때문에, 주소 스크램블러(46)의 출력인 로우 주소(R0')가 멀티플렉서(49)로부터 출력된다. 따라서 로우 주소(R0')에 대응하는 워드 라인(WL)이 액세스되고 리프레시 동작이 수행된다. 덧붙여, 인터럽트 사이클 신호(Rhr)가 활성화되기 때문에, 리프레시 카운터(47)의 업데이트 동작이 중단된다.
그 후, 제1 샘플링 신호(S1)가 시점(t17)에서 활성화될 때, 이 시점에서의 XADD 입력의 값(R3)이 시프트 레지스터(42)로 입력되고 시프트 동작이 수행된다. 이 경우, 제2 샘플링 신호(S2)가 활성화되지 않기 때문에, 리프레시 신호(AREF)가 시점(t18)에서 활성화될 때, 정규 리프레시가 수행된다. 이 경우, 리프레시 카운터(47)가 이의 증분 동작이 중단되고 이의 카운트 값이 Rk+2로 고정되는 상태가 된다.
이러한 방식으로, 본 실시예에서, 활성 신호(ACT)에 대응하는 액세스가 제1 샘플링 신호(S1)를 이용함으로써 간헐적으로 모니터링되고, 지정 시간 주기 내에 동일한 워드 라인(WL)에 대한 지정 횟수의 액세스의 발생이 검출되는 경우, 워드 라인(WL)의 로우 주소(HitXADD1)가 래치 회로(45)에 의해 래치된다. 로우 주소(HitXADD1)는 주소 스크램블러(46)에 의해 로우 주소(HitXADD2)로 변환되고 인터럽트 사이클 신호(Rhr)의 활성화에 응답하여 로우 디코더(12A)로 공급된다. 따라서 높은 액세스 빈도를 갖는 워드 라인(WL')과 관련된(주로 인접한) 워드 라인(WL)이 활성화된다. 따라서 심각하게 감소된 데이터 유지 특성을 가질 수 있는 메모리 셀(MC)이 추가로 리프레시될 수 있다.
도 4는 변형 예시에 따르는 리프레시 주소 제어 회로(40A)의 구성을 보여주는 블록도이다.
도 4의 리프레시 주소 제어 회로(40A)는 2개의 검출된 블록(BL1 및 BL2)이 제공된다는 점에서 도 2a의 리프레시 주소 제어 회로(40A)와 상이하다. 여기서, 검출된 블록(BL1)이 도 2a에 나타난 도면 부호(BL1)에 의해 표현되는 회로 블록이며 제1 샘플링 신호(S1)를 이용하여 활성 신호(ACT)에 응답하는 액세스를 간헐적으로 모니터링하고 지정 시간 주기 내에 동일한 워드 라인(WL)에 대한 지정 횟수의 액세스의 발생이 검출되는 경우 제2 샘플링 신호(S2)를 활성화하는 회로이다.
제1 샘플링 신호(S1) 대신 제2 샘플링 신호(S2)가 사용되는 것을 제외하고, 검출된 블록(BL2)은 도 2a에 나타난 검출된 블록(BL1)과 동일한 회로 구성을 가진다. 검출된 블록(BL2)은 제2 샘플링 신호(ACT)를 이용함으로써 활성 신호(S2)에 응답하는 액세스를 모니터링하고 지정 시간 주기 내에 동일한 워드 라인(WL)에 대한 지정 횟수의 액세스의 발생이 검출되는 경우, 제3 샘플링 신호(S3)를 활성화한다.
제3 샘플링 신호(S3)는 래치 회로(45)에 공급된다. 따라서 제3 샘플링 신호(S3)가 활성화될 때, 래치 회로(45)는 현재 로우 주소(XADD)를 래치하고 이를 로우 주소(HitXADD1)로서 주소 스크램블러(46)로 출력한다.
이러한 구성에 따라, 액세스 빈도가 높은 빈도인 로우 주소(XADD)가 래치 회로(45)에 의해 래치된다. 따라서 추가 리프레시 동작을 요구하지 않는 메모리 셀(MC)과 관련하여 쓸모없는 리프레시 동작을 수행할 확률이 감소될 수 있다.
제2
실시예
도 5a는 본 발명의 제2 실시예에 따르는 반도체 디바이스(10B)의 전체 구성을 보여주는 블록도이다. 로우 해머 문제에 대항하는 조치를 취하기 위해, 본 발명의 제1 실시예에서, 리프레시 주소 제어 회로(40A)에 의해 선택되고 높은 발생 빈도를 갖는 로우 주소의 인접 주소(희생자 주소)에 대해 추가 리프레시 동작(로우 해머 리프레시)이 수행된다. 다른 한편, 도 5a 및 이하에서 기술되는 본 발명의 제2 실시예에서, 리프레시 주소 제어 회로(40B)에 의해 선택되고 높은 발생 빈도를 갖는 로우 주소(공격자 주소) 또는 이의 인접 주소(희생자 주소)에 대해 로우-카피(row-copy) 동작이 수행된다.
본 실시예에 따르는 반도체 디바이스(10B)는 도 1의 리프레시 주소 제어 회로(40A)가 리프레시 주소 제어 회로(40B)로 대체되고 로우 디코더(12A)가 로우 디코더(12B)로 대체된다는 점에서 제1 실시예에 따르는 반도체 디바이스(10A)와 상이하다. 그 밖의 다른 구성이 제1 실시예에 따르는 반도체 디바이스(10A)와 기본적으로 동일하며, 동일한 구성은 동일한 도면 부호로 지시되고 중복되는 기재는 생략된다.
도 5b는 본 실시예에서 사용되는 로우 디코더(12B)의 구성을 보여주는 블록도이다. 도 5b에 도시되는 바와 같이, 본 실시예에서 사용되는 로우 디코더(12B)에 로우-카피 제어 회로(126)가 제공되며, 로우-카피 제어 회로(126)로부터 출력된 로우 주소(XADDrc) 및 정규 로우 주소(XADD2)가 멀티플렉서(127)에 공급된다. 멀티플렉서(127)에 의한 선택이 로우-카피 제어 회로(126)로부터 출력되는 로우-카피 매칭 신호(RcMatch)에 의해 수행된다. 멀티플렉서(127)로부터 출력된 로우 주소(XADD3)가 X 주소 디코더(125)로 공급된다. 또한, 로우-카피 제어 회로(126)로부터 출력된 워드-라인 비활성화 신호(wdDisf)가 워드-라인 작동 신호(wdEn)와 함께 논리곱 게이트 회로(128)로 공급되고, 이의 출력인 워드-라인 작동 신호(wdEn2)가 X 주소 디코더(125)로 공급된다.
도 6은 메모리 셀 어레이(11)의 각각의 뱅크의 구성 및 로우 카피의 일반적인 아이디어를 보여주는 개략도이다. 로우 카피(row copy)는 워드 라인 및 감지 증폭기를 활성화하고, 셀 데이터가 비트 라인으로 읽힌 후 동일한 섹션 내 상이한 워드 라인을 활성화하며, 이전 활성화된 워드 라인의 메모리 셀 데이터를 다음 활성화되는 워드 라인의 메모리 셀로 카피하는 동작을 일컫는다(특허 문헌 3 참조). DRAM의 메모리 어레이 구성에 따라, 동일한 섹션의 워드 라인에 연결된 메모리 셀이 감지 증폭기 및 비트 라인을 공유하기 때문에, 카피가 셀 데이터를 메모리 어레이 외부로 읽지 않고 워드 라인들 간에 빠르게 수행될 수 있다.
도 6에 도시된 바와 같이, 메모리 셀 어레이(11)의 각각의 뱅크는 복수의 계속되는 섹션으로 구성되며, 이들은 감지-증폭기 회로 영역에 의해 분리되는 영역이다. 예를 들어, 뱅크 내 섹션들 중 임의의 것이 로우 주소(XADD)의 복수의 상위 비트에 의해 선택되고, 섹션 내 워드 라인들 중 임의의 것이 이의 하위 비트(들)에 의해 선택된다.
각각의 어레이 영역 Section#I은 정규 어레이 영역(71) 및 추가 어레이 영역(72)을 가진다. 정규 어레이 영역(71)은 정규 로우 주소가 할당되는 워드 라인(WL)으로 구성된 영역이다. 한편, 초기 제조 상태에서 정규 로우 주소가 추가 어레이 영역(72)에 할당되지 않고, 추가 어레이 영역(72)은 내부 확장된 로우 주소를 갖는 예비 영역(redundant region)이며, 이를 활성화시킴으로써 액세스될 수 있다. 예를 들어, 각각의 어레이 영역 Section #I에서, 이하에서 기재되는 동작이 수행된다. 정규 어레이 영역(71)의 워드 라인이 결함을 갖는 경우, 로우 리던던시 제어 회로에 의해 이의 로우 주소는 테스팅 단계에서 올바르게 동작한다고 확인된 추가 워드 라인(DWL)에 할당된다. 또는, 차후 기재될 로우-카피 동작이 수행될 때, 로우-카피 제어 회로(126)에 의해, 정규 영역의 로우 주소가 로우 리던던시 제어에서 사용되지 않은 추가 워드 라인(DWL)에 동적으로 할당된다. 메모리 액세스의 프로세스에서 선택된 워드 라인(WL)의 메모리 셀 데이터를 동일한 섹션 내 추가 어레이 영역(72)에서 선택된 추가 워드 라인(DWL)의 셀 데이터로 카피하는 것에 추가로, 이의 로우 주소는 추가 어레이 영역(72) 내 추가 워드 라인(DWL)에 동적으로 할당되며, 이로써 로우 액세스 동안 로우 주소를 대체할 수 있다. 추가 어레이 영역(72)의 추가 워드 라인(DWL)이 빈 곳을 갖지 않는 경우, 추가 어레이 영역(72)에서 추가 워드 라인(DWL)에 할당되는 로우 주소를 대응하는 정규 어레이 영역(71) 내 워드 라인(WL)에 반환하고 셀 데이터를 정규 어레이 영역(71)의 워드 라인(WL)으로 반환하는 역 대체(inverse replacement)가 로우-카피 백(row-copy back) 동작에 의해 수행됨으로써, 다음 로우-카피 동작을 위한 추가 어레이 영역(72) 내 빈 곳이 보장될 수 있다.
예를 들어, 로우-카피 동작의 타깃으로서, 높은 발생 빈도를 갖는 로우 주소, 즉, 로우 해머의 공격자 로우 주소가 리프레시 주소 제어 회로(40B)에서 선택되는 경우, 이의 로우 주소의 재-할당에 의해 공격자 워드 라인이 희생자 워드 라인의 인접부에서 제거되며, 따라서 로우 해머 현상의 진행이 중단될 수 있다. 따라서 이는 공격자 로우 주소의 인접 워드 라인과 관련된 추가 리프레시 및 로우 해머 리프레시와는 상이한 또 다른 대책 방법이다. 한편, 공격자 워드 라인에 인접한 희생자 워드 라인(들)이 일부 경우 공격자 워드 라인의 하나의 측부에서 단 하나의 라인이지만 프로세서 기법, 즉, 메모리 셀 구조에 따라 좌우되고 일부 경우 양 측부에서의 2개의 라인이다. 이 경우, 희생자 워드 라인에 대한 추가 리프레시 동작이 2회 수행될 필요가 있지만, 공격자 주소의 로우-카피 동작은 공격자 워드 라인을 카피하는 1회 동작에 의해 조치가 취해질 수 있고, 인접 주소를 고려할 필요가 없다는 이점을 가진다. 일반적으로 인접 주소(들)의 계산은, 예컨대, 물리 로우 주소가 로우 리던던시 제어에 의해 상이한 섹션으로 전송되는 경우, 주소가 정규 어레이 영역의 경계 및 주소의 연속성을 갖지 않는 추가 어레이 영역에 있는 경우, 그리고 특히 주소 범위가 양 측부의 2개의 라인까지인 경우에 복잡하다. 한편, 최근, DRAM의 소형화와 함께, 2x(nm) 프로세서 세대 이후 메모리 셀의 커패시턴스가 감소되는 추세이고 메모리 셀의 차지 양이 안정한 동작을 위해 최소한 필요한 차지 한계에 더 가까워지고 있다. 따라서 소형화와 함께 조금씩 감소되는 어레이 전압이 역으로 증가하기 시작하고 특히 증가하는 레벨에서의 워드-라인 전압(VPP) - 최고 전압 - 에 의해 구동되는 트랜지스터의 신뢰성(HC 공차)을 보장하는 것이 큰 문제가 되고 있다. 무엇보다, 많은 수의 배치된 워드-드라이버 회로가 신뢰성을 보장하는 데 가장 심각한 문제이다. 그러나 워드-라인 섹션(로우 액세스)에 의해 활성화되지 않는 경우, 트랜지스터는 스위칭 동작을 겪지 않으며, 따라서 이의 HC 악화 크기가 무시될 수 있다. 더 구체적으로, 개별 워드 드라이버를 활성화하는 빈도가 로우-액세스 분산에 의해 감소되는 경우, 워드-드라이버의 수명을 상당히 향상시킬 여지가 있다. 이러한 관점에서, 본 명세서에서 제안되는 로우-카피 동작이 높은 발생 빈도를 갖는 로우 주소에 대한 로우 주소 할당을 동적으로 변경한다, 즉, 액세스하는 워드 라인이 집중되었고, 따라서 로우 액세스의 분산이 보장되고 워드 드라이버-회로의 신뢰성 등을 보장하는 데 크게 기여할 수 있다. 다른 한편, 높은 빈도를 갖는 로우 주소의 인접 워드 라인, 즉, 로우 해머의 희생자 주소가 로우 카피의 타깃으로서 선택되는 경우, 로우 해머 현상의 진행을 중단시킬 시점이 본 발명의 제1 실시예에서 나타난 로우 해머 리프레시를 대체하는 것에 추가로, 로우 주소의 재-할당에 의해 생성된다. 따라서 로우-해머 주소의 적중률이 매우 높을 때, 로우 해머 공차(Row Hammer tolerance)를 개선하는 효과가 단순 로우 해머 리프레시의 효과보다 높아진다. 또한, 이하에서 상세하게 기재될 것이지만, 본 실시예의 로우-카피 제어는 해머 주소 검출 기능뿐 아니라 제1 실시예의 리프레시 주소 제어 회로까지 가진다(도 2a 또는 도 7). 따라서 해머 주소의 발생 확률이 더 높아짐에 따라 로우 해머 현상의 진행이 중단될 수 있는 시간이 연장될 수 있다. 제1 실시예의 리프레시 주소 제어 회로와 조합하여 구현되는 경우, 매우 높은 해머-주소 검출 기능, 가령, 2-스테이지 FIFO 구성(도 4)이 또한 제공될 수 있다.
도 7은 리프레시 주소 제어 회로(40B)의 구성을 보여주는 블록도이다.
도 7에 도시된 바와 같이, 리프레시 주소 제어 회로(40B)는 도2a에 나타난 리프레시 주소 제어 회로(40A)와 거의 동일한 구성을 가진다. 이에 추가로, 리프레시 주소 제어 회로(40B)에는, 추가 어레이 영역의 상태를 지시하는 플래그 신호(dmFlag)에 의해 출력 주소가 주소 스크램블러(46)를 통과할지 여부를 선택할 수 있는 메커니즘이 제공된다. 이하에서 상세히 기재될 것이지만, 플래그 신호(dmFlag)가 활성화되는 경우, 이는 선택된 추가 영역이 (미사용) 빈 곳을 갖고, 주소 스크램블러(46)를 통과하지 않은 주소(공격자 주소)가 선택됨을 가리킨다. 그 밖의 다른 구성은 기본적으로 제1 실시예에 따르는 반도체 디바이스(10A)와 동일하기 때문에, 동일한 구성은 동일한 도면 부호로 지시되고 중복되는 기재는 생략된다.
도 4를 이용하여 기재될 때, 유일한 검출된 블록(BL1)뿐 아니라 2개의 검출된 블록(BL1 및 BL2)이 사용될 수 있다.
도 5b는 제2 실시예의 로우 디코더(12B)의 회로 구성이다. 제1 실시예의 로우 디코더(12A)(도 1b)와 관련하여, 로우-카피 제어 회로(126)가 추가 및 배치되지만, 로우 액세스의 기본 흐름은 변하지 않는다. 로우 리던던시 제어 회로(123)를 통과하는 로우 주소(XADD2)가 로우-카피 제어 회로(126)에 의한 동작 타이밍에서 적절하게 재-대체된 주소(XADDrc)로 스위칭된다.
우선, (제1) 멀티플렉서(122)에서, 리프레시 동작 동안, 리프레시 동작 주기를 가리키는 상태 신호(RefPD)가 활성화되고 입력 로우 주소(XADD)가 리프레싱 로우 주소(RXADD)로 스위칭된다. 리프레시 동안이 아닐 때, 입력 버퍼로부터의 로우 주소가 변경 없이 통과하며 로우 주소(XADDi)가 다음 스테이지의 로우 리던던시 제어 회로(123)로 입력된다.
로우 리던던시 제어 회로(123)에서, 로우 주소(XADDi)가 제조 단계(테스트 단계)에서 추가 어레이 영역으로 대체된 주소인지 여부가 판단된다. 로우 리던던시 제어 회로(123)는 레이저 퓨즈, 전기 퓨즈 등으로 구성된 큰 ROM 블록을 포함하며, 여기서 다양한 테스트 단계에서 결함이 있는 것으로 검출된 로우 주소가 대체 주소로 기록된다. 입력 로우 주소(XADDi)가 ROM 블록에 저장된 많은 대체 주소와 비교된다. 매칭되는 주소가 존재하는 경우, 제어 판단 신호(RedMatch)가 활성화되고, 멀티플렉서(124)의 출력이 대체 주소, 즉, 대체된 추가 어레이 영역의 주소(XADDd1)로 스위칭된다. 제어 판단 신호(RedMatch)가 활성화되지 않은 경우, 출력이 스위칭되지 않으며 XADDi가 선택된다. 그 후 (제2) 멀티플렉서(124)를 통과하는 로우 주소(XADD2)가 다음 스테이지의 로우-카피 제어 회로(126)로 입력된다.
리프레시 주소 제어 회로(40B)로부터 리프레싱 로우 주소(RXADD)를 수신하고 로우 주소의 동일한 섹션의 추가 영역(ROM 블록)의 활성화 상태를 디코딩하는 기능이 본 실시예의 로우 리던던시 제어 회로(123)에 추가된다. 필요에 따라, 추가 영역이 이용 가능한지 여부 상태를 가리키는 플래그 신호(dmFlag) 및 이용 가능 로우 주소(XADDd2)가 로우-카피 제어 회로(126)로 공급된다.
로우-카피 제어 회로(도 8a)에서, 이의 동작 상태에 따라, 주소가 로우-카피/카피 백를 위한 재-대체될 주소인지, 역으로 대체될 주소인지, 또는 로우 리던던시 제어처럼 단순히 대체되는 주소인지가 판단되며, 출력 로우 주소(XADDrc)가 출력된다. 덧붙여, 희망 시점에서, 로우-카피 매치 신호(RcMatch)가 활성화되고, (제3) 멀티플렉서(127)가 입력 주소(XADD2)가 변경 없이 이를 통과할 수 있도록 스위칭하거나 로우-카피 제어 회로(126)로부터 XADDrc를 선택하며, 로우 주소(XADD3)는 X 주소 디코더(125)로 공급된다. 동시에, 워드-라인 비활성화 신호(wdDisf)가 활성화되고, 일련의 로우-카피 동작이 구현된다.
예를 들어, 도 9a에 도시된 동작의 처음 절반이 로우-카피 동작의 기본 파형을 나타낸다. 또한 로우-카피 동작에서, 마찬가지로, 프리차지 오프, 워드-라인 작동, 감지-증폭기 작동 등이 리프레시 명령어가 입력된 후 내부 생성 시점에서 수행된다. 리프레시 신호(AREF)가 명령어 디코더(34)로부터 입력되고, 이는 로우-카피 타이밍 생성기를 통과하며, 리프레시 주기 동안 지속적으로 활성화된 상태 신호(RefPD)가 활성화된다. 동시에, 비트-라인 등화 신호(BLEQ)가 비활성화되고, 워드-라인 작동 신호(wdEn)(wdEn2)가 활성화되며, 메모리 셀로부터의 차지 공유에 의해 발생된 미닛 신호(minute signal)가 비트 라인(BL)에서 나타난다. 그 후, 충분한 신호 볼륨이 나타난 후, 감지-증폭기 작동 신호(saEn)가 활성화되고, 신호 증폭이 수행되며, 셀 데이터가 정밀하게 비트 라인(BL)으로 읽힌다. 여기서, 로우-카피 동작에서, 프리차지 동작(워드-라인 비활성화, 감지-증폭기 중단, 비트-라인 등화)으로의 전환에 앞서, 로우 주소가 예를 들어, XA#i에서 XA#j로 스위칭된다. 로우 디코더(12B)(도 5b)가 XA#i의 워드 라인을 비활성화하고 XA#j를 활성화하기 때문에, 로우 주소 XA#i의 셀 데이터가 자동으로 XA#j로 카피된다. 필요한 셀 쓰기 시간 후에, 프리-차지 동작이 수행되고, 로우-카피 동작이 종료된다. 또한 단순한 로우-주소 스위칭에서, 로우 디코더(12B)(도 5b)의 프로세스에서 이의 출력에서 글리치(glitch)가 발생할 수 있고 의도하지 않은 워드 라인이 일시적으로 활성화될 수 있다. 따라서 로우 주소를 스위칭하는 타이밍과 겹쳐서, 워드-라인 비활성화 신호(wdDisf)(보통, 하이(High))가 로우-카피 제어로부터 활성화되어, 워드 라인이 로우-주소 스위칭 주기 동안 비활성화된다. 본 실시예에 따라, 로우-카피 제어 회로(126)를 추가함으로써, 종래의 로우-시스템 회로가 사용될 수 있으며, 로우 주소 XA#j 및 XA#i를 원하는 주소로 스위칭함으로써, 임의의 로우-카피 동작(로우-카피 백 동작) 또는 로우 리던던시 제어 회로(123)에서와 같은 주소 대체 동작이 자유롭게 구현될 수 있다.
도 8a는 로우-카피 제어 회로(126)의 구성을 나타내는 블록도이다. 로우-카피 제어 회로(126)는 로우-카피 타이밍 생성기(210)(도 8b), FiFo 스킴 회로(220)(도 8c 및 도 8d), 및 로우-카피 주소 선택기(230)(도 8e)로 구성된다.
로우-카피 타이밍 생성기(210)(도 8b)에서, 동작 상태가 입력 신호로부터 판단되고 희망 출력 신호가 희망 타이밍에서 활성화/비활성화된다. 예를 들어, 로우 해머 리프레시를 가리키는 상태 신호(Rhr)와 리프레시가 수행 중임을 가리키는 상태 신호(RefPD) 모두가 활성화되고, 내부 신호(RhrPD)가 활성화되며 다양한 출력 신호가 활성 가능 상태가 된다. 플래그 신호(FlgBack)가 RhrPD의 활성화와 함께 활성화되는 경우, 로우-카피 백 동작이 판단되며, 플래그 신호(FlgBack)가 비활성화되고 플래그 신호(dmFlag)가 활성화되는 경우, 로우-카피 동작이 판단된다.
로우-카피 백 또는 로우-카피 동작이 플래그 신호(FlgBack 및 dmFlag)를 기초로 판단되는 경우, 로우-카피-주소 선택 신호(RcSel) 및 워드-라인 비활성화 신호(wdDisf)가 활성화된다.
로우-카피-주소 선택 신호(RcSel)는 로우-카피 주소 선택기(230)(도 8e)로 공급되며 활성 주소 스위칭을 구현한다, 즉, 로우 카피(또는 로우-카피 백)에 필요한 2개의 주소를 공급한다. 로우-카피-주소 선택 신호(RcSel)는 내부 신호(RhrPD)와 (RhrPD)의 크게 딜레이된 신호를 논리곱(AND)시켜 (RhrPD) 활성화의 후기-절반 주기에서 활성화되는 펄스 신호가 되게 함으로써 획득되는 출력 신호이다.
워드-라인 비활성화 신호(wdDisf)가 로우 디코더(12B)(도 5b)에 공급되고 활성 주소 스위칭에서 발생하는 글리치를 방지한다. 워드-라인 비활성화 신호(wdDisf)는 내부 신호(RhrPD)와 (RhrPD)의 다소 딜레이된 역 신호(inversion signal)를 논리곱(AND)시켜, (RhrPD) 활성화의 절반 주기만큼 이들을 더 딜레이시키고 이들을 딜레이시킴으로써 획득되는 출력 신호이며, 워드-라인 비활성화 신호(wdDisf)는 비활성화 주기가 로우-카피-주소 선택 신호(RcSel)가 전이를 야기하는 시간 구역과 겹치도록 조절된 역 짧은 펄스이다.
도 8d에 도시된 플래그 FiFo의 마지막 스테이지(FF#Cn)로부터 공급된 로우-카피 백 플래그 신호(FlgBack)가 내부 신호(RhrPD)와 함께 활성화되는 경우, 로우-카피 백 동작이 수행된다. 이때, 로우-카피 백 상태 신호(RcBack) 및 로우-카피 백 플래그 리셋 신호(FBClr)가 활성화된다.
로우-카피 백 상태 신호(RcBack)는 (RhrPD)과 유사한 신호이며, 로우-카피 백의 경우 비교적 긴 주기 동안 활성화되는 긴 펄스이다. 이는 로우-카피 주소 선택기(230)(도 8e)로 공급되며 주소 선택 신호(RcSel)와 협업하여 출력 로우 주소(XADDrc)를 로우-카피 백를 위한 것으로 스위칭한다.
로우-카피 백 플래그 리셋 신호(FBClr)는 (RhrPD)의 역 신호와 이의 다소 딜레이된 신호를 논리곱(AND)시킴으로써 획득된 신호이며 (RhrPD)가 비활성화된 직후의 짧은 시간 주기 동안 활성화되는 짧은 펄스가 된다. (FBClr)는 플래그 FiFO(도 8d)로 피드백되고 플래그 FiFO의 마지막 스테이지인 플립-플롭(FF#Cn)을 리셋한다. 따라서 앞서 기재된 플래그 신호(FlgBack)가 비워지고 그 후 로우-카피 동작이 수행될 수 있다. 차후 상세히 설명되겠지만, 플래그 FiFo의 마지막 스테이지(FF#Cn)의 데이터가 하이(High)인 경우는 유효한 로우 주소가 FiFO 스킴 회로(220)의 마지막 스테이지에 저장됨을 의미하며(이의 추가 영역의 로우 주소가 또한 사용 중), 따라서 새로운 데이터를 FiFo 스킴 회로(220)로 불러오기 전에, 로우-카피 백 동작에 의해 대체 주소(이의 추가 영역의 로우 주소)의 셀 데이터가 대체 소스 주소로 반환되어서, 플래그 FiFO의 마지막 스테이지(FF#Cn)가 로우(Low)(빈 상태)가 될 수 있다. 다른 한편, FBClr와 함께, FiFO 마지막 스테이지(도 8c)의 FF#Bn 내 대체 주소 정보(Rc#B)가 로우 리던던시 제어 회로(123)로 피드백되고 이의 추가 영역 주소가 미사용 상태가 되도록 이의 활성화 플래그 정보를 업데이트한다. 따라서 다음 로우-카피 동작에서, 추가 영역 주소가 대체 주소로서 미사용(할당 가능) 상태가 된다.
플래그 FiFo(도 8d)의 마지막 스테이지(FF#Cn)로부터 공급된 로우-카피 백 플래그 신호(FlgBack)가 비활성화되고 추가 영역의 상태 플래그 신호(dmFlag)가 활성화되는 경우, 로우-카피 동작이 (RhrPD)의 활성화와 함께 수행된다. 이때, FiFO 스킴 회로(220)(도 8c 및 도 8d)에 공급되는 클록 신호(RcClk)가 활성화화된다. 앞서 언급된 (FBClr)와 유사한 로직에 따라, 클록 신호(RcClk)는 (RhrPD)가 비활성화된 직후 짧은 시간 주기 동안 활성화되는 짧은 펄스 신호가 된다. 따라서 FiFo 스킴 회로(220)(도 8c 및 도 8d)에서, 새로운 데이터가 불러와지고 마지막 스테이지의 데이터가 소거된다. 다른 한편, (RcClk)가 또한 로우 리던던시 제어 회로(123)로 공급되며, FiFO로 불러와지는 추가 영역 주소(XADDd2)의 활성화 플래그 정보가 "사용중"으로 업데이트된다. 따라서, 다음 로우-카피 동작에서, 추가 영역 주소는 대체 주소로서 사용 불가(할당 가능하지 않음)가 된다. 불행히, 모든 추가 영역 주소의 활성화 플래그 정보가 사용중 상태이고 추가 영역에서 어떠한 빈 곳도 없는 경우, 플래그 신호(dmFlag)가 비활성화된다. 이 경우 로우-카피 동작이 수행되지 않는다. 클록 신호(RcClk)를 포함하여 로우-카피 타이밍 생성기(210)(도 8b)로부터 어떠한 것도 활성화되지 않으며, 단순한 리프레시 동작이 수행된다. 그러나 플래그 신호(dmFlag)가 비활성화되는 경우, 리프레시 주소 제어 회로(40B)(도 7)의 주소 스크램블러(46)가 이의 출력을 공격자 주소에서 희생자 주소로 변환할 수 있다. 이 경우, 제1 실시예에서와 같은 로우 해머 리프레시가 수행된다.
FiFo 스킴 회로(220)(도 8c 및 도 8d)가 로우-카피/로우-카피 백 동작을 위한 대체 주소 정보, 대체-출발지 주소 정보, 및 대응하는 플래그 정보(추가 영역의 사용 상태)를 저장/관리한다. 예를 들어, 하이(High)인 플래그 정보는 활성화(사용중)를 의미하고 로우(Low)의 정보는 비활성화(미사용)을 의미한다. 로우-카피/로우-카피 백은 동일한 섹션에서만 수행된다. 그러나 FiFo 스킴 회로(220)(도 8c 및 도 8d)는 각각의 섹션에 위치할 필요가 없으며 적어도 각각의 뱅크에 대해 하나씩인 것이 충분하다. 이의 회로 구성은 각자 대응하는 3개의 FiFo(FF#A 내지 FF#C) 및 조합 로직 회로로 구성되며, 동기화 클록 신호(RcClk)에 의해 모든 FiFo가 한 번에 구동된다. (RcClk)는 로우-카피 타이밍 생성기(210)(도 8b)로부터 생성되는 짧은 펄스 신호이며 로우-카피 동작 주기의 끝 부분에서 활성화된다. 덧붙여, 이들이 도 8c 및 도 8d에서 생략되었지만, 각각의 플립-플롭이 리셋 기능을 가지며 파워 서플라이 또는 외부 입력으로부터의 리셋 명령어에 의해 리셋되는 메커니즘을 제공 받는다. 그러나 플래그 FiFo의 마지막 스테이지(FF#Cn)만이 리셋 신호(FBClr)에 의해 리셋되는 메커니즘을 역시 가진다. (FBClr)는 로우-카피 백 동작 주기의 끝 부분에서 로우-카피 타이밍 생성기(210)(도 8b)에 의해 활성화되는 짧은 펄스 신호이다.
한편, FiFo 스킴 회로(220)에 포함되는 FiFo의 심도 n이 각각의 섹션에 대해 준비되는 추가 영역에서의 주소의 수에 대응한다. 예를 들어, 메모리 어레이의 하나의 뱅크가 32개의 섹션을 가지며, 각각의 섹션은 8개의 주소에 대응하는 추가 영역을 가지며, 이 경우, 총 256개의 주소에 대응하는 추가 영역이 물리적으로 존재하지만, FiFo의 심도는 8일 수 있다. 물론, 회로 영역이 허락된다면 FiFo 심도 n은 8을 초과할 수 있다.
로우-카피 백의 필수 상태를 가리키는 플랫 신호(FlgBack)가 로우-카피 타이밍 생성기(210)(도 8b)로 공급되며, 대체 주소, 대체-출발지 주소, 및 주소 매칭 정보가 로우-카피 주소 선택기(230)(도 8d)로 공급된다. 로우-카피 주소 선택기(230)(도 8d)로 공급되는 주소 매칭 정보(FlgM #1 내지 n)는 대체-출발지 주소(FF #A1 내지 An)와 순차적으로 입력되는 주소(XADD2)의 비교 결과와 대체 주소의 플래그(FF #C1 내지 Cn)를 개별적으로 논리곱(AND)시키는 정보이다. 다시 말하면, 이는 유효 대체-출발지 주소(FF #A1 내지 An) 중 어느 주소가 (XADD2)와 매칭되는지를 의미한다. 로우-카피 주소 선택기(230)(도 8d)에서, 주소 매칭 정보(Flg M#1 내지 n)를 기초로, 입력 주소(XADD2)를 대체 주소로 스위칭하는 프로세스가 수행된다.
도 8c는 FiFo 스킴 회로(220)에 포함된 2개의 주소 FiFo (FF #A, FF #B)를 보여준다. 도 8c에 도시된 회로는 입력 주소(XADD2)를 대체-출발지 주소로서 불러오는 FiFO 회로 (FF #A1 내지 An), 추가 영역 주소(XADDd2)를 대체 주소로서 불러오는 FiFO 회로 (FF #B1 내지 Bn), 및 주소 매칭 정보(MA #1 내지 n)를 결정하는 EXOR 회로로 구성된다. 주소 매칭 정보(MA #1 내지 n)는 개별 대체-출발지 주소(FF #A1 내지 An)가 입력 주소(XADD2)와 매칭되는지 여부를 의미한다.
도 8d는 FiFo 스킴 회로(220)에 포함된 플래그 FiFo (FF #C)를 보여준다. 도 8d에 도시된 회로는 대체 주소의 플래그 정보로서 추가 영역의 상태 플래그 신호(dmFlag)를 불러오는 FiFO 회로 (FF #C1 내지 Cn) 및 다음 플래그 정보를 결정하는 조합 회로로 구성된다. 주소 FiFo의 동작은 단순히 시프트 동작에 의해 이전 데이터를 다음 데이터로서 불러오지만, 플래그 FiFO는 다소 다르다. 제1 스테이지(FF #C1)가 추가 영역의 상태 플래그 신호(dmFlag)를 변경 없이 불러온다. 그러나 제2 스테이지 및 그 이후에서, 이전 플래그 정보의 정보와 이전 주소 매칭 정보(MA #1 내지 n)의 논리곱(AND) 정보가 다음 플래그 정보로서 불러와 진다.
이 플래그 프로세스는 이하의 방식으로 수행된다. 예를 들어, 로우-카피 동작이 수행될 경우에서, 주소 FiFo에 저장된 대체-출발지 주소(FF #Ai) 중 적어도 하나와 입력 주소(XADD2)가 매칭하는 경우, 우선, 대응하는 대체 주소(FF #Bi)와 (XADD2)가 스위칭되고 추가 영역의 워드 라인이 카피 출발지로서 활성화된다. 그 후 동일한 섹션의 추가 영역 주소(XADDd2)가 로우 리던던시 제어 회로에 의해 새롭게 할당되며, 또 다른 추가-영역 워드 라인이 카피 도착지로서 활성화된다. 즉, 로우 카피 동작이 추가 영역 내에서 수행된다. 이 경우, 카피 출발지의 추가 영역 주소의 셀 데이터가 주소 대체와 함께 또 다른 추가 영역 주소로 카피되기 때문에, 따라서 카피 출발지의 추가 영역 주소의 플래그 정보가 비활성화(로우(Low))로 변경되어야 한다. 다시 말하면, 주소 매칭 정보(MA #i)가 로우(Low)이기 때문에, 논리곱(AND)에 의해 획득된 다음 플래그 정보가 역시 (이전 플래그 정보와 무관하게) 로우(Low)(비활성화)가 되고, 이는 실제 동작과 일치한다.
플래그 정보가 이전 상태로서 하이(High)(활성화)를 갖고 입력 주소(XADD2)와의 미스매칭 상태를 계속하는 경우, 플래그 정보는 하이(High)(활성화)를 유지하지만, 정보는 결국 마지막 스테이지로 시프트되며, 로우-카피 백 동작의 타깃이 되고, 로우(비활성화)로 변경된다. 마지막 스테이지의 플래그 정보(FF #Cn의 유지 데이터)가 하이(활성화)이고 대체-출발지 주소(FF #An의 유지 데이터)(RcA #n)가 입력 주소(XADD2)와 미스매칭되는 경우, 플래그 FiFo의 마지막 스테이지로부터 출력된 플래그 신호(FlgBack)가 (RhrPD)(로우 해머 리프레시 주기)의 활성화와 함께 활성화되고 로우-카피 타이밍 생성기(210)(도 8b)에서, 앞서 기재된 바와 같이, 로우-카피 백 동작을 위한 신호 활성화가 수행된다. 로우 주소의 역 대체 동작의 끝 부분에서, 로우-카피 타이밍 생성기(210)(도 8b)로부터 비움 신호(FBClr)가 활성화되고 플래그 FiFo의 마지막 스테이지(FF #Cn)가 로우(Low)(비활성화)로 업데이트된다. 따라서 다음 로우-카피 동작을 위해 추가 어레이 영역 내 빈 곳이 복원된다.
그러나 플래그 정보가 마지막 스테이지에서 하이(활성화)를 유시하는 경우에도, 다음 입력 주소(XADD2 )가 FiFo 마지막 스테이지의 대체-출발지 주소(RcA #n)와 우연히 매칭하는 경우, 주소 매칭 정보(MA #n)가 로우(Low)가 되기 때문에 카피 백 플래그 신호(FlgBack)가 비활성화되며 로우-카피 백 동작이 수행되지 않는다. 주소 매칭이 발생하는 앞서 기재된 경우뿐 아니라, 로우-카피 동작이 추가 영역에서 수행된다. 우선, 입력 주소(XADD2)가 대체 주소(RcB #n)로 스위칭되고, 이의 추가 영역의 워드 라인이 카피 출발지로서 활성화된다. 그 후 동일한 섹션의 추가 영역 주소(XADDd2)가 로우 리던던시 제어 회로(123)에 의해 새롭게 할당되며 또 다른 추가-영역 워드 라인이 카피 도착지(즉, 추가 영역 내 로우-카피 동작)로서 활성화된다. 로우-카피 동작의 끝 부분에서, 클록 신호(RcClk)가 로우-카피 타이밍 생성기(210)(도 8b)로부터 활성화되고, FiFo 시프트 동작이 수행되며, 여기서 카피 출발지인 FiFo 마지막 스테이지의 데이터가 FiFo 첫 번째 스테이지로 이동된다. FiFo 마지막 스테이지(#n)로, 이에 바로 인접한 데이터(#n-1)가 이동되고, 이의 데이터는 소거된 것으로 나타난다. 그러나 FiFo 첫 번째 스테이지에서, 입력 주소(XADD2)가 대체-출발지 주소로 입력되며, 이는 이전 마지막 스테이지(RcA #n)와 동일하다. 다시 말하면, 로우 주소에 대한 FiFo 블록 내 저장/관리가 계속된다. 로우 리던던시 제어 회로(123)로부터 새롭게 공급되는 XADDd2 (카피 도착지 주소) 및 dmFlag (=하이)가 입력이며 대체 주소 및 플래그 정보를 업데이트한다.
로우-카피/로우-카피 백 동작의 주소 공급을 구현하기 위해, 로우-카피 주소 선택기(230)(도 8e)가 각자의 동작에 따라 로우-카피 주소(XADDrc)의 주소 값을 스위칭하고 로우-카피 매칭 신호(RcMatch)를 활성화하며, 조화롭게 제3 멀티플렉서(127)(도 5b)에서 주소 스위칭을 수행한다. 주소 선택 신호(RcSel) 및 로우-카피 백 신호(RcBack)가 로우-카피 타이밍 생성기(210)(도 8b)로부터 입력되며, 새롭게 할당된 추가 영역 주소(XADDd2)가 로우 리던던시 제어 회로(123)(도 5b)로부터 온 것이며, 로우-카피 백 플래그 신호(FlgBack), 대체 주소(RcB #1 내지 n), 마지막 스테이지의 대체-출발지 주소(RcA #n), 및 주소 매칭 정보(FlgM #1)가 FiFo 스킴 회로(220)(도 8c 및 도 8d)로부터 입력된다.
정규 활성 동작 또는 리프레시 동작에서, 주소 선택 신호(RcSel), 로우-카피 백 신호(RcBack) 및 로우-카피 백 플래그 신호(FlgBack)가 비활성 상태를 유지한다. 입력 주소(XADD2)가 FiFo 스킴 회로(220) 내 어떠한 주소와도 매칭되지 않는 경우, 변경 없이는 어떠한 주소 스위칭도 존재하지 않으며, 로우 주소(XADD3)는 동일하며 (XADD2)로 유지되고, 활성 동작 또는 리프레시 동작이 수행된다. 입력 주소(XADD2)가 FiFo 스킴 회로(220) 내 임의의 (활성화된) 주소와 매칭되는 경우, 임의의 주소 매칭 정보(FlgM #1 내지 n)가 활성화된다. 따라서 우선, 로우-카피 주소 선택기(230) 내 대응하는 주소 매칭 정보(RcM #1 내지 n)가 활성화되고, 로우카피 매칭 신호(RcMatch)가 활성화된다. 제3 멀티플렉서(127)(도 5b)에서 로우 주소(XADD3)가 로우-카피 주소 선택기(230)로부터 공급된 (XADDrc)로 스위칭된다. 로우 리던던시 제어 회로(123)와 같이, 입력 주소(XADD2)는 주소(XADDrc)(주소-매칭된 대체 주소)로 스위칭되며, 활성 동작 또는 리프레시 동작이 수행된다(도 9c의 후반 절반).
로우-카피 동작에서, 로우-카피 백 신호(RcBack) 및 로우-카피 백 플래그 신호(FlgBack)가 비활성 상태를 유지한다. 앞서 기재된 바와 같이(도 8b), 주소 선택 신호(RcSel)가 로우-카피 동작 주기(RhrPD 활성화 주기)의 후반 절반에서 활성화된다. 로우-카피 매칭 신호(RcMatch)는 또한 로우-카피 동작 주기(RhrPD 활성화 주기)의 후반 절반에서 활성화되고, 주소 선택(XADD3)이 입력 주소(XADD2)에서 새로 할당된 추가 영역 주소(XADDd2)로 스위칭된다. 따라서 카피 출발지(XADD2) 및 카피 도착지(XADDd2)를 이용하는 로우-카피 동작이 실현된다.
한편, 우연히 입력 주소(XADD2)가 FiFo 스킴 회로(220) 내 임의의 (활성화된) 주소와 매칭하는 경우, 주소 매칭 정보(FlgM #1 내지 n) 중 임의의 것이 활성화된다. 앞서 설명된 바와 같이, 로우-카피 매칭 신호(RcMatch)가 활성화되고, 대체 주소(RcB #1 내지 n) 중 활성화에 대응하는 임의의 것이 선택되며 입력 주소가 XADD2에서 대체 주소로 역할 하는 XADDrc로 스위칭된다. 그 후 로우-카피 동작 주기(RhrPD 활성화 주기)의 후반 절반에서, 주소 선택 신호(RcSel)가 활성화되고 로우-카피 주소(XADDrc)가 새로 할당된 추가 영역 주소(XADDd2)로 스위칭된다. 따라서 XADD2의 대체 주소(RcB #1 내지 n 중 임의의 것)를 카피 출발지로서 이용하고 카피 도착지 XADDd2를 이용하는 로우-카피 동작이 실현된다. 이는 추가 영역 내에서의 로우-카피 동작이다.
로우-카피 백 동작에서, 로우-카피 백 플래그 신호(FlgBack)가 활성화된 상태이며, 로우-카피 백 동작 주기(RhrPD 활성화 주기)에서, 로우-카피 백 신호(RcBack)가 활성화된다. 주소 선택 신호(RcSel)가 로우-카피 백 동작 주기(RhrPD 활성화 주기)의 후반 절반에서 활성화된다. 우선, 로우-카피 백 신호(RcBack)의 활성화는 FiFo 마지막 스테이지의 주소 선택 플래그(RcM #n)를 강제로 활성화시킨다. 로우-카피 매칭 신호(RcMatch)의 활성화와 동시에, FiFo 마지막 스테이지의 대체 주소(RcB #n)가 매칭 주소로서 선택되고 로우-카피 주소(XADDrc)가 된다. 따라서 로우 주소(XADD3)가 대체 주소(RcB #n)(FiFo 마지막 스테이지)로 스위칭된다. 로우-카피 백 동작 주기(RhrPD 활성화 주기)의 후반 절반에서, 주소 선택 신호(RcSel)가 활성화되고 로우-카피 백 플래그 신호(FlgBack)가 활성화 상태가 되며, 따라서 (XADDrc)가 FiFo 마지막 스테이지의 대체-출발지 주소(RcA #n)로 스위칭된다. 앞서 기재된 바와 같이, 대체 주소(RcB #n)(FiFo 마지막 스테이지)를 카피 출발지로서 이용하고 대체-출발지 주소(RcA #n)(FiFo 마지막 스테이지)를 카피 도착지로서 이용하는 로우-카피 백 동작이 구현된다.
덧붙여, 우연히도, FiFo 스킴 회로(220)(도 8d)에서 나타난 바와 같이, 입력 주소(XADD2)가 FiFo-블록 마지막 스테이지의 대체-출발지 주소(RcA #n)와 매칭되는 경우, 로우-카피 백 플래그 신호(FlgBack)가 비활성화된 상태가 되고, 로우-카피 백 신호(RcBack)가 또한 비활성화된다. 이 경우, 앞서 기재된 바와 같이, 주소 매칭 정보(FlgM #n)(FiFo 마지막 스테이지)의 활성화에 따르는 추가 영역 내에서의 로우-카피 동작이 수행된다.
그 후, 도 9a에 도시된 로우-카피 동작의 동작 파형을 이용함으로써, 로우-카피 구현의 기본 개념이 설명될 것이다.
예를 들어, 리프레시 명령어가 입력되고 리프레시 신호(AREF)가 명령어 디코더(34)로부터 출력된다. 리프레시 신호(AREF)는 로우 활성화 타이밍 생성기(121)(도 5b)로 입력되며, 리프레시 동작 주기 및 활성화될 펄스 신호(RefPD)를 활성화하며, 이는 펄스 신호 멀티플렉서(122), 로우 리던던시 제어 회로(123), 및 로우-카피 제어 회로(126)로 분산된다. 덧붙여, 정규 리프레시 동작뿐 아니라, 로우 활성화를 위해 요구되는 다양한 신호, 즉, BLEQ (비트-라인 등화), wdEn (워드-라인 활성화), saEn (감지-증폭기 작동) 등이 로우 활성화 타이밍 생성기(121)(도 5b)로부터 활성화된다. 조화롭게, 2개의 주소(XA #i 및 XA #j)가 로우-카피 제어 회로(126)로부터 X 주소 디코더(125)로 공급된다. 따라서 워드-라인 선택이 자동으로 변경되며, 활성화된 워드 라인이 XA #i에서 XA #j로 스위칭된다. 그러나 주소의 스위칭 주기와 겹쳐서, 워드-라인 비활성화 신호(wdDisf)가 공급되어 스위칭 프로세스 중에 발생할 수 있는 주소 디코더의 글리치를 방지하고 의도되지 않은 로우 주소의 활성화를 방지할 수 있다. 워드-라인 비활성화 신호가 이러한 식으로 로우 카피 제어로부터 공급되는 2개의 주소와 함께 공급될 때, 종래의 로우-시스템 회로가 사용될 수 있으며 대규모 변경 필요성이 제거될 수 있다. 덧붙여, 다음 로우 주소(XA #j)로 스위칭할 시점은 첫 번째 로우 주소(XA #i)에 대한 감지 증폭기가 작동되도록 그리고 비트-라인 진폭이 가득 차도록 기다릴 필요가 없으며, 예를 들어 약 50% 정도에 스위칭이 시작된 때라도, 로우-카피 동작이 신호 증폭 동작에 영향을 미치지 않고 정규적으로 수행될 수 있다. 다시 말해, 로우 카피를 위해 요구되는 시간이 정규 리프레시에 동등하게 될 수 있다.
다음으로, 도 9b에 도시된 로우-카피 동작의 동작 파형을 이용함으로써, 정규 어레이에서 추가 영역으로의 카피 동작이 기술될 것이다.
예를 들어, 리프레시 명령어가 입력되고, 리프레시 신호(AREF)가 명령어 디코더(34)로부터 출력된다. (Rhr) 신호가 리프레시 사이클 생성기(48)로부터 활성화되며 로우 해머 리프레시의 주기가 시작된다. 로우-카피 제어 회로(126)에서, RhrPD가 로우-카피 타이밍 생성기(210)(도 8b)로부터 활성화되고, (카피 백 플래그 신호(FlgBack)가 비활성화된 상태), 로우-카피 동작이 수행된다. 우선, 리프레시 카운터 값(도 7)에 따라 리프레싱 주소(RXADD)가 추출된 로우 해머 공격자 주소(RH)로 스위칭된다. 로우 리던던시 제어 회로(123)를 통과하는 주소(XADD2)가 (RH)가 되고, (공격자 주소(RH)와 동일한 섹션의) 추가 영역 주소(XADDd2) 및 이의 플래그 정보(dmFlag)(=하이)가 로우 카피 제어로 공급된다. 로우-활성화 타이밍 생성기로부터, BLEQ가 비활성화되고, wdEn가 활성화되며, 프리-차지 상태가 취소되고 로우 주소(RH)의 워드 라인이 작동된다. 그 후, saEn가 활성화되고, 감지 증폭기가 작동된다. 잠시 후, 주소 선택 신호(RcSel) 및 로우-카피 매칭 신호(RcMatch)가 활성화되고 로우 주소가 이전 추가 영역 주소(XADDd2)(RH를 위한 DMA)로 스위칭된다. 덧붙여, 이의 스위칭 시간과 겹쳐서, 이 주기 동안, 워드 비활성화 신호(wdDisf)가 활성화되어 글리치의 발생을 방지할 수 있다. 따라서 셀 데이터가 로우 주소(RH)로부터 추가 영역 주소(XADDd2)(RH를 위한 DMA)로 카피된다. 마지막으로, 다양한 신호, 즉 wdEn, saEn, 및 BLEQ가 비활성화되고, 메모리 어레이는 프리-차지 상태(대기 상태)가 된다. 조화롭게, 클록 신호(RcClk)가 활성화되며, 이전 대체 주소(RH를 위한 DMA), 대체-출발지 주소(RH), 및 플래그 정보(dmFlag)가 FiFo 스킴 회로(220)(도 8c 및 도 8d)로 불러와 지며, 동작이 완료된다.
다음으로, 도 9c에 도시된 로우-카피 백 동작의 동작 파형을 이용함으로써, 추가 영역에서 정규 어레이로의 카피 동작이 기술될 것이다.
예를 들어, 리프레시 명령어가 입력되고, 리프레시 신호(AREF)가 명령어 디코더(34)로부터 출력된다. Rhr 신호가 리프레시 사이클 생성기(48)로부터 활성화되며 로우 해머 리프레시의 주기가 시작된다. 카피 백 플래그 신호(FlgBack)가 활성화된 상태이며, 카피 백 동작이 수행된다. 먼저, 로우-카피 동작뿐 아니라, 리프레시 카운터 값(도 7)에 따라서 리프레싱 주소(RXADD)가 추출된 로우 해머 공격자 주소(RH)로 스위칭된다. 로우 리던던시 제어 회로(123)를 통과한 주소(XADD2)가 RH가 되고, (공격자 주소(RH)와 동일한 섹션의) 추가 영역 주소(XADDd2) 및 이의 플래그 정보(dmFlag)가 로우 카피 제어로 공급된다. 그러나 로우-카피 백 동작에서, 입력 정보는 사용되지 않는다. 카피 백 플래그 신호(FlgBack)의 활성화에 응답하여, 이 동작 주기 동안, 카피 백 신호(RcBack)가 로우-카피 타이밍 생성기(210)(도 8b)로부터 활성화된다. 로우-카피 주소 선택기(230)(도 8e)로부터, FiFo 블록 마지막 스테이지의 주소 매칭 플래그(RcM #n)가 강제로 활성화되며 대체 주소(RcB #n)가 로우-카피 주소(XADDrc)로서 선택된다. 동시에, 카피 백 신호(RcBack)와 조화롭게, 로우-카피 매칭 신호(RcMatch)가 활성화된다. 앞서 기재된 바와 같이, 제3 멀티플렉서(127)를 통과한 로우 주소(XADD3)가 대체 주소(RcB #n)(추가 영역 주소)가 된다. 로우 활성화 타이밍 생성기(121)로부터, BLEQ가 비활성화되고, wdEn가 활성화되며, 프리-차지 상태가 취소되고, 대체 주소(RcB #n)의 워드 라인이 활성화된다. 그 후 saEn가 활성화되고, 감지 증폭기가 작동된다. 잠시 후, 주소 선택 신호(RcSel)가 활성화되고, 로우-카피 주소(XADDrc)가 FiFo 마지막 스테이지의 대체-출발지 주소(RcA #n)(정규 영역 주소)로 스위칭된다. 한편, 스위칭 시간과 겹쳐서, 이 주기 동안, 워드 비활성화 신호(wdDisf)가 활성화되어 글리치 발생을 방지할 수 있다. 따라서 셀 데이터가 추가 영역 주소(RcB #n)(대체 주소)에서 정규 영역 주소(RcA #n)(대체-출발지 주소)로 카피(역 대체 동작)된다. 마지막으로, 다양한 신호(wdEn, saEn, 및 BLEQ)가 비활성화되고, 메모리 어레이가 프리-차지 상태(대기 상태)가 된다. 조화롭게, 비움 신호(clear signal)(FBClr)가 활성화되고, 플래그 FiFo(220)(도 8d)의 마지막 스테이지(FF #Cn)가 리셋되고, FiFo 블록 마지막 스테이지가 비활성화, 즉, 빈 상태(로우(Low))가 되도록 업데이트된다. 따라서 다음 로우-카피 동작이 수행될 수 있으며 로우-카피 백 동작이 완료된다.
다음으로, 도 9d에 나타난 로우-카피 동작의 동작 파형을 이용함으로써, 추가 영역에서 추가 영역으로의 카피 동작이 기술될 것이다.
예를 들어, 리프레시 명령어가 입력되고, 리프레시 신호(AREF)가 명령어 디코더(34)로부터 출력된다. 리프레시 사이클 생성기(48)로부터, Rhr 신호가 활성화되고 로우 해머 리프레시의 주기가 시작된다. 카피 백 플래그 신호(FlgBack)가 비활성화된 상태에 있을 때, 로우-카피 동작이 수행된다. 먼저, 리프레시 카운터 값(도 7)에 따라 리프레싱 주소(RXADD)가 추출된 로우 해머 공격자 주소(RH)로 스위칭된다. 로우 리던던시 제어 회로(123)를 통과하는 주소(XADD2)가 RH가 되며, (공격자 주소(RH)와 동일한 섹션의) 추가 영역 주소(XADDd2) 및 이의 플래그 정보(dmFlag)(=하이)가 로우 카피 제어로 공급된다. 여기서 우연하게도, 해머 주소(RH)(=XADD2)가 FiFo 스킴 회로(220) (도 8c)에 저장된 대체-출발지 주소(RcA #k) 중 임의의 것과 매칭되는 경우, ("해머 주소(RH)" = "대체-출발지 주소(RcA #k)"인 경우) 대체 주소(RcB #k)가 활성화된 주소 매칭 신호(FlgM #k)에 따라 로우-카피 주소 선택기(230)(도 8e)에서 선택되고 로우 주소(XADDrc)가 되며, 동시에, 로우-카피 매칭 신호(RcMatch)가 활성화된다. 제3 멀티플렉서(127)를 통과한 로우 주소(XADD3)가 해머 주소(RH)(=XADD2) 대신 대체 주소(RcB #k)가 된다. 로우 활성화 타이밍 생성기(121)로부터, BLEQ가 비활성화되고, wdEn가 활성화되며, 프리-차지 상태가 취소되고, 대체 주소(RcB #k)(추가 영역 주소)의 워드 라인이 활성화된다. 그 후, saEn가 활성화되며 셀 데이터가 비트 라인으로 읽힌다. 잠시 후, 주소 선택 신호(RcSel)가 활성화되고, 로우-카피 주소(XADDrc)가 해머 주소(RH)(=XADD2)로 할당된 추가 영역 주소(XADDd2)(RH를 위한 DMA)로 스위칭된다. 덧붙여, 이의 스위칭 시간에 겹쳐서, 이 주기 동안, 워드 비활성화 신호(wdDisf)가 글리치 발생을 방지하도록 활성화된다. 따라서 셀 데이터가 추가 영역 주소(RcB #k)에서 추가 영역 주소(XADDd2)(RH를 위한 DMA)로 카피된다. 다시 말하면, 이는 추가 영역 내에서의 로우-카피 동작이다. 마지막으로, 다양한 신호(wdEn, saEn, 및 BLEQ)가 비활성화되고 메모리 어레이가 프리-차지 상태(대기 상태)가 된다. 조화롭게, 클록 신호(RcClk)가 활성화되고, 이전 대체 주소(RH를 위한 DMA), 대체-출발지 주소(RH)(=RcA #k), 및 플래그 정보(dmFlag)가 FiFo 스킴 회로(220)(도 8c 및 도 8d)로 불러와 지고 동작이 완료된다.
마지막으로, 로우-카피/되-카피 방법의 이점이 집합적으로 기술될 것이다.
상기에서, 로우-카피/카피 백 동작의 실시예가 기재되었고 본 명세서에서 집중하는 점은 FiFo 스킴 회로(220)(도 8c 및 도 8d)의 주소 매칭 메커니즘이다. 주소 매칭이 FiFo 스킴 회로(220)에서 발생하고 로우-카피/카피 백 동작이 추가 영역에서 수행될 경우, 대체되는 로우 주소가 정규 영역에 반환되지 않고, 로우 주소가 추가 영역 내에서 동적으로 스위칭된다. 이 상태가 끝없이 계속되는 경우, 로우 해머 공격자 주소는 더 이상 계속하여 공격자 주소가 아니고, 큰 로우 해머 공차가 부여될 수 있다. 덧붙여, 해머 주소가 높은 발생 확률을 갖고 주소 매칭을 야기할 높은 확률을 갖고, 따라서 로우 주소는 해머 주소가 추가 영역에 길게 머무르도록 선택된다. 다시 말하면, 본 발명의 로우 카피 제어 자체가 로우-카피 동작에 의한 로우 해머 리프레시의 대체에 추가로 해머-주소 검출 기능을 가진다. 이는 FiFo에 누적되는 복수의 주소와 입력 주소의 매칭 검출(EXOR)이 수행될 뿐 아니라 리프레시 주소 제어 회로(40A 또는 40B)(도 2a 또는 도 7) 때문에 구현된다. 따라서 이 것이 제1 실시예처럼 리프레시 주소 제어 회로(40A 또는 40B)(도 7)와 조합되어 사용되는 경우, 2-스테이지 FiFo 구성(도 4)와 같이 극히 높은 해머 주소 검출 기능이 제공된다. 따라서, 제2 실시예가 로우-카피 동작에 의해 로우 해머 리프레시를 대체함으로써 야기되는 앞서 기재된 이점(예를 들어, 로우-액세스 분산에 의해 야기되는 로우-시스템 회로의 HC 공차 개선)이 추가된 2-스테이지 FiFo 구성(도 4)의 변형이라고 일컬어질 수 있다.
이러한 방식으로, 인터럽트 사이클 신호(Rhr)가 활성화되는 경우, 정규 리프레시 동작에 추가로, 추가 어레이 영역(72)에 포함된 추가 워드 라인(DWL)에서의 빈 곳을 복원하는 로우-카피 백 동작 및 정규 어레이 영역(71)에 포함된 워드 라인(WL)의 주소를 추가 어레이 영역(72)에 포함된 추가 워드 라인(DWL)으로 할당하는 로우-카피 동작이 실행된다.
이러한 방식으로, 본 실시예에서, 높은 액세스 빈도를 갖는 워드 라인의 물리적 위치가 동적으로 변경되기 때문에, 동일한 워드 라인(WL)에 대한 액세스 횟수가 감소된다. 따라서 높은 액세스 빈도를 갖는 워드 라인(WL)과 관련된(주로 인접한) 워드 라인(들)(WL)에서, 데이터 유지 특성이 열화될 가능성이 낮아진다. 덧붙여, 로우-시스템 회로의 HC 공차 개선을 포함해 신뢰도 개선의 효과가 또한 추가된다.
상기에서, 본 발명의 바람직한 실시예가 기재되었다. 그러나 본 발명은 앞서 기재된 실시예에 한정되지 않으며, 다양한 수정이 본 발명의 사상에서 벗어나지 않는 한 이뤄질 수 있고, 이들은 본 발명의 범위 내에 포함됨이 자명하다.
도면 부호 리스트
10A, 10B 반도체 디바이스
11 메모리 셀 어레이
12A, 12B 로우 디코더
13 컬럼 디코더
14 읽기/쓰기 증폭기
15 입/출력 회로
21 주소 단자
22 명령어 단자
23 클록 단자
24 데이터 단자
25 데이터 마스크 단자
26, 27 파워 서플라이 단자
31 주소 입력 회로
32 주소 출력 회로
33 명령어 입력 회로
34 명령어 디코더
35 클록 입력 회로
36 내부 클록 생성기
37 전압 생성기
40A, 40B 리프레시 주소 제어 회로
41 샘플링 신호 생성기
42 시프트 레지스터
43 부정곱(NAND) 게이트 회로
44 논리곱(AND) 게이트 회로
45 래치 회로
46 주소 스크램블러
47 리프레시 카운터
48 리프레시 사이클 생성기
49 멀티플렉서
71 정규 어레이 영역
72 추가 어레이 영역
121 로우 활성화 타이밍 생성기
122 멀티플렉서
123 로우 리던던시 제어 회로
124 멀티플렉서
125 X 주소 디코더
126 로우-카피 제어 회로
127 멀티플렉서
128 논리곱(AND) 게이트 회로
210 로우-카피 타이밍 생성기
220 FiFo 스킴 회로
230 로우-카피 주소 선택기
411 의사-랜덤 생성기
412 카운터 회로
413 배타적 논리합(exclusive OR) 게이트 회로
414 논리곱(AND) 게이트 회로
415 카운터 회로
416 배타적 논리합 게이트 회로
417 논리곱(AND) 게이트 회로
481 카운터 회로
482 시프트 레지스터
483 로직 회로
BL 비트 라인
BL1, BL2 검출된 블록
DWL 추가 워드 라인
FF, FFA, FFB 플립-플롭 회로
MC 메모리 셀
영역 0 내지 영역 3 어레이 영역
SAMP 감지 증폭기
TG 전송 게이트
WL 워드 라인
XOR1 내지 XORn 비교기 회로
10A, 10B 반도체 디바이스
11 메모리 셀 어레이
12A, 12B 로우 디코더
13 컬럼 디코더
14 읽기/쓰기 증폭기
15 입/출력 회로
21 주소 단자
22 명령어 단자
23 클록 단자
24 데이터 단자
25 데이터 마스크 단자
26, 27 파워 서플라이 단자
31 주소 입력 회로
32 주소 출력 회로
33 명령어 입력 회로
34 명령어 디코더
35 클록 입력 회로
36 내부 클록 생성기
37 전압 생성기
40A, 40B 리프레시 주소 제어 회로
41 샘플링 신호 생성기
42 시프트 레지스터
43 부정곱(NAND) 게이트 회로
44 논리곱(AND) 게이트 회로
45 래치 회로
46 주소 스크램블러
47 리프레시 카운터
48 리프레시 사이클 생성기
49 멀티플렉서
71 정규 어레이 영역
72 추가 어레이 영역
121 로우 활성화 타이밍 생성기
122 멀티플렉서
123 로우 리던던시 제어 회로
124 멀티플렉서
125 X 주소 디코더
126 로우-카피 제어 회로
127 멀티플렉서
128 논리곱(AND) 게이트 회로
210 로우-카피 타이밍 생성기
220 FiFo 스킴 회로
230 로우-카피 주소 선택기
411 의사-랜덤 생성기
412 카운터 회로
413 배타적 논리합(exclusive OR) 게이트 회로
414 논리곱(AND) 게이트 회로
415 카운터 회로
416 배타적 논리합 게이트 회로
417 논리곱(AND) 게이트 회로
481 카운터 회로
482 시프트 레지스터
483 로직 회로
BL 비트 라인
BL1, BL2 검출된 블록
DWL 추가 워드 라인
FF, FFA, FFB 플립-플롭 회로
MC 메모리 셀
영역 0 내지 영역 3 어레이 영역
SAMP 감지 증폭기
TG 전송 게이트
WL 워드 라인
XOR1 내지 XORn 비교기 회로
Claims (15)
- 장치로서,
복수의 메모리 셀,
복수의 메모리 셀의 대응하는 하나씩의 메모리 셀로 각각 연결되는 복수의 워드 라인, 및
복수의 워드 라인으로의 액세스를 간헐적으로(intermittently) 모니터링하도록 구성되고 제1 횟수의 액세스가 제1 시간 주기에서 복수의 워드 라인의 하나의 워드 라인으로 발행되는 경우를 검출하도록 더 구성된 제어 회로
를 포함하고,
상기 제어 회로는, 상기 복수의 워드 라인이 액세스될 때 활성화되는 제1 제어 신호를 수신하도록 구성되고 상기 제1 제어 신호가 제1 횟수만큼 활성화될 때 제2 제어 신호를 활성화하도록 더 구성되는 신호 생성기를 포함하고,
상기 모니터링은 상기 제2 제어 신호의 활성화에 응답하여 수행되는, 장치. - 제1항에 있어서,
워드 라인의 주소를 액세스 타깃으로서 제공하도록 구성된 주소 출력 회로를 더 포함하며, 상기 제어 회로는
주소 출력 회로로부터 출력된 주소를 간헐적으로 래치하도록 구성된 래치 회로(latch circuit), 및
주소 출력 회로로부터 출력된 주소를 상기 래치 회로에 의해 래치된 주소와 비교하도록 구성된 비교기 회로
를 포함하는, 장치. - 제2항에 있어서,
상기 래치 회로는 상기 제2 제어 신호의 활성화에 응답하여 래치 동작을 수행하도록 더 구성되는, 장치. - 제3항에 있어서, 상기 비교기 회로는 제2 제어 신호의 활성화에 응답하여 비교 동작을 수행하도록 더 구성되는, 장치.
- 제1항에 있어서, 제어 회로는 제1 시간 주기에서 워드 라인들 중 상기 하나의 워드 라인으로의 제1 횟수의 액세스에 응답하여, 워드 라인들 중 상기 하나의 워드 라인과 관련되며 상이한 상기 워드 라인들 중 다른 워드 라인을 활성화하도록 구성되는, 장치.
- 제1항에 있어서, 제어 회로는 제1 시간 주기에서 워드 라인들 중 상기 하나의 워드 라인으로의 제1 횟수의 액세스에 응답하여, 워드 라인들 중 상기 하나의 워드 라인의 주소를 변경하도록 구성되는, 장치.
- 제6항에 있어서, 상기 제어 회로는 제1 시간 주기에서 워드 라인들 중 상기 하나의 워드 라인으로의 제1 횟수의 액세스에 응답하여, 워드 라인들 중 상기 하나의 워드 라인의 주소와 상기 워드 라인들 중 상기 하나의 워드 라인의 주소와 상이한 상기 워드 라인들 중 다른 워드 라인의 주소를 교환하도록 구성되는, 장치.
- 장치로서,
상호 상이하게 할당되는 주소를 갖는 복수의 워드 라인,
주소를 제공하도록 구성된 주소 출력 회로,
제1 제어 신호에 응답하여 주소에 의해 지시되는 복수의 워드 라인 중 임의의 워드 라인을 액세스하도록 구성된 로우 디코더,
상기 제1 제어 신호를 수신하도록 구성되고 상기 제1 제어 신호가 제1 횟수만큼 활성화될 때 제2 제어 신호를 활성화하도록 더 구성되는 신호 생성기 - 상기 제2 제어 신호는 상기 제1 제어 신호와 상이함 -,
상기 제2 제어 신호에 응답하여 주소를 래치하도록 구성된 제1 래치 회로, 및
제2 제어 신호에 응답하여 주소 출력 회로로부터 출력된 주소 출력과 제1 래치 회로에 의해 래치된 주소를 비교하도록 구성된 제1 비교기 회로
를 포함하는, 장치. - 제8항에 있어서,
제2 제어 신호는 제1 제어 신호보다 덜 자주 활성화되는, 장치. - 삭제
- 제8항에 있어서, 주소 출력 회로로부터의 주소와 제1 래치 회로에 의해 래치된 주소가 매칭될 때 제3 제어 신호의 활성화에 응답하여 제1 래치 회로에 의해 래치되는 주소와 관련되고 상이한 추가 주소를 생성하도록 구성된 주소 스크램블러를 더 포함하는, 장치.
- 제11항에 있어서, 리프레시 명령어에 응답하여 활성화된 제4 제어 신호에 응답하여, 추가 주소가 할당되는 상기 워드 라인들 중 다른 워드 라인이 활성화되는, 장치.
- 제8항에 있어서,
제3 제어 신호의 활성화에 응답하여, 제1 워드 라인의 주소와 제2 워드 라인의 주소가 교환되는, 장치. - 제13항에 있어서,
제1 워드 라인의 주소는 제1 래치 회로에 의해 래치되는 주소인, 장치. - 제8항에 있어서,
제3 제어 신호의 활성화에 응답하여 주소 출력 회로로부터 출력된 주소를 래치하도록 구성된 제2 래치 회로, 및
제3 제어 신호에 응답하여 주소 출력 회로로부터의 주소와 제2 래치 회로에 의해 래치된 주소를 비교하도록 구성된 제2 비교기 회로
를 더 포함하는, 장치.
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JPJP-P-2016-069963 | 2016-03-31 | ||
| JP2016069963A JP2017182854A (ja) | 2016-03-31 | 2016-03-31 | 半導体装置 |
| US15/281,818 US9805783B2 (en) | 2016-03-31 | 2016-09-30 | Semiconductor device |
| US15/281,818 | 2016-09-30 | ||
| PCT/US2016/054878 WO2017171927A1 (en) | 2016-03-31 | 2016-09-30 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20180121658A KR20180121658A (ko) | 2018-11-07 |
| KR102234239B1 true KR102234239B1 (ko) | 2021-04-02 |
Family
ID=59961814
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020187030487A KR102234239B1 (ko) | 2016-03-31 | 2016-09-30 | 반도체 디바이스 |
Country Status (6)
| Country | Link |
|---|---|
| US (4) | US9805783B2 (ko) |
| JP (1) | JP2017182854A (ko) |
| KR (1) | KR102234239B1 (ko) |
| CN (2) | CN109074305B (ko) |
| TW (1) | TWI640988B (ko) |
| WO (1) | WO2017171927A1 (ko) |
Families Citing this family (83)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9324398B2 (en) | 2013-02-04 | 2016-04-26 | Micron Technology, Inc. | Apparatuses and methods for targeted refreshing of memory |
| US9047978B2 (en) | 2013-08-26 | 2015-06-02 | Micron Technology, Inc. | Apparatuses and methods for selective row refreshes |
| JP2015219938A (ja) | 2014-05-21 | 2015-12-07 | マイクロン テクノロジー， インク． | 半導体装置 |
| JP2017182854A (ja) | 2016-03-31 | 2017-10-05 | マイクロン テクノロジー， インク． | 半導体装置 |
| KR102444948B1 (ko) * | 2016-05-12 | 2022-09-21 | 에스케이하이닉스 주식회사 | 반도체장치 및 반도체시스템 |
| US20180102161A1 (en) * | 2016-10-07 | 2018-04-12 | Kilopass Technology, Inc. | Vertical Thyristor Memory Array and Memory Array Tile Therefor |
| US10490251B2 (en) | 2017-01-30 | 2019-11-26 | Micron Technology, Inc. | Apparatuses and methods for distributing row hammer refresh events across a memory device |
| KR20180092513A (ko) * | 2017-02-09 | 2018-08-20 | 에스케이하이닉스 주식회사 | 반도체장치 |
| US10019350B1 (en) * | 2017-08-02 | 2018-07-10 | Nanya Technology Corporation | Dram and method for accessing a dram |
| US10672449B2 (en) * | 2017-10-20 | 2020-06-02 | Micron Technology, Inc. | Apparatus and methods for refreshing memory |
| US10170174B1 (en) | 2017-10-27 | 2019-01-01 | Micron Technology, Inc. | Apparatus and methods for refreshing memory |
| US10304516B1 (en) * | 2017-12-22 | 2019-05-28 | Nanya Technology Corporation | DRAM for storing data and method of operating the same |
| JP6576480B2 (ja) * | 2018-01-16 | 2019-09-18 | 華邦電子股▲ふん▼有限公司Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ． | メモリデバイス及びそのデータリフレッシュ方法 |
| US10580475B2 (en) | 2018-01-22 | 2020-03-03 | Micron Technology, Inc. | Apparatuses and methods for calculating row hammer refresh addresses in a semiconductor device |
| US10388363B1 (en) | 2018-01-26 | 2019-08-20 | Micron Technology, Inc. | Apparatuses and methods for detecting a row hammer attack with a bandpass filter |
| JP6622843B2 (ja) * | 2018-04-19 | 2019-12-18 | 華邦電子股▲ふん▼有限公司Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ． | メモリデバイス及びそのリフレッシュ方法 |
| CN110390976B (zh) * | 2018-04-19 | 2021-06-08 | 华邦电子股份有限公司 | 存储器装置及其数据更新方法 |
| KR20190123875A (ko) * | 2018-04-25 | 2019-11-04 | 삼성전자주식회사 | 반도체 메모리 장치 및 이를 구비하는 메모리 시스템 |
| CN112106138B (zh) * | 2018-05-24 | 2024-02-27 | 美光科技公司 | 用于行锤击刷新采样的纯时间自适应采样的设备和方法 |
| US11152050B2 (en) * | 2018-06-19 | 2021-10-19 | Micron Technology, Inc. | Apparatuses and methods for multiple row hammer refresh address sequences |
| US10573370B2 (en) | 2018-07-02 | 2020-02-25 | Micron Technology, Inc. | Apparatus and methods for triggering row hammer address sampling |
| KR102485487B1 (ko) * | 2018-07-18 | 2023-01-06 | 에스케이하이닉스 주식회사 | 반도체장치 |
| US10572377B1 (en) | 2018-09-19 | 2020-02-25 | Micron Technology, Inc. | Row hammer refresh for content addressable memory devices |
| US10726903B2 (en) | 2018-09-21 | 2020-07-28 | Nanya Technology Corporation | Row-determining circuit, DRAM, and method for refreshing a memory array |
| US10685696B2 (en) | 2018-10-31 | 2020-06-16 | Micron Technology, Inc. | Apparatuses and methods for access based refresh timing |
| US10504577B1 (en) | 2018-11-05 | 2019-12-10 | Micron Technology, Inc. | Apparatus with a row hit rate/refresh management mechanism |
| KR102615012B1 (ko) | 2018-11-12 | 2023-12-19 | 삼성전자주식회사 | 메모리 장치 및 그것의 동작 방법 |
| WO2020117686A1 (en) | 2018-12-03 | 2020-06-11 | Micron Technology, Inc. | Semiconductor device performing row hammer refresh operation |
| CN111354393B (zh) | 2018-12-21 | 2023-10-20 | 美光科技公司 | 用于目标刷新操作的时序交错的设备和方法 |
| US10957377B2 (en) * | 2018-12-26 | 2021-03-23 | Micron Technology, Inc. | Apparatuses and methods for distributed targeted refresh operations |
| US10943637B2 (en) | 2018-12-27 | 2021-03-09 | Micron Technology, Inc. | Apparatus with a row-hammer address latch mechanism |
| US10748591B2 (en) * | 2019-01-13 | 2020-08-18 | Ememory Technology Inc. | Random code generator |
| US10770127B2 (en) | 2019-02-06 | 2020-09-08 | Micron Technology, Inc. | Apparatuses and methods for managing row access counts |
| US11615831B2 (en) | 2019-02-26 | 2023-03-28 | Micron Technology, Inc. | Apparatuses and methods for memory mat refresh sequencing |
| US11043254B2 (en) * | 2019-03-19 | 2021-06-22 | Micron Technology, Inc. | Semiconductor device having cam that stores address signals |
| US11227649B2 (en) | 2019-04-04 | 2022-01-18 | Micron Technology, Inc. | Apparatuses and methods for staggered timing of targeted refresh operations |
| US11049545B2 (en) | 2019-04-23 | 2021-06-29 | Micron Technology, Inc. | Methods for adjusting row hammer refresh rates and related memory devices and systems |
| US10790005B1 (en) * | 2019-04-26 | 2020-09-29 | Micron Technology, Inc. | Techniques for reducing row hammer refresh |
| US11264096B2 (en) | 2019-05-14 | 2022-03-01 | Micron Technology, Inc. | Apparatuses, systems, and methods for a content addressable memory cell with latch and comparator circuits |
| US11158364B2 (en) | 2019-05-31 | 2021-10-26 | Micron Technology, Inc. | Apparatuses and methods for tracking victim rows |
| US11069393B2 (en) | 2019-06-04 | 2021-07-20 | Micron Technology, Inc. | Apparatuses and methods for controlling steal rates |
| US10978132B2 (en) | 2019-06-05 | 2021-04-13 | Micron Technology, Inc. | Apparatuses and methods for staggered timing of skipped refresh operations |
| US11158373B2 (en) | 2019-06-11 | 2021-10-26 | Micron Technology, Inc. | Apparatuses, systems, and methods for determining extremum numerical values |
| US11031066B2 (en) | 2019-06-24 | 2021-06-08 | Micron Technology, Inc. | Methods for adjusting memory device refresh operations based on memory device temperature, and related memory devices and systems |
| US10832792B1 (en) * | 2019-07-01 | 2020-11-10 | Micron Technology, Inc. | Apparatuses and methods for adjusting victim data |
| US11139015B2 (en) * | 2019-07-01 | 2021-10-05 | Micron Technology, Inc. | Apparatuses and methods for monitoring word line accesses |
| US11386946B2 (en) * | 2019-07-16 | 2022-07-12 | Micron Technology, Inc. | Apparatuses and methods for tracking row accesses |
| US10943636B1 (en) | 2019-08-20 | 2021-03-09 | Micron Technology, Inc. | Apparatuses and methods for analog row access tracking |
| US10964378B2 (en) * | 2019-08-22 | 2021-03-30 | Micron Technology, Inc. | Apparatus and method including analog accumulator for determining row access rate and target row address used for refresh operation |
| US11200942B2 (en) * | 2019-08-23 | 2021-12-14 | Micron Technology, Inc. | Apparatuses and methods for lossy row access counting |
| US11302374B2 (en) | 2019-08-23 | 2022-04-12 | Micron Technology, Inc. | Apparatuses and methods for dynamic refresh allocation |
| US11302377B2 (en) | 2019-10-16 | 2022-04-12 | Micron Technology, Inc. | Apparatuses and methods for dynamic targeted refresh steals |
| US11270757B2 (en) * | 2019-12-31 | 2022-03-08 | Micron Technology, Inc. | Semiconductor device with word line degradation monitor and associated methods and systems |
| US11342024B2 (en) * | 2019-12-31 | 2022-05-24 | Micron Technology, Inc. | Tracking operations performed at a memory device |
| WO2021173943A1 (en) * | 2020-02-27 | 2021-09-02 | Micron Technology, Inc. | Apparatuses and methods for address based memory performance |
| US11567880B2 (en) * | 2020-08-12 | 2023-01-31 | Microsoft Technology Licensing, Llc | Prevention of RAM access pattern attacks via selective data movement |
| US11309010B2 (en) | 2020-08-14 | 2022-04-19 | Micron Technology, Inc. | Apparatuses, systems, and methods for memory directed access pause |
| US11380382B2 (en) | 2020-08-19 | 2022-07-05 | Micron Technology, Inc. | Refresh logic circuit layout having aggressor detector circuit sampling circuit and row hammer refresh control circuit |
| US11348631B2 (en) | 2020-08-19 | 2022-05-31 | Micron Technology, Inc. | Apparatuses, systems, and methods for identifying victim rows in a memory device which cannot be simultaneously refreshed |
| US11222682B1 (en) | 2020-08-31 | 2022-01-11 | Micron Technology, Inc. | Apparatuses and methods for providing refresh addresses |
| US11417387B2 (en) * | 2020-09-04 | 2022-08-16 | Micron Technology, Inc. | Reserved rows for row-copy operations for semiconductor memory devices and associated methods and systems |
| US11557331B2 (en) | 2020-09-23 | 2023-01-17 | Micron Technology, Inc. | Apparatuses and methods for controlling refresh operations |
| US11468937B2 (en) * | 2020-11-09 | 2022-10-11 | Micron Technology, Inc. | Apparatuses and methods for generating refresh addresses |
| US11222686B1 (en) | 2020-11-12 | 2022-01-11 | Micron Technology, Inc. | Apparatuses and methods for controlling refresh timing |
| US11462291B2 (en) | 2020-11-23 | 2022-10-04 | Micron Technology, Inc. | Apparatuses and methods for tracking word line accesses |
| CN114627927A (zh) * | 2020-12-14 | 2022-06-14 | 爱思开海力士有限公司 | 用于执行目标刷新操作的装置和方法 |
| US11264079B1 (en) | 2020-12-18 | 2022-03-01 | Micron Technology, Inc. | Apparatuses and methods for row hammer based cache lockdown |
| KR20220090937A (ko) * | 2020-12-23 | 2022-06-30 | 삼성전자주식회사 | 반도체 메모리 장치 및 이를 구비하는 메모리 시스템 |
| KR20220091755A (ko) | 2020-12-24 | 2022-07-01 | 삼성전자주식회사 | 반도체 메모리 장치 및 이를 구비하는 메모리 시스템 |
| US11482275B2 (en) | 2021-01-20 | 2022-10-25 | Micron Technology, Inc. | Apparatuses and methods for dynamically allocated aggressor detection |
| CN112767983B (zh) * | 2021-03-15 | 2022-04-26 | 长鑫存储技术有限公司 | 刷新控制电路及存储器 |
| US11600314B2 (en) | 2021-03-15 | 2023-03-07 | Micron Technology, Inc. | Apparatuses and methods for sketch circuits for refresh binning |
| US11417385B1 (en) | 2021-04-12 | 2022-08-16 | Winbond Electronics Corp. | Semiconductor memory apparatus |
| US11631448B1 (en) | 2021-04-29 | 2023-04-18 | Samsung Electronics Co., Ltd. | Memory device performing refresh operation and method of operating the same |
| US11615829B1 (en) * | 2021-04-29 | 2023-03-28 | Samsung Electronics Co., Ltd. | Memory device performing refresh operation based on a random value and method of operating the same |
| US11670356B2 (en) * | 2021-07-16 | 2023-06-06 | Micron Technology, Inc. | Apparatuses and methods for refresh address masking |
| US11664063B2 (en) | 2021-08-12 | 2023-05-30 | Micron Technology, Inc. | Apparatuses and methods for countering memory attacks |
| KR20230032052A (ko) * | 2021-08-30 | 2023-03-07 | 삼성전자주식회사 | 메모리 컨트롤러 및 메모리 시스템 |
| KR20230043618A (ko) | 2021-09-24 | 2023-03-31 | 삼성전자주식회사 | 로우 해머 제어 방법 및 메모리 장치 |
| JP7433518B2 (ja) * | 2021-11-19 | 2024-02-19 | チャンシン メモリー テクノロジーズ インコーポレイテッド | ローハンマーリフレッシュ方法、ローハンマーリフレッシュ回路及び半導体メモリ |
| US11688451B2 (en) | 2021-11-29 | 2023-06-27 | Micron Technology, Inc. | Apparatuses, systems, and methods for main sketch and slim sketch circuit for row address tracking |
| KR20230080776A (ko) | 2021-11-30 | 2023-06-07 | 삼성전자주식회사 | 반도체 메모리 장치 및 이를 포함하는 메모리 시스템 |
| US20240071459A1 (en) * | 2022-08-28 | 2024-02-29 | Micron Technology, Inc. | Row tracking for row hammer mitigation |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040130959A1 (en) * | 2002-12-20 | 2004-07-08 | Nec Electronics Corporation | Semiconductor memory device having a DRAM cell structure and handled as a SRAM |
| US20140095786A1 (en) * | 2012-09-28 | 2014-04-03 | SK Hynix Inc. | Semiconductor device and operating method thereof |
| US20150206572A1 (en) * | 2014-01-21 | 2015-07-23 | SK Hynix Inc. | Memory and memory system including the same |
| US20150255140A1 (en) * | 2014-03-07 | 2015-09-10 | SK Hynix Inc. | Semiconductor memory device and refresh control system |
Family Cites Families (201)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5299159A (en) | 1992-06-29 | 1994-03-29 | Texas Instruments Incorporated | Serial register stage arranged for connection with a single bitline |
| US5422850A (en) | 1993-07-12 | 1995-06-06 | Texas Instruments Incorporated | Semiconductor memory device and defective memory cell repair circuit |
| US5984512A (en) * | 1994-07-29 | 1999-11-16 | Discovision Associates | Method for storing video information |
| US5699297A (en) | 1995-05-30 | 1997-12-16 | Kabushiki Kaisha Toshiba | Method of rewriting data in a microprocessor additionally provided with a flash memory |
| US5835436A (en) | 1995-07-03 | 1998-11-10 | Mitsubishi Denki Kabushiki Kaisha | Dynamic type semiconductor memory device capable of transferring data between array blocks at high speed |
| JPH09161478A (ja) | 1995-12-12 | 1997-06-20 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US5768196A (en) | 1996-03-01 | 1998-06-16 | Cypress Semiconductor Corp. | Shift-register based row select circuit with redundancy for a FIFO memory |
| JP3964491B2 (ja) | 1997-03-25 | 2007-08-22 | 株式会社ルネサステクノロジ | 半導体記憶装置及び半導体記憶装置の欠陥救済方法 |
| US5859801A (en) | 1997-03-28 | 1999-01-12 | Siemens Aktiengesellschaft | Flexible fuse placement in redundant semiconductor memory |
| US5883849A (en) | 1997-06-30 | 1999-03-16 | Micron Technology, Inc. | Method and apparatus for simultaneous memory subarray testing |
| US5943283A (en) * | 1997-12-05 | 1999-08-24 | Invox Technology | Address scrambling in a semiconductor memory |
| JP3194368B2 (ja) | 1997-12-12 | 2001-07-30 | 日本電気株式会社 | 半導体記憶装置及びその駆動方法 |
| US6011734A (en) | 1998-03-12 | 2000-01-04 | Motorola, Inc. | Fuseless memory repair system and method of operation |
| US6049505A (en) | 1998-05-22 | 2000-04-11 | Micron Technology, Inc. | Method and apparatus for generating memory addresses for testing memory devices |
| JPH11339493A (ja) | 1998-05-27 | 1999-12-10 | Mitsubishi Electric Corp | 同期型半導体記憶装置 |
| US6567340B1 (en) | 1999-09-23 | 2003-05-20 | Netlogic Microsystems, Inc. | Memory storage cell based array of counters |
| JP3964584B2 (ja) | 1999-11-26 | 2007-08-22 | 東芝マイクロエレクトロニクス株式会社 | 半導体記憶装置 |
| TW535161B (en) | 1999-12-03 | 2003-06-01 | Nec Electronics Corp | Semiconductor memory device and its testing method |
| JP3376998B2 (ja) | 2000-03-08 | 2003-02-17 | 日本電気株式会社 | 半導体記憶装置 |
| JP3957469B2 (ja) | 2000-04-11 | 2007-08-15 | Ｎｅｃエレクトロニクス株式会社 | 半導体記憶装置 |
| JP2002015593A (ja) | 2000-06-27 | 2002-01-18 | Toshiba Corp | 半導体記憶装置 |
| CA2313954A1 (en) | 2000-07-07 | 2002-01-07 | Mosaid Technologies Incorporated | High speed dram architecture with uniform latency |
| US6543286B2 (en) | 2001-01-26 | 2003-04-08 | Movaz Networks, Inc. | High frequency pulse width modulation driver, particularly useful for electrostatically actuated MEMS array |
| JP2003123470A (ja) | 2001-10-05 | 2003-04-25 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US6570516B1 (en) | 2001-11-09 | 2003-05-27 | Texas Instruments Incorporated | Multi-output DAC and method using single DAC and multiple s/h circuits |
| US6704228B2 (en) | 2001-12-28 | 2004-03-09 | Samsung Electronics Co., Ltd | Semiconductor memory device post-repair circuit and method |
| US6618314B1 (en) | 2002-03-04 | 2003-09-09 | Cypress Semiconductor Corp. | Method and architecture for reducing the power consumption for memory devices in refresh operations |
| US6751143B2 (en) | 2002-04-11 | 2004-06-15 | Micron Technology, Inc. | Method and system for low power refresh of dynamic random access memories |
| JP3821066B2 (ja) | 2002-07-04 | 2006-09-13 | 日本電気株式会社 | 磁気ランダムアクセスメモリ |
| JP4246971B2 (ja) | 2002-07-15 | 2009-04-02 | 富士通マイクロエレクトロニクス株式会社 | 半導体メモリ |
| KR100480607B1 (ko) | 2002-08-02 | 2005-04-06 | 삼성전자주식회사 | 리던던시 워드라인에 의하여 결함 워드라인을 대체하는경우 대체효율을 향상시키는 반도체 메모리 장치 |
| KR100474551B1 (ko) | 2003-02-10 | 2005-03-10 | 주식회사 하이닉스반도체 | 셀프 리프레쉬 장치 및 방법 |
| JP4381013B2 (ja) | 2003-03-17 | 2009-12-09 | 富士通マイクロエレクトロニクス株式会社 | 半導体記憶装置 |
| KR100497164B1 (ko) | 2003-04-30 | 2005-06-23 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 및 그의 동작 방법 |
| EP1657723B1 (en) | 2003-08-18 | 2013-03-06 | Fujitsu Semiconductor Limited | Semiconductor memory and operation method of semiconductor memory |
| DE10337855B4 (de) | 2003-08-18 | 2005-09-29 | Infineon Technologies Ag | Schaltung und Verfahren zur Auswertung und Steuerung einer Auffrischungsrate von Speicherzellen eines dynamischen Speichers |
| JP2005116106A (ja) | 2003-10-09 | 2005-04-28 | Elpida Memory Inc | 半導体記憶装置とその製造方法 |
| KR100518598B1 (ko) | 2003-11-03 | 2005-10-04 | 삼성전자주식회사 | 캠 셀 어레이의 결함 여부 테스트가 가능한 캠 및 캠 셀어레이의 결함 여부 테스트 방법 |
| KR100582357B1 (ko) * | 2003-12-29 | 2006-05-22 | 주식회사 하이닉스반도체 | 로우디코딩을 효율적으로 할 수 있는 태그블럭을 구비하는반도체 메모리 장치 |
| JP4478974B2 (ja) | 2004-01-30 | 2010-06-09 | エルピーダメモリ株式会社 | 半導体記憶装置及びそのリフレッシュ制御方法 |
| JP4019223B2 (ja) | 2004-02-18 | 2007-12-12 | 正義 山本 | イカ掛け針が振り上がるイカ掛け用ヤエン |
| KR100668822B1 (ko) | 2004-04-28 | 2007-01-16 | 주식회사 하이닉스반도체 | 메모리 장치의 셀프 리프레쉬 주기 제어 장치 |
| JP4753873B2 (ja) | 2004-06-23 | 2011-08-24 | パトレネラ キャピタル リミテッド， エルエルシー | メモリ |
| US7116602B2 (en) | 2004-07-15 | 2006-10-03 | Micron Technology, Inc. | Method and system for controlling refresh to avoid memory cell data losses |
| US7035152B1 (en) | 2004-10-14 | 2006-04-25 | Micron Technology, Inc. | System and method for redundancy memory decoding |
| US7248528B2 (en) * | 2004-10-21 | 2007-07-24 | Elpida Memory Inc. | Refresh control method of a semiconductor memory device and semiconductor memory device |
| DE102004062150A1 (de) | 2004-12-23 | 2006-07-13 | Braun Gmbh | Auswechselbares Zubehörteil für ein Elektrokleingerät und Verfahren zum Bestimmen der Benutzungsdauer des Zubehörteils |
| US7167401B2 (en) | 2005-02-10 | 2007-01-23 | Micron Technology, Inc. | Low power chip select (CS) latency option |
| US7212457B2 (en) * | 2005-05-18 | 2007-05-01 | Macronix International Co., Ltd. | Method and apparatus for implementing high speed memory |
| JP4609813B2 (ja) | 2005-05-18 | 2011-01-12 | エルピーダメモリ株式会社 | 半導体装置 |
| JP4524645B2 (ja) | 2005-06-01 | 2010-08-18 | エルピーダメモリ株式会社 | 半導体装置 |
| US7444577B2 (en) | 2005-08-04 | 2008-10-28 | Rambus Inc. | Memory device testing to support address-differentiated refresh rates |
| CN101331554A (zh) | 2005-11-08 | 2008-12-24 | 桑迪士克股份有限公司 | 具有可重定目标的存储器单元冗余的存储器 |
| KR100776737B1 (ko) | 2006-02-10 | 2007-11-19 | 주식회사 하이닉스반도체 | 반도체 메모리의 액티브 싸이클 제어장치 및 방법 |
| US20070247885A1 (en) | 2006-04-25 | 2007-10-25 | Renesas Technology Corp. | Content addressable memory |
| US8069377B2 (en) | 2006-06-26 | 2011-11-29 | Micron Technology, Inc. | Integrated circuit having memory array including ECC and column redundancy and method of operating the same |
| FR2903219A1 (fr) | 2006-07-03 | 2008-01-04 | St Microelectronics Sa | Procede de rafraichissement d'un memoire vive dynamique et dispositif de memoire vive dynamique correspondant,en particulier incorpore dans un telephone mobile cellulaire |
| US7522464B2 (en) | 2006-07-26 | 2009-04-21 | Zmos Technology, Inc. | Dynamic memory refresh configurations and leakage control methods |
| JP2008033995A (ja) | 2006-07-26 | 2008-02-14 | Matsushita Electric Ind Co Ltd | メモリシステム |
| US7461383B2 (en) | 2006-08-21 | 2008-12-02 | International Business Machines Corporation | Method and apparatus for efficient performance monitoring of a large number of simultaneous events |
| JP4353331B2 (ja) | 2006-12-05 | 2009-10-28 | エルピーダメモリ株式会社 | 半導体記憶装置 |
| KR100929155B1 (ko) * | 2007-01-25 | 2009-12-01 | 삼성전자주식회사 | 반도체 메모리 장치 및 그것의 메모리 셀 억세스 방법 |
| JP2008262616A (ja) * | 2007-04-10 | 2008-10-30 | Matsushita Electric Ind Co Ltd | 半導体記憶装置、内部リフレッシュ停止方法、外部アクセスと内部リフレッシュとの競合処理方法、カウンタ初期化手法、外部リフレッシュのリフレッシュアドレス検出方法、及び外部リフレッシュ実行選択方法 |
| CN101067972B (zh) | 2007-04-23 | 2012-04-25 | 北京兆易创新科技有限公司 | 一种存储器检错纠错编码电路及利用其读写数据的方法 |
| US20080266990A1 (en) | 2007-04-30 | 2008-10-30 | Infineon Technologies North America Corp. | Flexible redundancy replacement scheme for semiconductor device |
| TWI335035B (en) | 2007-06-20 | 2010-12-21 | Etron Technology Inc | Memory row scheme having memory row redundancy repair function |
| WO2009008078A1 (ja) | 2007-07-11 | 2009-01-15 | Fujitsu Microelectronics Limited | 半導体記憶装置及びシステム |
| WO2009008079A1 (ja) | 2007-07-11 | 2009-01-15 | Fujitsu Microelectronics Limited | 半導体記憶装置及びシステム |
| US7679979B1 (en) | 2008-08-30 | 2010-03-16 | Fronteon Inc | High speed SRAM |
| CN101458658B (zh) | 2007-12-13 | 2011-07-06 | 中芯国际集成电路制造(上海)有限公司 | 用于闪存的数据存储方法及装置 |
| JP5449670B2 (ja) | 2007-12-25 | 2014-03-19 | ピーエスフォー ルクスコ エスエイアールエル | 半導体記憶装置、および冗長領域のリフレッシュ方法 |
| US7872907B2 (en) * | 2007-12-28 | 2011-01-18 | Renesas Electronics Corporation | Semiconductor device |
| JP5513730B2 (ja) | 2008-02-08 | 2014-06-04 | ピーエスフォー ルクスコ エスエイアールエル | 半導体記憶装置 |
| JP4489127B2 (ja) | 2008-02-29 | 2010-06-23 | 株式会社東芝 | 半導体記憶装置 |
| JP2009252278A (ja) | 2008-04-04 | 2009-10-29 | Toshiba Corp | 不揮発性半導体記憶装置及びメモリシステム |
| US7768847B2 (en) | 2008-04-09 | 2010-08-03 | Rambus Inc. | Programmable memory repair scheme |
| JP4843655B2 (ja) | 2008-09-24 | 2011-12-21 | 株式会社東芝 | 半導体記憶装置 |
| CN102165533B (zh) | 2008-09-30 | 2015-01-28 | 株式会社半导体能源研究所 | 半导体存储器件 |
| US8127184B2 (en) | 2008-11-26 | 2012-02-28 | Qualcomm Incorporated | System and method including built-in self test (BIST) circuit to test cache memory |
| JP5599559B2 (ja) | 2008-11-27 | 2014-10-01 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置及びそのリフレッシュ方法 |
| JP2010152962A (ja) * | 2008-12-24 | 2010-07-08 | Toshiba Corp | 半導体記憶装置 |
| JP5343734B2 (ja) * | 2009-06-26 | 2013-11-13 | 富士通株式会社 | 半導体記憶装置 |
| JP2011034645A (ja) | 2009-08-03 | 2011-02-17 | Elpida Memory Inc | 半導体装置 |
| KR20110030779A (ko) | 2009-09-18 | 2011-03-24 | 삼성전자주식회사 | 메모리 장치, 이를 구비하는 메모리 시스템 및 이의 제어 방법 |
| JP5349256B2 (ja) | 2009-11-06 | 2013-11-20 | 株式会社東芝 | メモリシステム |
| US8862973B2 (en) | 2009-12-09 | 2014-10-14 | Intel Corporation | Method and system for error management in a memory device |
| JP5538958B2 (ja) | 2010-03-05 | 2014-07-02 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置 |
| US20110286271A1 (en) | 2010-05-21 | 2011-11-24 | Mediatek Inc. | Memory systems and methods for reading data stored in a memory cell of a memory device |
| JP2011258259A (ja) | 2010-06-07 | 2011-12-22 | Elpida Memory Inc | 半導体装置 |
| JP5731179B2 (ja) | 2010-06-21 | 2015-06-10 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| JP2012022751A (ja) | 2010-07-15 | 2012-02-02 | Elpida Memory Inc | 半導体装置 |
| KR101728067B1 (ko) | 2010-09-03 | 2017-04-18 | 삼성전자 주식회사 | 반도체 메모리 장치 |
| US8799566B2 (en) | 2010-12-09 | 2014-08-05 | International Business Machines Corporation | Memory system with a programmable refresh cycle |
| JP2012174297A (ja) | 2011-02-18 | 2012-09-10 | Elpida Memory Inc | 半導体装置 |
| JP2013004158A (ja) | 2011-06-21 | 2013-01-07 | Elpida Memory Inc | 半導体記憶装置及びそのリフレッシュ制御方法 |
| KR20130003333A (ko) | 2011-06-30 | 2013-01-09 | 삼성전자주식회사 | 스페어 안티퓨즈 어레이를 구비한 반도체 메모리 장치 및 그에 따른 안티퓨즈 리페어 방법 |
| KR20130033017A (ko) | 2011-09-26 | 2013-04-03 | 에스케이하이닉스 주식회사 | 불휘발성 메모리 장치의 동작 방법 |
| US9236143B2 (en) * | 2011-12-28 | 2016-01-12 | Intel Corporation | Generic address scrambler for memory circuit test engine |
| US9257169B2 (en) | 2012-05-14 | 2016-02-09 | Samsung Electronics Co., Ltd. | Memory device, memory system, and operating methods thereof |
| KR20140002928A (ko) | 2012-06-28 | 2014-01-09 | 에스케이하이닉스 주식회사 | 셀 어레이 및 이를 포함하는 메모리 장치 |
| US8938573B2 (en) | 2012-06-30 | 2015-01-20 | Intel Corporation | Row hammer condition monitoring |
| US9236110B2 (en) | 2012-06-30 | 2016-01-12 | Intel Corporation | Row hammer refresh command |
| US9117544B2 (en) | 2012-06-30 | 2015-08-25 | Intel Corporation | Row hammer refresh command |
| JP2014038674A (ja) | 2012-08-14 | 2014-02-27 | Ps4 Luxco S A R L | 半導体装置 |
| US9165679B2 (en) | 2012-09-18 | 2015-10-20 | Samsung Electronics Co., Ltd. | Post package repairing method, method of preventing multiple activation of spare word lines, and semiconductor memory device including fuse programming circuit |
| US8988956B2 (en) | 2012-09-18 | 2015-03-24 | Mosys, Inc. | Programmable memory built in self repair circuit |
| US9030903B2 (en) | 2012-09-24 | 2015-05-12 | Intel Corporation | Method, apparatus and system for providing a memory refresh |
| KR102050473B1 (ko) * | 2012-09-24 | 2019-11-29 | 삼성전자주식회사 | 리프레쉬 주기를 조절하는 반도체 메모리 장치 및 메모리 시스템 |
| US9299400B2 (en) | 2012-09-28 | 2016-03-29 | Intel Corporation | Distributed row hammer tracking |
| US20150294711A1 (en) | 2012-10-22 | 2015-10-15 | Hewlett-Packard Development Company, L.P. | Performing refresh of a memory device in response to access of data |
| WO2014065774A1 (en) | 2012-10-22 | 2014-05-01 | Hewlett-Packard Development Company, L.P. | Refreshing a group of memory cells in response to presence of potential disturbance |
| US9384821B2 (en) | 2012-11-30 | 2016-07-05 | Intel Corporation | Row hammer monitoring based on stored row hammer threshold value |
| US9032141B2 (en) | 2012-11-30 | 2015-05-12 | Intel Corporation | Row hammer monitoring based on stored row hammer threshold value |
| US9286964B2 (en) | 2012-12-21 | 2016-03-15 | Intel Corporation | Method, apparatus and system for responding to a row hammer event |
| US9251885B2 (en) | 2012-12-28 | 2016-02-02 | Intel Corporation | Throttling support for row-hammer counters |
| US9324398B2 (en) | 2013-02-04 | 2016-04-26 | Micron Technology, Inc. | Apparatuses and methods for targeted refreshing of memory |
| KR102133573B1 (ko) | 2013-02-26 | 2020-07-21 | 삼성전자주식회사 | 반도체 메모리 및 반도체 메모리를 포함하는 메모리 시스템 |
| US9224449B2 (en) | 2013-03-11 | 2015-12-29 | Nvidia Corporation | Variable dynamic memory refresh |
| US9269436B2 (en) | 2013-03-12 | 2016-02-23 | Intel Corporation | Techniques for determining victim row addresses in a volatile memory |
| WO2014142254A1 (ja) | 2013-03-15 | 2014-09-18 | ピーエスフォー ルクスコ エスエイアールエル | 半導体記憶装置及びこれを備えるシステム |
| US9064604B2 (en) | 2013-03-15 | 2015-06-23 | Taiwan Semiconductor Manufacturing Company Limited | Timing logic for memory array |
| US9449671B2 (en) | 2013-03-15 | 2016-09-20 | Intel Corporation | Techniques for probabilistic dynamic random access memory row repair |
| US9235300B2 (en) | 2013-03-29 | 2016-01-12 | Stmicroelectronics Asia Pacific Pte Ltd | Analog accumulator |
| KR102105894B1 (ko) | 2013-05-30 | 2020-05-06 | 삼성전자주식회사 | 휘발성 메모리 장치 및 그것의 리프레쉬 방법 |
| JP2015008029A (ja) | 2013-06-26 | 2015-01-15 | マイクロン テクノロジー， インク． | 半導体装置 |
| KR102194791B1 (ko) | 2013-08-09 | 2020-12-28 | 에스케이하이닉스 주식회사 | 메모리, 이를 포함하는 메모리 시스템 및 메모리의 동작방법 |
| KR102124987B1 (ko) | 2013-08-14 | 2020-06-22 | 에스케이하이닉스 주식회사 | 메모리 및 이를 포함하는 메모리 시스템 |
| US9047978B2 (en) | 2013-08-26 | 2015-06-02 | Micron Technology, Inc. | Apparatuses and methods for selective row refreshes |
| KR20150033950A (ko) | 2013-09-25 | 2015-04-02 | 에스케이하이닉스 주식회사 | 어드레스 검출회로, 메모리 및 메모리 시스템 |
| US9934143B2 (en) | 2013-09-26 | 2018-04-03 | Intel Corporation | Mapping a physical address differently to different memory devices in a group |
| WO2015047304A1 (en) | 2013-09-27 | 2015-04-02 | Hewlett-Packard Development Company, L.P. | Refresh row address |
| JP2015092423A (ja) | 2013-11-08 | 2015-05-14 | マイクロン テクノロジー， インク． | 半導体装置 |
| JP6142788B2 (ja) | 2013-12-04 | 2017-06-07 | 富士通株式会社 | 半導体記憶装置 |
| KR102157772B1 (ko) | 2013-12-18 | 2020-09-18 | 에스케이하이닉스 주식회사 | 메모리 및 이를 포함하는 메모리 시스템 |
| KR102189533B1 (ko) | 2013-12-18 | 2020-12-11 | 에스케이하이닉스 주식회사 | 메모리 및 이를 포함하는 메모리 시스템 |
| US10534686B2 (en) | 2014-01-30 | 2020-01-14 | Micron Technology, Inc. | Apparatuses and methods for address detection |
| US9299457B2 (en) | 2014-02-23 | 2016-03-29 | Qualcomm Incorporated | Kernel masking of DRAM defects |
| JP5983665B2 (ja) | 2014-03-17 | 2016-09-06 | 日本電気株式会社 | アクセス回数カウント装置、メモリシステム、および、アクセス回数カウント方法 |
| KR102116920B1 (ko) | 2014-03-26 | 2020-06-01 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 이를 포함하는 반도체 메모리 시스템 |
| US9431085B2 (en) | 2014-03-28 | 2016-08-30 | Synopsys, Inc. | Most activated memory portion handling |
| JP2015207334A (ja) | 2014-04-23 | 2015-11-19 | マイクロン テクノロジー， インク． | 半導体装置 |
| JP2015219938A (ja) | 2014-05-21 | 2015-12-07 | マイクロン テクノロジー， インク． | 半導体装置 |
| KR20160011021A (ko) * | 2014-07-21 | 2016-01-29 | 에스케이하이닉스 주식회사 | 메모리 장치 |
| KR20160011483A (ko) * | 2014-07-22 | 2016-02-01 | 에스케이하이닉스 주식회사 | 메모리 장치 |
| KR20160035444A (ko) | 2014-09-23 | 2016-03-31 | 에스케이하이닉스 주식회사 | 스마트 리프레쉬 장치 |
| US9799412B2 (en) | 2014-09-30 | 2017-10-24 | Sony Semiconductor Solutions Corporation | Memory having a plurality of memory cells and a plurality of word lines |
| KR102315277B1 (ko) | 2014-11-03 | 2021-10-20 | 삼성전자 주식회사 | 리프레쉬 특성이 개선된 반도체 메모리 장치 |
| KR20160056056A (ko) | 2014-11-11 | 2016-05-19 | 삼성전자주식회사 | 반도체 메모리 장치 및 이를 포함하는 메모리 시스템 |
| US10489455B2 (en) | 2014-11-18 | 2019-11-26 | Globalfoundries U.S. Inc. | Scoped search engine |
| US9978440B2 (en) | 2014-11-25 | 2018-05-22 | Samsung Electronics Co., Ltd. | Method of detecting most frequently accessed address of semiconductor memory based on probability information |
| KR102261587B1 (ko) | 2014-12-05 | 2021-06-04 | 삼성전자주식회사 | 로우 코드 영역의 비선형성을 개선할 수 있는 이미지 센서, 이의 작동 방법, 및 이를 포함하는 장치 |
| KR20160069213A (ko) | 2014-12-08 | 2016-06-16 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 |
| KR20160071948A (ko) | 2014-12-12 | 2016-06-22 | 에스케이하이닉스 주식회사 | 반도체 장치 |
| US9418723B2 (en) | 2014-12-23 | 2016-08-16 | Intel Corporation | Techniques to reduce memory cell refreshes for a memory device |
| KR102250622B1 (ko) * | 2015-01-07 | 2021-05-11 | 삼성전자주식회사 | 메모리 장치의 동작 방법 및 이를 포함하는 메모리 시스템의 동작 방법 |
| US10014060B2 (en) | 2015-01-30 | 2018-07-03 | Sandisk Technologies Llc | Memory system and method for reducing read disturb errors |
| KR102285772B1 (ko) | 2015-02-02 | 2021-08-05 | 에스케이하이닉스 주식회사 | 메모리 장치 및 이를 포함하는 메모리 시스템 |
| US9666257B2 (en) | 2015-04-24 | 2017-05-30 | Intel Corporation | Bitcell state retention |
| KR20160132243A (ko) | 2015-05-08 | 2016-11-17 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 |
| KR102352557B1 (ko) | 2015-12-29 | 2022-01-20 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 |
| EP3430849A4 (en) | 2016-01-18 | 2019-08-07 | Sckipio Technologies S.i Ltd | DYNAMIC RESOURCE ALLOCATION (DRA) FOR COMMUNICATION SYSTEMS |
| KR102329673B1 (ko) | 2016-01-25 | 2021-11-22 | 삼성전자주식회사 | 해머 리프레쉬 동작을 수행하는 메모리 장치 및 이를 포함하는 메모리 시스템 |
| JP2017182854A (ja) | 2016-03-31 | 2017-10-05 | マイクロン テクノロジー， インク． | 半導体装置 |
| KR102439671B1 (ko) | 2016-04-25 | 2022-09-02 | 에스케이하이닉스 주식회사 | 메모리 장치 |
| TWI604455B (zh) | 2016-05-13 | 2017-11-01 | Silicon Motion Inc | 資料儲存裝置、記憶體控制器及其資料管理方法與資料區塊管理方法 |
| KR102469065B1 (ko) | 2016-06-03 | 2022-11-23 | 에스케이하이닉스 주식회사 | 메모리 장치 |
| JP6640030B2 (ja) | 2016-06-06 | 2020-02-05 | ルネサスエレクトロニクス株式会社 | メモリマクロおよび半導体集積回路装置 |
| US9697913B1 (en) | 2016-06-10 | 2017-07-04 | Micron Technology, Inc. | Ferroelectric memory cell recovery |
| KR102661936B1 (ko) | 2016-06-27 | 2024-04-30 | 삼성전자주식회사 | 저장 장치 |
| US9911484B2 (en) | 2016-06-29 | 2018-03-06 | Micron Technology, Inc. | Oscillator controlled random sampling method and circuit |
| KR102468728B1 (ko) | 2016-08-23 | 2022-11-21 | 에스케이하이닉스 주식회사 | 리프레쉬 제어 회로, 반도체 메모리 장치 및 그의 동작 방법 |
| KR102547713B1 (ko) | 2016-09-01 | 2023-06-26 | 삼성전자주식회사 | 반도체 메모리 장치 및 이의 동작 방법 |
| KR102455027B1 (ko) | 2016-09-05 | 2022-10-17 | 에스케이하이닉스 주식회사 | 리프레쉬 제어 장치 및 이를 포함하는 반도체 장치 |
| US9799391B1 (en) | 2016-11-21 | 2017-10-24 | Nanya Technology Corporation | Dram circuit, redundant refresh circuit and refresh method |
| KR20180064940A (ko) | 2016-12-06 | 2018-06-15 | 삼성전자주식회사 | 해머 리프레쉬 동작을 수행하는 메모리 시스템 |
| KR20180075761A (ko) | 2016-12-26 | 2018-07-05 | 에스케이하이닉스 주식회사 | 메모리 장치, 이를 포함하는 메모리 시스템, 및, 그의 리프레시 동작방법 |
| KR20180085184A (ko) | 2017-01-18 | 2018-07-26 | 에스케이하이닉스 주식회사 | 로우 해머링을 개선할 수 있는 메모리 모듈 및 이의 동작 방법 |
| US10490251B2 (en) | 2017-01-30 | 2019-11-26 | Micron Technology, Inc. | Apparatuses and methods for distributing row hammer refresh events across a memory device |
| US9805782B1 (en) | 2017-02-02 | 2017-10-31 | Elite Semiconductor Memory Technology Inc. | Memory device capable of determining candidate wordline for refresh and control method thereof |
| KR20180102267A (ko) | 2017-03-07 | 2018-09-17 | 에스케이하이닉스 주식회사 | 반도체장치 및 반도체시스템 |
| KR20180114712A (ko) | 2017-04-11 | 2018-10-19 | 에스케이하이닉스 주식회사 | 리프레쉬 컨트롤러 및 그를 포함하는 반도체 메모리 장치 |
| WO2019026197A1 (ja) | 2017-08-02 | 2019-02-07 | ゼンテルジャパン株式会社 | 半導体記憶装置 |
| US10170174B1 (en) | 2017-10-27 | 2019-01-01 | Micron Technology, Inc. | Apparatus and methods for refreshing memory |
| KR102312178B1 (ko) | 2017-10-30 | 2021-10-14 | 에스케이하이닉스 주식회사 | 트윈 셀 모드를 가지는 메모리 장치 및 그의 리프레쉬 방법 |
| KR102341261B1 (ko) | 2017-11-13 | 2021-12-20 | 삼성전자주식회사 | 매스비트 카운터를 포함하는 메모리 장치 및 그의 동작 방법 |
| KR102406868B1 (ko) | 2017-11-23 | 2022-06-10 | 삼성전자주식회사 | 메모리 장치, 메모리 시스템 및 메모리 장치의 동작 방법 |
| US10431301B2 (en) | 2017-12-22 | 2019-10-01 | Micron Technology, Inc. | Auto-referenced memory cell read techniques |
| US10679685B2 (en) | 2017-12-27 | 2020-06-09 | Spin Memory, Inc. | Shared bit line array architecture for magnetoresistive memory |
| US10410710B2 (en) | 2017-12-27 | 2019-09-10 | Micron Technology, Inc. | Systems and methods for performing row hammer refresh operations in redundant memory |
| US10580475B2 (en) | 2018-01-22 | 2020-03-03 | Micron Technology, Inc. | Apparatuses and methods for calculating row hammer refresh addresses in a semiconductor device |
| US20190237132A1 (en) | 2018-01-30 | 2019-08-01 | Micron Technology, Inc. | Semiconductor device performing row hammer refresh operation |
| KR102410566B1 (ko) | 2018-02-05 | 2022-06-17 | 삼성전자주식회사 | 반도체 메모리 장치, 이를 포함하는 메모리 시스템 및 반도체 메모리 장치의 동작 방법 |
| JP2019169208A (ja) | 2018-03-22 | 2019-10-03 | 東芝メモリ株式会社 | 半導体装置 |
| KR20190123875A (ko) | 2018-04-25 | 2019-11-04 | 삼성전자주식회사 | 반도체 메모리 장치 및 이를 구비하는 메모리 시스템 |
| US10497420B1 (en) | 2018-05-08 | 2019-12-03 | Micron Technology, Inc. | Memory with internal refresh rate control |
| KR102534631B1 (ko) | 2018-05-11 | 2023-05-19 | 에스케이하이닉스 주식회사 | 카운팅 회로 블록을 포함하는 반도체 시스템 |
| KR102410924B1 (ko) | 2018-05-14 | 2022-06-20 | 삼성전자주식회사 | 해머 리프레쉬 동작을 수행하는 리프레쉬 제어 회로, 메모리 장치 및 메모리 장치의 동작 방법 |
| US11152050B2 (en) | 2018-06-19 | 2021-10-19 | Micron Technology, Inc. | Apparatuses and methods for multiple row hammer refresh address sequences |
| JP2020035504A (ja) | 2018-08-30 | 2020-03-05 | キオクシア株式会社 | メモリシステム |
| US10741256B2 (en) | 2018-09-18 | 2020-08-11 | Western Digital Technologies, Inc. | Data storage systems and methods for improved recovery after a write abort event |
| US10950288B2 (en) | 2019-03-29 | 2021-03-16 | Intel Corporation | Refresh command control for host assist of row hammer mitigation |
-
2016
- 2016-03-31 JP JP2016069963A patent/JP2017182854A/ja active Pending
- 2016-09-30 US US15/281,818 patent/US9805783B2/en active Active
- 2016-09-30 WO PCT/US2016/054878 patent/WO2017171927A1/en active Application Filing
- 2016-09-30 CN CN201680084284.4A patent/CN109074305B/zh active Active
- 2016-09-30 CN CN202310842104.6A patent/CN117271378A/zh active Pending
- 2016-09-30 KR KR1020187030487A patent/KR102234239B1/ko active IP Right Grant
- 2016-10-21 TW TW105134192A patent/TWI640988B/zh active
-
2017
- 2017-09-26 US US15/715,846 patent/US10032501B2/en active Active
-
2018
- 2018-06-27 US US16/020,863 patent/US10339994B2/en active Active
-
2019
- 2019-05-14 US US16/411,698 patent/US10950289B2/en active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040130959A1 (en) * | 2002-12-20 | 2004-07-08 | Nec Electronics Corporation | Semiconductor memory device having a DRAM cell structure and handled as a SRAM |
| US20140095786A1 (en) * | 2012-09-28 | 2014-04-03 | SK Hynix Inc. | Semiconductor device and operating method thereof |
| US20150206572A1 (en) * | 2014-01-21 | 2015-07-23 | SK Hynix Inc. | Memory and memory system including the same |
| US20150255140A1 (en) * | 2014-03-07 | 2015-09-10 | SK Hynix Inc. | Semiconductor memory device and refresh control system |
Also Published As
| Publication number | Publication date |
|---|---|
| CN117271378A (zh) | 2023-12-22 |
| US20190267077A1 (en) | 2019-08-29 |
| WO2017171927A1 (en) | 2017-10-05 |
| US20170287547A1 (en) | 2017-10-05 |
| JP2017182854A (ja) | 2017-10-05 |
| US10032501B2 (en) | 2018-07-24 |
| US20180025770A1 (en) | 2018-01-25 |
| TW201801079A (zh) | 2018-01-01 |
| CN109074305A (zh) | 2018-12-21 |
| US10339994B2 (en) | 2019-07-02 |
| US20180308539A1 (en) | 2018-10-25 |
| US10950289B2 (en) | 2021-03-16 |
| KR20180121658A (ko) | 2018-11-07 |
| US9805783B2 (en) | 2017-10-31 |
| TWI640988B (zh) | 2018-11-11 |
| CN109074305B (zh) | 2023-07-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR102234239B1 (ko) | 반도체 디바이스 | |
| CN112236822B (zh) | 用于多个行锤击刷新地址序列的设备及方法 | |
| US11315619B2 (en) | Apparatuses and methods for distributing row hammer refresh events across a memory device | |
| US11715512B2 (en) | Apparatuses and methods for dynamic targeted refresh steals | |
| US20210183433A1 (en) | Apparatuses and methods for dynamic refresh allocation | |
| US11380382B2 (en) | Refresh logic circuit layout having aggressor detector circuit sampling circuit and row hammer refresh control circuit | |
| TWI579844B (zh) | 記憶體器件之更新與資料清理方法以及其裝置 | |
| CN114121077A (zh) | 用于提供刷新地址的设备和方法 | |
| US11605442B2 (en) | Apparatuses and methods for refreshing memories with redundancy | |
| US11562783B2 (en) | Apparatuses, systems, and methods for resetting row hammer detector circuit based on self-refresh command | |
| US11482275B2 (en) | Apparatuses and methods for dynamically allocated aggressor detection | |
| US11688451B2 (en) | Apparatuses, systems, and methods for main sketch and slim sketch circuit for row address tracking |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E90F | Notification of reason for final refusal | ||
| E701 | Decision to grant or registration of patent right |