KR20180028783A - 커맨드 컨트롤러를 포함하는 메모리 장치 - Google Patents

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KR20180028783A
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정정화
차정윤
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삼성전자주식회사
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Abstract

커맨드 컨트롤러가 포함된 메모리 장치가 개시된다. 본 개시의 실시예에 따른 메모리 장치는, 복수의 메모리 셀들을 포함하는 메모리 셀 어레이; 내부 온도를 측정하여 온도 정보를 발생하는 온도 센서; 상기 메모리 장치의 테스트 모드에서, 상기 온도 정보에 따라 상기 메모리 셀 어레이에 대한 리프레쉬 구간을 조절하기 위한 구간 정보를 가변하여 출력하는 TCSR 블록; 및 상기 구간 정보에 응답하여, 외부로부터의 커맨드를 제어함으로써 상기 메모리 셀 어레이에 대한 리프레쉬 구간을 조절하는 커맨드 컨트롤러를 구비할 수 있다.

Description

커맨드 컨트롤러를 포함하는 메모리 장치{MEMORY DEVICE INCLUDING COMMAND CONTROLLER}
본 개시의 기술적 사상은 메모리 장치에 관한 것으로서, 보다 상세하게는 커맨드 컨트롤러를 포함하는 메모리 장치에 관한 것이다.
DRAM(Dynamic Random Access Memory)과 같은 휘발성 메모리 장치는 저장된 데이터를 유지하기 위하여 리프레쉬 동작을 수행한다. 공정의 미세화에 따라 Cell Capacitance 가 작아지면서 요구되는 리프레쉬 수준은 높아지게 되고, 이에 대한 메모리 디바이스의 리프레쉬 테스트에 있어, 테스트장치의 일종으로 상온보다 높은 온도환경(열응력 조건)에서 복수의 디바이스를 한 번에 테스트하기 위한 테스트 핸들러가 널리 사용되고 있다.
테스트 핸들러의 챔버 내부에는 테스트 될 복수의 메모리 디바이스들이 트레이 상에 배치되어 수납된다. 이 때, 챔버 내부의 온도는 산포를 보이게 되는데, 이로 인해 테스트 장비에서 주는 테스트 온도와 실제 테스트 될 복수의 메모리 디바이스들 각각의 온도가 다를 수 있게 되어 테스트 될 디바이스들의 수율 및 품질하락으로 이어질 수 있다.
본 개시는 상기와 같은 문제점을 해결하기 위한 것으로서, 테스트에 있어 테스트 장비에서 주는 온도가 아닌 실제 메모리 디바이스의 온도가 반영되도록 하는 커맨드 컨트롤러를 포함하는 메모리 장치를 제공하는 것을 목적으로 한다.
상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상의 일측면에 따른 메모리 장치는, 복수의 메모리 셀들을 포함하는 메모리 셀 어레이; 내부 온도를 측정하여 온도 정보를 발생하는 온도 센서; 상기 메모리 장치의 테스트 모드에서, 상기 온도 정보에 따라 상기 메모리 셀 어레이에 대한 리프레쉬 구간을 조절하기 위한 구간 정보를 가변하여 출력하는 TCSR 블록; 및 상기 구간 정보에 응답하여, 외부로부터의 커맨드를 제어함으로써 상기 메모리 셀 어레이에 대한 리프레쉬 구간을 조절하는 커맨드 컨트롤러를 구비할 수 있다.
본 개시의 기술적 사상의 다른 일측면에 따른 메모리 장치는, 복수의 메모리 셀들을 포함하는 메모리 셀 어레이; 테스트 모드에서, 온도에 따른 구간 정보를 출력하도록 구성된 구간 정보 생성부; 및 상기 테스트 모드에서, 상기 구간 정보에 따라 외부로부터의 커맨드를 블락 또는 제1 내부 신호로 치환 동작을 수행하여 상기 메모리 셀 어레이에 대한 리프레쉬 수행여부를 제어할 수 있는 리프레쉬 제어부를 포함할 수 있다.
본 개시의 일 실시예에 따른 메모리 장치에 따르면, 리프레쉬 테스트 시 실제 메모리 장치의 온도가 반영될 수 있어 수율 및 품질을 개선할 수 있다.
도 1은 본 개시의 실시예에 따른 메모리 장치를 테스트 하기 위한 테스트 장비의 구성을 설명하기 위한 도면이다.
도 2는 도 1의 테스트 장비 내의 온도 산포 및 테스트 장비 별 온도 산포의 그래프이다.
도 3은 본 개시의 실시예에 따른 메모리 장치가 포함된 메모리 시스템을 나타내는 블록도이다.
도 4는 본 개시의 실시예에 따른 TCSR 블록의 구성을 나타내는 블록도이다.
도 5는 본 개시의 실시예에 따른 커맨드 컨트롤러의 구성을 나타내는 블록도이다.
도 6은 본 개시의 실시예에 따른 메모리 장치의 테스트 모드에서의 동작들을 구체적으로 나타내는 흐름도이다.
도 7은 본 개시의 실시예에 따른 메모리 장치의 테스트 모드에서의 동작을 구체적으로 나타내는 흐름도이다.
도 8 및 도 9는 본 개시의 실시예에 따른 메모리 장치의 온도에 따른 동작을 구분하여 도시한다.
도 10은 테스트 되는 메모리 장치들에 있어, 리프레쉬 수준의 산포에 대한 그래프를 도시한다.
도 11은 본 개시의 실시예에 따른 TCSR 블록의 구성을 나타내는 블록도이다.
도 12는 본 개시의 실시예에 따른 TCSR 블록의 구성을 나타내는 블록도이다.
도 13은 본 개시의 실시예에 따른 TCSR 블록의 외부 커맨드 제어를 도시한다.
도 14는 본 개시의 실시예에 따른 메모리 장치를 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
도 1은 본 개시의 실시예에 따른 메모리 장치를 테스트 하기 위한 테스트 장비(1)의 구성을 설명하기 위한 도면이다. 테스트 장비(1)는, 예를 들어, 메모리 장치의 리프레쉬 성능을 테스트 할 수 있다.
도 1을 참조하면, 테스트 장비(1)는 테스트 핸들러(10)와 테스터(20)를 포함할 수 있다. 테스트 핸들러(10)는, 도시되지는 않았으나, 로딩챔버, 테스트 챔버, 언로딩 챔버를 포함할 수 있다. 피측정 메모리 소자들(DUT)은, 예를 들어 256개 또는 512개씩 트레이에 수납되어 로딩챔버에 로딩된 다음에 테스트 챔버로 이송되고 테스트 챔버에서 테스팅된 다음에 언로딩 챔버로 언로딩 될 수 있다. 도 1에서는 설명의 편의를 위해 피측정 메모리 소자들(DUT)의 개수가 48개 인것으로 도시하였으나, 이에 한정되는 것은 아니다.
테스트 챔버(11)내에는 테스트 보드(12)가 설치되고 테스트 보드(12) 상부에 매치 플레이트(14)가 배치될 수 있다. 테스트 보드(12)와 매치 플레이트(14) 사이에 트레이(13)가 반송되고 트레이(13)에 담겨진 피측정 메모리 소자들(DUT)은 매치 플레이트(14)에 진공 흡착된 다음에 테스트 보드(12)의 소켓에 각각 장착될 수 있다. 테스트 보드(12)는 하이픽스 보드 상에, 예를 들어 256 또는 512개의 소켓들을 포함하고 전기적으로 연결될 수 있다. 그러므로 피측정 메모리 소자(DUT)는 소켓, 하이픽스 보드를 통하여 테스터(20)와 전기적으로 연결될 수 있다. 테스트 보드(12)의 후상방에 히터(16)가 설치되고 히터(16) 후방에 팬(15)이 설치될 수 있다. 매치 플레이트(13)의 정중앙 및 4개의 대각 개소들에 각각 온도 센서들(18)이 설치되어 챔버(11) 내부의 온도(TS1-TS5)를 측정할 수 있다.
이와 같이 구성된 테스트 챔버(11) 내부는 질소가스로 충진된 다음에 히터(16), 팬(15) 및 온도 센서(18)를 통하여 내부 공기를 가열 순환시켜서 피측정 소자(100)를 기준온도까지 가열시킬 수 있다.
이와 같은 온도제어시스템에서는 피측정 메모리 소자들(DUT) 개수 보다는 적은 소수의 온도 센서들(18)이 배치되어 챔버 내부 공간 온도를 측정하기 때문에 정확한 온도 측정이 곤란하고 피측정 메모리 소자들(DUT) 각각의 온도 편차를 피할 수 없다. 또한 통상의 테스트 핸들러들은 온도 오프셋 조정을 1년에 1회 정도만 하기 때문에 조정 대응이 늦어 수율 및 품질 문제가 발생될 우려가 있다.
도 2는 도 1의 테스트 보드(12) 내의 온도 산포 그래프(a) 및 테스트 장비(1) 별 온도 산포의 그래프(b)를 도시한다.
그래프 (a)를 보면, 도 1에서 설명하였듯이, 테스트 보드(12) 내의 각 위치에서 온도가 넓게 산포되어 있음을 확인할 수 있다. 그래프 (a)에서, z 축은 온도를, x 축 및 y 축은 각각 도 1 에서 테스트 보드(12)의 기준점(std)에서부터의 각 x축 및 y 축으로 거리를 나타낸다.
그래프 (a) 에서, 온도는 z 축의 화살표 방향으로 갈수록 높아진다. 온도의 산포는, 예를 들어, 히터(16)와의 거리 때문에 나타날 수 있다. 도 1 및 도 2를 참조하면, 그래프 (a)에서 y축의 화살표 방향으로 갈수록 히터(16)와의 거리가 가까워질 수 있다. 따라서, 도시된 바와 같이 히터(16)와 가까워 질수록 온도는 더 높아지고, 히터(16)와 멀어질수록 온도가 더 낮아질 수 있다.
그래프 (b)는 테스트 장비(1)에 따른 온도 산포를 나타낸다. 구체적으로, y축은 온도를 나타내고, x축에서 숫자는 테스트 장비(1)별 구분을, 알파벳은 테스트 챔버(11)별 구분을 나타낸다. 예를 들어, 1A 와 1B의 경우, 같은 테스트 장비(1) 및 다른 테스트 챔버(11)임을 알 수 있다.
그래프 (b)를 살펴보면, 각 테스트 장비(1) 별로 온도의 산포가 있을 수 있고 나아가 같은 테스트 장비(1)일지라도 테스트 챔버(11)가 다르면 산포가 발생할 수 있다. 이는 전술하였듯이, 온도 오프셋 조정 대응이 늦어짐에 따른 결과 일 수 있다.
본 개시의 기술적 사상에 따른 실시예에서는 리프레쉬 테스트에 있어 테스트 장치에서 주는 온도가 아닌 실제 피측정 소자들(100), 즉 메모리 디바이스들의 온도가 반영되도록 하는 메모리 장치를 제공할 수 있다. 이에 따라, 메모리 장치의 수율 및 품질이 개선될 수 있다.
도 3은 본 개시의 실시예에 따른 메모리 장치가 포함된 메모리 시스템을 나타내는 블록도이다.
도 3을 참조하면, 메모리 시스템(100)은 메모리 장치(110) 및 메모리 컨트롤러(190)를 포함할 수 있다. 도 3의 메모리 시스템(100)은, 예를 들어, 도 1에 도시된 피측정 메모리 소자(DUT)에 포함된 시스템 일 수 있다.
메모리 장치(110)는 커맨드-어드레스 버퍼(Command address buffer, 140), 컨트롤 로직(control logic, 160), 데이터 저장부(data storing unit, 120), 데이터 입출력 회로(data I/O circuit, 180), TCSR 블록(temperature compensated self refresh block, 170) 및 커맨드 컨트롤러(CMD controller, 200)를 포함할 수 있다.
커맨드-어드레스 버퍼(140)는 메모리 장치(110)의 외부, 예컨대 메모리 컨트롤러(190)로부터 커맨드-어드레스(CA)를 입력받아 커맨드-어드레스(CA) 정보를 임시 저장할 수 있다. 용어 "커맨드-어드레스(CA)"는 커맨드 정보 및 어드레스 정보 중 어느 하나 또는 둘 다를 지원하거나 다른 방식으로 포함하는 특성을 지칭한다. 다른 실시예에 있어서, 메모리 장치(110)는 도 3과 달리 커맨드-어드레스 버퍼(140)가 아닌 커맨드 버퍼 및 어드레스 버퍼를 각각 포함할 수 있다.
커맨드-어드레스 버퍼(140)에 입력된 커맨드-어드레스(CA)는 어드레스 정보(ADDR) 및/또는 커맨드 (CMD)를 포함할 수 있다. 어드레스 정보(ADDR)는 데이터 저장부(120)에 포함된 메모리 셀 어레이(122)의 복수의 메모리 셀 중 적어도 하나를 지정하는 어드레스에 대한 정보일 수 있다. 어드레스 정보(ADDR)는 로우-어드레스 정보(ROW_ADDR) 및/또는 컬럼-어드레스 정보(COL_ADDR)를 포함할 수 있다. 실시예에 따라 커맨드-어드레스 버퍼(140)는 어드레스 정보(ADDR)를 임시로 저장할 수 있는 래치(latch)를 포함할 수 있다. 커맨드-어드레스 버퍼(140)는 어드레스 정보(ADDR)를 컨트롤 로직(160)의 제어에 따라 데이터 저장부(120)로 전송할 수 있다. 실시예에 따라 커맨드-어드레스 버퍼(140)에 포함된 래치에 저장된 어드레스 정보(ADDR)는 컨트롤 로직(160)에 의해 변경될 수 있다.
커맨드-어드레스(CA)에 포함된 커맨드(CMD)는 메모리 장치(110)의 동작을 결정하는 정보일 수 있다. 실시예에 따라 커맨드-어드레스 버퍼(140)는 커맨드(CMD)를 임시로 저장할 수 있는 래치를 포함할 수 있다. 커맨드-어드레스 버퍼(140)는 커맨드(CMD)를 컨트롤 로직(160)으로 전송할 수 있다.
컨트롤 로직(160)은 메모리 장치(110)의 전반적인 동작을 제어할 수 있다. 컨트롤 로직(160)은 커맨드 디코더(CMD decoder, 162), 클럭 발생기(clock generator, 미도시) 및/또는 MRS 회로(mode register set circuit, 164)를 포함할 수 있다.
커맨드 디코더(162)는 커맨드-어드레스 버퍼(140)로부터 수신된 커맨드(CMD)를 디코딩(decoding)하여 디코딩된 명령 신호를 내부적으로 발생할 수 있다.
클럭 발생기(미도시)는 클럭 신호를 발생하여 메모리 장치(110) 내부에 클럭 신호를 공급할 수 있다.
MRS 회로(164)는 메모리 장치(110)의 동작 모드를 지정하기 위한 커맨드 정보(CMD) 및/또는 어드레스 정보(ADDR)에 응답하여 내부의 모드 레지스터를 설정할 수 있다. 예를 들어, 상기 동작 모드는 리드 모드(read mode), 라이트 모드(write mode), 테스트 MRS 모드(test mode register set mode), 벤더 모드(vendor mode), BIST 모드(built in self test mode) 등에 해당할 수 있다. 상기 동작 모드를 세팅하여 저장하는 장소를 모드 레지스터(mode register)라 하고, MRS 회로(164)는 상기 모드 레지스터의 집합을 포함하며 회로 테스트에 용이하게 이용될 수 있다. 상기 모드 레지스터는 후술할 메모리 셀 어레이(122)와 별도로 구현될 수 있으나, 메모리 셀 어레이(122)의 일부로 구현될 수 있다.
메모리 장치(110)의 동작 모드는 크게 테스트 모드(test mode)와 비 테스트 모드(non-test mode)로 나뉠 수 있다. 예컨대, MRS 회로는 테스트 MRS 커맨드 또는 BIST 커맨드에 응답하여 테스트 모드로 설정될 수 있다. MRS회로가 테스트 모드로 동작할 경우, 커맨드 컨트롤러(200) 및/또는 TCSR 블록(170)에 인에이블 신호(EN)를 출력할 수 있다. 이하의 설명에서는 메모리 장치(110)가 테스트 모드에서 동작하는 걸 중심으로 설명하기로 한다.
데이터 저장부(120)는 메모리 셀 어레이(memory cell array, 122), 로우 디코더 및 로우 드라이버(row decoder & row driver, 124), 컬럼 디코더 및 컬럼 드라이버(column decoder & column driver, 126) 및 라이트 드라이버 및 감지 증폭기 블록(write driver & S/A block, 128)을 포함할 수 있다.
메모리 셀 어레이(122)는 워드 라인들, 비트라인들 및 각각이 워드 라인들 각각과 비트 라인들 각각에 접속된 메모리 셀들을 포함한다. 상기 메모리 셀들은 적어도 1 비트(bit) 이상의 데이터를 저장할 수 있다. 상기 메모리 셀들은 전원이 공급되는 동안 데이터를 저장할 수 있는 휘발성 메모리(volatile memory)로 구현될 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 메모리 셀들은 DRAM(dynamic random access memory), SDRAM(synchronous DRAM), DDR SDRAM(double data rate SDRAM), LPDDR SDRAM(low power double data rate sdram), GDDR SDRAM(graphics double data rate SDRAM), DDR2 SDRAM, DDR3 SDRAM, DDR4 SDRAM 등일 수 있다.
로우 디코더 및 로우 드라이버(124)는, 커맨드-어드레스 버퍼(140)로부터 출력된 로우-어드레스 정보(ROW_ADDR) 또는 후술할 커맨드 컨트롤러(200)로부터 출력된 테스트-로우-어드레스 정보(T_ROW_ADDR)에 기초하여, 워드 라인들 중에서 어느 하나를 선택하는 동작과 선택된 워드 라인을 필요한 동작 전압으로 구동하는 동작을 수행할 수 있다.
컬럼 디코더 및 컬럼 드라이버(126)는, 커맨드-어드레스 버퍼(140)로부터 출력된 컬럼-어드레스 정보(COL_ADDR) 또는 후술할 커맨드 컨트롤러(200)로부터 출력된 테스트-컬럼-어드레스 정보(T_COLUMN_ADDR)에 기초하여 비트 라인들 각각과 라이트 드라이버 및 감지 증폭기 블록(128) 사이의 접속을 제어할 수 있다.
예를 들어, 커맨드-어드레스 버퍼(140)에 저장된 어드레스 정보(ADDR)가 제1 주소에 해당하는 메모리 셀을 지정하는 경우, 로우 디코더 및 로우 드라이버(124)는 워드 라인들 중에서 상기 제1 주소에 해당하는 메모리 셀이 속한 워드 라인을 선택하고, 컬럼 디코더 및 컬럼 드라이버(126)는 비트 라인들 중에서 상기 제1 주소에 해당하는 메모리 셀이 속한 비트 라인을 라이트 드라이버 및 감지 증폭기 블록(128)에 접속시킬 수 있다.
라이트 드라이버 및 감지 증폭기 블록(128)은 데이터 입출력 회로(180)로부터 수신된 라이트 데이터에 기초하여 상기 라이트 데이터에 대응하는 전류 신호를 생성할 수 있고, 상기 전류 신호를 컬럼 디코더 및 컬럼 드라이버(126)에 의해 접속된 적어도 하나의 비트 라인으로부터 출력되는 전류 신호를 감지 증폭하여 상기 감지 증폭된 전류 신호에 대응하는 리드 데이터를 생성할 수 있고, 상기 리드 데이터를 데이터 입출력 회로(180)로 전송할 수 있다.
데이터 입출력 회로(180)는 데이터 입출력 단자에 접속되는 데이터 입력 회로(미도시)와 데이터 출력 회로(미도시)를 포함할 수 있다.
데이터 입력 회로(미도시)는 컨트롤 로직(160)의 제어에 따라, 데이터의 라이트 동작 시 데이터 입출력 단자로부터 입력되는 라이트 데이터를 수신하여 데이터 저장부(120)로 전송한다.
데이터 출력 회로(미도시)는 컨트롤 로직(160)의 제어에 따라, 데이터의 리드 동작 시 데이터 저장부(120)로부터 전송된 리드 데이터를 데이터 입출력 단자를 통해 외부로 출력한다. 외부는, 예를 들면, 메모리 컨트롤러 일 수 있다.
TCSR 블록(170)은, 테스트 모드에서, 메모리 장치(110) 내부 온도에 대한 정보에 따라 구간 정보(PD_R)를 출력할 수 있다. 구간 정보(PD_R)는 메모리 셀 어레이(122)에 대한 리프레쉬 구간을 조절하기 위한 것일 수 있다. 구간 정보(PD_R)는 내부 온도에 따라 가변할 수 있다. TCSR 블록(170)에 대한 자세한 설명은 도 4를 통해 후술하도록 한다.
커맨드 컨트롤러(200)는, 테스트 모드에서, 커맨드 디코더(162)에 의해 디코딩 된 커맨드(DE_CMD) 및/또는 TCSR 블록(170)에서 메모리 장치(110)의 온도에 따라 출력된 구간 정보(PD_R)를 입력으로 수신할 수 있다. 커맨드 컨트롤러(200)는 구간 정보(PD_R)에 응답하여, 디코딩된 커맨드(DE_CMD)를 제어할 수 있다. 커맨드 컨트롤러(200)는 디코딩된 커맨드(DE_CMD)를 제어하여 메모리 셀 어레이(122)에 대한 리프레쉬 구간을 조절할 수 있다. 커맨드 컨트롤러(200)에 대한 자세한 설명은 도 5를 통해 후술하도록 한다.
도 4는 본 개시의 실시예에 따른 TCSR 블록(170)의 구성을 나타낸 블록도이다.
도 3 및 도 4를 참조하면, TCSR 블록(170)은 온도 센서(temperature sensor, 172), 오실레이터(oscillator, 174), 리프레쉬 제어 회로(refresh control circuit, 176) 및 출력부(177)를 포함할 수 있다.
온도 센서(172)는 메모리 장치(110)의 온도를 측정하고, 측정된 온도를 온도 정보(TP)로서 오실레이터(174)와 리프레쉬 제어 회로(176)에 제공할 수 있다. 실시예에 따라, 온도 센서(172)는 TCSR 블록(170)이 아닌 메모리 장치(110) 내 다른 회로 영역에 배치될 수 있다. 실시예에 따라, 메모리 장치(110)의 온도는 외부 장치로부터 제공될 수 있다.
오실레이터(174)는 온도 센서(172)로부터 제공된 온도 정보(TP)에 따라 클럭 신호(TCLK)를 생성할 수 있다. 실시예에 있어서, 오실레이터(174)는 제공된 온도 정보(TP)에 따라 가변되는 주기를 갖는 클럭 신호(TCLK)를 생성할 수 있다. 오실레이터(174)로부터 제공되는 클럭 신호(TCLK)는, 온도 센서(172)에 의해 측정된 메모리 장치(110)의 내부 온도가 높을수록 주기가 짧아지고, 내부 온도가 낮을수록 주기가 길어질 수 있다. 테스트 모드에서 클럭 신호(TCLK)는, 메모리 셀 어레이(122)에 대한 리프레쉬 구간을 조절하기 위한 구간 정보(PD_R) 생성을 위해 출력부(177)로 제공될 수 있다. 테스트 모드 및/또는 비테스트 모드에서 클럭 신호는, 리프레쉬 제어 회로(176)로 제공되어 리프레쉬 주기를 제어하는 데 이용될 수 있다.
출력부(177)는 오실레이터(174)로부터 클럭 신호(TCLK)를 입력 받아, 메모리 셀 어레이(122)에 대한 리프레쉬 구간을 조절하기 위한 구간 정보(PD_R)를 출력할 수 있다. 실시예에 있어서, 출력부(177)는 카운터(counter, 178) 및 비교기(comparator, 179)를 포함할 수 있다.
카운터(178)는 오실레이터(174)로부터 클럭 신호(TCLK)를 입력 받아 카운트 하고, 카운트 신호(CNT)를 비교기(179)로 출력할 수 있다. 카운터(178)는, 예를 들어, 클럭 신호(TCLK)의 주기(cycle) 개수를 카운트하여 이를 카운트 신호(CNT)로 출력할 수 있다. 실시예에 있어서, 클럭 신호(TCLK)의 주기 개수의 카운트는, 클럭 신호(TCLK)의 라이징-엣지(rising-edge) 및/또는 폴링-엣지(falling-edge)를 카운트 함으로써 수행될 수 있다.
비교기(179)는 카운터(178)에서 출력된 카운트 신호(CNT)와 설정 횟수(NP)를 비교할 수 있다. 설정 횟수(NP)는, 예를 들어 MRS 회로(164)에 의해 달리 설정될 수 있다. 설정 횟수(NP)는, 이에 대응되는 복수의 비트로 비교기(179)에 입력될 수 있다. 비교기(179)는 카운트 신호(CNT)와 설정 횟수(NP)를 비교하여, 오실레이터(174)로부터 출력된 클럭 신호(TCLK)의 주기 개수가 설정 횟수보다 작은지 또는 크거나 같은지에 따라 구간 정보(PD_R)를 달리 출력할 수 있다.
도 5는 본 개시의 실시예에 따른 커맨드 컨트롤러(200)의 구성을 나타낸 블록도이다.
도 3 및 도 5를 참조하면, 커맨드 컨트롤러(200)는 판단 블록(determination block, 210) 및 선택 블록(selection block, 220)을 포함할 수 있다.
판단 블록(210)은 TCSR 블록(170)에서 출력된 구간 정보(PD_R)를 입력으로 하여, 구간 정보(PD_R)를 복수의 구간으로 구분하여 판단할 수 있다. 판단 블록(210)은 입력된 구간 정보(PD_R)에 따라 디코딩된 커맨드(DE_CMD)에 대한 제어 동작이 수행될 수 있도록 선택 블록(220)에 선택 제어 신호(SLT)를 출력할 수 있다.
실시예에 있어서, 구간 정보(PD_R)는 제1 로직 상태를 갖는 제1 구간(PD_R1, 도 8 참조) 및 제2 로직 상태를 갖는 제2 구간(PD_R2, 도 8 참조)을 포함할 수 있다. 구간 정보(PD_R)의 주기는 메모리 장치의 실제 온도에 무관하게 동일할 수 있다. 하나의 주기 내에서 제1 구간(PD_R1)이 길어지면 제2 구간(PD_R2)은 짧아질 수 있다. 제1 구간(PD_R1) 및/또는 제2 구간(PD_R2)은 온도에 따라 그 길이가 조절될 수 있다.
선택 블록(220)은 커맨드 디코더(162)로부터 디코딩된 커맨드(DE_CMD) 및 판단 블록(210)에서 출력된 선택 제어 신호(SLT)를 입력받아 디코딩된 커맨드(DE_CMD)를 제어할 수 있다. 실시예에 있어서, 구간 정보(PD_R)가 제1 구간(PD_R1)일 때와 제2 구간(PD_R2)일 때, 동일한 디코딩된 커맨드(DE_CMD)에 대한 선택 블록(220)의 제어가 달라질 수 있다. 선택 블록(220)의 제어를 통해, 메모리 셀 어레이(122)에 대한 리프레쉬 구간이 조절될 수 있다. 예를 들어, 제1 구간(PD_R1)에서는 메모리 셀 어레이(122)에 대한 리프레쉬가 수행되지 않고, 제2 구간(PD_R2)에서는 메모리 셀 어레이(122)에 대한 리프레쉬가 수행될 수 있다.
도 6은 본 개시의 실시예에 따른 메모리 장치의 테스트 모드에서의 동작들을 구체적으로 나타낸 흐름도이다. 도 6은, 예를 들어 메모리 장치(110)에 대한 제1 테스트 모드일 수 있다. 제1 테스트 모드에서는, 데이터 쓰기 동작이 수행된 메모리 셀에 대해 일정 시간 동안 모든 동작들을 중지(pause) 시킨 후 데이터를 읽음으로써, 리프레쉬 주기에 대한 한계값을 테스트 할 수 있다.
도 6을 참조하면, 메모리 셀 어레이(122)에 포함된 메모리 셀들 중 적어도 하나에 데이터 쓰기 동작이 수행될 수 있다(S300). 쓰기동작은, 커맨드-어드레스 버퍼(140)로부터 출력된 어드레스 정보(ADDR)에 기초하여 수행될 수 있다. 구체적으로, 어드레스 정보(ADDR) 중 로우-어드레스 정보(ROW_ADDR)에 기초하여 워드 라인들 중에서 어느 하나가 선택될 수 있고, 컬럼-어드레스 정보(COL_ADDR)에 기초하여 비트 라인들 중에서 어느 하나가 선택될 수 있다.
데이터 쓰기 동작이 수행된 다음, 온도 정보(TP)에 따라 출력되는 클럭 신호(TCLK)의 주기 개수가 카운트 될 수 있다(S310). 실시예에 있어서, 온도 정보(TP)는 TCSR 블록(170) 내의 온도 센서(172)에 의해 센싱된 메모리 장치(110)의 내부 온도일 수 있다. 다만, 온도 센서(172)는 TCSR 블록(170)이 아닌 메모리 장치(110) 내 다른 회로 영역에 배치될 수도 있다.
클럭 신호(TCLK)는 온도 센서(172)에서 출력된 온도 정보(TP)에 따라 TCSR 블록(170) 내의 오실레이터(174)에서 출력될 수 있다. 실시예에 있어서, 클럭 신호(TCLK)는 오실레이터(174)로 제공되는 온도 정보(TP)에 따라 주기가 가변되어 출력될 수 있다. 클럭 신호(TCLK)는, 온도 센서(172)에 의해 측정된 메모리 장치(110)의 내부 온도가 높을수록 주기가 짧아지고, 내부 온도가 낮을수록 주기가 길어질 수 있다.
주기 개수의 카운트는, 예를 들면, 카운터(178)에 의해 수행될 수 있다. 실시예에 있어서, 오실레이터(174)에서 출력된 온도 정보(TP)에 따른 클럭 신호(TCLK)는 TCSR 블록(170) 내의 카운터(178)에 입력될 수 있다. 카운터(178)는 오실레이터(174)로부터 클럭 신호(TCLK)를 입력 받아 카운트 하여 이를 카운트 신호(CNT)로 출력할 수 있다. 카운터(178)는, 예를 들어, 클럭 신호(TCLK)의 주기를 카운트하여 이를 카운트 신호(CNT)로 출력할 수 있다.
온도 정보(TP)에 따른 클럭 신호(TCLK)의 주기 개수를 카운트 하여 이를 설정 횟수(NP)와 비교할 수 있다(S320). 설정 횟수(NP)는 클럭 신호(TCLK)의 주기 개수를 카운트 하기 위해 미리 설정된 값이며, 변경이 가능할 수 있다. 설정 횟수(NP)는, 테스트 될 리프레쉬 주기의 한계값을 고려하여 설정될 수 있다.
실시예에 있어서, 설정 횟수(NP)를 주기 개수가 카운트 된 값과 비교하는 것은 TCSR 블록(170) 내의 비교기(179)를 통해 수행될 수 있다. 비교기(179)는, 주기 개수가 카운트 된 값을, 카운터(178)로부터 출력된 카운트 신호(CNT)를 통해 입력 받을 수 있다. 비교기(179)는 비교 동작을 수행하여, 이에 따른 구간 정보(PD_R)를 출력할 수 있다.
설정 횟수(NP)와 카운트 신호(CNT)의 비교에 따른 구간 정보(PD_R)가 출력된 후, 구간 정보(PD_R)의 로직 상태에 따라 메모리 셀 어레이(122)에 다른 동작이 수행될 수 있다. 실시예에 있어서, 구간 정보(PD_R)는 제1 로직 상태를 갖는 제1 구간(PD_R1) 및 제2 로직 상태를 갖는 제2 구간(PD_R2)을 포함할 수 있다. 제1 구간(PD_R1)은 제2 구간(PD_R2) 보다 먼저 출력될 수 있다.
제1 구간(PD_R1)의 구간 정보(PD_R)는, 설정 횟수(NP)보다 카운트 신호(CNT)가 작은 경우에 출력될 수 있다. 제1 구간(PD_R1), 즉 설정 횟수(NP)보다 카운트 된 클럭 신호(TCLK)의 주기 개수가 적을 경우에서는, 데이터가 쓰여진 메모리 셀에 아무런 동작도 수행되지 않을 수 있다(S330).
실시예에 있어서, 아무런 동작이 수행되지 않는 것은 커맨드 컨트롤러(200)에서 구간 정보(PD_R)에 따라 디코딩된 커맨드(DE_CMD)를 블락함으로써 수행될 수 있다. 구체적으로, 설정 횟수(NP)와 클럭 신호(TCLK)의 주기 개수를 비교하여 출력된 구간 정보(PD_R)가 커맨드 컨트롤러(200)에 포함된 판단 블록(210)에 입력될 수 있고, 판단 블록(210)은 입력된 구간 정보(PD_R)가 제1 구간(PD_R1)의 구간 정보(PD_R)인지 판단하여 디코딩된 커맨드(DE_CMD)에 대한 제어 동작이 수행될 수 있도록 선택 블록(220)에 선택 제어 신호(SLT)를 출력할 수 있다.
선택 블록(220)은 커맨드 디코더(162)로부터 출력된 디코딩된 커맨드(DE_CMD) 및 판단 블록(210)으로부터 출력된 선택 제어 신호(SLT)를 입력으로 하여, 디코딩된 커맨드(DE_CMD)에 대한 제어 동작을 수행할 수 있다. 판단 블록(210)으로부터 출력된 선택 제어 신호(SLT)가 제1 구간(PD_R1)의 구간 정보(PD_R)에 따른 제어 신호인 경우, 선택 블록(220)은 입력 받은 디코딩된 커맨드(DE_CMD)를 블락할 수 있다. 실시예에 있어서, 입력 받은 디코딩된 커맨드(DE_CMD)는 리프레쉬 커맨드 일 수 있다. 디코딩된 커맨드(DE_CMD)를 블락함으로써, 제1 구간(PD_R1)의 구간 정보(PD_R)에 따른 제어 신호가 입력되는 동안에는 데이터 쓰기 동작이 수행된 메모리 셀에는 리프레쉬를 포함하여 어떠한 동작도 수행되지 않을 수 있다.
제2 구간(PD_R2)의 구간 정보(PD_R)는, 설정 횟수(NP)보다 카운트 신호(CNT)가 같거나 큰 경우에 출력될 수 있다. 제2 구간(PD_R2), 즉 설정 횟수(NP)보다 카운트 된 클럭 신호(TCLK)의 주기 개수가 같거나 많은 경우에서는, 메모리 셀 어레이(122)에 리프레쉬 동작이 수행될 수 있다(S340).
실시예에 있어서, 메모리 셀 어레이(122)에 대한 리프레쉬 동작은 제1 구간(PD_R1)의 구간 정보(PD_R)에 따른 디코딩된 커맨드(DE_CMD)에 대한 블락 동작이 중지됨으로써 수행될 수 있다. 구체적으로, 클럭 신호(TCLK)의 주기 개수가 설정 횟수(NP)보다 같거나 많아짐에 따라 비교 블록(179)에서 제2 구간(PD_R2)의 구간 정보(PD_R)가 출력되고, 판단 블록(210)은 이를 입력으로 할 수 있다. 판단 블록(210)은 입력된 구간 정보(PD_R)가 제2 구간(PD_R2)의 구간 정보(PD_R)인지 판단하여 디코딩된 커맨드(DE_CMD)에 대한 제어 동작이 수행될 수 있도록 선택 블록(220)에 선택 제어 신호(SLT)를 출력할 수 있다.
제2 구간(PD_R2)의 구간 정보(PD_R)에 따른 선택 제어 신호(SLT)가 선택 블록(220)에 입력되기 전, 선택 블록(220)은 디코딩된 커맨드(DE_CMD)에 대한 블락 동작을 수행하는 중일 수 있다. 제2 구간(PD_R2)의 구간 정보(PD_R)에 따른 선택 제어 신호(SLT)가 선택 블록(220)으로 입력됨으로써, 선택 블록(220)은 디코딩된 커맨드(DE_CMD)에 대한 블락 동작을 종료할 수 있다. 이에 따라, 디코딩된 커맨드(DE_CMD)에 대응하는 동작이 메모리 셀 어레이(122)에서 수행될 수 있다. 디코딩된 커맨드(DE_CMD)는 리프레쉬 커맨드 일 수 있다.
실시예에 있어서, 상기 리프레쉬는 CBR(CAS-Befor-RAS) 리프레쉬일 수 있다. CBR 리프레쉬는 외부에서 로우 어드레스가 입력되지 않고 대신에 리프레쉬 요구가 있을 때마다 메모리 장치(110) 내부의 리프레쉬 카운터(미도시)에서 리프레쉬 로우 어드레스가 생성되는 스킴을 일컫는다. CBR 리프레쉬 동작은, 리프레쉬 카운터가 초기화되어 CBR 리프레쉬 로우 어드레스가 "0"으로 리셋되어 있는 경우, CBR 리프레쉬 로우 어드레스 0에 해당하는 메모리 셀 로우가 리프레쉬 된다. 메모리 셀 로우는 하나의 워드라인에 연결된 메모리 셀들의 로우를 말한다. 설명의 편의를 위하여, CBR 리프레쉬 로우 어드레스 0에 해당하는 최소 메모리 셀 로우를 "WL0"이라 칭하고, 리프레쉬 카운트에 의해 "1"이 증가된 CBR 리프레쉬 로우 어드레스에 해당하는 메모리 셀 로우를 "WL1"이라 칭하자. 리프레쉬 주기 동안, CBR 리프레쉬 동작은 WL0, WL1, , WLn-1, WLn, 메모리 셀 로우를 순차적으로 리프레쉬하고, 마지막으로 최대 메모리 셀 로우를 리프레쉬 한다.
도 7은 본 개시의 실시예에 따른 메모리 장치의 테스트 모드에서의 동작을 구체적으로 나타낸 흐름도이다. 도 7은, 예를 들어 메모리 장치(110)에 대한 제2 테스트 모드일 수 있다. 제2 테스트 모드에서는, 데이터 쓰기 동작이 수행된 메모리 셀에 있어, 그 주변 셀에 일정 시간동안 Disturb를 가한 후 데이터를 읽음으로써, 리프레쉬 주기에 대한 한계값을 테스트 할 수 있다.
도 7에 도시된 동작들의 실시예 중 도 6에 도시된 실시예와 중복되는 동작들은 설명을 생략하기로 한다.
도 7을 참조하면, 메모리 셀 어레이(122)에 포함된 메모리 셀들 중 적어도 하나에 데이터 쓰기 동작이 수행되고(S400), 온도 정보(TP)에 따라 출력되는 클럭 신호(TCLK)의 주기 개수가 카운트 될 수 있다(S410). 그 다음, 카운트 된 주기 개수를 미리 설정된 설정 횟수(NP)와 비교할 수 있다(S420). 실시예에 있어서, 주기 개수의 카운트 값과 설정 횟수(NP)의 비교는 TCSR 블록(170) 내의 비교기(179)를 통해 수행될 수 있고, 비교기(179)는 이에 따른 구간 정보(PD_R)를 출력할 수 있다.
설정 횟수(NP)와 주기 개수의 카운트 값의 비교에 따른 구간 정보(PD_R)에 따라 메모리 셀 어레이(122)에 다른 동작이 수행될 수 있다. 실시예에 있어서, 구간 정보(PD_R)는 제1 로직 상태를 갖는 제1 구간(PD_R1) 및 제2 로직 상태를 갖는 제2 구간(PD_R2)을 포함할 수 있다. 제1 구간 정보는 제2 구간 정보보다 먼저 출력될 수 있다.
제1 구간(PD_R1)의 구간 정보(PD_R)는, 설정 횟수(NP)보다 카운트 신호(CNT)가 작은 경우에 출력될 수 있다. 제1 구간(PD_R1), 즉 설정 횟수(NP)보다 카운트 된 클럭 신호(CLK)의 주기 개수가 적을 경우에서는, 데이터가 쓰여진 메모리 셀의 주변에 위치한 셀들에 Disturb 동작이 수행될 수 있다(S430). Disturb 동작은, 예를 들어, 데이터가 쓰여진 메모리 셀의 주변에 위치한 셀들을 ACTIVE 상태가 되게 함으로써 수행될 수 있다. ACTIVE 상태는, 해당되는 셀들의 워드라인 및 비트라인에 일정 전압을 인가함으로써 도달할 수 있다.
실시예에 있어서, 데이터가 쓰여진 메모리 셀의 주변에 위치한 셀들에 Disturb 동작이 수행되는 것은, 커맨드 컨트롤러(200)에서 구간 정보(PD_R)에 따라 디코딩된 커맨드(DE_CMD)에 대응하는 동작이 실행되도록 제어함으로써 수행될 수 있다. 구체적으로, 비교기(179)를 통해 출력된 구간 정보(PD_R)가 커맨드 컨트롤러(200)에 포함된 판단 블록(210)에 입력될 수 있고, 판단 블록(210)은 입력된 구간 정보(PD_R)가 제1 구간(PD_R1)의 구간 정보(PD_R)인지 판단하여 디코딩된 커맨드(DE_CMD)에 대한 제어 동작이 수행될 수 있도록 선택 블록(220)에 선택 제어 신호(SLT)를 출력할 수 있다.
선택 블록(220)은 커맨드 디코더(162)로부터 출력된 디코딩된 커맨드(DE_CMD) 및 판단 블록(210)으로부터 출력된 선택 제어 신호(SLT)를 입력으로 하여, 디코딩된 커맨드(DE_CMD)에 대한 제어 동작을 수행할 수 있다. 판단 블록(210)으로부터 출력된 선택 제어 신호(SLT)가 제1 구간(PD_R1)의 구간 정보(PD_R)에 따른 제어 신호인 경우, 선택 블록(220)은 입력받은 디코딩된 커맨드(DE_CMD)에 대응하는 동작이 실행되도록 제어할 수 있다. 실시예에 있어서, 입력 받은 디코딩된 커맨드(DE_CMD)는 액티브 커맨드 일 수 있다. 액티브 커맨드에 의해, 제1 구간(PD_R1)의 구간 정보(PD_R)에 따른 제어 신호가 입력되는 동안에는 데이터가 쓰여진 메모리 셀의 주변에 위치한 셀들에 Disturb 동작이 수행될 수 있다.
제2 구간(PD_R2)의 구간 정보(PD_R)는, 설정 횟수(NP)보다 카운트 신호(CNT)가 같거나 큰 경우에 출력될 수 있다. 제2 구간(PD_R2), 즉 설정 횟수(NP)보다 카운트 된 클럭 신호(TCLK)의 주기 개수가 같거나 많은 경우에서는, 리프레쉬 동작이 수행될 수 있다(S440).
실시예에 있어서, 메모리 셀 어레이(122)에 대한 리프레쉬 동작은 디코딩된 커맨드(DE_CMD)가 제1 내부 신호로 치환됨으로써 수행될 수 있다. 구체적으로, 클럭 신호(TCLK)의 주기 개수가 설정 횟수(NP)보다 같거나 많아짐에 따라 비교 블록(179)에서 제2 구간(PD_R2)의 구간 정보(PD_R)가 출력되고, 판단 블록(210)은 이를 입력으로 할 수 있다. 판단 블록(210)은 입력된 구간 정보(PD_R)가 제2 구간(PD_R2)의 구간 정보(PD_R)인지 판단하여 디코딩된 커맨드(DE_CMD)에 대한 제어 동작이 수행될 수 있도록 선택 블록(220)에 선택 제어 신호(SLT)를 출력할 수 있다.
제2 구간(PD_R2)의 구간 정보(PD_R)에 따른 선택 제어 신호(SLT)가 선택 블록(220)에 입력되기 전, 선택 블록(220)은 디코딩된 커맨드(DE_CMD)에 대응하는 동작이 실행되도록 제어하는 중일 수 있다. 제2 구간(PD_R2)의 구간 정보(PD_R)에 따른 선택 제어 신호(SLT)가 선택 블록(220)으로 입력됨으로써, 선택 블록(220)은 디코딩된 커맨드(DE_CMD)를 제1 내부 신호로 치환할 수 있다. 실시예에 있어서, 디코딩된 커맨드(DE_CMD)는 액티브 커맨드이고, 제1 내부 신호는 리프레쉬 커맨드 일 수 있다. 이에 따라, 제2 구간(PD_R2)의 구간 정보(PD_R)가 입력되는 동안에는 메모리 셀 어레이(122)에 대해 리프레쉬 동작이 수행될 수 있다. 실시예에 있어서, 상기 리프레쉬는 CBR 리프레쉬 일 수 있다.
도 8 및 도 9는 본 개시의 실시예에 따른 메모리 장치의 온도에 따른 동작을 구분하여 도시한다. T1 및 T2 는 제1 온도 및 제2 온도를 의미한다. 제1 온도는 제2 온도보다 높은 온도일 수 있다. 실시예에 있어서, 도 8은 제1 테스트 모드에서의 동작을 도시할 수 있고, 도 9는 제2 테스트 모드에서의 동작을 도시할 수 있다.
도 8을 참조하면, 적어도 하나의 메모리 셀에 데이터 쓰기 동작이 수행된 다음, 테스트를 위한 동작이 수행될 수 있다. 테스트는, 메모리 셀에 있어 리프레쉬 주기의 한계를 측정함을 목적으로 할 수 있다. 다만, 이에 한정되는 것은 아니다.
메모리 셀에 데이터 쓰기 동작이 수행된 다음, 온도에 따라 가변하는 클럭 신호(TCLK)의 주기 개수를 카운트 할 수 있다. 제1 온도(T1)에서 클럭 신호(TCLK)는, 제2 온도(T2)에서의 클럭 신호(TCLK)보다 짧은 주기를 가질 수 있다. 클럭 신호(TCLK)는 TCSR 블록(170, 도 4 참조)에 포함된 오실레이터(174, 도 4 참조)로부터 출력될 수 있다.
클럭 신호(TCLK)의 주기 개수를 카운트 한 값과 미리 설정된 횟수의 비교에따라 구간 정보(PD_R)가 출력될 수 있다. 구간 정보(PD_R)는 제1 로직 상태를 갖는 제1 구간(PD_R1) 및 제2 로직 상태를 갖는 제2 구간(PD_R2)을 포함할 수 있다. 구간 정보(PD_R)의 주기는 메모리 장치의 실제 온도에 무관하게 동일할 수 있다. 하나의 주기 내에서 제1 구간(PD_R1)이 길어지면 제2 구간(PD_R2)은 짧아질 수 있다. 제1 구간(PD_R1) 및/또는 제2 구간(PD_R2)은 온도에 따라 그 길이가 조절될 수 있다. 도 8에서는 제1 구간(PD_R1)의 제1 로직 상태가 "High" 이고 제2 구간(PD_R2)의 제2 로직 상태가 "Low"인 것으로 도시되었으나, 설명의 편의를 위한 것일뿐 이에 한정되는 것은 아니다.
클럭 신호(TCLK)의 주기 개수를 카운트 하여, 주기 개수가 미리 설정된 횟수보다 같거나 커지기 전까지인 제1 구간(PD_R1)에서, 외부 커맨드가 제어될 수 있다. 실시예에 있어서, 외부 커맨드 제어는 외부 커맨드를 블락하는 것일 수 있다. 외부 커맨드를 블락함으로써, 메모리 셀 어레이(122, 도 3 참조)에 어떤 동작도 수행되지 않을 수 있다(PAUSE).
클럭 신호(TCLK)의 주기 개수가 미리 설정된 횟수보다 같거나 커지게 되는 제2 구간(PD_R2)에서, 메모리 셀 어레이(122, 도 3 참조)에 리프레쉬 동작이 수행될 수 있다. 실시예에 있어서, 리프레쉬 동작은 외부 커맨드에 대한 블락 동작이 종료됨으로써 수행될 수 있다. 리프레쉬 동작이 완료된 후, 메모리 셀에 쓰여진 데이터를 읽음으로써 리프레쉬 주기의 한계를 측정할 수 있다.
도 9를 참조하면, 도 8의 경우와 달리, 주기 개수가 미리 설정된 횟수보다 같거나 커지기 전까지인 제1 구간(PD_R1)에서 DISTURB 동작이 수행될 수 있다. DISTURB 동작은 데이터 쓰기 동작이 수행된 메모리 셀의 주변 셀들에 대해 수행될 수 있다. 실시예에 있어서, DISTURB 동작은 외부 커맨드에 대응하는 동작일 수 있다. 외부 커맨드는 액티브 커맨드 일 수 있다.
클럭 신호(TCLK)의 주기 개수가 미리 설정된 횟수보다 같거나 커지게 되는 제2 구간(PD_R2)에서, 메모리 셀 어레이(122, 도 3 참조)에 리프레쉬 동작이 수행될 수 있다. 실시예에 있어서, 리프레쉬 동작은 외부 커맨드를 제1 내부 신호로 치환함으로써 수행될 수 있다. 제1 내부 신호는 리프레쉬 커맨드 일 수 있다. 리프레쉬 동작이 완료된 후, 메모리 셀에 쓰여진 데이터를 읽음으로써 리프레쉬 주기의 한계를 측정할 수 있다.
도 8 및 도 9에서는 제1 구간(PD_R1) 및 제2 구간(PD_R2)를 구분하기 위해 미리 설정된 횟수가 6개인 것처럼 도시되었으나, 이는 설명의 편의를 위한 것일 뿐 이에 제한되지 않는다.
도 10은 테스트되는 메모리 장치(110)들에 있어, 리프레쉬 수준의 산포에 대한 그래프를 도시한다. 그래프 X축의 리프레쉬 수준은 리프레쉬 주기의 한계값을 의미할 수 있으며, 화살표 방향으로 갈수록 짧은 주기를 가질 수 있다.
도 10을 참조하면, 공정 발전 방향에 따라 리프레쉬 수준의 산포는 D1 산포로부터 D3 산포로 변해간다. 즉, 공정이 발전할수록 리프레쉬 주기가 짧아짐을 알 수있다.
리프레쉬 주기 테스트에 있어서, 테스트 기준 온도(Tref)에서 B 의 리프레쉬 한계(Limit) 주기를 테스트 할 수 있다. 이 때, 도 1에서 전술한 테스트 핸들러의 온도 산포 영향으로, 테스트 되는 메모리 장치(110)의 실제 온도는 T1 에서 T2까지의 산포를 가질 수 있다. 온도 T1은 온도 Tref 보다 낮을 수 있고, 온도 T2는 온도 Tref 보다 높을 수 있다.
테스트 되는 메모리 장치들(110) 중 T1의 온도를 갖는 메모리 장치들(110) 은, 실제로는 Tref 온도에서 B의 한계 주기가 테스트 된 것이 아닌 T1 온도에서 B의 한계 주기가 테스트 된 것일 수 있다. T1의 온도에서 B의 한계 주기는 Tref 온도로 환산하면 A의 한계 주기일 수 있다. 따라서, T1의 온도를 갖는 메모리 장치들(110)은 Tref의 온도에서 A의 한계 주기가 테스트 된 것과 마찬가지로 볼 수 있다. 즉, T1부터 Tref 사이의 온도를 갖는 메모리 장치(110)들은 테스트에도 불구하고, 품질 저하가 우려될 수 있다.
테스트 되는 메모리 장치들(110) 중 T2의 온도를 갖는 메모리 장치들(110)은, 실제로는 Tref 온도에서 B의 한계 주기가 테스트 된 것이 아닌 T2 온도에서 B의 한계 주기가 테스트 된 것일 수 있다. T2의 온도에서 B의 한계 주기는 Tref 온도로 환산하면 C의 한계 주기일 수 있다. 따라서, T2의 온도를 갖는 메모리 장치들(110)은 Tref의 온도에서 C의 한계 주기가 테스트 된 것과 마찬가지로 볼 수 있다. 즉, Tref부터 T2 사이의 온도를 갖는 메모리 장치(110)들은 테스트로 인한 수율 저하가 우려될 수 있다.
본 개시의 기술적 사상에 따른 메모리 장치는, 테스트 모드에서, 실제 메모리 장치의 온도 정보에 따라 메모리 셀 어레이에 대한 리프레쉬 구간이 조절될 수 있다. 이에 따라 실제 메모리 장치의 온도가 반영된 리프레쉬 한계 주기를 측정할 수 있게 하여, 메모리 장치의 수율 및 품질이 개선될 수 있다.
도 11은 본 개시의 실시예에 따른 TCSR 블록(270)의 구성을 나타낸 블록도이다. 도 11에서, 도 4와 중복되는 구성에 대한 자세한 설명은 생략한다.
도 11을 참조하면, TCSR 블록(270)은 온도센서(272), 오실레이터(274), 리프레쉬 제어 회로(276), 카운터(278), 비교기(279) 및 설정 횟수 발생기(NP generator, 273)을 포함할 수 있다.
설정 횟수 발생기(NP generator, 273)는 온도 센서(272)로부터 온도 정보(TP)를 입력받아 이에 대응되는 설정 횟수(NP)를 비교기(279)로 출력할 수 있다. 실시예에 있어서, 설정 횟수 발생기(273)는 입력되는 온도 정보(TP)가 높을수록 낮은 횟수의 설정 횟수(NP)를 출력할 수 있다.
카운터(278)는 오실레이터(274)로부터 클럭 신호(TCLK)를 입력 받아 클럭 신호(TCLK)의 주기 개수를 카운트 하여 이를 카운트 신호(CNT)로 출력할 수 있다. 실시예에 있어서, 오실레이터(274)는 온도 정보(TP)와 무관한, 즉, 가변되지 않는 주기를 갖는 클럭 신호(TCLK)를 생성할 수 있다.
비교기(279)는 카운터(278)에서 출력된 카운트 신호(CNT)와 온도 정보(TP)에 따라 가변하는 설정 횟수(NP)를 비교할 수 있다. 비교기(279)는 카운트 신호(CNT)와 설정 횟수(NP)를 비교하여, 오실레이터(274)로부터 출력된 클럭 신호(TCLK)의 주기 개수가 설정 횟수보다 작은지 또는 크거나 같은지에 따라 구간 정보(PD_R)를 달리 출력할 수 있다.
도 12는 본 개시의 실시예에 따른 TCSR 블록(370)의 구성을 나타낸 블록도이다. 도 12에서, 도 4와 중복되는 구성에 대한 자세한 설명은 생략한다.
도 12에서 카운터(378)는 오실레이터(374)로부터 클럭 신호(TCLK)를, 온도 센서(372)로부터 온도 정보(TP)를 입력받을 수 있다. 실시예에 있어서, 오실레이터(374)는 온도 정보(TP)와 무관한, 즉, 가변되지 않는 주기를 갖는 클럭 신호(TCLK)를 생성할 수 있다.
카운터(378)는 입력받은 온도 정보(TP)에 따라 카운트 방식을 달리하여 입력받은 클럭 신호(TCLK)의 주기 개수를 카운트 할 수 있다. 실시예에 있어서, 온도 정보(TP)에 따라 카운트의 빈도를 조절하여, 입력되는 온도 정보(TP)가 높을수록 카운트의 빈도를 높일 수 있다.
도 13은 본 개시의 실시예에 따른 TCSR 블록(470)의 외부 커맨드 제어를 도시한다. 도 13에서, 도 3과 중복되는 구성에 대한 자세한 설명은 생략한다.
도 13을 참조하면, TCSR 블록(470)은 온도 정보에 따라 가변하는 구간 정보(PD_R)을 커맨드 디코더(462)로 출력할 수 있다. 커맨드 디코더(462)는 구간 정보(PD_R) 및 커맨드(CMD)를 입력으로 하여, 구간 정보(PD_R)에 따라 제어된 디코딩된 커맨드(DE_CMD)를 출력할 수 있다. 실시예에 있어서, 커맨드(CMD)는 커맨드-어드레스 버퍼(140, 도 3 참조)로부터 출력될 수 있고, 디코딩된 커맨드(DE_CMD)는 테스트-로우-어드레스 및/또는 테스트-컬럼-어드레스 에 대응되는 비트를 포함할 수 있다.
도 14는 본 개시의 실시예에 따른 메모리 장치를 포함하는 컴퓨팅 시스템(1000)을 나타내는 블록도이다. 모바일 기기나 데스크 탑 컴퓨터와 같은 컴퓨팅 시스템(1000)에 본 개시의 메모리 장치가 램(1020)으로 장착될 수 있다. 램(1020)으로 장착되는 메모리 장치는 앞서 설명되었던 실시예들 중 어느 하나가 적용될 수 있다.
본 개시의 일 실시예에 따른 컴퓨팅 시스템(1000)은 중앙 처리 장치(1010), 램(1020), 유저 인터페이스(1030)와 불휘발성 메모리(1040)를 포함하며, 이들 구성요소는 각각 버스(1050)에 전기적으로 연결되어 있다. 불휘발성 메모리(1040)는 SSD나 HDD와 같은 대용량 저장 장치가 사용될 수 있다.
상기 컴퓨팅 시스템(1000)에 본 개시의 실시예에 따른 메모리 장치가 적용됨에 따라, 램(1020)에 구비되는 메모리 장치는 전술한 실시예에 따라 테스트 모드에서 메모리 장치의 온도 정보에 따라 구간 정보를 가변하여 출력하는 TCSR 블록을 가질 수 있다. 또한, 메모리 셀 어레이에 대한 리프레쉬 구간을 조절하기 위해, 구간 정보에 응답하여 외부로부터의 커맨드를 제어하는 커맨드 컨트롤러가 구비될 수 있다.
상기한 실시예의 설명은 본 개시의 더욱 철저한 이해를 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 개시를 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 개시가 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 본 개시의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 명백하다 할 것이다.

Claims (10)

  1. 메모리 장치에 있어서,
    복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    내부 온도를 측정하여 온도 정보를 발생하는 온도 센서;
    상기 메모리 장치의 테스트 모드에서, 상기 온도 정보에 따라 상기 메모리 셀 어레이에 대한 리프레쉬 구간을 조절하기 위한 구간 정보를 가변하여 출력하는 TCSR 블록; 및
    상기 구간 정보에 응답하여, 외부로부터의 커맨드를 제어함으로써 상기 메모리 셀 어레이에 대한 리프레쉬 구간을 조절하는 커맨드 컨트롤러를 구비하는 메모리 장치.
  2. 제1 항에 있어서,
    상기 TCSR 블록은,
    상기 온도 정보에 따라 클럭 신호를 가변하여 출력하는 오실레이터; 및
    상기 클럭 신호를 입력으로 상기 구간 정보를 가변하여 출력하는 출력부를 포함하는 것을 특징으로 하는 메모리 장치.
  3. 제1 항에 있어서,
    상기 구간 정보는 어느 하나의 주기에서 제1 및 제2 구간을 가지며,
    상기 제1 구간에서는 상기 메모리 셀 어레이에 대한 리프레쉬가 수행되지 않고, 상기 제2 구간에서는 상기 메모리 셀 어레이에 대한 리프레쉬가 수행되며,
    상기 제1 구간이 상기 제2 구간보다 먼저 출력되는 것을 특징으로 하는 메모리 장치.
  4. 제3 항에 있어서,
    상기 메모리 셀 어레이에 포함된 적어도 하나의 메모리 셀에 쓰기 동작이 이루어진 후 상기 커맨드 컨트롤러 또는 TCSR 블록이 인에이블 되는 것을 특징으로 하는 메모리 장치.
  5. 제4 항에 있어서,
    상기 제1 구간 동안, 상기 커맨드 컨트롤러는 상기 외부로부터의 커맨드를 블락하고,
    상기 제2 구간 동안, 상기 커맨드 컨트롤러는 상기 블락을 종료하는 것을 특징으로 하는 메모리 장치.
  6. 제4 항에 있어서,
    상기 외부로부터의 커맨드는 리프레쉬 커맨드인 것을 특징으로 하는 메모리 장치.
  7. 제4 항에 있어서,
    상기 제1 구간 동안, 상기 커맨드 컨트롤러는 상기 외부로부터의 커맨드에 대응하는 동작이 실행되도록 제어하고,
    상기 제2 구간 동안, 상기 커맨드 컨트롤러는 상기 외부로부터의 커맨드를 제1 내부 신호로 치환하는 것을 특징으로 하는 메모리 장치.
  8. 제7 항에 있어서,
    상기 외부로부터의 커맨드는 액티브 커맨드이고, 상기 제1 내부 신호는 리프레쉬 커맨드인 것을 특징으로 하는 메모리 장치.
  9. 제4 항에 있어서,
    상기 외부로부터의 커맨드는 상기 쓰기 동작이 이루어진 메모리 셀의 주 변에 배치된 셀을 타겟-셀로 하는 것을 특징으로 하는 메모리 장치.
  10. 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    테스트 모드에서, 온도에 따른 구간 정보를 출력하도록 구성된 구간 정보 생성부; 및
    상기 테스트 모드에서, 상기 구간 정보에 따라 외부로부터의 커맨드를 블락 또는 제1 내부 신호로 치환 동작을 수행하여 상기 메모리 셀 어레이에 대한 리프레쉬 수행여부를 제어하는 리프레쉬 제어부를 포함하는 메모리 장치.
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Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10490251B2 (en) * 2017-01-30 2019-11-26 Micron Technology, Inc. Apparatuses and methods for distributing row hammer refresh events across a memory device
WO2019222960A1 (en) 2018-05-24 2019-11-28 Micron Technology, Inc. Apparatuses and methods for pure-time, self adopt sampling for row hammer refresh sampling
US10573370B2 (en) 2018-07-02 2020-02-25 Micron Technology, Inc. Apparatus and methods for triggering row hammer address sampling
US11238917B2 (en) * 2018-10-23 2022-02-01 Micron Technology, Inc. Mode-dependent heating of a memory device
US10685696B2 (en) 2018-10-31 2020-06-16 Micron Technology, Inc. Apparatuses and methods for access based refresh timing
US11017834B2 (en) * 2018-11-30 2021-05-25 Micron Technology, Inc. Refresh command management
CN113168861B (zh) 2018-12-03 2024-05-14 美光科技公司 执行行锤刷新操作的半导体装置
CN117198356A (zh) 2018-12-21 2023-12-08 美光科技公司 用于目标刷新操作的时序交错的设备和方法
US10957377B2 (en) 2018-12-26 2021-03-23 Micron Technology, Inc. Apparatuses and methods for distributed targeted refresh operations
US11615831B2 (en) 2019-02-26 2023-03-28 Micron Technology, Inc. Apparatuses and methods for memory mat refresh sequencing
US11227649B2 (en) 2019-04-04 2022-01-18 Micron Technology, Inc. Apparatuses and methods for staggered timing of targeted refresh operations
KR20200123682A (ko) * 2019-04-22 2020-10-30 에스케이하이닉스 주식회사 메모리 시스템
US11069393B2 (en) 2019-06-04 2021-07-20 Micron Technology, Inc. Apparatuses and methods for controlling steal rates
US10978132B2 (en) 2019-06-05 2021-04-13 Micron Technology, Inc. Apparatuses and methods for staggered timing of skipped refresh operations
US11302374B2 (en) 2019-08-23 2022-04-12 Micron Technology, Inc. Apparatuses and methods for dynamic refresh allocation
US11302377B2 (en) 2019-10-16 2022-04-12 Micron Technology, Inc. Apparatuses and methods for dynamic targeted refresh steals
US11309010B2 (en) 2020-08-14 2022-04-19 Micron Technology, Inc. Apparatuses, systems, and methods for memory directed access pause
US11348631B2 (en) 2020-08-19 2022-05-31 Micron Technology, Inc. Apparatuses, systems, and methods for identifying victim rows in a memory device which cannot be simultaneously refreshed
US11380382B2 (en) 2020-08-19 2022-07-05 Micron Technology, Inc. Refresh logic circuit layout having aggressor detector circuit sampling circuit and row hammer refresh control circuit
US11557331B2 (en) 2020-09-23 2023-01-17 Micron Technology, Inc. Apparatuses and methods for controlling refresh operations
US11222686B1 (en) 2020-11-12 2022-01-11 Micron Technology, Inc. Apparatuses and methods for controlling refresh timing
US11264079B1 (en) 2020-12-18 2022-03-01 Micron Technology, Inc. Apparatuses and methods for row hammer based cache lockdown

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6392948B1 (en) 1996-08-29 2002-05-21 Micron Technology, Inc. Semiconductor device with self refresh test mode
JP3495312B2 (ja) 2000-03-29 2004-02-09 日本電気株式会社 半導体記憶回路
JP4416372B2 (ja) 2002-02-25 2010-02-17 富士通マイクロエレクトロニクス株式会社 半導体記憶装置
US7027343B2 (en) * 2003-09-22 2006-04-11 Micron Technology Method and apparatus for controlling refresh operations in a dynamic memory device
JP4478974B2 (ja) * 2004-01-30 2010-06-09 エルピーダメモリ株式会社 半導体記憶装置及びそのリフレッシュ制御方法
KR100654003B1 (ko) 2005-11-29 2006-12-06 주식회사 하이닉스반도체 반도체 장치의 셀프 리프레쉬 주기 측정회로
US7286377B1 (en) 2006-04-28 2007-10-23 Mosaid Technologies Incorporated Dynamic random access memory device and method for self-refreshing memory cells with temperature compensated self-refresh
KR100919814B1 (ko) 2008-04-28 2009-10-01 주식회사 하이닉스반도체 온도코드 출력회로 및 반도체 메모리 장치
US7894290B2 (en) * 2008-10-22 2011-02-22 Qimonda Ag Method and apparatus for performing internal hidden refreshes while latching read/write commands, address and data information for later operation
JP2010170608A (ja) * 2009-01-21 2010-08-05 Elpida Memory Inc 半導体記憶装置
KR20130098473A (ko) 2012-02-28 2013-09-05 삼성전자주식회사 테스트 핸들러의 챔버 내부온도 측정방법 및 온도 실시간 조정방법
US10371745B2 (en) * 2014-01-23 2019-08-06 Micron Technology, Inc. Overheat protection circuit and method in an accelerated aging test of an integrated circuit
US9472261B1 (en) * 2015-04-17 2016-10-18 Qualcomm Incorporated Systems and methods to refresh DRAM based on temperature and based on calibration data
US9959921B2 (en) * 2016-04-01 2018-05-01 Micron Technology, Inc. Apparatuses and methods for refresh control

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