JP2021047967A - 半導体デバイス - Google Patents

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祐介 仁木
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篤 川澄
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Abstract

【課題】半導体デバイスの特性を向上する。【解決手段】実施形態のデバイスは、複数の信号線２００に接続されるセレクタ回路２２０と、複数の信号線３００に接続されるセレクタ回路２３０と、セレクタ回路２２０，２３０間に接続される複数の信号線４００Ａ，４００Ｂと、を含む回路２０を、含む。各信号線４００Ａは、信号ＯＵＴＡのうち対応する１つを保持し、各信号線４００Ｂは、信号ＯＵＴＢのうち対応する１つを保持する。回路２０は、信号線２００，４００Ａに関して対応する信号ＩＮに等しい信号ＯＵＴＡの第１の個数をカウントし、信号線２００，４００Ｂに関して対応する信号ＩＮに等しい信号ＯＵＴＢの第２の個数をカウントし、第１及び第２の個数の比較結果に基づいて、信号線４００Ａ，４００Ｂのうちいずれか一方を、信号線２００，３００に接続する。【選択図】 図５

Description

実施形態は、半導体デバイスに関する。
半導体デバイス内における信号の転送時、回路間を接続するバスは、転送される信号の信号レベルに応じて、充電又は放電される。
特開２００４−８０５５３号公報
半導体デバイスの特性を向上させる。
実施形態の半導体デバイスは、複数の第１の信号を送る複数の第１の信号線と、前記複数の第１の信号を受ける複数の第２の信号線と、前記複数の第１の信号線に接続される第１のセレクタ回路と、前記複数の第２の信号線に接続される第２のセレクタ回路と、前記第１及び第２のセレクタ回路間に接続される複数の第３の信号線と、前記第１及び第２のセレクタ回路間に接続される複数の第４の信号線と、を含む第１の回路と、を含む。前記複数の第３の信号線のそれぞれは、複数の第２の信号のうち対応する１つを保持し、前記複数の第４の信号線のそれぞれは、複数の第３の信号のうち対応する１つを保持する。前記第１の回路は、前記複数の第１及び第３の信号線に関して、対応する第１の信号に等しい第２の信号の第１の個数をカウントし、前記複数の第１及び第４の信号線に関して、対応する第１の信号に等しい第３の信号の第２の個数をカウントし、前記第１の個数と第２の個数との比較結果に基づいて、前記複数の第３及び第４の信号線のうちいずれか一方を、前記第１及び第２のセレクタ回路によって前記複数の第１及び第２の信号線に電気的に接続する。
第１の実施形態の半導体デバイスの構成例を示す図。 第１の実施形態の半導体デバイスの内部構成の一例を示す図。 第１の実施形態の半導体デバイスの内部構成の一例を示す図。 第１の実施形態の半導体デバイスの内部構成の一例を示す図。 第１の実施形態の半導体デバイスの基本構成を示す図。 第１の実施形態の半導体デバイスの構成例を示す図。 第１の実施形態の半導体デバイスの動作例を模式的に示す図。 第１の実施形態の半導体デバイスの動作例を模式的に示す図。 第２の実施形態の半導体デバイスの構成例を示す図。 第２の実施形態の半導体デバイスの構成例を示す図。 第３の実施形態の半導体デバイスの構成例を示す図。 第３の実施形態の半導体デバイスの構成例を示す図。
図１乃至図１２を参照して、実施形態の半導体デバイスについて、説明する。
以下、図面を参照しながら、本実施形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付す。
また、以下の各実施形態において、末尾に区別化のための数字／英字を伴った参照符号を付された構成要素（例えば、回路、配線、各種の電圧及び信号など）が、相互に区別されなくとも良い場合、末尾の数字／英字が省略された記載（参照符号）が用いられる。
（１） 第１の実施形態
図１乃至図８を参照して、第１の実施形態の半導体デバイスについて、説明する。
（ａ） 構成例
図１乃至図６を参照して、本実施形態の半導体デバイスの構成例について、説明する。
図１は、本実施形態の半導体デバイスの構成例を示すブロック図である。
例えば、本実施形態の半導体デバイス１は、メモリデバイスである。但し、本実施形態の半導体デバイスは、メモリデバイスに限定されない。
図１に示されるように、メモリデバイス１は、メモリセルアレイ１００、ロウ制御回路１１０、カラム制御回路１２０、書き込み回路１４０、読み出し回路１５０、Ｉ／Ｏ回路１６０、電圧生成回路１７０、及び、制御回路１９０などを含む。
メモリセルアレイ１００は、複数のメモリセルＭＣ及び複数の配線を含む。メモリセルＭＣは、対応する配線に接続される。
ロウ制御回路１１０は、メモリセルアレイ１００の複数のロウを制御する。ロウ制御回路１１０に、アドレスのデコード結果（ロウアドレス）が供給される。ロウ制御回路１１０は、アドレスのデコード結果に基づいたロウ（例えば、ワード線）を、選択状態に設定する。以下において、選択状態に設定されたロウ（又はワード線）は、選択ロウ（又は選択ワード線）とよばれる。選択ロウ以外のロウは、非選択ロウ（又は非選択ワード線）とよばれる。
例えば、ロウ制御回路１１０は、マルチプレクサ（ワード線選択回路）１１１、ワード線ドライバ１１２などを有する。
カラム制御回路１２０は、メモリセルアレイ１００の複数のカラムを制御する。カラム制御回路１２０に、制御回路１９０からのアドレスのデコード結果（カラムアドレス）が供給される。カラム制御回路１２０は、アドレスのデコード結果に基づいたカラム（例えば、少なくとも１つのビット線）を、選択状態に設定する。以下において、選択状態に設定されたカラム（又はビット線）は、選択カラム（又は選択ビット線）とよばれる。選択カラム以外のカラムは、非選択カラム（又は非選択ビット線）とよばれる。
カラム制御回路１２０は、マルチプレクサ（ビット線選択回路）１２１、ビット線ドライバ１２２などを有する。
書き込み回路（書き込み制御回路、又は、書き込みドライバともよばれる）１４０は、書き込み動作（データの書き込み）のための各種の制御を行う。書き込み回路１４０は、書き込み動作時において、電流及び／又は電圧によって形成される書き込みパルスを、ロウ制御回路１１０及びカラム制御回路１２０を介してメモリセルＭＣに供給する。これによって、データが、メモリセルＭＣに書き込まれる。
例えば、書き込み回路１４０は、電圧源及び／又は電流源、ラッチ回路などを有する。
読み出し回路（読み出し制御回路、又は、読み出しドライバともよばれる）１５０は、読み出し動作（データの読み出し）のための各種の制御を行う。読み出し回路１５０は、読み出し動作時において、読み出しパルス（例えば、読み出し電流）をロウ制御回路１１０及びカラム制御回路１２０を介してメモリセルＭＣに供給する。読み出し回路１５０は、ビット線ＢＬの電位又は電流値をセンスする。このセンス結果に基づいて、メモリセルＭＣ内のデータが、読み出される。
例えば、読み出し回路１５０は、電圧源及び／又は電流源、ラッチ回路、センスアンプ回路などを有する。
尚、書き込み回路１４０及び読み出し回路１５０は、互いに独立な回路に限定されない。例えば、書き込み回路と読み出し回路とは、相互に利用可能な共通な構成要素を有し、１つの統合的な回路として、半導体デバイス１内に提供されてもよい。
Ｉ／Ｏ回路（入出力回路）１６０は、半導体デバイス１内における各種の信号の送受信のためのインターフェイス回路である。
Ｉ／Ｏ回路１６０は、書き込み動作時において、外部デバイス（コントローラ又はホストデバイス）のプロセッサ９００からのデータを、書き込みデータとして、書き込み回路１４０に転送する。Ｉ／Ｏ回路１６０は、読み出し動作時において、メモリセルアレイ１００から読み出し回路１５０へ出力されたデータを、読み出しデータとして、プロセッサ９００へ転送する。
Ｉ／Ｏ回路１６０は、プロセッサ９００からのアドレスＡＤＲ及びコマンドＣＭＤを、制御回路１９０に転送する。Ｉ／Ｏ回路１６０は、様々な制御信号ＣＮＴを、制御回路１９０と外部デバイスとの間で送受信する。
電圧生成回路１７０は、外部デバイスから提供された電源電圧を用いて、メモリセルアレイ１００の各種の動作のための電圧を生成する。例えば、電圧生成回路１７０は、書き込み動作時において、書き込み動作のために生成された様々な電圧を、書き込み回路１４０に出力する。電圧生成回路１７０は、読み出し動作時において、読み出し動作のために生成された様々な電圧を、読み出し回路１５０に出力する。
制御回路（ステートマシーン、シーケンサ又は内部コントローラともよばれる）１９０は、制御信号ＣＮＴ、アドレスＡＤＲ及びコマンドＣＭＤに基づいて、メモリデバイス１内の各回路の動作を制御する。
例えば、コマンドＣＭＤは、メモリデバイス１が実行すべき動作を示す信号である。例えば、アドレスＡＤＲは、メモリセルアレイ１００内の動作対象の１以上のメモリセル（以下では、選択セルとよばれる）の座標を示す信号である。アドレスＡＤＲは、選択セルのロウアドレス及びカラムアドレスを含む。例えば、制御信号ＣＮＴは、外部デバイスとメモリデバイス５００との間の動作タイミング及びメモリデバイス５００の内部の動作タイミングを制御するための信号である。
制御回路１９０は、例えば、コマンドデコーダ１９１、アドレスデコーダ１９２、及びラッチ回路などを有する。
＜メモリセルアレイ＞
図２は、メモリデバイスのメモリセルアレイの構成の一例を示す、等価回路図である。
図２に示されるように、メモリデバイス１のメモリセルアレイ１００内において、複数のワード線ＷＬは、Ｙ方向に配列される。各ワード線ＷＬは、Ｘ方向に延在する。メモリセルアレイ１００内において、複数のビット線ＢＬは、Ｘ方向に配列される。各ビット線ＢＬは、Ｙ方向に延在している。
メモリセルＭＣは、ビット線ＢＬとワード線ＷＬとの交差位置に配置される。メモリセルＭＣの一端は、ビット線ＢＬに接続され、メモリセルＭＣの他端は、ワード線ＷＬに接続される。
Ｘ方向に配列された複数のメモリセルＭＣは、１つのワード線ＷＬに共通に接続される。Ｙ方向に配列された複数のメモリセルＭＣは、１つのビット線ＢＬに共通に接続される。
例えば、本実施形態において、メモリデバイス１が、相変化メモリである場合、１つのメモリセルＭＣは、１つの相変化素子（可変抵抗素子）６０及び１つのスイッチング素子６２を含む。
相変化メモリにおいて、相変化素子６０は、メモリセルＭＣのメモリ素子として機能する。相変化素子６０は、供給された書き込みパルスに応じて、相変化素子６０内の層の状態（相）が、結晶状態及びアモルファス状態に可逆的に変化する。相変化素子６０において、層の結晶状態／アモルファス状態に応じて、層の導電性（抵抗値又はインピーダンス）が変わる。
スイッチング素子６２は、メモリセルＭＣのオン／オフ（選択／非選択）を切り替える。
スイッチング素子６２は、スイッチング素子６２のしきい値電圧以上の電圧がメモリセルＭＣに印加されている場合において、オン状態（低抵抗状態、導通状態）に設定される。スイッチング素子６２は、スイッチング素子６２のしきい値電圧未満の電圧がメモリセルに印加されている場合において、オフ状態（高抵抗状態、非導通状態）に設定される。
オン状態のスイッチング素子６２は、電流をメモリセルＭＣ内に流すことが可能である。オン状態のスイッチング素子６２は、ビット線とワード線との間の電位差に応じて、ビット線側からワード線側に向かって流れる電流、又は、ワード線側からビット線側に向かって流れる電流を、相変化素子６０に供給する。スイッチング素子６２は、相変化素子６０に双方向に電流を流すことが可能な素子である。例えば、スイッチング素子６２は、双方向ダイオードとして機能する。
図３は、本実施形態の相変化メモリにおける、メモリセルアレイの構造例を示す鳥瞰図である。
図３に示されるように、メモリセルアレイ１００は、複数の配線５１、複数のメモリセルＭＣ、及び、複数の配線５５を含む。
配線５１は、Ｘ方向に延在する。複数の配線５１は、Ｙ方向に並んでいる。
配線５５は、Ｙ方向に延在する。複数の配線５５は、Ｘ方向に並んでいる。配線５５は、Ｚ方向における配線５１の上方に設けられている。
尚、Ｘ方向は、基板（絶縁層）９の表面（上面）に対して平行な方向である。Ｙ方向は、基板９の表面に対して平行な方向で、且つ、Ｘ方向に交差する（例えば、直交する）方向である。Ｚ方向は、基板９の表面（Ｘ−Ｙ平面）に対して垂直な方向である。
配線５１及び配線５５のうち、一方の配線はワード線であり、他方の配線はビット線である。図３の例において、配線５１がワード線ＷＬであり、配線５５がビット線ＢＬである。
複数のメモリセルＭＣは、メモリセルアレイ１００のＸ−Ｙ平面内に２次元に配列されている。メモリセルＭＣは、配線５１と配線５５との間に設けられている。メモリセルＭＣは、配線５１上に積層されている。配線５５は、メモリセルＭＣ上に積層されている。
メモリセルアレイ１００の構造は、図３の例に限定されない。
例えば、メモリセルアレイ１００において、複数のメモリセルＭＣが、Ｚ方向に配置されてもよい。この場合において、Ｚ方向に隣り合うメモリセルＭＣが、配線５５（又は配線５１）を共有する。例えば、Ｚ方向に隣り合うメモリセルＭＣにおいて、Ｚ方向における相変化素子６０及びスイッチング素子６２の配列（配置順序）は、共有する配線５５を中心に鏡像関係になるように設定されることが好ましい。
図４は、本実施形態の相変化メモリにおける、メモリセルアレイの断面構造を示している。図４は、Ｘ方向に沿うメモリセルアレイの断面（Ｘ−Ｚ平面）を示している。
図４に示されるように、メモリセルＭＣは、相変化素子６０とスイッチング素子６２とを含む積層体である。相変化素子６０が、Ｚ方向においてスイッチング素子６２上に設けられている。
スイッチング素子６２は、２端子を有する可変抵抗素子である。スイッチング素子６２は、２つの電極（端子）６２１，６２３と、スイッチング層（抵抗変化層）６２２とを含む。電極６２１は、配線（ここでは、ワード線）５１の上面上に設けられている。スイッチング層６２２は、電極６２１の上面上に設けられている。電極６２３は、スイッチング層６２２の上面上に設けられている。スイッチング層６２２は、Ｚ方向において２つの電極６２１，６２３間に設けられている。例えば、スイッチング層６２２の材料は、遷移金属酸化物、又は、カルコゲナイド化合物などである。
相変化素子６０は、２つの端子を有する。相変化素子６０は、例えば、２つの電極（端子）６０１，６０３と、相変化層（化合物層）６０２とを含む。電極６０１は、電極６２３の上面上に設けられている。相変化層６０２は、電極６０１の上面上に設けられている。電極６０３は、相変化層６０２の上面上に設けられている。配線（ここでは、ビット線）５５は、電極６０３の上面上に設けられている。相変化層６０２は、Ｚ方向において２つの電極６０１，６０３間に設けられている。例えば、相変化層６０２の材料は、カルコゲナイド化合物（例えば、ＧｅＳｂＴｅ）である。
尚、メモリセルアレイ１００の構造に関して、スイッチング素子６２が、Ｚ方向において相変化素子６０上に設けられてもよい。また、配線５１がビット線として用いられ、配線５５がワード線として用いられてもよい。
相変化素子６０の相変化層６０２の状態は、相変化層６０２に対する熱（例えば、ジュール熱）の印加によって、変化する。相変化層６０２の状態（相）がアモルファス状態である場合、相変化素子６０の抵抗状態は、高抵抗状態となる。相変化層６０２の状態が結晶状態である場合、相変化素子６０の抵抗状態は、低抵抗状態となる。例えば、相変化素子６０の相変化層６０２が結晶状態である状態は、セット状態とよばれる。相変化素子６０の相変化層６０２がアモルファス状態である状態は、リセット状態とよばれる。
相変化素子６０の状態をリセット状態からセット状態に変える書き込み動作は、セット動作とよばれる。相変化素子６０の状態をセット状態からリセット状態に変える書き込み動作は、リセット動作とよばれる。例えば、リセット動作に用いられる書き込み電圧（以下では、リセット電圧とよばれる）のパルス形状は、セット動作に用いられる書き込み電圧（以下では、セット電圧とよばれる）パルス形状と異なる。リセット電圧の電圧値は、例えば、セット電圧の電圧値より高い。セット電圧のパルス幅は、例えば、リセット電圧のパルス幅より長い。
例えば、相変化メモリにおいて、アドレスのデコード結果の転送、配線の活性化（選択）及び書き込み電圧などに、比較的高い電圧（例えば、５Ｖ〜１０Ｖ程度）が、用いられる。
本実施形態の半導体デバイス（例えば、相変化メモリ）１は、バス制御回路２０を含む。
バス制御回路２０は、相変化メモリ内における１つ以上の信号経路上に設けられている。例えば、バス制御回路２０は、ロウ制御回路１１０、カラム制御回路１２０、入出力回路１６０及び制御回路１９０内、及び、これらの回路間の信号経路上に設けられている。一例としては、バス制御回路２０は、マルチプレクサ１１１とワード線ドライバ１１２との間、マルチプレクサ１２１とビット線ドライバ１２２との間、アドレスデコーダ１９２とドライバ１１２，１２２との間などに設けられている。
図５は、本実施形態の半導体デバイスにおける、バス制御回路の基本構成を示す模式図である。
半導体デバイス（ここでは、相変化メモリ）１内において、データ（信号）の伝送のためのバスＢ１，Ｂ２が設けられている。
バスＢ１は、データ（信号）の入力側のバス（以下では、入力側バスとよばれる）である。バスＢ２は、データ（信号）の出力側のバス（以下では、出力側バスとよばれる）である。バスＢ１，Ｂ２は、複数の信号のパラレル伝送が可能なように、構成されている。
入力側バスＢ１は、ｎ本の信号線２００を含む。出力側バスＢ２は、ｎ本の信号線３００を含む。ｎは、１以上の整数である。
入力側バスＢ１は、ある回路９０に接続される。回路９０は、複数の信号ＩＮを含むデータ（ｎビットのデータ）ＤＴを、入力側バスＢ１に送る。
出力側バスＢ２は、ある回路９９に接続される。回路９９は、出力側バスＢ２からのデータＤＴを受ける。出力側バスＢ２内の信号線３００の本数は、入力側バスＢ１内の信号線２００の本数と同じである。
バス制御回路２０は、２つのセレクタ回路２２０，２３０と、２つのバスＢＡ，ＢＢを含む。
バスＢＡは、２つのセレクタ回路２２０，２３０間に接続される。バスＢＢは、バスＢＡに並列に２つのセレクタ回路２２０，２３０間に接続される。
バスＢＡ，ＢＢのそれぞれは、信号線４００Ａ，４００Ｂを含む。各バスＢＡ，ＢＢの信号線４００Ａ，４００Ｂの本数は、入力側バスＢ１内の信号線２００の本数と同じである。
セレクタ回路２２０は、入力側バスＢ１に接続される。セレクタ回路２３０は、出力側バスＢ２に接続される。
制御信号（以下では、選択信号ともよばれる）ＳＥＬが、セレクタ回路２２０，２３０に供給される。制御信号ＳＥＬに基づいて、２つのバスＢＡ，ＢＢのうちいずれか一方が、選択される。選択された接続バスが、入力側バスＢ１及び出力側バスＢ２に電気的に接続される。
バス制御回路２０は、セレクタ回路２２０，２３０及び２つのバスＢＡ，ＢＢ以外の構成要素を含んでもよい。また、セレクタ回路２２０，２３０及び２つのバスＢＡ，ＢＢは、バス制御回路２０とは別途に設けられた構成要素であってもよい。
ある時刻ｔｘにおいて、ｎビットのデータＤＴｘが、入力側バスＢ１に供給される。
接続バスＢＡは、ｎビットのデータＤＴｙを保持している。接続バスＢＡの各信号線４００Ａは、データＤＴｙの対応する１ビットの信号（以下では、保持信号とよばれる）の信号レベルを、その信号線の電位状態として維持している。データＤＴｙは、時刻ｔｘより前の時刻ｔｙに、入力側バスＢ１と出力側バスＢ２との間で転送されたデータである。
接続バスＢＢは、ｎビットのデータＤＴｚを保持している。接続バスＢＢの各信号線４００Ｂは、データＤＴｚの対応する１ビットの信号の信号レベルを、その信号線４００Ｂの電位状態として維持している。データＤＴｚは、時刻ｔｘより前の時刻ｔｚに、入力側バスＢ１と出力側バスＢ２との間で転送されたデータである。
このように、セレクタ回路２２０，２３０間の接続バスＢＡ，ＢＢは、互いに異なるタイミングで転送された過去のデータを、それぞれ保持している。
尚、接続バスＢＡ，ＢＢ内に保持されるデータ（信号線４００の電位）は、過去に転送されたデータに依存せずに、制御回路１９０によってランダムに設定されてもよい。
各接続バス内における互いに対応する各信号線と転送されるデータの各ビット（1ビットの信号）とに関して、対応するビットの信号レベルと同じ信号レベルの信号を保持する信号線の数が、カウントされる。
データＤＴｘの転送時、バス制御回路２０は、過去に転送されたデータを保持している２つの接続バスＢＡ，ＢＢのうちデータを構成する複数の信号の反転（信号線４００の充電又は放電）の発生が少ない接続バスを、選択する。
これによって、本実施形態の半導体デバイスは、バス（信号線）の充電及び放電の回数を、削減できる。
この結果として、本実施形態の半導体デバイスは、消費電力を低減できる。
＜バス制御回路＞
図６は、本実施形態の半導体デバイスのバス制御回路の構成例を示す図である。
図６に示されるように、バス制御回路２０は、入力側バスＢ１と出力側バスＢ２との間に、接続される。
データ（以下では、入力データともよばれる）ＤＴ１は、バス制御回路２０を介して入力側バスＢ１から出力側バスＢ２へ転送される。データＤＴ１は、ｎ個の信号ＩＮの集合である。データＤＴ１の転送時、複数の１ビットの信号（以下では、入力信号ともよばれる）ＩＮが、対応する信号線２００に並列にそれぞれ供給される。例えば、データＤＴ１は、アドレス信号ＡＤＲ、アドレス信号のデコード結果を示す信号、メモリセルアレイに対応する書き込みデータ、及び（又は）メモリセルアレイからの読み出しデータなどである。
転送されるデータＤＴ１のビット数（ｎビット）に応じて、入力側／出力側バスＢ１，Ｂ２は、ｎ本の信号線２００，３００を有する。データＤＴ１が４ビットのデータである場合、入力側／出力側バスＢ１，Ｂ２は、４本の信号線２００，３００をそれぞれ有する。尚、各バスＢ１，Ｂ２内における信号線２００，３００の数は、半導体デバイス１のバスの構成に応じて、３以下でもよいし、５以上でもよい。
バス制御回路２０は、イネーブル回路２１０、２つのセレクタ回路２２０，２３０、及び複数の接続バスを含む。
入力側バスＢ１は、イネーブル回路２１０に接続される。イネーブル回路２１０は、制御回路１９０からの制御信号（以下では、イネーブル信号とよばれる）ＥＮに基づいて、入力側バスＢ１とセレクタ回路２２０との接続を、制御する。
データの転送時において、イネーブル回路２１０は、“Ｈ”レベルのイネーブル信号ＥＮによって、入力側バスＢ１をセレクタ回路２２０に接続する。データの転送時以外の期間において、イネーブル回路２１０は、“Ｌ”レベルのイネーブル信号ＥＮによって、入力側バスＢ１をセレクタ回路２２０から電気的に分離する。
このように、イネーブル回路２１０によって、バスＢ１，Ｂ２の活性化／非活性化が制御される。
一方のセレクタ回路（以下では、入力側セレクタ回路とよばれる）２２０は、イネーブル回路２１０を介して、入力側バスＢ１に接続される。
入力側セレクタ回路２２０は、複数（ここでは、４つ）のセレクタ（以下では、入力側セレクタとよばれる）２２１を有する。各入力側セレクタ２２１の入力端子ＩＴａは、入力側バスＢ１の複数の信号線２００のうち対応する１つに接続される。各入力側セレクタ２２１の２つの出力端子ＯＴａ１，ＯＴａ２は、対応する信号線４００Ａ，４００Ｂにそれぞれ接続される。
各入力側セレクタ２２１は、制御信号ＳＥＬを受ける。
他方のセレクタ回路（以下では、出力側セレクタ回路とよばれる）２３０は、複数の出力側バスＢ２に接続される。
出力側セレクタ回路２３０は、複数（ここでは、４つ）のセレクタ（以下では、出力側セレクタとよばれる）２３１を有する。各出力側セレクタ２３１の２つの入力端子ＩＴｂ１，ＩＴｂ２は、信号線４００Ａ，４００Ｂにそれぞれ接続される。各出力側セレクタ２３１の出力端子ＯＴｂは、出力側バスＢ２の複数の信号線３００のうち対応する１つに接続される。
各出力側セレクタ２３１は、制御信号ＳＥＬを受ける。
２つのセレクタ回路２２０，２３０間に、２つのバス（以下では、接続バス又は中継バスとよばれる）ＢＡ，ＢＢが、接続される。接続バスＢＡ，ＢＢは、複数の信号線４００Ａ，４００Ｂを含む。
信号線２００の本数に応じて、信号線４００Ａの本数は、本例の場合において、４本であり、信号線４００Ｂの本数は、本例の場合において、４本である。
信号線４００Ａ，４００Ｂのそれぞれは、対応する入力側セレクタ２２１と対応する出力側セレクタ２３１との間に、接続される。複数の信号線４００Ａと複数の信号線４００Ｂとは、２つのセレクタ２２１，２３１間に並列に配列されている。複数の信号線４００Ａ及び複数の信号線４００Ｂは、入力側セレクタ回路２２０と出力側セレクタ回路２３０とが並ぶ方向に対して交差する方向において、交互に配列される。
入力側セレクタ２２１の出力端子の数、及び、出力側セレクタ２３１の入力端子の数は、信号線４００Ａ，４００Ｂの数に応じる。本例において、各入力側セレクタ２２１の出力端子ＯＴａの数、及び、各出力側セレクタ２３１の入力端子ＩＴｂの数は、２つである。
一方の接続バスＢＡの１つの信号線４００Ａと他方の接続バスＢＢの１つの信号線４００Ｂとが、１組の入力側／出力側セレクタ２２１，２３１に接続される。
信号線４００Ａの一端は、対応する入力側セレクタ２２１の一方の出力端子ＯＴａ１に接続される。信号線４００Ａの他端は、対応する出力側セレクタ２３１の一方の入力端子ＩＴｂ１に接続される。
信号線４００Ｂの一端は、対応する入力側セレクタ２２１の他方の出力端子ＯＴａ２に接続される。信号線４００Ｂの他端は、対応する出力側セレクタ２３１の他方の入力端子ＩＴｂ２に接続される。
制御信号ＳＥＬに応じて、セレクタ２２１，２３１間で対をなす２つの信号線４００Ａ，４００Ｂのうち一方が、選択される。
例えば、制御信号ＳＥＬの信号レベルが、第１のレベル（例えば、“Ｈ”レベル）である場合、セレクタ２２１，２３１は、接続バスＢＡの信号線４００Ａを選択する。これによって、入力側バスＢ１は、選択された接続バスＢＡを介して、出力側バスＢ２に接続される。
制御信号ＳＥＬの信号レベルが、第１のレベルと異なる第２のレベル（例えば、“Ｌ”レベル）である場合、セレクタ２２１，２３１は、接続バスＢＢの信号線４００Ｂを選択する。これによって、入力側バスＢ１は、選択された接続バスＢＢを介して、出力側バスＢ２に接続される。
第１のレベルの制御信号ＳＥＬによって選択される複数の信号線４００Ａは、接続バス（例えば、第１のグループともよばれる）ＢＡに属する。第２のレベルの制御信号ＳＥＬによって選択される複数の信号線４００Ｂは、接続バス（例えば、第２のグループともよばれる）ＢＢに属する。
上述のように、接続バスＢＡの信号線４００Ａ及び接続バスＢＢの信号線４００Ｂは、入力側バスＢ１と出力側バスＢ２との間で過去に転送されたデータが、保持されている。
信号線４００Ａ，４００Ｂのそれぞれは、転送されたデータを構成する１ビットの信号（保持信号）ＯＵＴＡ，ＯＵＴＢを保持できる。信号線４００Ａ，４００Ｂのそれぞれは、転送されたデータに対応した電位の状態を、維持している。
信号線４００Ａ，４００Ｂは、セレクタ２２１，２３１によって、入力側バスＢ１及び出力側バスＢ２から電気的に分離される。これによって、過去に転送されたデータは、例えば、信号線４００Ａ，４００Ｂの配線容量を利用して、信号線４００Ａ，４００Ｂ内に、保持される。または、セレクタ２２１，２３１内に、レジスタが設けられてもよい。セレクタ２２１，２３１内に、データに対応する値が保持されてもよい。
（ｂ）動作例
図７及び図８を用いて、本実施形態のメモリデバイスの動作例について、説明する。
図７は、本実施形態のメモリデバイスの動作例を説明するための模式図である。
図７の（ａ）に示されるように、時刻（現在の時刻）ｔｃより前のある時刻ｔａにおいて、ｎビット（ここでは、４ビット）のデータＤＴａが、ある回路９０から入力側バスＢ１に、供給される。
例えば、データＤＴａが、バスＢＡ，ＢＢの両方に保持されていない場合、データＤＴ１は、制御回路１９０によるセレクタ回路２２０，２３０の制御によって、バスＢＡを経由して、入力側バスＢ１から出力側バスＢ２に転送される。データＤＵ１は、出力側バスＢ２からある回路９９に供給される。
データが出力側バスＢ２に転送された後のあるタイミングで、セレクタ回路２２０，２３０の制御によって、接続バスＢＡは、入力側バスＢ１及び出力側バスＢ２から電気的に分離される。
これによって、データＤＴａは、接続バスＢＡ内に、保持される。接続バスＢＡの各信号線２００Ａは、信号ＯＵＴＡを保持する。
例えば、上述の図６に示されるように、“０１１０”のデータＤＴａが、時刻ｔａにおいて接続バスＢＡを介して転送された場合、４つの信号線４００Ａ＜０＞，４００Ａ＜１＞，４００Ａ＜２＞，４００Ａ＜３＞の電位は、データＤＴａに対応した電位（ここでは、“Ｌ”、“Ｈ”、“Ｈ”及び“Ｌ”）にそれぞれ設定される。
図７の（ｂ）に示されるように、時刻ｔａの後のある時刻ｔｂにおいて、４ビットのデータＤＴ２が、ある回路９０から入力側バスＢ１に供給される。
例えば、データが接続バスＢＡに保持され、データが接続バスＢＢに保持されていない場合、データＤＴｂ２は、制御回路１９０によるセレクタ回路２２０，２３０の制御によって、接続バスＢＢを経由して、入力側バスＢ１から出力側バスＢ２に転送される。
データＤＵ２が出力側バスＢ２に転送された後のあるタイミングで、セレクタ回路２２０，２３０の制御によって、バスＢＢは、入力側バスＢ１及び出力側バスＢ２から電気的に分離される。
これによって、データＤＴｂは、接続バスＢＢ内に、保持される。接続バスＢＢの各信号線２００Ｂは、信号ＯＵＴＢを保持する。
例えば、図６に示されるように、“１１００”のデータＤＴｂが、時刻ｔｂにおいて接続バスＢＢを介して転送された場合、４つの信号線４００Ｂ＜０＞，４００Ｂ＜１＞，４００Ｂ＜２＞，４００Ｂ＜３＞の電位は、データＤＴｂに対応した電位（ここでは、“Ｈ”、“Ｈ”、“Ｌ”及び“Ｌ”）にそれぞれ設定される。
図７の（ｃ）に示されるように、時刻ｔａ，ｔｂの後のある時刻ｔｃにおいて、４ビットのデータＤＴ１が、入力側バスＢ１に供給される。
時刻ｔｃにおいて、データＤＴ１が、入力側バスＢ１から出力側バスＢ２へ転送される場合、供給されたデータＤＴ１、接続バスＢＡ内に保持されているデータＤＴａ及び接続バスＢＢに保持されているデータＤＴｂの比較結果に基づいて、接続バスＢＡ及び接続バスＢＢのうち一方が選択される。
ここで、時刻ｔｃにおいて、接続バスＢＡ内の各信号線４００Ａは、データＤＴａの各ビット（桁）に対応する充電状態及び放電状態に設定され、接続バスＢＢ内の各信号線４００Ｂは、データＤＴｂの各ビットに対応する充電状態及び放電状態に設定されている。
制御回路１９０は、データＤＴ１のあるビット（データの桁）とそのビットにそれぞれ対応する信号線４００Ａ，４００Ｂの電位状態を、比較する。
例えば、制御回路１９０は、信号線４００Ａが保持している信号ＯＵＴＡ（信号線４００Ａの電位状態）が、データＤＴ１の対応するビットの信号レベル（電位）と同じであるか否か判定する。これと同様に、制御回路１９０は、信号線４００Ｂが保持している信号ＯＵＴＢ（信号線４００Ｂの電位状態）が、データＤＴ１の対応するビットの信号レベルと同じであるか否か判定する。
制御回路１９０は、接続バスＢＡに関して、互いに対応するデータＤＴ１のビットの信号レベルに等しい電位状態の信号線４００Ａの数をカウントする。例えば、制御回路１９０は、接続バスＢＡにおけるデータＤＴ１のビットの信号レベルに等しい電位状態の信号線４００Ａの数を、第１のカウント数Ｃ１として取得する。
制御回路１９０は、接続バスＢＢに関して、互いに対応するデータＤＴ１のビットの信号レベルに等しい電位状態の信号線４００Ｂの数をカウントする。例えば、制御回路１９０は、接続バスＢＢにおけるデータＤＴ１のビットの信号レベルに等しい電位状態の信号線４００Ｂの数を、第２のカウント数Ｃ２として取得する。
例えば、図６において、接続バスＢＡの各信号線４００Ａの電位状態（保持信号ＯＵＴＡ）に関して、保持信号ＯＵＴＡ＜０＞は“０”（“Ｌ”）であり、保持信号ＯＵＴＡ＜１＞は“１”（“Ｈ”）であり、保持信号ＯＵＴＡ＜２＞は“１”（“Ｈ”）であり、保持信号ＯＵＴＡ＜３＞は“０”（“Ｌ”）である。
接続バスＢＢの各信号線４００Ｂの電位状態（保持信号ＯＵＴＢ）に関して、保持信号ＯＵＴＢ＜０＞は“１”（“Ｈ”）であり、保持信号ＯＵＴＢ＜１＞は“１”（Ｈ）であり、保持信号ＯＵＴＢ＜２＞は“０”（“Ｌ”）であり、保持信号ＯＵＴＢ＜３＞は“０”（“Ｌ”）である。
接続バスＢＡ内の各信号線４００Ａに関して、対応する入力信号ＩＮの信号レベルに等しい保持信号ＯＵＴＡの信号レベルの数（カウント数）Ｃ１は、“１”である。この場合において、“１０００”のデータＤＴ１の転送時、接続バスＢＡに関して、充電又は放電が発生する信号線４００Ａの数（データの反転の個数）は、３つである。
接続バスＢＢ内の各信号線４００Ｂに関して、対応する入力信号ＩＮの信号レベルに等しい保持信号ＯＵＴＢの数（カウント数）Ｃ１は、“３”である。“１０００”のデータＤＴ１の転送時、接続バスＢＢに関して、充電又は放電が発生する信号線４００Ｂの数は、１つである。
尚、各接続バスＢＡ，ＢＢに関して、入力信号ＩＮに対して信号の反転が生じる保持信号（充電／放電が生じる信号線）の数が、カウントされてもよい。
制御回路１９０は、複数の接続バスＢＡ，ＢＢのうち、転送データＤＴ１の各ビットの信号レベルと等しい電位状態の信号線が多い接続バスをデータ転送に用いるように、接続バスＢＡ，ＢＢの選択を行う。
制御回路１９０は、データＤＴ１、接続バスＢＡのデータＤＴａ、及び接続バスＢＢの保持データＤＴｂの比較結果に基づいて、制御信号ＳＥＬの信号レベルを決定する。制御回路１９０は、接続バスＢＡに関するカウント数Ｃ１と接続バスＢＢに関するカウント数Ｃ２との大小関係を比較する。
制御回路１９０は、決定された信号レベル（“Ｈ”又は“Ｌ”レベル）を有する制御信号ＳＥＬを、バス制御回路２０に供給する。
図６のデータＤＴ１の転送において、接続バスＢＢが、接続バスＢＡに比較して、入力側バスＢ１と出力側バスＢ２との間のデータの転送の信号経路として選択されることが、消費電力の発生の抑制の観点で望ましい。
それゆえ、制御回路１９０は、例えば、“Ｌ”レベルの制御信号ＳＥＬをセレクタ２２１，２３１に供給する。
制御信号ＳＥＬは、バス制御回路２０のセレクタ回路２２０，２３０に供給される。
セレクタ２２１，２３１の各々は、供給された制御信号ＳＥＬを受ける。セレクタ２２１，２３１は、制御信号ＳＥＬに基づいて、２つの接続バスＢＡ，ＢＢのうち一方を、入力側バスＢ１及び出力側バスＢ２に電気的に接続する。
これによって、入力側バスＢ１は、選択された接続バスを介して、出力側バスＢ２に電気的に接続される。
本例において、接続バスＢＢの各信号線４００Ｂが、セレクタ２２１，２３１によって、対応する信号線２００，３００に接続される。
図８は、データ転送時の信号線の信号レベルの遷移を示すタイミングチャートである。
例えば、図８の（ａ）に示されるように、接続バスＢＡを用いて第１のデータＤＴ１の転送が実行された場合、信号線ＯＵＴＡ＜０＞の充電及び信号線ＯＵＴＡ＜１＞，ＯＵＴＡ＜２＞の放電が、生じる。
図８の（ｂ）に示されるように、接続バスＢＢを用いて第１のデータＤＴ１の転送が実行された場合、信号線ＯＵＴＢ＜１＞の放電が、生じる。
このように、接続バスＢＡ及び接続バスＢＢのうち、データＤＴ１の転送のために充電又は放電される信号線４００の本数が少ない接続バス（ここでは、接続バスＢＢ）が、選択される。
ここで、非選択の接続バスの信号線（例えば、接続バスＢＡの信号線４００Ａ）は、セレクタ２２１，２３１によって、信号線２００，３００から電気的に分離されている。
それゆえ、非選択の信号線４００Ａは、電気的にフローティングな状態で、入力信号ＩＮが供給されている信号線４００Ｂ間に配置されている。これによって、非選択の信号線４００Ａは、選択された信号線４００Ｂ線間のシールドとして、機能する。
この結果として、本実施形態の半導体デバイスは、信号線におけるノイズの低減などデータの転送のための特性を向上できる。尚、信号線４００Ａがデータの転送に用いられる場合、信号線４００Ｂが、選択された信号線４００Ａに対してシールドとして、機能する。
データＤＴ１の転送によって、データＤＴ１の転送に用いられた接続バスＢＢは、データＤＴｂ（“１１００”）の保持状態からデータＤＴ１（“１０００”）の保持状態に変わる。各信号線４００Ｂの電位状態は、データＤＴ１の信号ＩＮの信号レベルに対応した状態に設定される。
時刻ｔｃの後において、供給されたデータは、図７の（ｃ）の動作の繰り返しによって、入力側バスＢ１から出力側バスＢ２へ転送される。
以上のように、本実施形態の半導体デバイスにおけるデータの転送が、完了する。
（ｃ） まとめ
例えば、相変化メモリのような比較的高い電圧を用いて動作する半導体デバイスにおいて、信号線における比較的高い電圧への充電及び比較的高い電圧からの放電によって、大きな電流が発生する。
この場合において、半導体デバイスの消費電力は、大きくなる。
本実施形態の半導体デバイスは、データ転送の経路上に、互いに並列に接続された複数の接続バスを含む。接続バスのそれぞれは、転送されたデータを保持できる。接続バスの複数の信号線のそれぞれは、転送されたデータ内に含まれる信号に応じて、充電状態又は放電状態に設定される。
本実施形態の半導体デバイスは、並列接続された複数の接続バスのうち供給されたデータに対して信号線のデータ（信号）の反転の少ない接続バスを用いて、供給されたデータの転送を行う。
例えば、データの転送時において、入力側バスに供給されたデータの各入力信号（１ビットのデータ）が、各接続バスの信号線の保持信号（信号線の充電状態／放電状態）と比較される。
本実施形態において、複数の接続バスのうち、対応する入力信号の信号レベルと信号線の保持信号の信号レベル（電位状態）が同じである数が多い接続バスが、選択される。
これによって、本実施形態の半導体デバイスは、データ転送時に充電又は放電される信号線の数を、削減できる。
それゆえ、本実施形態の半導体デバイスは、消費電力の増大を抑制できる。
本実施形態の半導体デバイスにおいて、データ転送の経路に選択されない接続バスの信号線は、選択された接続バスの信号線に対してシールドとして機能する。これによって、本実施形態の半導体デバイスは、データ転送時の信号線間のノイズを低減できる。
以上のように、本実施形態の半導体デバイスは、特性を向上できる。
（２） 第２の実施形態
図９及び図１０を用いて、第２の実施形態の半導体デバイスについて、説明する。
図９は、本実施形態の半導体デバイスの構成例を説明するための模式図である。
図９において、本実施形態の半導体デバイスにおける、バス制御回路が示されている。
図９に示されるように、本実施形態の半導体デバイス（例えば、相変化メモリ）において、バス制御回路２０は、判定回路３０Ａを含む。
判定回路３０Ａは、転送されるデータＤＴ、及び接続バス４００Ａ，４００Ｂに保持されているデータ（信号線４００Ａ，４００Ｂの電位状態）を用いて、制御信号ＳＥＬの信号レベルを決定する。
判定回路３０Ａは、入力側バスＢ１、及び接続バスＢＡ，ＢＢ内の配線４００Ａ，４００Ｂに接続される。
判定回路３０Ａは、複数の判定ユニット３１０と計算回路３２０とを含む。
判定ユニット３１０の数は、入力側バスＢ１の信号線２００の本数（転送されるデータのビット数）に応じる。例えば、信号線２００の本数が４つである場合（転送されるデータが、４ビットのデータである場合）、４つの判定ユニット３１０が、判定回路３０Ａ内に設けられる。
各判定ユニット３１０は、複数の信号線２００のうち対応する１つに接続される。判定ユニット３１０は、互いに異なる信号線２００に接続される。
各判定ユニット３１０は、接続バスＢＡの複数の信号線４００Ａのうち対応する１つ及び接続バスＢＡの複数の信号線４００Ｂのうち対応する１つに接続される。
各判定ユニット３１０は、対応する信号線２００の１ビットのデータ（信号）の信号レベルが、対応する信号線４００Ａの電位状態及び対応する信号線４００Ｂの電位状態と一致しているか否か判定する。
各判定ユニット３１０は、判定結果を、計算回路３２０に供給する。
計算回路３２０は、複数の判定結果に基づいて、制御信号ＳＥＬの信号レベルを決定する。
計算回路３２０の計算処理によって、第１の接続バスＢＡ及び第２の接続バスＢＢのうち、供給される入力信号ＩＮの信号レベルに等しい保持信号ＯＵＴＡ，ＯＵＴＢを保持する信号線４００の数が多い接続バスが、検知され、選択される。
これによって、第１の接続バスＢＡ及び第２の接続バスＢＢのうちいずれか一方が、データＤＴ１の転送経路として選択される。
尚、判定回路３０Ａは、バス制御回路２０とは別途の構成要素であってもよい。例えば、判定回路３０Ａは、制御回路１９０内に設けられた回路でもよい。
図１０は、本実施形態の半導体デバイスにおける、判定回路の一例を示す模式図である。
図１０に示されるように、判定回路３０Ａは、入力側バスＢ１の信号線２００の数（転送されるデータのビット数）に応じて、複数の判定ユニット３１０を有する。
各判定ユニット３１０は、複数のＸＯＲゲート３１１，３１２を有する。各判定ユニット３１０内のＸＯＲゲート３１１，３１２の数は、接続バスＢＡ，ＢＢの数に応じる。
例えば、接続バスＢＡ，ＢＢの数が２つである場合、各判定ユニット３１０は、２つのＸＯＲゲート３１１，３１２を有する。
一方のＸＯＲゲート３１１の一方の入力端子は、対応する入力側バスＢ１の信号線２００に接続される。一方のＸＯＲゲート３１１の他方の入力端子は、一方の接続バスＢＡの対応する信号線４００Ａに接続される。
ＸＯＲゲート３１１は、入力信号ＩＮと信号ＯＵＴＡ（信号線４００Ａの電位）とのＸＯＲ演算を実行する。
ＸＯＲゲート３１１は、入力信号ＩＮの値が保持信号ＯＵＴＡの値と同じである場合、“０”を出力する。ＸＯＲゲート３１１は、入力信号ＩＮの値が保持信号ＯＵＴＡの値と異なる場合、“１”を出力する。
他方のＸＯＲゲート３１２の一方の入力端子は、対応する信号線２００に接続される。一方のＸＯＲゲート３１２の他方の入力端子は、他方の接続バスＢＢの対応する信号線４００Ｂに接続される。
ＸＯＲゲート３１２は、入力信号ＩＮと保持信号（信号線４００Ｂの電位）ＯＵＴＢとのＸＯＲ演算を実行する。
ＸＯＲゲート３１２は、入力信号ＩＮの値が保持信号ＯＵＴＢの値と同じである場合、“０”を出力する。ＸＯＲゲート３１２は、入力信号ＩＮの値が保持信号ＯＵＴＢの値と異なる場合、“１”を出力する。
各判定ユニット３１０は、ＸＯＲ演算の結果を、計算回路３２０に送る。
このように、各判定ユニット３１０において、信号線２００からの１ビットの信号ＩＮに関して、信号線４００Ａ，４００Ｂのそれぞれの信号（電位）に対する一致／不一致が、判定される。
計算回路３２０は、カウント回路３２１，３２２と比較回路３２５とを含む。
カウント回路３２１，３２２は、判定ユニット３１０に接続される。
カウント回路３２１は、入力信号ＩＮと保持信号ＯＵＴＡとの判定結果を、受ける。例えば、４ビットのデータが、接続バスＢＡに関する判定結果として、カウント回路３２１に供給される。例えば、カウント回路３２１は、データ（判定結果）に含まれる“１”（又は“０”）の数を、カウントする。カウント回路３２１は、カウント結果に応じた値を比較回路３２５に送る。
カウント回路３２２は、入力信号ＩＮと保持信号ＯＵＴＢとの判定結果を受ける。例えば、４ビットのデータが、接続バスＢＢに関する判定結果として、カウント回路３２１に供給される。例えば、カウント回路３２２は、データ（判定結果）に含まれる“１”（又は“０”）の数を、カウントする。カウント回路３２２は、カウント結果に応じた値を比較回路３２５に送る。
比較回路３２５は、カウント回路３２１，３２２からのカウント結果の値を比較する。
カウント回路３２１からの値がカウント回路３２２からの値以下である場合、比較回路３２５は、例えば、制御信号ＳＥＬの信号レベルを、“Ｈ（１）”に設定する。これによって、接続バスＢＡが、データＤＴ１の転送経路として、選択される。
カウント回路３２１からの値がカウント回路３２２からの値より大きい場合、比較回路３２５は、制御信号ＳＥＬの信号レベルを、“Ｌ（０）”に設定する。これによって、接続バスＢＢが、データＤＴ１の転送経路として、選択される。
尚、カウント回路３２１からのカウント結果が、カウント回路３２２からのカウント結果と同じである場合、接続バスＢＢが、データＤＴ１の転送経路として選択されてもよい。
以上のように、本実施形態の半導体デバイスにおいて、判定回路が動作する。
このように、本実施形態の半導体デバイスは、入力信号と保持信号とに対する計算処理によって、充電及び放電の発生が少ないデータの転送経路を選択する。
したがって、第２の実施形態の半導体デバイスは、第１の実施形態の半導体デバイスと実質的に同じ効果を得ることができる。
（３） 第３の実施形態
図１１及び図１２を用いて、第３の実施形態の半導体デバイスについて、説明する。
図１１は、本実施形態の半導体デバイスの構成例を説明するための模式図である。
図１１において、本実施形態の半導体デバイスにおける、バス制御回路の構成例が、示されている。
本実施形態において、判定回路３０Ｂの内部構成が、第２の実施形態と主に異なる。
判定回路３０Ｂは、複数のレジスタ回路３５０を含む。
各レジスタ回路３５０は、入力側バスＢ１の複数の信号線２００にそれぞれ対応する。各レジスタ回路３５０は、判定ユニット３１０に接続される。
各レジスタ回路３５０は、現在の時刻より前に供給されたデータを保持する。
各判定ユニット３１０は、レジスタ回路３５０内のデータ（過去の入力信号）と入力側バスＢ１からのデータ（現在の入力信号）とを用いて、判定処理を行う。
計算回路３２０は、各判定ユニット３１０の判定結果を用いて、計算処理を行う。計算処理の結果に基づいて、制御信号ＳＥＬの信号レベルが、決定される。
尚、判定回路３０Ｂは、バス制御回路２０とは別途の構成要素であってもよい。例えば、判定回路３０Ｂは、制御回路１９０内に設けられた回路でもよい。
図１２は、本実施形態の半導体デバイスにおける、判定回路の一例を示す模式図である。
図１２に示されるように、レジスタ回路３５０は、入力側バスＢ１及び判定ユニット３１０に接続される。
レジスタ回路３５０は、２つのレジスタユニット３５１，５３２を含む。レジスタユニット３５１，３５２は、データ（以下では、レジスタデータともよばれる）ＲＥＧＡ，ＲＥＧＢをそれぞれ保持している。データＲＥＧＡ及びデータＲＥＧＢは、過去におけるデータ（例えば、時刻ｔｃより前に転送されたデータ）の転送時に、互いに異なるタイミングで、入力側バスＢ１から供給されたデータ（信号）である。これから転送されるデータ（例えば、時刻ｔｃにおいて転送されるデータ）ＤＴと同様に、データＲＥＧＡ，ＲＥＧＢは、ｎビット（ここでは、４ビット）のデータである。
レジスタユニット３５１は、各ＸＯＲゲート３１１の一方の入力端子に接続される。
レジスタユニット３５１は、データＲＥＧＡに含まれる複数の信号（１ビットのデータ）のうち対応する１つを、複数のＸＯＲゲート３１１のうち対応する１つに供給する。
各ＸＯＲゲート３１１の他方の入力端子は、入力側バスＢ１の対応する信号線２００に接続される。
各ＸＯＲゲート３１１は、レジスタユニット３５１からの信号と信号線２００からの信号ＩＮとに対してＸＯＲ演算を実行する。
レジスタユニット３５２は、各ＸＯＲゲート３１２の一方の入力端子に接続される。
レジスタユニット３５２は、データＲＥＧＢに含まれる複数の信号（１ビットのデータ）のうち対応する１つを、複数のＸＯＲゲート３１２のうち対応する１つに供給する。
各ＸＯＲゲート３１２の他方の入力端子は、入力側バスＢ１の対応する信号線２００に接続される。
各ＸＯＲゲート３１２は、レジスタユニット３５２からの信号と信号線２００からの信号ＩＮとに対して、ＸＯＲ演算を実行する。
カウント回路３２１，３２２は、第２の実施形態と実質的に同様に、対応するＸＯＲゲート３１１，３１２からの演算結果に対するカウント処理を、それぞれ行う。
比較回路３２５は、第２の実施形態と実質的に同様に、カウント回路３２１，３２２からのカウント結果に基づいて、制御信号ＳＥＬの信号レベルを決定する。
制御信号ＳＥＬの信号レベルに基づいて、接続バスＢＡ（信号線４００Ａ）及び接続バスＢＢ（信号線４００Ｂ）のうちいずれか一方が、選択される。
決定された制御信号ＳＥＬは、セレクタ回路２２０，２３０に供給されるとともに、レジスタ回路３５０に、供給される。
レジスタユニット３５１，３５２は、選択信号ＳＥＬの信号レベルに応じて、供給されたデータＤＴ１を取り込む。
例えば、制御信号ＳＥＬの信号レベルが“Ｈ”レベルである場合、接続バスＢＡの選択によって信号線４００Ａの電位の状態がデータＤＴ１に対応する状態に変わるため、レジスタユニット３５１が、データＤＴ１（入力信号ＩＮ）を保持する。このとき、レジスタユニット３５２は、保持しているデータを維持する。
例えば、制御信号ＳＥＬの信号レベルが“Ｌ”レベルである場合、接続バスＢＢの選択によって信号線４００Ｂの電位の状態がデータＤＴ１に対応する状態に変わるため、レジスタユニット３５２が、データＤＴ１（入力信号ＩＮ）を保持する。このとき、レジスタユニット３５１は、保持しているデータを維持する。
以上のように、本実施形態の半導体デバイスにおいて、レジスタ回路を有する判定回路が動作する。
このように、本実施形態の半導体デバイスは、レジスタ回路内のデータを用いた計算処理によって、充電及び放電の発生が少ないデータの転送経路を選択する。
したがって、第３の実施形態の半導体デバイスは、第１又は第２の実施形態の半導体デバイスと実質的に同じ効果を得ることができる。
（４） その他
本実施形態において、半導体デバイスとして、メモリデバイス（例えば、相変化メモリ）が、例示されている。ただし、本実施形態の半導体デバイスは、プロセッサ、コントローラ、センシングデバイスなどでもよい。また、本実施形態の半導体デバイスは、ＮＡＮＤ型フラッシュメモリ、磁気抵抗メモリ（例えば、ＭＲＡＭ）、及び抵抗変化メモリ（例えば、ＲｅＲＡＭ）などのような、相変化メモリ以外のメモリデバイスでもよい。
本実施形態において、バス制御回路は、半導体デバイス内の回路として、示されている。但し、本実施形態のバス制御回路は、２つの異なるデバイスを接続するバスに、適用されてもよい。例えば、本実施形態のバス制御回路は、一方のデバイスのインターフェイスと他方のデバイスのインターフェイスとを接続するバスに、設けられてもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１：半導体デバイス、Ｂ１，Ｂ２，ＢＡ，ＢＢ：バス、２００，３００，４００Ａ，４００Ｂ：信号線、２０：バス制御回路、２２０，２３０：セレクタ回路、３０Ａ，３０Ｂ：判定回路。

Claims (7)

  1. 複数の第１の信号を送る複数の第１の信号線と、
    前記複数の第１の信号を受ける複数の第２の信号線と、
    前記複数の第１の信号線に接続される第１のセレクタ回路と、前記複数の第２の信号線に接続される第２のセレクタ回路と、前記第１及び第２のセレクタ回路間に接続される複数の第３の信号線と、前記第１及び第２のセレクタ回路間に接続される複数の第４の信号線と、を含む第１の回路と、
    を具備し、
    前記複数の第３の信号線のそれぞれは、複数の第２の信号のうち対応する１つを保持し、
    前記複数の第４の信号線のそれぞれは、複数の第３の信号のうち対応する１つを保持し、
    前記第１の回路は、
    前記複数の第１及び第３の信号線に関して、対応する第１の信号に等しい第２の信号の第１の個数をカウントし、
    前記複数の第１及び第４の信号線に関して、対応する第１の信号に等しい第３の信号の第２の個数をカウントし、
    前記第１の個数と第２の個数との比較結果に基づいて、前記複数の第３及び第４の信号線のうちいずれか一方を、前記第１及び第２のセレクタ回路によって前記複数の第１及び第２の信号線に電気的に接続する、
    半導体デバイス。
  2. 前記複数の第３の信号線及び前記複数の第４の信号線は、前記第１のセレクタ回路と前記第２のセレクタ回路との間に並列に接続され、
    前記複数の第３の信号線のうち１つと前記複数の第４の信号線のうち１つとが交互に隣り合う、
    請求項１に記載の半導体デバイス。
  3. 前記第１のセレクタ回路は、複数の第１のセレクタを含み、前記第２のセレクタ回路は、複数の第２のセレクタを含み、
    前記複数の第１のセレクタのそれぞれの第１の入力端子は、前記複数の第１の信号線のうち対応する１つに接続され、
    前記複数の第１のセレクタのそれぞれの第１の出力端子は、前記複数の第３の信号線のうち対応する１つに接続され、
    前記複数の第１のセレクタのそれぞれの第２の出力端子は、前記複数の第４の信号線のうち対応する１つに接続され、
    前記複数の第２のセレクタのそれぞれの第１の入力端子は、前記複数の第３の信号線のうち対応する１つに接続され、
    前記複数の第２のセレクタのそれぞれの第２の入力端子は、前記複数の第４の信号線のうち対応する１つに接続され、
    前記複数の第２のセレクタのそれぞれの第１の出力端子は、前記複数の第２の信号線のうち対応する１つに接続される、
    請求項１又は２に記載の半導体デバイス。
  4. 前記第１の回路は、
    前記複数の第１、第３及び第４の信号線にそれぞれ接続され、前記第１及び第２のセレクタ回路に制御信号を供給する第２の回路を、
    さらに含み、
    前記第２の回路は、前記複数の第１、第２及び第３の信号に対する論理演算によって、前記第１及び第２の個数を取得し、前記第１及び第２の個数の比較結果に基づいて、前記制御信号の信号レベルを制御し、
    前記第１及び第２のセレクタ回路は、前記制御信号に基づいて、前記第３及び第４の信号線のうちいずれか一方を選択する、
    請求項１乃至３のうちいずれか１項に記載の半導体デバイス。
  5. 前記第１の回路は、
    前記複数の第２及び第３の信号を保持するレジスタ回路を含み、前記複数の第１の信号線に接続され、前記第１及び第２のセレクタ回路に制御信号を供給する第２の回路を、
    さらに含み、
    前記第２の回路は、前記複数の第１、第２及び第３の信号に対する論理演算によって、前記第１及び第２の個数を取得し、前記第１及び第２の個数の比較結果に基づいて、前記制御信号の信号レベルを制御し、
    前記第１及び第２のセレクタ回路は、前記制御信号に基づいて、前記第３及び第４の信号線のうちいずれか一方を選択する、
    請求項１乃至３のうちいずれか１項に記載の半導体デバイス。
  6. 前記複数の第２の信号は、前記複数の第１の信号の前に、前記複数の第３の信号線を介して、複数の第１の信号線から前記複数の第２の信号線へ送られた信号であり、
    前記複数の第３の信号は、前記複数の第１の信号の前に、前記複数の第４の信号線を介して、複数の第１の信号線から前記複数の第２の信号線へ送られた信号である、
    請求項１乃至５のうちいずれか1項に記載の半導体デバイス。
  7. 相変化素子を含むメモリセルを、
    さらに具備する請求項１乃至６のうちいずれか１項に記載の半導体デバイス。
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