JP2000132963A - 半導体メモリのリフレッシュ制御回路 - Google Patents

半導体メモリのリフレッシュ制御回路

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JP2000132963A
JP2000132963A JP11307166A JP30716699A JP2000132963A JP 2000132963 A JP2000132963 A JP 2000132963A JP 11307166 A JP11307166 A JP 11307166A JP 30716699 A JP30716699 A JP 30716699A JP 2000132963 A JP2000132963 A JP 2000132963A
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refresh
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address signal
memory cell
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JP11307166A
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Jun-Hyun Chun
チュン ジュン−ヒュン
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Abstract

(57)【要約】 【課題】本発明は、半導体メモリのリフレッシュ動作時
に、消費電力を従来よりも低減できる半導体メモリのリ
フレッシュ制御回路に関するものである。 【解決手段】複数のメモリセルブロック２０７1〜２０
７4毎にメモリセルを順次リフレッシュし、リフレッシ
ュ欠陥メモリセルが存在する場合には、リフレッシュ欠
陥メモリセルと同一のローアドレスを有する他のメモリ
セルブロックのメモリセルをリフレッシュする時にリフ
レッシュ欠陥メモリセルも共にリフレッシュする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体メモリのリ
フレッシュ制御回路に関するもので、特にＤＲＡＭのセ
ルフリフレッシュ動作又はオートリフレッシュ動作で、
メモリセルアレイのリフレッシュ周期を制御する半導体
メモリのリフレッシュ制御回路に関する。
【０００２】
【従来の技術】ＤＲＡＭのメモリセルの配置は、正方形
の形態にすることが最も理想的である。例えば、１Ｍ、
１６Ｍ及び２５６ＭのＤＲＡＭの場合、それぞれ２20、
２24、２28個のメモリセルを有しているが、横又は縦の
メモリセル数は２10、２12、２ 14個の同一な数を有す
る。
【０００３】従って、１６ＭのＤＲＡＭの場合、ロー方
向に１２本のアドレス信号、コラム方向にも１２本のア
ドレス信号が入力され、これをデコーディングして任意
のメモリセルを選択することができる。アドレス信号の
数が同一であるので、外部に１２個のピンを設け、この
ピンを通してローアドレス信号とコラムアドレス信号と
を順次受けるように設計すれば、外部の端子数が減少し
て、半導体メモリのパッケージングが簡便になる。この
ような方法をアドレスマルチプレキシングという。
【０００４】このようなアドレスマルチプレキシングが
可能になるためには、アドレス信号がローアドレス信号
からコラムアドレス信号に変わっても、これを正しく認
識できるようにするためのアドレス記憶用ラッチ回路が
必要である。また、ローアドレス信号を印加しているこ
とを知らせるローアドレスストローブ信号／ＲＡＳと、
コラムアドレス信号を印加していることを知らせるコラ
ムアドレスストローブ信号／ＣＡＳとが必要である。
【０００５】即ち、ローアドレス信号とコラムアドレス
信号を、それぞれローアドレスストローブ信号／ＲＡＳ
とコラムアドレスストローブ信号／ＣＡＳに同期させて
入力させる機能と、ローアドレス信号とコラムアドレス
信号とをそれぞれラッチする機能を追加する。
【０００６】この方法によれば、１６ＭのＤＲＡＭの場
合、アドレスピンを２４本から１２本に減らすことがで
きるが、コラムアドレスストローブ信号／ＣＡＳ用のピ
ンを追加するので、全部で１１本のピンを削減できる。
この時、ローアドレスストローブ信号／ＲＡＳは、チッ
プイネーブル信号用のピンを使用するので、ピン数には
影響しない。
【０００７】１本のアドレスピンからローアドレス信号
とコラムアドレス信号とが入力される時間には差がある
が、入力時には同一の電気経路を経て、ローデコーダと
コラムデコーダの直前で分離されてそれぞれに出力され
る。しかし、アドレス信号の数が増加すると、デコーデ
ィングをプリデコーディングとメインデコーディングの
段階に分けて行う。
【０００８】このとき、ローアドレス信号及びコラムア
ドレス信号をアドレスバッファとプリデコーダを介した
後に分離させる方法と、アドレスバッファのみを共有
し、プリデコーダの直前でローアドレス信号とコラムア
ドレス信号の経路を分離させる方法とがある。さらに、
アドレスバッファの前で両信号の経路を分離して、ロー
及びコラムのアドレスバッファをそれぞれ設ける方法
が、１６ＭのＤＲＡＭ以降から一般化された。
【０００９】ＤＲＡＭのリフレッシュ動作は、通常、外
部からリフレッシュ動作用のアドレス信号を印加した
後、ローアドレスストローブ信号／ＲＡＳが立ち下がっ
てから立ち上がるまでの１サイクルの間に実行される。
これを‘RAS Only Refresh’と呼ぶ。このとき、ローア
ドレス信号により選択された１本のワードラインに連結
された全てのメモリセルがリフレッシュされる。このリ
フレッシュ動作を全てのワードラインが選択されるまで
実行すると、ＤＲＡＭのメモリセルの全てをリフレッシ
ュすることができる。
【００１０】このようなリフレッシュ動作は、メモリキ
ャパシタに蓄積された信号電荷が放出されて、“１”又
は“０”に判定することが不可能になる前に遂行しなけ
ればならない。この時間をリフレッシュ周期（period）
と呼ぶ。また、何サイクル目にＤＲＡＭのワードライン
の全てが選択されて、リフレッシュ動作が完了されるか
を表す数をリフレッシュサイクルと呼ぶ。リフレッシュ
周期をリフレッシュサイクルで割った時間がリフレッシ
ュ間隔となり、これは一定した時間間隔でリフレッシュ
動作を進行する場合の、各リフレッシュサイクル毎の時
間間隔である。
【００１１】ＤＲＡＭのリフレッシュ動作方法には、オ
ートリフレッシュ（automatic refresh）、ヒドンリフ
レッシュ（hidden refresh）、セルフリフレッシュ（se
lf refresh）等の多様な方法がある。
【００１２】その中のオートリフレッシュは、ＣＢＲリ
フレッシュ（CAS before RAS refresh）ともいうが、外
部からリフレッシュ動作用のアドレス信号を与える代わ
りに、ＤＲＡＭに内蔵されたリフレッシュアドレスカウ
ンタが内部アドレス信号を発生させて、リフレッシュ動
作を遂行する方式である。
【００１３】６４ＫのＤＲＡＭでは、使用していない余
分のピンにリフレッシュ信号を印加し、このリフレッシ
ュ信号によって内部アドレス信号を受け入れるか否かを
決定する。即ち、リフレッシュ信号がローアドレススト
ローブ信号／ＲＡＳより先にローレベルとなっていれ
ば、以降のサイクルでは、内部アドレス信号を使用して
リフレッシュ動作が進行され、外部から印加されるアド
レス信号は無視する。
【００１４】１本のワードラインがリフレッシュ動作を
終えると、内部アドレスカウンタは次回のリフレッシュ
サイクルに備えて１ビットカウントアップされる。この
機能を利用すれば、ＤＲＡＭの外部にリフレッシュアド
レスカウンタを設置する必要がない。
【００１５】一方、リフレッシュ動作用のピンを除去し
て、正常ではない制御信号の順序、即ち、コラムアドレ
スストローブ信号／ＣＡＳがローアドレスストローブ信
号／ＣＡＳより先にローレベルとなる場合（CAS before
RAS）、リフレッシュ信号が入力されたとして外部アド
レス信号を無視し、内部アドレス信号を受け入れるよう
にする方式が、２５６ＫのＤＲＡＭ以降のＤＲＡＭのリ
フレッシュ動作の標準とされた。
【００１６】オートリフレッシュが有効になるために
は、コラムアドレスストローブ信号はローアドレススト
ローブ信号より、コラムアドレスストローブ信号／ＣＡ
Ｓのセットアップ時間である時間ｔＣＳＲ（/CAS set u
p time）だけ前にローレベルにならなければならない
し、少なくとも、コラムアドレスストローブ信号／ＣＡ
Ｓの保持時間である時間ｔＣＨＲ（/CAS hold time）の
間ローレベルを維持していなければならない。
【００１７】図８は従来の半導体メモリのリフレッシュ
制御回路のブロック図を示したものである。図８に示す
半導体メモリのリフレッシュ制御回路は、ローアドレス
ラッチ回路とコラムアドレスラッチ回路とを別に有して
いる。
【００１８】従って、ローアドレス信号とコラムアドレ
ス信号をそれぞれラッチしてデコーディングし、該当す
るアドレスのメモリセルに既に記憶されているデータを
読むか、又は、新しいデータを書き込む。
【００１９】アドレス入力バッファ１０１は、図示しな
いアドレス入力パッドを介して入力されるＴＴＬレベル
の１２ビットの外部アドレス信号ＥＸＴ＿Ａを、半導体
メモリ内部のＣＭＯＳレベルのアドレス信号ＥＸＴ＿
Ａ’に変換する。外部アドレス信号ＥＸＴ＿Ａのローア
ドレス信号ＥＸＴ＿ＡＸとコラムアドレス信号ＥＸＴ＿
ＡＹとは、アドレス入力バッファ１０１に交互に入力さ
れる。
【００２０】アドレス入力バッファ１０１でＣＭＯＳレ
ベルに変換されたアドレス信号ＥＸＴ＿Ａ’のローアド
レス信号ＥＸＴ＿ＡＸは、ローアドレスラッチ回路１０
３に出力され、コラムアドレス信号ＥＸＴ＿ＡＹはコラ
ムアドレスラッチ回路１０５に出力される。
【００２１】内部アドレスカウンタ１０２にはリフレッ
シュ信号ＲＥＦが入力される。このリフレッシュ信号Ｒ
ＥＦがハイレベルに活性化されると、内部アドレスカウ
ンタ１０２は、１２ビットの内部アドレス信号ＩＮＴ＿
ＡＸを発生させて、ローアドレスラッチ回路１０３に出
力する。このときの内部アドレス信号ＩＮＴ＿ＡＸは内
部ローアドレスを示す。
【００２２】上述したように、ローアドレスラッチ回路
１０３には、内部アドレス信号ＩＮＴ＿ＡＸとローアド
レス信号ＥＸＴ＿ＡＸとが入力される。また、ローアド
レスラッチ回路１０３には、リフレッシュ信号ＲＥＦと
ワードライン駆動信号ＡＣＴも入力される。
【００２３】ローアドレスラッチ回路１０３は、リフレ
ッシュ信号ＲＥＦがハイレベルに活性化されるときに内
部アドレス信号ＩＮＴ＿ＡＸをラッチし、ワードライン
駆動信号ＡＣＴがハイレベルに活性化されるときに、ロ
ーアドレス信号ＥＸＴ＿ＡＸをラッチする。ラッチした
信号はローアドレス信号ＡＸ’として出力される。
【００２４】ロープリデコーダ１０４には、ローアドレ
スラッチ回路１０３にラッチされた内部アドレス信号Ｉ
ＮＴ＿ＡＸ又はローアドレス信号ＥＸＴ＿ＡＸによるロ
ーアドレス信号ＡＸ’が入力される。ロープリデコーダ
１０４は、入力されたローアドレス信号ＡＸ’をプリデ
コーディングする。ロープリデコーダ１０４で行われる
プリデコーディングは、下記のとおりである。
【００２５】ロープリデコーダ１０４は、ローアドレス
信号ＡＸ’の最上位ビットをデコーディングして、２つ
のブロックアドレス信号ＢＸ０，ＢＸ１を発生させる。
ブロックアドレス信号ＢＸ０，ＢＸ１は、図８では４個
に区分されているメモリセルブロック１０７1〜１０７4
の中の２個のメモリセルブロックを選択するためのもの
である。
【００２６】メモリセルブロック１０７1〜１０７4は、
メモリセルアレイ全体を複数分割したもので、１度に入
力されるアドレス信号によりアドレッシングされ得るメ
モリ領域を意味する。例えば、ローアドレス信号ＡＸが
１２ビットである場合、１個のメモリセルブロックは４
０９６（＝２12）本のワードラインを有する。
【００２７】ローアドレス信号ＡＸ’の残りの１１ビッ
トは、ローアドレス信号ＡＸとなる。このローアドレス
信号ＡＸは、ブロックアドレス信号ＢＸ０，ＢＸ１によ
り選択されたメモリセルブロックの１本のワードライン
を選択するためのものである。
【００２８】メインデコーダであるローデコーダ１０８
1〜１０８4は、メモリセルブロック１０７1〜１０７4毎
に備えられる。ローデコーダ１０８1〜１０８4には、ブ
ロックアドレス信号ＢＸ０，ＢＸ１のいずれか１つとプ
リデコーディングされたローアドレス信号ＡＸとが入力
される。ブロックアドレス信号ＢＸ０，ＢＸ１により選
択されたローデコーダ１０８がローアドレス信号ＡＸを
デコーディングすることで、該当するワードラインが選
択される。
【００２９】コラムアドレスラッチ回路１０５には、リ
ード／ライト信号ＲＤ／ＷＴが入力される。それと共
に、アドレス入力バッファ１０１から出力される外部ア
ドレス信号ＥＸＴ＿Ａ’のコラムアドレス信号ＥＸＴ＿
ＡＹも入力される。コラムアドレスラッチ回路１０５
は、リード／ライト信号ＲＤ／ＷＴが活性化されるとき
に入力されるコラムアドレス信号ＥＸＴ＿ＡＹをラッチ
する。コラムアドレスラッチ回路１０５にラッチされた
コラムアドレス信号ＥＸＴ＿ＡＹは、コラムアドレス信
号ＡＹ’としてコラムプリデコーダ１０６に入力され
る。
【００３０】コラムプリデコーダ１０６は、入力された
コラムアドレス信号ＡＹ’をプリデコーディングしてコ
ラムアドレス信号ＡＹを発生させる。コラムデコーダ１
０９は、プリデコーディングされたコラムアドレス信号
ＡＹをデコーディングして、該当するビットラインが選
択されるようにする。
【００３１】センスアンプ１１０1〜１１０4も、メモリ
セルブロック１０７1〜１０７4毎に備えられる。センス
アンプ１１０1〜１１０4は、デコーディングされたコラ
ムアドレス信号ＡＹにより活性化されて、データのリー
ド、ライト、リフレッシュ動作を行う。センスアンプ制
御部１１１1〜１１１4は、センスアンプ１１０1〜１１
０4のリード、ライト、リフレッシュ動作に必要な制御
信号を発生させる。
【００３２】図９は、図８に示した半導体メモリの動作
特性を示したタイミングチャートであり、特に、内部ア
ドレス信号ＩＮＴ＿ＡＸを発生させて、メモリセルアレ
イをリフレッシュ動作させる場合を示している。
【００３３】図９（Ａ）に示すリフレッシュ信号ＲＥＦ
により、図９（Ｂ）に示す内部アドレス信号ＩＮＴ＿Ａ
Ｘが発生する。この内部アドレス信号ＩＮＴ＿ＡＸがデ
コーディングされて、図９（Ｃ）に示す実際のローアド
レス信号ＡＸとなる。例えば、順次発生するローアドレ
ス信号がＡＸｋ，ＡＸｎであるときは、図９（Ｄ），
（Ｅ）に示すようなワードライン信号ＷＬｋ，ＷＬｎに
より、２本のワードラインが同時に選択される。
【００３４】このとき選択される２本のワードライン
は、異なるメモリセルブロックのワードラインである。
即ち、１つのローアドレス信号ＡＸにより２個のメモリ
セルブロックが選択され、各メモリセルブロックのワー
ドラインが１本づつ選択されて活性化される。
【００３５】
【発明が解決しようとする課題】上述した従来の半導体
メモリの構成において、さらに多くのメモリセルブロッ
クを備える場合には、さらに多数のワードラインに接続
されるメモリセルを１度にリフレッシュ動作させなけれ
ばならないので、非常に大きい消費電力が要求される。
【００３６】また、半導体メモリの集積度が増加するこ
とに反して、リフレッシュ動作能力は向上しないので、
メモリセルアレイのリフレッシュ動作不良率が増加す
る。一般的に、リフレッシュ動作が不良となるメモリセ
ルは、欠陥救済用のメモリセルと代替して救済すること
ができるが、救済が可能なメモリセルの数には限界があ
る。従って、リフレッシュ動作が極端に異常な場合を除
いては、状態が比較的良好な残りのメモリセルはそのま
ま使用する。リフレッシュ動作が異常となる不良のメモ
リセルは、正常なメモリセルよりも多量のリフレッシュ
動作用電流を要求するので、このリフレッシュ動作が異
常となる不良メモリセルの動作タイミングを基準として
リフレッシュ動作タイミングを設定することが一般的で
ある。
【００３７】リフレッシュ動作が異常となる不良メモリ
セル数よりも正常なメモリセル数のほうが相対的に多い
ので、リフレッシュ動作が不良となるメモリセルを基準
としてリフレッシュ動作タイミングを設計することは、
消費電力の点からは極めて非効率的である。
【００３８】そこで、本発明の目的は、半導体メモリの
リフレッシュ動作時に、消費電力を従来よりも低減でき
る半導体メモリのリフレッシュ制御回路を提供すること
にある。
【００３９】
【課題を解決するための手段】このような目的のため
に、本発明の請求項１に係る半導体メモリのリフレッシ
ュ制御回路は、複数のメモリセルを有するメモリセルブ
ロックを複数備えるメモリセルアレイを有し、前記複数
のメモリセルのリフレッシュ動作を制御する半導体メモ
リのリフレッシュ制御回路において、外部からのリフレ
ッシュ信号の入力に応じて、前記リフレッシュさせるメ
モリセルのローアドレス及び該メモリセルを有するメモ
リセルブロックのブロックアドレスを示すアドレス信号
を発生させるアドレス信号発生手段と、前記アドレス信
号発生手段から入力するアドレス信号が、予め記憶した
リフレッシュ欠陥メモリセルのアドレス信号に一致する
場合には、前記リフレッシュ信号を用いてローパワーイ
ネーブル信号を生成するローパワーイネーブル信号生成
手段と、外部からのセルフリフレッシュイネーブル信号
が入力しているときに、前記ローパワーイネーブル信号
が入力した場合には、前記アドレス信号発生手段からの
アドレス信号に基づいて、前記複数のメモリセルブロッ
クのうちのリフレッシュ欠陥メモリセルを含む１つのメ
モリセルブロックと正常なメモリセルを含むメモリセル
ブロックとの、少なくとも２個以上のメモリセルブロッ
クを同時に選択して前記リフレッシュ欠陥メモリセルと
正常なメモリセルとをリフレッシュするためのブロック
アドレス信号及びローアドレス信号を発生し、前記ロー
パワーイネーブル信号が入力しない場合には、前記各メ
モリセルブロックを順次選択してメモリセルを順次リフ
レッシュするためのブロックアドレス信号及びローアド
レス信号を発生するアドレスデコード手段と、を含んで
構成される。
【００４０】請求項２に記載の発明では、前記アドレス
信号発生手段は、前記発生するアドレス信号のビット数
と同数のカウンタユニットが直列連結されて成り、前記
リフレッシュ信号により前記複数のカウンタユニットが
イネーブルされ、前段のカウンタユニットの反転出力端
子が次段のカウンタユニットの入力端子に接続され、１
番目のカウンタユニットの入力端子には電源電圧が供給
され、前記複数のカウンタユニットの各出力端子の出力
が前記アドレス信号の各ビットを構成する。
【００４１】請求項３に記載の発明では、前記ローパワ
ーイネーブル信号生成手段は、プリチャージノードを有
し、前記リフレッシュ欠陥メモリセルのアドレス信号と
前記アドレス信号発生手段からのアドレス信号とが一致
するか否かを判定するアドレス信号判定手段と、前記リ
フレッシュ信号を入力し、該リフレッシュ信号がハイレ
ベルからローレベルに遷移するときにプルアップイネー
ブル信号を発生させて、前記アドレス信号判定手段のプ
リチャージノードをプリチャージさせるプルアップイネ
ーブル信号発生手段と、前記プルアップイネーブル信号
が発生され、前記アドレス信号判定手段で前記リフレッ
シュ欠陥メモリセルのアドレス信号と前記アドレス信号
発生手段からのアドレス信号とが一致すると判定された
ときに、前記ローパワーイネーブル信号を発生するロー
パワーイネーブル信号発生手段と、を含むこととする。
【００４２】請求項４に記載の発明では、前記プルアッ
プイネーブル信号発生手段は、前記リフレッシュ信号を
遅延する第１遅延手段と、前記第１遅延手段で遅延され
たリフレッシュ信号を遅延する第２遅延手段と、前記第
２遅延手段からの遅延信号を反転して出力する第１イン
バータと、前記第１遅延手段からの遅延されたリフレッ
シュ信号と前記第１インバータからの出力信号とを論理
和演算して、前記プルアップイネーブル信号を出力する
ＯＲ回路と、を備える。
【００４３】請求項５に記載の発明では、前記第１遅延
手段は、前記アドレス信号発生手段から前記アドレス信
号が発生した後に前記プルアップイネーブル信号が発生
するように前記リフレッシュ信号を遅延させる。
【００４４】請求項６に記載の発明では、前記第２遅延
手段の遅延時間は、前記プルアップイネーブル信号のロ
ーレベル区間に相当する。請求項７に記載の発明では、
前記ローパワーイネーブル信号発生手段は、前記プルア
ップイネーブル信号を遅延する第３遅延手段と、前記第
３遅延手段からの遅延されたプルアップイネーブル信号
を反転して出力する第２インバータと、前記第２インバ
ータからの出力信号と、前記アドレス信号判定手段のプ
リチャージノードの電圧レベルによる信号とを論理積演
算するＡＮＤ回路と、前記プルアップイネーブル信号を
反転して出力する第３インバータと、前記ＡＮＤ回路の
出力信号がセット信号として入力され、前記第３インバ
ータの出力信号がリセット信号として入力されて、信号
を出力するＲＳフリップフロップと、前記ＲＳフリップ
フロップからの出力信号を反転してローパワーイネーブ
ル信号を出力する第４インバータと、を含む。
【００４５】請求項８に記載の発明では、前記アドレス
デコード手段は、前記ローパワーイネーブル信号と前記
セルフリフレッシュイネーブル信号とを論理積演算する
第１ＡＮＤ回路と、前記アドレス信号発生手段からのア
ドレス信号の最上位ビットを反転して出力する第１イン
バータと、前記第１ＡＮＤ回路の出力信号と、前記第１
インバータの出力信号とを否定論理積演算する第１ＮＡ
ＮＤ回路と、前記第１ＮＡＮＤ回路の出力信号と前記第
１ＡＮＤ回路の出力信号とを否定論理積演算する第２Ｎ
ＡＮＤ回路と、前記アドレス信号発生手段からのアドレ
ス信号の上位から２番目のビットを順次反転して出力す
る第２，第３インバータと、前記第３インバータの出力
信号と前記第２ＮＡＮＤ回路の出力信号とを論理積演算
して第１ブロックアドレス信号を出力する第２ＡＮＤ回
路と、前記第２ＮＡＮＤ回路の出力信号と前記第２イン
バータの出力信号とを論理積演算して第２ブロックアド
レス信号を出力する第３ＡＮＤ回路と、前記第３インバ
ータの出力信号と前記第１ＮＡＮＤ回路の出力信号とを
論理積演算して第３ブロックアドレス信号を出力する第
４ＡＮＤ回路と、前記第１ＮＡＮＤ回路の出力信号と前
記第２インバータの出力信号とを論理積演算して第４ブ
ロックアドレス信号を出力する第５ＡＮＤ回路と、を備
えて構成される。
【００４６】
【発明の実施の形態】このような本発明の好ましい実施
形態を、図１〜図７を参照して説明する。図１〜図７
は、本発明による半導体メモリのリフレッシュ制御回路
の好ましい実施形態を示した図面である。
【００４７】図１は、本発明による半導体メモリのリフ
レッシュ制御回路の一実施形態を示したブロック図であ
る。アドレス入力バッファ２０１は、図示しないアドレ
ス入力パッドを介して入力されるＴＴＬレベルの１２ビ
ットの外部アドレス信号ＥＸＴ＿Ａを、内部のＣＭＯＳ
レベルのアドレス信号ＥＸＴ＿Ａ’に変換する。このと
き、外部アドレス信号ＥＸＴ＿Ａのローアドレス信号Ｅ
ＸＴ＿ＡＸとコラムアドレス信号ＥＸＴ＿ＡＹは、アド
レス入力バッファ２０１に交互に入力される。
【００４８】アドレス入力バッファ２０１でＣＭＯＳレ
ベルに変換されるアドレス信号ＥＸＴ＿Ａ’のローアド
レス信号ＥＸＴ＿ＡＸは、ローアドレスラッチ回路２０
３に出力され、コラムアドレス信号ＥＸＴ＿ＡＹはコラ
ムアドレスラッチ回路２０５に出力される。
【００４９】アドレス信号発生手段としての内部アドレ
スカウンタ２０２にはリフレッシュ信号ＲＥＦが入力さ
れる。このリフレッシュ信号ＲＥＦがハイレベルに活性
化されると、内部アドレスカウンタ２０２は１３ビット
の内部アドレス信号ＩＮＴ＿ＡＸを発生させてローアド
レスラッチ回路２０３に出力する。このときの内部アド
レス信号ＩＮＴ＿ＡＸは、ローアドレス信号を意味す
る。内部アドレス信号ＩＮＴ＿ＡＸを１３ビットにする
ことにより、後述するように、最上位の２ビットを利用
してメモリセルブロックのブロックアドレス信号を発生
させる。尚、残りの１１ビットは、従来と同様に、ロー
アドレスを選択するためのローアドレス信号を発生させ
るために用いる。
【００５０】ローパワーイネーブル信号生成手段として
のローパワーイネーブル信号生成部２１３には、リフレ
ッシュ動作が不良となるリフレッシュ欠陥メモリセルの
ローアドレス信号が記憶されている。ここで、リフレッ
シュ欠陥メモリセルとは、メモリセルの漏洩電流が大き
くて、他の正常なメモリセルより多いリフレッシュ電流
又は長いリフレッシュ周期を必要とするメモリセルを意
味する。ローパワーイネーブル信号生成部２１３には、
内部アドレスカウンタ２０２から出力される内部アドレ
ス信号ＩＮＴ＿ＡＸが入力され、この内部アドレス信号
ＩＮＴ＿ＡＸと予め記憶されているリフレッシュ欠陥メ
モリセルのローアドレス信号とを比較して、２つのアド
レス信号が一致する場合に、ローパワーイネーブル信号
ＥＮＬＰを発生させる。
【００５１】既に言及したとおり、ローアドレスラッチ
回路２０３には、内部アドレス信号ＩＮＴ＿ＡＸとロー
アドレス信号ＥＸＴ＿ＡＸとが入力される。また、ロー
アドレスラッチ回路２０３には、リフレッシュ信号ＲＥ
Ｆとワードライン駆動信号ＡＣＴも入力される。
【００５２】ローアドレスラッチ回路２０３では、外部
からのリフレッシュ信号ＲＥＦがハイレベルに活性化さ
れると、リフレッシュ動作を行うために内部アドレス信
号ＩＮＴ＿ＡＸをラッチし、外部からのワードライン駆
動信号ＡＣＴがハイレベルに活性化されると、通常のメ
モリセルのリード・ライト動作を行うためにローアドレ
ス信号ＥＸＴ＿ＡＸをラッチして、ローアドレス信号Ａ
Ｘ’を出力する。
【００５３】アドレスデコード手段としてのロープリデ
コーダ２０４には、ローアドレスラッチ回路２０３から
出力されたローアドレス信号ＡＸ’が入力される。それ
と共に、ローパワーイネーブル信号生成部２１３から出
力されるローパワーイネーブル信号ＥＮＬＰと、セルフ
リフレッシュモード開始信号により作られる外部からの
セルフリフレッシュイネーブル信号ＥＮＳＲも入力され
る。ローパワーイネーブル信号ＥＮＬＰは、２個以上メ
モリセルブロック内の同じローアドレスのメモリセルを
同時にリフレッシュするか否かを決定する信号であり、
セルフリフレッシュイネーブル信号ＥＮＳＲは、メモリ
セルをリフレッシュ動作させるか、リード・ライト動作
させるかを決定する信号である。
【００５４】ロープリデコーダ２０４は、入力されたロ
ーアドレス信号ＡＸ’をプリデコーディングする。ロー
プリデコーダ２０４で行われるプリデコーディングは下
記のとおりである。
【００５５】ロープリデコーダ２０４は、セルフリフレ
ッシュイネーブル信号ＥＮＳＲがハイレベル（Ｈ）で入
力されているときに、ローパワーイネーブル信号ＥＮＬ
Ｐがローレベル（Ｌ）に非活性化されて入力すると、メ
モリセルブロック２０７1〜２０７4の中の少なくとも２
個以上のメモリセルブロック内のメモリセルが同時にリ
フレッシュされるようにブロックアドレス信号及びロー
アドレス信号を発生し、ローパワーイネーブル信号ＥＮ
ＬＰが活性化されて入力すると、各メモリセルブロック
２０７1〜２０７4のメモリセルが順次リフレッシュされ
るようにブロックアドレス信号及びローアドレス信号を
発生する。
【００５６】具体的には、１３ビットのローアドレス信
号ＡＸ’の上位２ビットと、前記に言及したローパワー
イネーブル信号ＥＮＬＰ及びセルフリフレッシュイネー
ブル信号ＥＮＳＲとをデコーディングして、４つのブロ
ックアドレス信号ＢＸ０〜ＢＸ３を発生させる。ブロッ
クアドレス信号ＢＸ０〜ＢＸ３は、メモリセルアレイが
４個に区分されたメモリセルブロック２０７1〜２０７4
をそれぞれ選択するためのものである。ローアドレス信
号ＡＸ’の残りの１１ビットはローアドレス信号ＡＸと
なる。このローアドレス信号ＡＸは、ブロックアドレス
信号ＢＸ０〜ＢＸ３により選択されたメモリセルブロッ
ク内の１本のワードラインを選択するためのものであ
る。
【００５７】メインデコーダであるローデコーダ２０８
1〜２０８4はメモリセルブロック２０７1〜２０７4毎に
備えられる。このローデコーダ２０８1〜２０８4には、
前記に説明した４本のブロックアドレス信号ＢＸ０〜Ｂ
Ｘ３の１本と、プリデコーディングされたローアドレス
信号ＡＸとが入力される。ブロックアドレス信号ＢＸ０
〜ＢＸ３により選択されたローデコーダ２０８がローア
ドレス信号ＡＸをデコーディングして得られた信号によ
り、該当するワードラインが選択される。
【００５８】コラムアドレスラッチ回路２０５には、リ
ード／ライト信号ＲＤ／ＷＴが入力される。それと共
に、アドレス入力バッファ２０１から出力される外部ア
ドレス信号ＥＸＴ＿Ａ’のコラムアドレス信号ＥＸＴ＿
ＡＹも入力される。コラムアドレスラッチ回路２０５
は、リード／ライト信号ＲＤ／ＷＴが活性化されるとき
に入力されるコラムアドレス信号ＥＸＴ＿ＡＹをラッチ
する。
【００５９】コラムアドレスラッチ回路２０５にラッチ
されたコラムアドレス信号ＥＸＴ＿ＡＹは、コラムアド
レス信号ＡＹ’としてコラムプリデコーダ２０６に入力
される。
【００６０】コラムプリデコーダ２０６は、入力された
コラムアドレス信号ＡＹ’をプリデコーディングしてコ
ラムアドレス信号ＡＹを発生させる。コラムデコーダ２
０９がコラムアドレス信号ＡＹをデコーディングして得
られた信号により、該当するビットラインが選択され
る。
【００６１】センスアンプ２１０1〜２１０4も、メモリ
セルブロック２０７1〜２０７4毎に備えられる。センス
アンプ２１０1〜２１０4は、コラムアドレス信号ＡＹに
より活性化されて、データのリード・ライト動作又はリ
フレッシュ動作を行う。センスアンプ制御部２１１1〜
２１１4は、センスアンプ２１０1〜２１０4のリード・
ライト動作又はリフレッシュ動作に必要な制御信号をそ
れぞれ発生させる。
【００６２】図２は、内部アドレスカウンタ２０２の構
成を示す。図２の内部アドレスカウンタ２０２は、１３
個のカウンタユニット４０１，４０２，・・・，４１３
が直列連結される。各カウンタユニット４０１，４０
２，・・・，４１３にはリフレッシュ信号ＲＥＦが同期
信号としてそれぞれ入力される。前段のカウンタユニッ
トの反転出力端子／ＯＵＴからの出力信号は、次段のカ
ウンタユニットの入力端子ＩＮへの入力信号となる。但
し、１番目のカウンタユニット４０１の入力端子ＩＮに
は電源電圧ＶＤＤが入力され、ハイレベルに固定され
る。各カウンタユニット４０１，４０２，・・・，４１
３の出力端子ＯＵＴからの出力信号は、１３ビットの内
部アドレス信号ＩＮＴ＿ＡＸとなる。
【００６３】図３は、図２に示した内部アドレスカウン
タ２０２のカウンタユニットを示した回路図である。カ
ウンタユニットには、直列連結された２個のＤフリップ
フロップ５０１，５０２が備えられている。
【００６４】１番目のＤフリップフロップ５０１の出力
端子Ｑ１からの出力信号は、２番目のＤフリップフロッ
プ５０２のデータ入力端子Ｄ２に入力される。２番目の
Ｄフリップフロップ５０２の出力端子Ｑ２からの出力信
号はインバータ５０５により反転されて、カウンタユニ
ットの出力端子ＯＵＴからの出力信号になると同時に、
１番目のＤフリップフロップ５０１のデータ入力端子Ｄ
１にフィードバックされる。
【００６５】１番目のＤフリップフロップ５０１の出力
端子Ｑ１からの出力信号とカウンタユニットの入力端子
ＩＮからの入力信号とは、ＡＮＤ回路５０４で論理積演
算されて、カウンタユニットの反転出力端子／ＯＵＴか
らの出力信号となる。また、カウンタユニットの入力端
子ＩＮに入力される入力信号と端子ＲＥＦに入力される
リフレッシュ信号ＲＥＦとはＮＡＮＤ回路５０３で否定
論理積演算されて、Ｄフリップフロップ５０１の反転ク
ロック入力端子／ＣＬＫ及びＤフリップフロップ５０２
のクロック入力端子ＣＬＫの入力信号となる。
【００６６】図４は、ローアドレスラッチ回路２０３を
示した回路図である。内部アドレス信号ＩＮＴ＿ＡＸを
単位ビット毎にラッチするためのローアドレスラッチ回
路２０３は、２個のクロック駆動形ＣＭＯＳインバータ
（clocked CMOS inverter）６０１，６０２とラッチ部
６０３とから構成される。
【００６７】クロック駆動形ＣＭＯＳインバータ６０１
には、リフレッシュ信号ＲＥＦと内部アドレス信号ＩＮ
Ｔ＿ＡＸの各ビットが入力され、リフレッシュ信号ＲＥ
Ｆがハイレベルのときに入力された内部アドレス信号の
ビットＩＮＴ＿ＡＸ［ｉ］（ｉ＝０〜１２）が反転され
て出力される。
【００６８】クロック駆動形ＣＭＯＳインバータ６０２
には、ワードライン駆動信号ＡＣＴとアドレス信号ＥＸ
Ｔ＿Ａ’の各ビットが入力され、ワードライン駆動信号
ＡＣＴがハイレベルのときに入力された外部アドレス信
号の単位ビットＥＸＴ＿ＡＸ［ｉ］（ｉ＝０〜１１）が
反転されて出力される。
【００６９】ラッチ部６０３は、２個のインバータ６０
６，６０７から構成されて、クロック駆動形ＣＭＯＳイ
ンバータ６０１，６０２からそれぞれ出力される反転さ
れた内部アドレス信号ＩＮＴ＿ＡＸ［ｉ］又は反転され
たアドレス信号ＥＸＴ＿Ａ’［ｉ］をラッチする。ラッ
チ部６０３では、反転された内部アドレス信号ＩＮＴ＿
ＡＸ［ｉ］又は反転された外部アドレス信号ＥＸＴ＿Ａ
Ｘ［ｉ］がさらに反転されて、本来の論理レベルに復元
される。
【００７０】図５は、ローパワーイネーブル信号生成部
２１３を示した回路図である。ローパワーイネーブル信
号生成部２１３は、プリチャージノードＮ７０１を有
し、リフレッシュ欠陥メモリセルのアドレス信号と内部
アドレスカウンタ２０２からの内部アドレス信号ＩＮＴ
＿ＡＸとが一致するか否かを判定するアドレス信号判定
手段と、リフレッシュ信号ＲＥＦを入力し、該リフレッ
シュ信号ＲＥＦがハイレベルからローレベルに遷移する
ときにプルアップイネーブル信号ＥＮＰＵを発生させ
て、アドレス信号判定手段のプリチャージノードＮ７０
１をプリチャージさせるプルアップイネーブル信号発生
手段と、プルアップイネーブル信号が発生され、アドレ
ス信号判定手段でリフレッシュ欠陥メモリセルのアドレ
ス信号と内部アドレスカウンタ２０２からの内部アドレ
ス信号ＩＮＴ＿ＡＸとが一致すると判定されたときに、
ローパワーイネーブル信号ＥＮＬＰを発生するローパワ
ーイネーブル信号発生手段と、を含んで成る。
【００７１】まず、アドレス信号判定手段について説明
する。プルアップトランジスタであるＰＭＯＳトランジ
スタＱ９のソース端子には電源電圧ＶＤＤが供給され、
ゲート端子には以下に説明するプルアップイネーブル信
号ＥＮＰＵが入力される。また、ＰＭＯＳトランジスタ
Ｑ９のドレイン端子には、内部アドレス信号ＩＮＴ＿Ａ
Ｘの２倍の数に該当する２６個のヒューズＦＵ１〜ＦＵ
２６が並列連結されたヒューズアレイの一端が連結され
て、プリチャージノードＮ７０１を形成する。各ヒュー
ズＦＵ１〜ＦＵ２６の他端には、ＮＭＯＳトランジスタ
Ｑ１０〜Ｑ３５の一方の端子がそれぞれ連結される。Ｎ
ＭＯＳトランジスタＱ１０〜Ｑ３５の他方の端子は接地
されている。
【００７２】ヒューズアレイは、リフレッシュ欠陥メモ
リセルのローアドレス信号を記憶するためのものであ
り、このローアドレス信号の最下位ビットを記憶するた
めの２個のヒューズＦＵ１，ＦＵ２を例にあげて、ロー
アドレス信号の記憶及び比較を説明する。尚、ヒューズ
アレイの代わりにＥＥＰＲＯＭを使用することも可能で
ある。
【００７３】２個のヒューズＦＵ１，ＦＵ２は、リフレ
ッシュ欠陥メモリセルのローアドレス信号の中の最下位
ビットを記憶するためのものである。１番目のヒューズ
ＦＵ１をインタクト（intact）状態に置き、２番目のヒ
ューズＦＵ２はブローイング（blowing）することによ
って、論理値’０’を記憶することができる。反対に、
論理値’１’を記憶するためには、１番目のヒューズＦ
Ｕ１をブローイングし、２番目のヒューズＦＵ２はイン
タクト状態に置く。
【００７４】ここにおいて、インタクト状態は、ヒュー
ズの連結状態がそのまま維持されることを意味し、ブロ
ーイングはヒューズを切断することを意味する。２個の
ヒューズＦＵ１，ＦＵ２には、プルダウン素子であるＮ
ＭＯＳトランジスタＱ１０，Ｑ１１がそれぞれ連結され
る。ＮＭＯＳトランジスタＱ１０は、内部アドレス信号
の最下位ビットＩＮＴ＿ＡＸ［０］によりオン／オフ制
御され、また、ＮＭＯＳトランジスタＱ１１は、内部ア
ドレス信号の最下位ビットＩＮＴ＿ＡＸ［０］がインバ
ータＩ７０１により反転された信号によりオン／オフ制
御される。
【００７５】例えば、１番目のヒューズＦＵ１をインタ
クト状態に置き、２番目のヒューズＦＵ２をブローイン
グして論理値’０’を記憶したとき、記憶されたアドレ
ス信号と同じ論理値’０’を有する内部アドレス信号の
最下位ビットＩＮＴ＿ＡＸ［０］が入力されると、ＮＭ
ＯＳトランジスタＱ１０はターンオフされ、ＮＭＯＳト
ランジスタＱ１１はターンオンされるが、ヒューズＦＵ
２がブローイングされた状態であるので、プリチャージ
ノードＮ７０１はプルダウンされ得ない。
【００７６】その反対に、論理値’１’の最下位ビット
ＩＮＴ＿ＡＸ［０］が入力されると、ＮＭＯＳトランジ
スタＱ１０がターンオンされて、プリチャージノードＮ
７０１が接地レベルにプルダウンされる。
【００７７】このように、記憶されているアドレス信号
のビットと入力される内部アドレス信号ＩＮＴ＿ＡＸの
ビットとが一致するとハイレベルのプリチャージ電圧が
そのまま維持され、一致しなければ、プリチャージノー
ドＮ７０１が接地レベルにプルダウンされる。ヒューズ
アレイの残りのヒューズＦＵ３〜ＦＵ２６の場合も同様
に動作する。
【００７８】また、プリチャージノードＮ７０２には、
他のプルアップトランジスタであるＰＭＯＳトランジス
タＱ１８が連結される。このＰＭＯＳトランジスタＱ１
８は、電源電圧ＶＤＤのラッチトランジスタであって、
ゲート端子にはプリチャージノードＮ７０１の電圧によ
る論理レベルがインバータ７０５により反転されて入力
される。従って、プリチャージノードＮ７０１がハイレ
ベルのときには、ＰＭＯＳトランジスタＱ１８がターン
オンされて、プリチャージノードＮ７０１をハイレベル
に固定させる。
【００７９】また、図５に示す構成は、ＰＭＯＳトラン
ジスタＱ９を制御するプルアップイネーブル信号ＥＮＰ
Ｕを発生させるプルアップイネーブル信号発生手段とロ
ーパワーイネーブル信号ＥＮＬＰを発生させるローパワ
ーイネーブル信号発生手段とを備える。
【００８０】まず、プルアップイネーブル信号発生手段
について説明する。リフレッシュ信号ＲＥＦは、第１遅
延手段である遅延回路７０６を通してＯＲ回路７０７に
入力される。即ち、遅延回路７０６は、内部アドレスカ
ウンタ２０２から内部アドレス信号ＩＮＴ＿ＡＸが発生
した後にプルアップイネーブル信号ＥＮＰＵが発生する
ようにリフレッシュ信号ＲＥＦを遅延させる。また、Ｏ
Ｒ回路７０６の他端には、遅延回路７０６からの遅延さ
れたリフレッシュ信号ＲＥＦが、第２遅延手段である遅
延回路７０８と第１のインバータ７０９とを通して遅延
入力される。
【００８１】ＯＲ回路７０７の出力は、上述したプルア
ップイネーブル信号ＥＮＰＵとなる。このプルアップイ
ネーブル信号ＥＮＰＵはネガティブショートパルス信号
である。即ち、リフレッシュ信号ＲＥＦがハイレベルか
らローレベルに遷移するとき、ＯＲ回路７０７では、遅
延回路７０８の遅延時間に相当するローレベル区間を有
するネガティブショートパルス信号が発生する。
【００８２】また、ＯＲ回路７０７の出力は、ローパワ
ーイネーブル信号ＥＮＬＰを発生させるために使用され
る。前記の説明において、遅延回路７０６は、プルアッ
プイネーブル信号ＥＮＰＵとローパワーイネーブル信号
ＥＮＬＰの発生時点を遅延させるためのものである。内
部アドレス信号ＩＮＴ＿ＡＸもリフレッシュ信号ＲＥＦ
により発生するので、内部アドレス信号ＩＮＴ＿ＡＸが
発生する時まで、遅延回路７０６によりローパワーイネ
ーブル信号ＥＮＬＰの発生時点を遅延させる。
【００８３】ＯＲ回路７０７から出力されるプルアップ
イネーブル信号ＥＮＰＵは、ヒューズアレイのＰＭＯＳ
トランジスタＱ９をオン／オフ制御する。また、プルア
ップイネーブル信号ＥＮＰＵはインバータ７１０により
反転されて、ＲＳフリップフロップ７１１のリセット信
号Ｒとして使用される。
【００８４】次に、ローパワーイネーブル信号発生手段
について説明する。プルアップイネーブル信号ＥＮＰＵ
は、第３遅延手段である遅延回路７１２と第２のインバ
ータ７１３とを通してＡＮＤ回路７１４に入力される。
ＡＮＤ回路７１４の他の入力は、上述したプリチャージ
ノードＮ７０１の電圧レベルによる論理値である。
【００８５】従って、プリチャージノードＮ７０１の電
圧がハイレベルの間に、ＯＲ回路７０７でプルアップイ
ネーブル信号ＥＮＰＵが発生すると、第３のインバータ
７１０により反転されて、ＲＳフリップフロップ７１１
をリセットさせる。次に、プルアップイネーブル信号Ｅ
ＮＰＵは、遅延回路７１２とインバータ７１３とを通し
てＡＮＤ回路７１４に入力されることにより、ＡＮＤ回
路７１４の出力がポジティブショートパルス（positive
short pulse）信号となってＲＳフリップフロップ７１
１のセット端子Ｓに入力され、ＲＳフリップフロップ７
１１をセットさせる。ＲＳフリップフロップ７１１の出
力端子Ｑからの出力信号は、第４のインバータ７１５に
より反転され、ローパワーイネーブル信号ＥＮＬＰとし
て出力される。従って、ローパワーイネーブル信号ＥＮ
ＬＰは、遅延回路７０８による遅延時間に相当するロー
レベル区間ｔ２を有する。
【００８６】次に、ロープリデコーダ２０４について説
明する。図６は、ロープリデコーダ２０４の一部の論理
回路図である。ロープリデコーダ２０４は、ローパワー
イネーブル信号ＥＮＬＰとセルフリフレッシュイネーブ
ル信号ＥＮＳＲとを論理積演算する第１ＡＮＤ回路８０
３と、内部アドレスカウンタ２０２からの内部アドレス
信号ＩＮＴ＿ＡＸに基づくローアドレス信号ＡＸ’の最
上位ビットＡ’［１２］を反転して出力する第１インバ
ータ８１０と、第１ＡＮＤ回路８０３の出力信号と、第
１インバータ８１０の出力信号とを否定論理積演算する
第１ＮＡＮＤ回路８０４と、第１ＮＡＮＤ回路８０４の
出力信号と第１ＡＮＤ回路８０３の出力信号とを否定論
理積演算する第２ＮＡＮＤ回路８０５と、ローアドレス
信号ＡＸ’の上位から２番目のビットＡ’［１１］を順
次反転して出力する第２，第３インバータ８０１，８０
２と、第３インバータ８０２の出力信号と第２ＮＡＮＤ
回路８０５の出力信号とを論理積演算して第１のブロッ
クアドレス信号ＢＸ０を出力する第２ＡＮＤ回路８０６
と、第２ＮＡＮＤ回路８０５の出力信号と第２インバー
タ８０１の出力信号とを論理積演算して第２のブロック
アドレス信号ＢＸ１を出力する第３ＡＮＤ回路８０７
と、第３インバータ８０２の出力信号と第１ＮＡＮＤ回
路８０５の出力信号とを論理積演算して第３のブロック
アドレス信号ＢＸ２を出力する第４ＡＮＤ回路８０８
と、第１ＮＡＮＤ回路８０４の出力信号と第２インバー
タ８０１の出力信号とを論理積演算して第４のブロック
アドレス信号ＢＸ３を出力する第５ＡＮＤ回路８０９
と、を備えて構成される。
【００８７】ここで、図６に示す回路構成の入出力信号
の論理テーブルを表１に示す。
【００８８】
【表１】
【００８９】図６において、セルフリフレッシュイネー
ブル信号ＥＮＳＲ及びローパワーイネーブル信号ＥＮＬ
Ｐの少なくとも１つの信号の論理値が’０’である場合
は、ローアドレス信号ＡＸ’の最上位ビットＡＸ’［１
２］の論理値に関係なく、２つのブロックアドレス信号
ＢＸ１，ＢＸ３の論理値は同一であり、他の２つのブロ
ックアドレス信号ＢＸ０，ＢＸ２の論理値もまた同一で
ある。
【００９０】しかし、セルフリフレッシュイネーブル信
号ＥＮＳＲとローパワーイネーブル信号ＥＮＬＰの論理
値が全て’１’である場合は、ローアドレス信号ＡＸ’
の上位から１２番目のビットＡＸ’［１１］と最上位ビ
ットＡＸ’［１２］との組合せによって、１つのブロッ
クアドレス信号のみが論理値’１’を有する。
【００９１】即ち、セルフリフレッシュイネーブル信号
ＥＮＳＲ及びローパワーイネーブル信号ＥＮＬＰの少な
くとも１つの信号の論理値が’０’である場合は、１度
のアドレス信号の入力により同時に２個のメモリセルブ
ロックが選択されるが、セルフリフレッシュイネーブル
信号ＥＮＳＲとローパワーイネーブル信号ＥＮＬＰの論
理値が’１’である場合は、１度のアドレス信号の入力
により１つのメモリセルブロックのみが選択される。こ
のような動作特性は表１に示す論理テーブルを通してよ
く分かる。
【００９２】図７は、本実施形態の半導体メモリの動作
特性を示したタイミングチャートである。図７（Ａ）に
示すリフレッシュ信号ＲＥＦの１番目のパルスの立ち下
がりから図７（Ｄ）に示すローパワーイネーブル信号Ｅ
ＮＬＰの立ち下がりまでの時間ｔ１は、図５の遅延回路
７１２によるものであり、ローパワーイネーブル信号Ｅ
ＮＬＰのローレベル区間ｔ２は、図５の遅延回路７０８
によるものである。
【００９３】リフレッシュ動作時に、図７（Ｂ）に示す
内部アドレス信号ＩＮＴ＿ＡＸにより図７（Ｃ）に示す
ローアドレス信号ＡＸｎ，ＡＸｋが出力されると、図７
（Ｄ）に示すローパワーイネーブル信号ＥＮＬＰ及び図
示しないハイレベルのセルフリフレッシュイネーブル信
号ＥＮＳＲにより、図７（Ｅ），（Ｆ）に示すような、
異なるメモリセルブロックで同じローアドレスを示すワ
ードライン信号ＷＬｎ，ＷＬｋがそれぞれ出力される。
【００９４】２つのワードライン信号ＷＬｎ，ＷＬｋが
活性化される区間をローパワーイネーブル信号ＥＮＬＰ
の論理レベルと比較してみると、ローパワーイネーブル
信号ＥＮＬＰがハイレベルである区間では、２つのワー
ドライン信号ＷＬｎ，ＷＬｋのうちのワードライン信号
ＷＬｎのみが活性化される。しかし、ローパワーイネー
ブル信号ＥＮＬＰがローレベルである区間ｔ２では、２
つのワードライン信号ＷＬｎ，ＷＬｋが活性化されるこ
とがわかる。この場合、ワードライン信号ＷＬｋにリフ
レッシュ欠陥メモリセルが連結されていることを意味す
る。即ち、あるメモリセルブロックのリフレッシュ欠陥
メモリセルと同じローアドレスを有する他のメモリセル
ブロックのワードライン信号ＷＬｎをリフレッシュする
とき、リフレッシュ欠陥メモリセルも共にリフレッシュ
される。
【００９５】このように、従来では、複数のメモリセル
ブロックのメモリセルを同時にリフレッシュさせていた
のに対して、本実施形態では、１個のメモリセルブロッ
クを対象としてリフレッシュ動作を遂行しつつ、リフレ
ッシュ欠陥メモリセルがあるときには、リフレッシュ欠
陥メモリセルのローアドレスと同じローアドレスを有す
る正常なメモリセルのリフレッシュ動作時に、リフレッ
シュ欠陥メモリセルも共にリフレッシュする。
【００９６】
【発明の効果】上述した本発明に係る半導体メモリのリ
フレッシュ制御回路は、複数個のメモリセルブロックを
順次リフレッシュすることによって、リフレッシュ動作
時に消費される瞬間的な消費電流を減少させ得る。
【００９７】また、リフレッシュ欠陥メモリセルは、正
常なメモリセルよりも多いリフレッシュ動作用電流が要
求されるが、リフレッシュ欠陥メモリセルと同一のロー
アドレスを有する他のメモリセルブロックの正常なメモ
リセルをリフレッシュする時に、リフレッシュ欠陥メモ
リセルも共にリフレッシュすることによって、正常なメ
モリセルのリフレッシュ動作タイミングでリフレッシュ
欠陥メモリセルのリフレッシュを行うことができる。
【００９８】さらに、従来は欠陥救済用のメモリセル数
の限界のために多数のリフレッシュ欠陥メモリセルを使
用できなかったが、本発明では、リフレッシュ欠陥メモ
リセルをリフレッシュ動作させて充分に活用できるの
で、動作不良のメモリセル数を低減させて半導体メモリ
の収率を増加させることができる。
【図面の簡単な説明】
【図１】本発明による半導体メモリのリフレッシュ制御
回路の一実施形態を示したブロック図。
【図２】内部アドレスカウンタの構成を示した回路図。
【図３】図２に示した内部アドレスカウンタのカウンタ
ユニットの回路図。
【図４】ローアドレスラッチ回路を示した回路図。
【図５】ローパワーイネーブル信号生成部を示した回路
図。
【図６】ロープリデコーダの一部を示した回路図。
【図７】図１に示した半導体メモリのタイミングチャー
ト。
【図８】従来の半導体メモリのリフレッシュ制御回路の
ブロック図。
【図９】図８に示した半導体メモリのタイミングチャー
ト。
【符号の説明】
２０１：アドレス入力バッファ ２０２：内部アドレスカウンタ ２０３：ローアドレスラッチ回路 ２０４：ロープリデコーダ ２０５：コラムアドレスラッチ回路 ２０６：コラムプリデコーダ ２０７1〜２０７4：メモリセルブロック ２０８1〜２０８4：ローデコーダ ２０９：コラムデコーダ ２１０1〜２１０4：センスアンプ ２１１1〜２１１4：センスアンプ制御部 ２１３：ローパワーイネーブル信号生成部

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】複数のメモリセルを有するメモリセルブロ
    ックを複数備えるメモリセルアレイを有し、前記複数の
    メモリセルのリフレッシュ動作を制御する半導体メモリ
    のリフレッシュ制御回路において、 外部からのリフレッシュ信号の入力に応じて、前記リフ
    レッシュさせるメモリセルのローアドレス及び該メモリ
    セルを有するメモリセルブロックのブロックアドレスを
    示すアドレス信号を発生させるアドレス信号発生手段
    と、 前記アドレス信号発生手段から入力するアドレス信号
    が、予め記憶したリフレッシュ欠陥メモリセルのアドレ
    ス信号に一致する場合には、前記リフレッシュ信号を用
    いてローパワーイネーブル信号を生成するローパワーイ
    ネーブル信号生成手段と、 外部からのセルフリフレッシュイネーブル信号が入力し
    ているときに、前記ローパワーイネーブル信号が入力し
    た場合には、前記アドレス信号発生手段からのアドレス
    信号に基づいて、前記複数のメモリセルブロックのうち
    のリフレッシュ欠陥メモリセルを含む１つのメモリセル
    ブロックと正常なメモリセルを含むメモリセルブロック
    との、少なくとも２個以上のメモリセルブロックを同時
    に選択して前記リフレッシュ欠陥メモリセルと正常なメ
    モリセルとをリフレッシュするためのブロックアドレス
    信号及びローアドレス信号を発生し、前記ローパワーイ
    ネーブル信号が入力しない場合には、前記各メモリセル
    ブロックを順次選択してメモリセルを順次リフレッシュ
    するためのブロックアドレス信号及びローアドレス信号
    を発生するアドレスデコード手段と、を含んで構成され
    ることを特徴とする半導体メモリのリフレッシュ制御回
    路。
  2. 【請求項２】前記アドレス信号発生手段は、 前記発生するアドレス信号のビット数と同数のカウンタ
    ユニットが直列連結されて成り、 前記リフレッシュ信号により前記複数のカウンタユニッ
    トがイネーブルされ、前段のカウンタユニットの反転出
    力端子が次段のカウンタユニットの入力端子に接続さ
    れ、１番目のカウンタユニットの入力端子には電源電圧
    が供給され、前記複数のカウンタユニットの各出力端子
    の出力が前記アドレス信号の各ビットを構成することを
    特徴とする請求項１に記載の半導体メモリのリフレッシ
    ュ制御回路。
  3. 【請求項３】前記ローパワーイネーブル信号生成手段
    は、 プリチャージノードを有し、前記リフレッシュ欠陥メモ
    リセルのアドレス信号と前記アドレス信号発生手段から
    のアドレス信号とが一致するか否かを判定するアドレス
    信号判定手段と、 前記リフレッシュ信号を入力し、該リフレッシュ信号が
    ハイレベルからローレベルに遷移するときにプルアップ
    イネーブル信号を発生させて、前記アドレス信号判定手
    段のプリチャージノードをプリチャージさせるプルアッ
    プイネーブル信号発生手段と、 前記プルアップイネーブル信号が発生され、前記アドレ
    ス信号判定手段で前記リフレッシュ欠陥メモリセルのア
    ドレス信号と前記アドレス信号発生手段からのアドレス
    信号とが一致すると判定されたときに、前記ローパワー
    イネーブル信号を発生するローパワーイネーブル信号発
    生手段と、を含むことを特徴とする請求項１又は請求項
    ２に記載の半導体メモリのリフレッシュ制御回路。
  4. 【請求項４】前記プルアップイネーブル信号発生手段
    は、 前記リフレッシュ信号を遅延する第１遅延手段と、 前記第１遅延手段で遅延されたリフレッシュ信号を遅延
    する第２遅延手段と、 前記第２遅延手段からの遅延信号を反転して出力する第
    １インバータと、 前記第１遅延手段からの遅延されたリフレッシュ信号と
    前記第１インバータからの出力信号とを論理和演算し
    て、前記プルアップイネーブル信号を出力するＯＲ回路
    と、を備えることを特徴とする請求項３に記載の半導体
    メモリのリフレッシュ制御回路。
  5. 【請求項５】前記第１遅延手段は、 前記アドレス信号発生手段から前記アドレス信号が発生
    した後に前記プルアップイネーブル信号が発生するよう
    に前記リフレッシュ信号を遅延させることを特徴とする
    請求項４に記載の半導体メモリのリフレッシュ制御回
    路。
  6. 【請求項６】前記第２遅延手段の遅延時間は、前記プル
    アップイネーブル信号のローレベル区間に相当すること
    を特徴とする請求項４又は請求項５に記載の半導体メモ
    リのリフレッシュ制御回路。
  7. 【請求項７】前記ローパワーイネーブル信号発生手段
    は、 前記プルアップイネーブル信号を遅延する第３遅延手段
    と、 前記第３遅延手段からの遅延されたプルアップイネーブ
    ル信号を反転して出力する第２インバータと、 前記第２インバータからの出力信号と、前記アドレス信
    号判定手段のプリチャージノードの電圧レベルによる信
    号とを論理積演算するＡＮＤ回路と、 前記プルアップイネーブル信号を反転して出力する第３
    インバータと、 前記ＡＮＤ回路の出力信号がセット信号として入力さ
    れ、前記第３インバータの出力信号がリセット信号とし
    て入力されて、信号を出力するＲＳフリップフロップ
    と、 前記ＲＳフリップフロップからの出力信号を反転してロ
    ーパワーイネーブル信号を出力する第４インバータと、
    を含むことを特徴とする請求項３〜請求項６のいずれか
    １つに記載の半導体メモリのリフレッシュ制御回路。
  8. 【請求項８】前記アドレスデコード手段は、 前記ローパワーイネーブル信号と前記セルフリフレッシ
    ュイネーブル信号とを論理積演算する第１ＡＮＤ回路
    と、 前記アドレス信号発生手段からのアドレス信号の最上位
    ビットを反転して出力する第１インバータと、 前記第１ＡＮＤ回路の出力信号と、前記第１インバータ
    の出力信号とを否定論理積演算する第１ＮＡＮＤ回路
    と、 前記第１ＮＡＮＤ回路の出力信号と前記第１ＡＮＤ回路
    の出力信号とを否定論理積演算する第２ＮＡＮＤ回路
    と、 前記アドレス信号発生手段からのアドレス信号の上位か
    ら２番目のビットを順次反転して出力する第２，第３イ
    ンバータと、 前記第３インバータの出力信号と前記第２ＮＡＮＤ回路
    の出力信号とを論理積演算して第１ブロックアドレス信
    号を出力する第２ＡＮＤ回路と、 前記第２ＮＡＮＤ回路の出力信号と前記第２インバータ
    の出力信号とを論理積演算して第２ブロックアドレス信
    号を出力する第３ＡＮＤ回路と、 前記第３インバータの出力信号と前記第１ＮＡＮＤ回路
    の出力信号とを論理積演算して第３ブロックアドレス信
    号を出力する第４ＡＮＤ回路と、 前記第１ＮＡＮＤ回路の出力信号と前記第２インバータ
    の出力信号とを論理積演算して第４ブロックアドレス信
    号を出力する第５ＡＮＤ回路と、を備えて構成されるこ
    とを特徴とする請求項１〜請求項７のいずれか１つに記
    載の半導体メモリのリフレッシュ制御回路。
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