CN110209609A - 串行接口电路、半导体装置以及串行并行转换方法 - Google Patents

串行接口电路、半导体装置以及串行并行转换方法 Download PDF

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Abstract

本发明提供一种在串行方式的存储器中可迅速地进行从写入访问转变至读出访问的串行接口电路、半导体装置以及串行并行转换方法。本发明在接收包含串行形态位串的串行信号并将其转换成并行形态而获得并行位群时，生成分别表示各相差位串的1位周期的时机的第1～第n(n为2以上的整数)个时机信号。在第1～第t(t为未满n的整数)个时机信号的时机保持串行信号中所包含位串中的各位，并设为待机位群，在第(t+1)～第n个时机信号的任一个时机信号的时机取入待机位群，并将其设为并行位群的一部分，进而在第(t+1)～第n个时机信号的时机保持串行信号中所包含位串中的各位，并将所保持的位群设为并行位群的另一部分。

Description

串行接口电路、半导体装置以及串行并行转换方法
技术领域
本发明涉及一种半导体装置，且特别涉及一种串行接口电路、包含具有串行接口电路的半导体存储器的半导体装置、以及串行并行转换方法。
背景技术
近年来，作为搭载于便携式终端等电子机器中的存储器，包括串行接口的存储器(以下称为串行外设接口(Serial Peripheral Interface，SPI)存储器)正在普及。
作为此种SPI存储器，已知有包括以串行形态接收写入指令或读出指令、地址及写入用的数据的数字输入(Digital Input，DI)端口，以及输出已从存储器中读出的串行数据的数字输出(Digital output，Do)端口者(例如，参照日本专利特开2004-265283号公报(专利文献1))。
图1是表示专利文献1中记载的SPI存储器在写入访问及读出访问时接收的信号格式的一例的图。
在图1中所示的写入访问中，在选择SPI存储器作为动作元件的逻辑电平0的芯片选择信号Cs的状态下，以1位串行的形态，与串行时钟信号SK同步地从DI端口依次取入写入指令、写入地址、写入数据。这些写入指令、写入地址、写入数据分别经由串行接口电路而被个别地转换成并行的形态。然后，开始将已被转换成并行形态的写入数据写入由已被转换成所述并行形态的写入地址所指定的区域中的写入处理。
另外，在读出访问中，在逻辑电平0的芯片选择信号Cs的状态下，以1位串行的形态，与串行时钟信号SK同步地从DI端口依次取入读出指令、读出地址、虚拟数据。这些读出指令、及读出地址分别经由串行接口电路而被个别地转换成并行的形态。然后，将已被写入由已被转换成所述并行形态的读出地址所指定的区域中的数据作为读出数据而从Do端口输出。
发明内容
[发明所要解决的问题]
此处，在专利文献1中记载的SPI存储器中，为了紧接着写入访问而连续进行读出访问，在开始用于将写入数据写入由写入地址所指定的区域中的写入处理后，转变成所述读出访问。
然而，当紧接着写入访问而连续进行读出访问时，若例如图1中所示的读出指令的取入所耗费的时间短、或写入处理所耗费的时间长，则存在如下的担忧：在写入处理的实施过程中，进行读出地址的取入。此时，产生如下的不良情况：当正在将写入数据写入时，指定所述写入区域的地址从写入地址切换成读出地址，而进行错误的写入。
为了避免此种不良情况，必须在从写入访问转变成读出访问的期间内设置包含写入处理所耗费的时间的间隔期间。因此，开始读出访问的时机会延迟相当于写入处理所耗费的时间的时间，因此产生整体的处理时间变长这一问题。
因此，本发明的目的在于提供一种在包括串行接口的存储器中可迅速地进行从写入访问朝读出访问的转变的串行接口电路、半导体装置以及串行并行转换方法。
[解决问题的技术手段]
本发明的串行接口电路是接收包含串行形态的位串(bit string)的串行信号，并将所述串行信号中所包含的所述位串转换成并行形态而获得并行位群的串行接口电路，其包括：时机信号生成部，生成分别表示各相差所述位串的1位周期的时机的第1个时机信号～第n(n为2以上的整数)个时机信号；第一转换部，在所述第1个时机信号～第n个时机信号中的第1个时机信号～第t(t为未满n的整数)个时机信号的时机保持所述串行信号中所包含的所述位串中的各位，并将所保持的位群设为待机位群而输出；待机输出部，在所述第1个时机信号～第n个时机信号中的第(t+1)个时机信号～第n个时机信号的任一个时机信号的时机取入所述待机位群，并将所取入的所述待机位群设为所述并行位群的一部分而输出；以及第二转换部，在所述第(t+1)个时机信号～第n个时机信号的时机保持所述串行信号中所包含的所述位串中的各位，并将所保持的位群设为所述并行位群的另一部分而输出。
另外，本发明的半导体装置包括：存储单元阵列，包含多个存储单元；地址串行并行转换部，接收包含串行形态的地址的位串的串行信号，并将所述串行信号中所包含的所述地址的位串转换成并行形态而获得存储器地址；以及解码器，将驱动电压供给至由所述存储器地址所指定的所述存储单元中；所述地址串行并行转换部包括：时机信号生成部，生成分别表示各相差所述位串的1位周期的时机的第1个时机信号～第n(n为2以上的整数)个时机信号；第一转换部，在所述第1个时机信号～第n个时机信号中的第1个时机信号～第t(t为未满n的整数)个时机信号的时机保持所述串行信号中所包含的所述位串中的各位，并将所保持的位群设为待机地址位群而输出；待机输出部，在所述第1个时机信号～第n个时机信号中的第(t+1)个时机信号～第n个时机信号的任一个时机信号的时机取入所述待机地址位群，并将所取入的所述待机地址位群设为所述存储器地址的一部分而输出；以及第二转换部，在所述第(t+1)个时机信号～第n个时机信号的时机保持所述串行信号中所包含的所述位串中的各位，并将所保持的位群设为所述存储器地址的另一部分而输出。
另外，本发明的串行并行转换方法是接收包含串行形态的位串的串行信号，并将所述串行信号中所包含的所述位串转换成并行形态而获得并行位群的串行并行转换方法，所述串行并行转换方法生成分别表示各相差所述位串的1位周期的时机的第1个时机信号～第n(n为2以上的整数)个时机信号，在所述第1个时机信号～第n个时机信号中的第1个时机信号～第t(t为未满n的整数)个时机信号的时机保持所述串行信号中所包含的所述位串中的各位，并将所保持的位群设为待机位群而输出，在所述第1个时机信号～第n个时机信号中的第(t+1)个时机信号～第n个时机信号的任一个时机信号的时机取入所述待机位群，并将所取入的所述待机位群设为所述并行位群的一部分而输出，在所述第(t+1)个时机信号～第n个时机信号的时机保持所述串行信号中所包含的所述位串中的各位，并将所保持的位群设为所述并行位群的另一部分而输出。
[发明的效果]
若采用本发明的串行接口电路，则当从写入访问转变成读出访问时，可不等待写入访问中的写入处理期间的结束，而在此写入处理期间中以串行信号的形态接收读出地址。由此，与等待写入处理期间结束后接收读出地址的情况相比，可迅速地从写入访问朝读出访问转变。
附图说明
图1是表示SPI存储器在写入访问及读出访问时接收的信号格式的图。
图2是表示半导体存储器100的结构的框图。
图3是表示半导体存储器100在写入访问及读出访问时接收的串行信号SB[3：0]的格式的一例的图。
图4是表示地址串行/并行(Serial/Parallel，S/P)转换部12的内部结构的框图。
图5是表示在写入/读出变迁期间TRP内半导体存储器100接收的串行信号SB[3：0]的一例、及地址S/P转换部12的内部动作的时序图。
符号的说明
10：输入输出缓冲部
11：指令S/P转换电路
12：地址S/P转换部(串行接口电路)
13：数据S/P转换电路
14：控制器
15：解码器
16：输入数据寄存器
20：存储单元阵列
21：读书放大器
22：输出数据寄存器
23：数据P/S转换部
31：计数器(时机信号生成部)
32：时机信号生成电路(时机信号生成部)
44、45：FF电路
41～43：FF电路(第一转换部)
46：FF电路(待机输出部)
100：半导体存储器
AQ：待机地址位(待机地址位群)(待机位群)
AT：存储器地址(存储器地址位群)(并行位群)
Cs、CS：芯片选择信号
D0、D1：写入数据(读出数据)(数据)
e3～e7：时机信号
IVT：间隔期间
Pw：写入处理期间
SB：串行信号
SCK：串行时钟信号
SIO：输入输出端子
SK：串行时钟信号
t1：时间点
t2：结束时间点
TRP：写入/读出变迁期间
CNT：技术数据
EN：使能端子
具体实施方式
以下，一面参照附图一面对本发明的实施例进行详细说明。
图2是表示半导体装置中所包含的半导体存储器100的结构的框图。
半导体存储器100例如依据四线串行外设接口(Quad Serial PeripheralInterface，Quad SPI)规格，通过四路串行信号而接受写入访问及读出访问。半导体存储器100例如数据容量为4Mbit，具有根据19位的地址接受写入访问及读出访问的包含多个存储单元的存储单元阵列20。
在图2中，输入输出缓冲部10经由四个输入输出端子SIO[0]～输入输出端子SIO[3]，通过四路串行信号SB[0]～串行信号SB[3]而接收各种(写入、读出)指令、地址、或数据的各者。另外，以后将SIO[0]～SIO[3]一并记述为SIO[3：0]，将SB[3]～SB[0]一并记述为SB[3：0]。
输入输出缓冲部10将串行信号SB[3：0]供给至作为串行接口电路的指令串行/并行(Serial/Parallel，S/P)转换电路11、地址S/P转换电路12及数据S/P转换电路13中。
图3是表示在半导体存储器100的写入访问及读出访问时，经由输入输出端子SIO[3：0]而接收的串行信号SB[3：0]的格式的一例的图。
例如，在图3中所示的写入访问时，首先输入输出缓冲部10利用以下的串行信号SB[3：0]的形态接收8位的写入指令[7：0]。
即，输入输出缓冲部10接收写入指令[7：0]中的依次表示位[7]及位[3]的串行信号SB[3]、依次表示位[6]及位[2]的串行信号SB[2]、依次表示位[5]及位[1]的串行信号SB[1]、以及依次表示位[4]及位[0]的串行信号SB[0]。
继而，输入输出缓冲部10利用以下的四个系统的串行信号SB[3：0]的形态接收19位的写入地址位[18：0]。
即，输入输出缓冲部10接收依次表示写入地址位[18：0]中的位[15]、位[11]、位[7]及位[3]的位串的串行信号SB[3]，以及依次表示位[18]、位[14]、位[10]、位[6]及位[2]的位串的串行信号SB[2]。进而，输入输出缓冲部10接收依次表示写入地址位[18：0]中的位[17]、位[13]、位[9]、位[5]及位[1]的位串的串行信号SB[1]，以及依次表示位[16]、位[12]、位[8]、位[4]及位[0]的位串的串行信号SB[0]。
以下，同样地利用如图3所示的串行信号SB[3：0]的形态接收分别包含8位的两个写入数据D0[7：0]及写入数据D1[7：0]。
指令S/P转换部11从串行信号SB[3：0]中仅取入对应于图3中所示的写入指令或读出指令的8位[7：0]部分，并转换成8位并行的形态。指令S/P转换部11将已转换成并行形态的写入指令或读出指令供给至控制器14中。
控制器14在已接收写入指令的情况下，生成用于将数据写入存储单元阵列20中的各种控制信号或时机信号。另外，控制器14在已接收读出指令的情况下，生成用于从存储单元阵列20中读出数据的各种控制信号或时机信号。另外，控制器14生成控制输入输出缓冲部10的输入输出状态的输入输出控制信号，及表示将写入用的电压、或读出用的电压供给至存储单元阵列20中时的时机的各种时机信号。
地址S/P转换部12从串行信号SB[3：0]中仅取入对应于图3中所示的写入地址或读出地址的19位[18：0]部分，并转换成19位并行的形态。地址S/P转换部12将已转换成并行形态的19位[18：0]的存储器地址(写入地址或读出地址)供给至解码器15中。解码器15生成用于访问由存储器地址所指定的存储单元阵列20的区域中所包含的存储单元的选择电压、数据写入用的写入电压或数据读出用的读出电压等驱动电压。解码器15将所生成的驱动电压在从控制器14所供给的时机信号的时机供给至存储单元阵列20中。
数据S/P转换部13从串行信号SB[3：0]中取入对应于图3中所示的写入数据的16位部分，并分别转换成包含8位并行的形态的写入数据D1[7：0]及写入数据D0[7：0]。数据S/P转换部13将已转换成并行形态的写入数据D1[7：0]及写入数据D0[7：0]供给至输入数据寄存器16中。输入数据寄存器16取入这些写入数据D1[7：0]及写入数据D0[7：0]，并在从控制器14所供给的时机信号的时机供给至存储单元阵列20中。
在存储单元阵列20中，对应于所述写入数据的电荷被蓄积在接受所述选择电压的供给且供给有写入电压的存储单元中。另外，接受所述选择电压的供给且供给有读出电压的存储单元将对应于自身所蓄积的电荷的读出电流流出至位线(未图示)中。
读出放大器(sense amplifier)21将位线的电位放大，由此在每1位中判定所读出的数据的值，并将具有所述数据值的读出数据供给至输出数据寄存器22中。
输出数据寄存器22取入并保持所述读出数据，并将例如图3中所示的8位的读出数据D1[7：0]及读出数据D0[7：0]供给至数据并行/串行(Parallel/Serial，P/S)转换部23中。
数据并行/串行(Parallel/Serial，P/S)转换部23将读出数据D1[7：0]及读出数据D0[7：0]转换成1位串行的形态，且朝输入输出缓冲部10中供给将其如图3所示那样一分为四而成的串行信号SB[3：0]。由此，输入输出缓冲部10经由输入输出端子SIO[3：0]，以如图3所示的四个系统的串行信号SB[3：0]的形态输出包含读出数据D1[7：0]及读出数据D0[7：0]的16位的读出数据。
通过所述结构，半导体存储器100在写入访问时，以如图3所示的串行信号SB[3：0]的形态依次取入写入指令[7：0]、写入地址位[18：0]、写入数据D1[7：0]、写入数据D0[7：0]。由此，半导体存储器100将由写入地址位[18：0]所指定的地址设为写入起始地址，将写入数据D1[7：0]、写入数据D0[7：0]依次写入存储单元阵列20中。
另外，半导体存储器100在读出访问时，以如图3所示的串行信号SB[3：0]的形态依次取入读出指令[7：0]、读出地址位[18：0]、虚拟数据。由此，半导体存储器100将已被写入由读出地址位[18：0]所指定的存储单元阵列20的区域中的数据D1[7：0]、数据D0[7：0]作为读出数据而读出，并以如图3所示的串行信号SB[3：0]的形态输出这些数据。
继而，对地址S/P转换部12的详细的动作进行说明。
图4是表示地址S/P转换部12的内部结构的框图。
如图4所示，地址S/P转换部12包括：计数器31、时机信号生成电路32、分别带有使能端子(enable terminal)EN的触发器(以下，称为FF(flip-flop))电路41～触发器电路46。
计数器31在二值(逻辑电平0、1)的串行时钟信号SCK的上升沿(rising edge)的时机，对所述串行时钟信号SCK的脉冲数进行计数，并将表示计数值的计数数据CNT供给至时机信号生成电路32中。另外，串行时钟信号SCK的周期与串行信号SB[3：0]的各者中所包含的位串的1位周期相等。
另外，计数器31在经由半导体存储器100的外部端子而接收了表示不选择的逻辑电平1的芯片选择信号CS的情况下，将其计数值重置为初始值(零)。另外，在实施如图3所示的写入访问或读出访问的期间中，芯片选择信号CS维持表示选择半导体存储器100作为动作元件的逻辑电平0的状态，除此以外的期间维持表示不选择的逻辑电平1的状态。
时机信号生成电路32生成在由计数数据CNT表示的计数值表示“3”时具有表示使能状态的逻辑电平1，在其他计数值时具有逻辑电平0的时机信号e3，并将其供给至FF电路41的使能端子EN中。另外，时机信号生成电路32生成在由计数数据CNT表示的计数值表示“4”时具有表示使能状态的逻辑电平1，在其他计数值时具有逻辑电平0的时机信号e4，并将其供给至FF电路42的使能端子EN中。另外，时机信号生成电路32生成在由计数数据CNT表示的计数值表示“5”时具有表示使能状态的逻辑电平1，在其他计数值时具有逻辑电平0的时机信号e5，并将其供给至FF电路43的使能端子EN中。
另外，时机信号生成电路32生成在由计数数据CNT表示的计数值表示“6”时具有表示使能状态的逻辑电平1，在其他计数值时具有逻辑电平0的时机信号e6，并将其供给至FF电路44及FF电路46各自的使能端子EN中。另外，时机信号生成电路32生成在由计数数据CNT表示的计数值表示“7”时具有表示使能状态的逻辑电平1，在其他计数值时具有逻辑电平0的时机信号e7，并将其供给至FF电路45的使能端子EN中。
即，时机信号生成电路32生成分别表示各相差串行信号SB[3：0]中所包含的位串的1位周期的时机的时机信号e3～时机信号e7。
FF电路41包含三个FF，所述三个FF在时机信号e3处于逻辑电平1的状态的情况下，在串行时钟信号SCK的上升沿的时机个别地取入并保持串行信号SB[2]、串行信号SB[1]及串行信号SB[0]的各者中所包含的位。FF电路41将所取入的串行信号SB[2]中所包含的位设为待机地址位AQ[18]，将SB[1]中所包含的位设为待机地址位AQ[17]，将SB[0]中所包含的位设为待机地址位AQ[16]而供给至FF电路46中。
FF电路42包含四个FF，所述四个FF在时机信号e4处于逻辑电平1的状态的情况下，在串行时钟信号SCK的上升沿的时机个别地取入并保持串行信号SB[3]、串行信号SB[2]、串行信号SB[1]及串行信号SB[0]的各者中所包含的位。FF电路42将所取入的串行信号SB[3]中所包含的位设为待机地址位AQ[15]，将SB[2]中所包含的位设为待机地址位AQ[14]，将SB[1]中所包含的位设为待机地址位AQ[13]，将SB[0]中所包含的位设为待机地址位AQ[12]而供给至FF电路46中。
FF电路43包含四个FF，所述四个FF在时机信号e5处于逻辑电平1的状态的情况下，在串行时钟信号SCK的上升沿的时机个别地取入并保持串行信号SB[3]、串行信号SB[2]、串行信号SB[1]及串行信号SB[0]的各者中所包含的位。FF电路43将所取入的串行信号SB[3]中所包含的位设为待机地址位AQ[11]，将SB[2]中所包含的位设为待机地址位AQ[10]，将SB[1]中所包含的位设为待机地址位AQ[9]，将SB[0]中所包含的位设为待机地址位AQ[8]而供给至FF电路46中。
FF电路44包含四个FF，所述四个FF在时机信号e6处于逻辑电平1的状态的情况下，在串行时钟信号SCK的上升沿的时机个别地取入并保持串行信号SB[3]、串行信号SB[2]、串行信号SB[1]及串行信号SB[0]的各者中所包含的位。FF电路44将所取入的串行信号SB[3]中所包含的位设为存储器地址AT[7]，将SB[2]中所包含的位设为存储器地址AT[6]，将SB[1]中所包含的位设为存储器地址AT[5]，将SB[0]中所包含的位设为存储器地址AT[4]而供给至解码器15中。
FF电路45包含四个FF，所述四个FF在时机信号e7处于逻辑电平1的状态的情况下，在串行时钟信号SCK的上升沿的时机个别地取入并保持串行信号SB[3]、串行信号SB[2]、串行信号SB[1]及串行信号SB[0]的各者中所包含的位。FF电路45将所取入的串行信号SB[3]中所包含的位设为存储器地址AT[3]，将SB[2]中所包含的位设为存储器地址AT[2]，将SB[1]中所包含的位设为存储器地址AT[1]，将SB[0]中所包含的位设为存储器地址AT[0]而供给至解码器15中。
FF电路46包含11个FF，所述11个FF在时机信号e6处于逻辑电平1的状态的情况下，在串行时钟信号SCK的上升沿的时机取入并保持11位的待机地址位群AQ[18：8]。FF电路46将所取入的待机地址位群AQ[18：8]设为存储器地址位群AT[18：8]而供给至解码器15中。
以下，对写入访问及读出访问连续的情况下的半导体存储器100的动作进行说明。
图5是表示在图3中所示的写入/读出变迁期间TRP内半导体存储器100接收的串行信号SB[3：0]的一例、及地址S/P转换部12的内部动作的时序图。
首先，半导体存储器100以如图5所示的串行信号SB[3：0]的形态接收写入数据D0[7：0]。此时，数据S/P转换部13取入串行信号SB[3：0]，并将其转换成并行形态所获得的写入数据D0[7：0]供给至输入数据寄存器16。另外，在此期间内，地址S/P转换部12将在其之前的阶段取入并已转换成并行形态的写入地址位[18：0]设为存储器地址位群AT[18：0]，在图5中所示的时间点t1以后继续供给至解码器15中。
由此，朝存储单元阵列20的由存储器地址位群AT[18：0]所示的区域的写入数据D0[7：0]的写入处理从图5中所示的时间点t1开始。另外，在本实施例中，将从存储单元阵列20开始写入处理至结束为止所耗费的时间设为例如如图5所示的相当于串行时钟信号SCK的7周期的长度的写入处理期间Pw。
若所述写入数据的取入结束，则半导体存储器100将表示不选择的逻辑电平1的状态仅维持间隔期间IVT的时间，其后，在读出访问的期间内接收维持逻辑电平0的状态的芯片选择信号CS。
此处，地址S/P转换部12中所包含的计数器31在芯片选择信号CS处于表示不选择的逻辑电平1的状态的期间内，将自身的计数值重置为零。其后，如图5所示，若芯片选择信号CS变迁成逻辑电平0，则计数器31对串行时钟信号SCK中的脉冲数一个一个地进行计数。计数器31将表示其计数值的计数数据CNT供给至时机信号生成电路32中。
若间隔期间IVT结束，则半导体存储器100以如图5所示的串行信号SB[3：0]的形态，接收例如8位的[11101010]作为读出指令[7：0]。此时，指令S/P转换部11取入串行信号SB[3：0]，并将其转换成并行形态所获得的读出指令[7：0]供给至输入数据寄存器16。
而且，紧接着所述读出指令[7：0]，半导体存储器100以如图5所示的串行信号SB[3：0]的形态接收19位的读出地址位[18：0]。此时，地址S/P转换部12取入串行信号SB[3：0]，并将其转换成并行形态所获得的存储器地址位群AT[18：0]供给至解码器15。
具体而言，在间隔期间IVT结束后，首先在串行时钟信号SCK的第3个脉冲的时机，如图5所示以串行信号SB[2：0]的形态将读出地址位[18：16]供给至地址S/P转换部12。此处，地址S/P转换部12的时机信号生成电路32如图5所示仅在计数数据CNT表示计数值“3”的期间内，将表示使能状态的逻辑电平1的时机信号e3供给至FF电路41。
对应于所述逻辑电平1的时机信号e3，FF电路41在串行时钟信号SCK的第3个脉冲的上升沿的时机，取入由串行信号SB[2：0]表示的读出地址位[18：16]。FF电路41将所取入的读出地址位[18：16]设为待机地址位AQ[18：16]，如图5所示，在串行时钟信号SCK的第3个脉冲的上升沿的时机供给至FF电路46。
继而，在串行时钟信号SCK的第4个脉冲的时机，如图5所示以串行信号SB[3：0]的形态将读出地址位[15：12]供给至地址S/P转换部12。此处，地址S/P转换部12的时机信号生成电路32如图5所示仅在计数数据CNT表示计数值“4”的期间内，将表示使能状态的逻辑电平1的时机信号e4供给至FF电路42。对应于所述逻辑电平1的时机信号e4，FF电路42在串行时钟信号SCK的第4个脉冲的上升沿的时机，取入由串行信号SB[3：0]表示的读出地址位[15：12]。FF电路42将所取入的读出地址位[15：12]设为待机地址位AQ[15：12]，如图5所示，在串行时钟信号SCK的第4个脉冲的上升沿的时机供给至FF电路46。
继而，在串行时钟信号SCK的第5个脉冲的时机，如图5所示以串行信号SB[3：0]的形态将读出地址位[11：8]供给至地址S/P转换部12。此处，地址S/P转换部12的时机信号生成电路32如图5所示仅在计数数据CNT表示计数值“5”的期间内，将表示使能状态的逻辑电平1的时机信号e5供给至FF电路43中。对应于所述逻辑电平1的时机信号e5，FF电路43在串行时钟信号SCK的第5个脉冲的上升沿的时机，取入由串行信号SB[3：0]表示的读出地址位[11：8]。FF电路43将所取入的读出地址位[11：8]设为待机地址位AQ[11：8]，如图5所示，在串行时钟信号SCK的第5个脉冲的上升沿的时机供给至FF电路46。
继而，在串行时钟信号SCK的第6个脉冲的时机，如图5所示以串行信号SB[3：0]的形态将读出地址位[7：4]供给至地址S/P转换部12。此处，地址S/P转换部12的时机信号生成电路32如图5所示仅在计数数据CNT表示计数值“6”的期间内，将表示使能状态的逻辑电平1的时机信号e6供给至FF电路44及FF电路46。对应于所述逻辑电平1的时机信号e6，FF电路44在串行时钟信号SCK的第6个脉冲的上升沿的时机，取入由串行信号SB[3：0]表示的读出地址位[7：4]。FF电路44将所取入的读出地址位[7：4]设为存储器地址位AT[7：4]而供给至解码器15。
另外，对应于逻辑电平1的时机信号e6，FF电路46在串行时钟信号SCK的第6个脉冲的上升沿的时机，取入如所述那样已从FF电路41～FF电路43供给的待机地址位群AQ[18：8]。而且，FF电路46将所取入的待机地址位群AQ[18：8]设为存储器地址位群AT[18：8]而供给至解码器15。
继而，在串行时钟信号SCK的第7个脉冲的时机，如图5所示以串行信号SB[3：0]的形态将读出地址位[3：0]供给至地址S/P转换部12。此处，地址S/P转换部12的时机信号生成电路32如图5所示仅在计数数据CNT表示计数值“7”的期间内，将表示使能状态的逻辑电平1的时机信号e7供给至FF电路45。对应于所述逻辑电平1的时机信号e7，FF电路45在串行时钟信号SCK的第7个脉冲的上升沿的时机，取入由串行信号SB[3：0]表示的读出地址位[3：0]。FF电路45将所取入的读出地址位[3：0]设为存储器地址位AT[3：0]而供给至解码器15。
如此，如图5所示，地址S/P转换部12首先在串行时钟信号SCK的第6个脉冲时机，将以串行信号[3：0]的形态所接收的读出地址位[18：4]转换成并行形态所得的存储器地址位群AT[18：4]供给至解码器15。由此，如图5所示，在串行时钟信号SCK的第6个脉冲的时机，由存储器地址位群AT[18：0]中的AT[18：4]表示的内容从写入地址切换成读出地址。
另外，如图5所示，地址S/P转换部12在串行时钟信号SCK的第7个脉冲的时机，将以串行信号[3：0]的形态所接收的读出地址位[3：0]转换成并行形态所得的存储器地址位群AT[3：0]供给至解码器15。由此，如图5所示，在串行时钟信号SCK的第7个脉冲的时机，由存储器地址位群AT[18：0]中的AT[3：0]表示的内容从写入地址切换成读出地址。
此处，如图5所示，地址S/P转换部12在比写入处理期间Pw更后方的时机，接收由串行信号SB[3：0]的形态表示的读出地址位[18：0]中的[7：4]及[3：0]。因此，存储器地址位群AT[7：0]的内容从写入地址切换成读出地址的时机变成所述写入处理期间Pw之后。因此，此时不会产生供给至解码器15中的存储器地址位群AT[7：0]的内容在写入处理期间Pw中切换成读出地址这一不良情况。
另一方面，地址S/P转换部12在写入处理期间Pw中接收以串行信号SB[3：0]的形态接收的读出地址位[18：0]中的[18：16]、[15：12]、[11：8]。因此，若在已接收各者的时机，存储器地址位群AT[18：16]、存储器地址位群AT[15：12]、存储器地址位群AT[11：8]的内容从写入地址切换成读出地址，则在写入处理期间Pw中读出地址被供给至解码器15，而在写入中产生不良情况。
因此，在地址S/P转换部12中，关于在写入处理期间Pw中以串行信号SB[3：0]的形态接收的读出地址位[18：16]、读出地址位[15：12]、读出地址位[11：8]，在已接收各者的时机，由作为第一转换部的FF电路41～FF电路43暂时取入并先待机。
即，关于读出地址位[18：16]，FF电路41在已接收此读出地址位[18：16]的时机(串行时钟信号SCK的第3个脉冲的时机)取入，并设为待机地址位群AQ[18：16]而待机。另外，关于读出地址位[15：12]，FF电路42在已接收此读出地址位[15：12]的时机(串行时钟信号SCK的第4个脉冲的时机)取入，并设为待机地址位群AQ[15：12]而待机。进而，关于读出地址位[11：8]，FF电路43在已接收此读出地址位[11：8]的时机(串行时钟信号SCK的第5个脉冲的时机)取入，并设为待机地址位群AQ[11：8]而先待机。
而且，作为待机输出部的FF电路46在作为写入处理期间Pw之后的时机的串行时钟信号SCK的第6个脉冲的时机，将所述待机地址位群AQ[18：8]一齐取入，并将其设为存储器地址位群AT[18：8]而供给至解码器15中。
进而，在地址S/P转换部12中，关于以串行信号SB[3：0]的形态所接收的读出地址位[7：4]、读出地址位[3：0]，作为第二转换部的FF电路44及FF电路45在已接收读出地址位[7：4]、读出地址位[3：0]的时机取入，并设为存储器地址位群AT[7：0]而供给至解码器15中。
通过以上的动作，而避免在写入处理期间Pw存储器地址位群AT的内容从写入地址切换成读出地址这一不良情况。
因此，根据地址S/P转换部12，如图5所示，可不将在从写入访问转变成读出访问的期间内设置的间隔期间IVT延长相当于写入处理期间Pw的期间，而消除所述不良情况。
因此，如图5所示可在写入处理期间Pw，以串行信号SB[3：0]的形态接收读出地址位[18：0]。因此，与等待写入处理期间Pw结束后，以串行信号SB[3：0]的形态依次接收读出指令[7：0]及读出地址位[18：0]的情况相比，可迅速地从写入访问的状态朝读出访问转变。
另外，在地址S/P转换部12中，为了在经过写入处理期间Pw后，将已由FF电路41～FF电路43取入并待机的待机地址位群AQ[18：8]设为存储器地址位群AT[18：8]而送至解码器15，使用时机信号e6。另外，如上所述，时机信号e6是为了由FF电路44取入以串行信号SB[3：0]的形态所接收的读出数据[7：4]而使用的信号。此时，利用FF电路44的时机信号e6中的读出数据[7：4]的取入时机比图5中所示的写入处理期间Pw的结束时间点t2更后方。
因此，在比写入处理期间Pw的结束时间点t2更后方的时机，将待机地址位群AQ[18：8]设为存储器地址位群AT[18：8]而送至解码器15中，无需生成新的时机信号，因此可抑制装置规模的增大。
另外，在所述实施例中，将半导体存储器100的数据容量设为4Mbit，将访问时的地址数设为19位来进行了说明，但数据容量及地址数并不限定于此。
另外，在所述实施例中，作为半导体存储器100，采用依据Quad SPI者，但并不限定于此，也可以应用串行信号的主线作为两路SPI的两路串行外围接口(Dual SerialPeripheral Interface，DUAL SPI)、一路SPI、或其他高速数据转送技术。
另外，在所述实施例中，在地址S/P转换部12中，作为以串行信号的形态取入并保持写入指令或读出指令、写入地址或读出地址、或者写入数据等位串的保持电路，采用带有使能端子的FF电路。但是，也可以采用如下的结构：采用无使能端子的FF电路，并在此FF电路的前段设置有对应于时机信号接受朝此FF电路的数据输入或时钟输入的逻辑电路。
另外，在图4中所示的地址S/P转换部12中，作为取入并保持串行信号SB的FF电路，采用五个系统的FF电路41～FF电路45，但此FF电路的数量并不限定于五个。另外，在图4中所示的结构中，将FF电路41～FF电路45中的三个FF电路41～FF电路43的输出设为待机地址位群AQ，但输出待机地址位群AQ的作为第一转换部的FF电路的数量并不限定于三个。同样地，在图4中所示的结构中，将FF电路41～FF电路45中的两个FF电路44及FF电路45设为第二转换部，但第二转换部中所包含的FF电路的数量也不限定于两个。
进而，在图4中所示的结构中，通过与串行时钟信号SCK同步地进行动作的FF电路41～FF电路45来进行串行信号SB的取入、保持及输出。但是，作为进行此种串行信号SB的取入、保持及输出的保持电路，也可以采用锁存电路而非FF电路。
另外，在图4中所示的地址S/P转换部12中，FF电路46在时机信号e3～时机信号e7中的e6的时机，取入所述待机地址位群AQ[18：8]，并将其设为存储器地址位群AT[18：8]而输出。但是，FF电路46也可以在表示比时机信号e6更后方的时机的时机信号e7的时机，进行待机地址位群AQ[18：8]的取入及输出。
即，作为待机输出部的FF电路46只要对应于时机信号e3～时机信号e7之中，如图5所示的表示比写入处理期间Pw的结束时间点t2更后方的时机的时机信号，进行待机地址位群的取入及输出即可。
另外，在图3及图5中所示的实施例中，避免半导体存储器100中的从写入访问朝读出访问的转变时产生的伴随写入处理期间中的从写入地址朝读出地址的切换的不良情况。但是，作为连续进行的处理(称为前段处理及后段处理)，也可以是写入访问及读出访问以外的其他处理。例如，在如接收串行形态的第1个位串并执行使用所述第1个位串的前段处理，紧接着接收串行形态的第2个位串并执行使用所述第2个位串的后段处理的系统中，采用与地址S/P转换部12相同的结构的串行接口电路。由此，即便在使用第1个位串的前段处理的执行过程中，变成接收后段处理中所使用的串行形态的第2个位串的状况，也可以避免在前段处理的执行过程中第1个位串切换成第2个位串这一不良情况。
总之，作为接收包含串行形态的位串的串行信号(SB)，并将此串行信号中所包含的位串转换成并行形态而获得并行位群(AT[18：0])的串行接口电路(12)，只要采用包含以下的时机信号生成部、第一转换部及第二转换部、以及待机输出部者即可。
即，时机信号生成部(31、32)生成分别表示各相差位串中的1位周期的时机的第1个时机信号～第n(n为2以上的整数)个时机信号(e3～e7)。第一转换部(41～43)在第1个时机信号～第n个时机信号中的第1个时机信号～第t(t为未满n的整数)个时机信号(e3～e5)的时机保持串行信号中所包含的位串中的各位，并将所保持的位群设为待机位群(AQ)而输出。待机输出部(46)在第1个时机信号～第n个时机信号中的第(t+1)个时机信号～第n个时机信号(e6、e7)的任一个时机信号(e6)的时机取入待机位群(AQ)，并将所取入的待机位群设为并行位群的一部分(AT[18：8])而输出。第二转换部在第(t+1)个时机信号～第n个时机信号(e6、e7)的时机保持串行信号中所包含的位串中的各位，并将所保持的位群设为并行位群的另一部分(AT[7：0])而输出。

Claims (6)

1.一种串行接口电路，其是接收包含串行形态的位串的串行信号，并将所述串行信号中所包含的所述位串转换成并行形态而获得并行位群的串行接口电路，其特征在于包括：
时机信号生成部，生成分别表示各相差所述位串的1位周期的时机的第1个时机信号～第n个时机信号，n为2以上的整数；
第一转换部，在所述第1个时机信号～第n个时机信号中的第1个时机信号～第t个时机信号的时机保持所述串行信号中所包含的所述位串中的各位，并将所保持的位群设为待机位群而输出，t为未满n的整数；
待机输出部，在所述第1个时机信号～第n个时机信号中的第(t+1)个时机信号～第n个时机信号的任一个时机信号的时机取入所述待机位群，并将所取入的所述待机位群设为所述并行位群的一部分而输出；以及
第二转换部，在所述第(t+1)个时机信号～第n个时机信号的时机保持所述串行信号中所包含的所述位串中的各位，并将所保持的位群设为所述并行位群的另一部分而输出。
2.根据权利要求1所述的串行接口电路，其特征在于，
所述第一转换部包含第1触发器电路～第t触发器电路，所述第1触发器电路～第t触发器电路利用各自的使能端子接收所述第1个时机信号～第t个时机信号中的对应的时机信号，一面根据由所述使能端子所接收的所述时机信号取入并保持所述串行信号中所包含的各位，一面输出所述各位，
所述第二转换部包含第(t+1)触发器电路～第n触发器电路，所述第(t+1)触发器电路～第n触发器电路利用各自的使能端子接收所述第(t+1)个时机信号～第n个时机信号中的对应的时机信号，一面根据由所述使能端子所接收的所述时机信号取入并保持所述串行信号中所包含的各位，一面输出所述各位，
所述待机输出部包含触发器电路，所述触发器电路利用自身的使能端子接收所述第(t+1)个时机信号～第n个时机信号的任一个时机信号，根据由所述使能端子所接收的所述时机信号，取入并输出所述待机位群。
3.根据权利要求1或2所述的串行接口电路，其特征在于，
所述时机信号生成部包含计数器，所述计数器接收具有所述位串的1位周期的时钟信号，并输出对所述时钟信号的脉冲数进行计数所获得的计数值，所述时机信号生成部根据所述计数值而生成所述第1个时机信号～第n个时机信号。
4.一种半导体装置，其包括：
存储单元阵列，包含多个存储单元；
地址串行并行转换部，接收包含串行形态的地址的位串的串行信号，并将所述串行信号中所包含的所述地址的位串转换成并行形态而获得存储器地址；以及
解码器，将驱动电压供给至由所述存储器地址所指定的所述存储单元中；所述半导体装置的特征在于，
所述地址串行并行转换部包括：
时机信号生成部，生成分别表示各相差所述位串的1位周期的时机的第1个时机信号～第n个时机信号，n为2以上的整数；
第一转换部，在所述第1个时机信号～第n个时机信号中的第1个时机信号～第t个时机信号的时机保持所述串行信号中所包含的所述位串中的各位，并将所保持的位群设为待机地址位群而输出，t为未满n的整数；
待机输出部，在所述第1个时机信号～第n个时机信号中的第(t+1)个时机信号～第n个时机信号的任一个时机信号的时机取入所述待机地址位群，并将所取入的所述待机地址位群设为所述存储器地址的一部分而输出；以及
第二转换部，在所述第(t+1)个时机信号～第n个时机信号的时机保持所述串行信号中所包含的所述位串中的各位，并将所保持的位群设为所述存储器地址的另一部分而输出。
5.根据权利要求4所述的半导体装置，其特征在于，
在针对所述存储单元的写入处理期间中接收包含所述地址的位串的串行信号，
所述待机输出部在所述第(t+1)个时机信号～第n个时机信号之中表示比所述写入处理期间的结束时间点更后方的时机的所述一个时机信号的时机，进行所述待机地址位群的取入。
6.一种串行并行转换方法，其是接收包含串行形态的位串的串行信号，并将所述串行信号中所包含的所述位串转换成并行形态而获得并行位群的串行并行转换方法，其特征在于，
生成分别表示各相差所述位串的1位周期的时机的第1个时机信号～第n个时机信号，n为2以上的整数，
在所述第1个时机信号～第n个时机信号中的第1个时机信号～第t个时机信号的时机保持所述串行信号中所包含的所述位串中的各位，并将所保持的位群设为待机位群而输出，t为未满n的整数，
在所述第1个时机信号～第n个时机信号中的第(t+1)个时机信号～第n个时机信号的任一个时机信号的时机取入所述待机位群，并将所取入的所述待机位群设为所述并行位群的一部分而输出，
在所述第(t+1)个时机信号～第n个时机信号的时机保持所述串行信号中所包含的所述位串中的各位，并将所保持的位群设为所述并行位群的另一部分而输出。
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