CN107527658A - 半导体装置 - Google Patents

Abstract

本发明提供一种半导体装置，本发明的电压生成电路(100)，包含控制逻辑(110)、电压生成部(120)及连接部(130)。电压生成部(120)包含：多个寄存器(A‑1、B‑1、C‑1、D‑1)，保持从控制逻辑(110)提供的数据；电压生成块(A‑2、B‑2、C‑2)，基于由寄存器(A‑1、B‑1、C‑1)所保持的电压控制数据来生成电压；以及电压开关(32)，基于由寄存器(D‑1)所保持的选择控制数据来选择电压，连接部(130)包含：串行传输电压控制数据或选择控制数据的信号线；串行传输时钟信号(CLK)的信号线；以及对由寄存器所保持的数据的输出进行控制的信号线。

Description

半导体装置

技术领域

本发明涉及一种半导体装置，尤其涉及一种具备下述电路的半导体装置，该电路基于内部控制信号来生成动作所需的电压等的输出。

背景技术

在与非(NAND)型闪速存储器(flash memory)或者或非(NOR)型闪速存储器等中，在数据的读出、编程(program)、擦除动作时需要各种电平(level)的电压。通常，闪速存储器中，通过电荷泵(charge pump)来对从外部供给的电压进行升压，利用经升压的电压来生成编程电压或擦除电压。例如，专利文献1公开了一种降低了因寄生电容造成的电荷损失的串联连接方式的电荷泵电路。

[现有技术文献]

[专利文献]

[专利文献1]日本专利特开2010-130781号公报

[发明所要解决的问题]

在NAND型或NOR型的闪速存储器中，为了对可靠性高的动作进行补偿，在各动作中需要严格且复杂的电压条件。因此，近年来的闪速存储器虽为智能型(intelligent)，但具有非常大的电压控制逻辑(logic)，在周边电路中布设有大量的电压控制信号线。

图1是表示以往的电压生成电路的一结构例的框图。电压生成电路10包含控制逻辑20、局部块(local block)30以及将两者电连接的信号线40。控制逻辑20计算闪速存储器的动作时所需的电压(例如读出动作时的通过(pass)电压、编程动作时的增量步进脉冲编程(Incremental Step Pulse Program，ISPP)的步进电压、增量步进脉冲擦除(Incremental Step Pulse Erase，ISPE)的步进电压等)，并将该计算结果、即电压控制数据或选择控制数据经由信号线40而并行(parallel)输出至局部块30。

局部块30包含：电压生成块A-2、B-2、C-2，并行输入来自控制逻辑20的电压控制数据A-0、B-0、C-0，并基于电压控制数据A-0、B-0、C-0来生成电压A-3、B-3、C-3；以及电压开关32，输入来自控制逻辑20的选择控制数据SW，并基于该选择控制数据SW来选择电压A-3、电压B-3、电压C-3中的任一个。

为了分别并行输出9位的电压控制数据A-0、6位的电压控制数据B-0、5位的电压控制数据C-0及2位的选择控制数据SW，控制逻辑20具有合计22条信号线40。电压控制数据A-0、B-0、C-0分别为用于生成电压的阶度数据，电压生成逻辑A基于9位的阶度数据来生成电压A-3，电压生成逻辑B基于6位的阶度数据来生成电压B-3，电压生成逻辑C基于5位的阶度数据来生成电压C-3。电压开关32基于2位的选择控制数据SW来选择电压A-3、B-3、C-3中的任一个。

控制逻辑20例如包含中央处理器(Central Processing Unit，CPU)等微控制器(micro controller)，控制逻辑20包含低电压驱动的晶体管(transistor)。另一方面，局部逻辑(local logic)30例如包含产生高电压的电荷泵电路或模拟(analog)电路等，使用高电压驱动的晶体管。因此，控制逻辑20与局部逻辑30是以各不相同的工艺(process)而形成在各不相同的半导体区域内，控制逻辑20与局部逻辑30通过金属等的配线层(信号线40)而电连接。

另一方面，对于闪速存储器的读出动作、编程动作及擦除动作所需的时间，必须在所要求的时间内执行。因此，理想的是加大信号线40的线宽以求低电阻化，当信号线40的条数增加或者配线层的宽度变大时，用于信号线40的占用空间变大，结果，包含电压生成电路10的周边电路的占用空间增加，可能对存储芯片(memory chip)的小型化造成障碍。

发明内容

本发明解决这样的以往问题，其目的在于提供一种半导体装置，实现生成电压等各种电平的电路的省空间化。

[解决问题的手段]

本发明的半导体装置包括：第1电路，分别串行输出至少时钟信号及数据；第2电路，根据从第1电路输出的时钟信号来串行输入所述数据，且包括保持部及生成部，所述保持部保持所输入的数据，所述生成部基于从所述保持部并行输出的数据来生成输出；以及连接部件，将第1电路与第2电路予以电连接，所述连接部件包含第1信号线及第2信号线，所述第1信号线传输从第1电路输出的时钟信号，所述第2信号线传输从第1电路输出的数据。

优选的是，从第1电路输出的数据包含n位的阶度数据，所述生成部生成与所述阶度数据相应的电平输出。优选的是，第1电路进而输出控制数据，所述控制数据对由所述保持部所保持的数据的并行输出进行控制，所述连接部件包含传输所述控制数据的第3信号线，所述保持部响应所述控制数据而将所保持的数据并行输出至所述生成部。优选的是，第1电路在所述生成部生成输出的期间，将下个数据串行输出至所述保持部。优选的是，第1电路在半导体装置执行一连串的动作时，输出与所述一连串的动作分别对应的数据。优选的是，第1电路进而输出时钟使能(clock enable)信号，所述连接部件包含传输所述时钟使能信号的第4信号线，所述保持部响应所述时钟使能信号来串行输入从第1电路串行输出的数据。优选的是，第1电路进而输出地址信号，所述地址信号用于选择多个保持部中的任一个，多个保持部各自根据所述地址信号能够进行选择，根据所述地址信号所选择的保持部串行输入从第1电路输出的数据。优选的是，所述地址信号被共同输入至多个保持部，多个保持部各自包括判定部，所述判定部判定是否根据所述地址信号而选择了自身。优选的是，所述连接部件包含传输所述地址信号的第5信号线。优选的是，所述地址信号是由第2信号线予以传输。

本发明的另一半导体装置包括：第1电路，并行输出至少地址信号及n位的数据；第2电路，包括多个保持部及生成部，所述生成部基于由多个保持部所保持的数据来生成输出；以及连接部件，将第1电路与第2电路予以电连接，所述连接部件包含传输地址信号的信号线、及并行传输n位的数据的n条信号线，多个保持部各自根据所述地址信号能够进行选择，根据所述地址信号所选择的保持部并行输入从第1电路输出的数据。

优选的是，多个保持部各自包括判定部，所述判定部判定是否根据所述地址信号而选择了自身。优选的是，从第1电路输出的数据包含选择数据，所述选择数据用于选择由所述生成部所生成的多个输出，第2电路包含选择部，所述选择部基于从所述保持部并行输出的选择数据，来选择由所述生成部所生成的多个输出中的任一个。优选的是，第1电路是形成在第1半导体区域内，第2电路是形成在从第1半导体区域物理隔离的第2半导体区域内，所述信号线是由导电性材料的配线层所形成。优选的是，第1电路计算半导体装置的动作所需的电压，并基于计算结果来输出数据，第2电路基于所输入的数据来生成电压。优选的是，第1电路及第2电路是形成在闪速存储器内，第1电路计算读出、编程或擦除所需的电压，第2电路基于计算出的数据来生成电压。

[发明的效果]

根据本发明，从第1电路向第2电路串行输出时钟信号及数据，因此与以往的结构相比，能够减少将第1电路与第2电路予以连接的连接部件的信号线的条数，能够减少因信号线造成的占用空间。在更优选的形态中，第1电路在第2电路生成输出的期间，使下个数据保持于保持部中，因此第2电路能够连续生成输出，从而相对于在半导体装置中所要求的动作，能够迅速提供由第2电路所生成的输出。

附图说明

图1是表示以往的电压生成电路的一结构的框图；

图2是表示本发明的第1实施例的电压生成电路的结构的框图；

图3是表示第1实施例的寄存器A-1的内部结构的图；

图4是说明本发明的第1实施例的电压生成电路的动作的时序图；

图5是表示本发明的第2实施例的寄存器A-1的内部结构的图；

图6是对本发明的第2实施例的电压生成电路的动作进行说明的时序图；

图7是表示本发明的第3实施例的电压生成电路的结构的图；

图8是表示本发明的第3实施例的寄存器A-1的内部结构的图；

图9是对本发明的第3实施例的电压生成电路的动作进行说明的时序图；

图10是表示本发明的第4实施例的电压生成电路的结构的图；

图11是表示本发明的第4实施例的寄存器A-1的内部结构的图；

图12是对本发明的第4实施例的电压生成电路的动作进行说明的时序图；

图13是表示本发明的第5实施例的电压生成电路的结构的图；

图14是表示本发明的第5实施例的寄存器A-1的内部结构的图；

图15是对本发明的第5实施例的电压生成电路的动作进行说明的时序图。

附图标记说明：

10、100：电压生成电路；

20、110：控制逻辑；30：局部块；

32：电压开关；

40：信号线；

120：电压生成部；

122、122A：锁存电路；

124A：与门；

130：连接部；

200、200A、200B：地址判定部；

210：识别信息保持部；

220：地址信号保持部；

230：比较部；

240：晶体管；

250：通过门；

260：传输晶体管；

A-0～C-0：电压控制数据；

A-1～D-1：寄存器；

A-2～C-2：电压生成块；

A-3～C-3：电压；

ADD、ADD_A、ADD_C：地址信号；

CLK：串行传输时钟信号；

CLKE：时钟使能信号；

FF-1～FF-9：触发器；

H、L：电平；

LAT：输出控制数据；

PIO：并行数据；

Q1～Q9：输出；

SIO、SIO_A、SIO_C：串行数据；

SW：选择控制数据；

T1、T2、T3、T4：时间期间；

Ta、Tb：期间；

Va、Vb、Vc、Vd：电压。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

以下，参照附图来详细说明本发明的实施方式。本发明的半导体装置优选的是包含一电路，该电路基于响应所执行的动作而进行请求的内部数据来生成输出。例如，半导体装置包含电压生成电路，电压生成电路基于响应存储器的读出、编程、擦除等动作而进行请求的内部数据来生成所需的电压。但是，本发明未必限于电压生成电路，能够适用于生成半导体装置的动作所需的输出的所有电路。而且，优选的形态中，本发明能够适用于NAND型或NOR型的闪速存储器、动态随机存取存储器(Dynamic Random Access Memory，DRAM)之类的半导体存储装置，进而，也能够适用于嵌入有此类存储器元件的半导体装置。

[实施例]

图2是表示本发明的第1实施例中的闪速存储器中所含的电压生成电路的结构的框图。如该图2所示，电压生成电路100包含控制逻辑110、电压生成部120以及将控制逻辑110及电压生成部120予以电连接的连接部130。电压生成部120从控制逻辑110接收电压控制数据，并基于该电压控制数据来生成所需的电压。

控制逻辑110计算闪速存储器的动作所需的电压，并将该计算结果、即电压控制数据串行输出至电压生成部120。电压生成部120包含用于生成电压所需的电路，例如包含用于生成高电压的电荷泵或电平转换(level shift)电路等。电压生成部120基于电压控制数据来生成读出电压、编程电压、擦除电压等。

优选的形态中，电压生成电路100是形成在存储芯片的周边电路内。控制逻辑110是形成在半导体基板的第1半导体区域内，电压生成部120是形成在从第1半导体区域物理隔离的第2半导体区域内。例如，控制逻辑110是包含能以相对较低的电压进行动作的晶体管而构成，另一方面，电压生成部120是包含能以相对较高的电压进行动作的晶体管而构成。连接部130是将控制逻辑110与电压生成部120予以电连接的局部连接。第1实施例中，连接部130包含3条信号线。信号线例如是包含金属等导电性材料的配线层。

电压生成部120包含：寄存器A-1、寄存器B-1及寄存器C-1，保持从控制逻辑110串行输出的电压控制数据；以及寄存器D-1，保持从控制逻辑110串行输出的选择控制数据。寄存器A-1保持作为9位的阶度数据的电压控制数据，寄存器B-1保持作为6位的阶度数据的电压控制数据，寄存器C-1保持作为5位的阶度数据的电压控制数据，寄存器D-1保持2位的选择控制数据。寄存器A-1、B-1、C-1响应后述的输出控制数据LAT，将所保持的电压控制数据分别输出至电压生成块A-2、B-2、C-2，寄存器D-1将所保持的选择控制数据输出至电压开关32。

电压生成部120还包含：电压生成块A-2，基于9位的电压控制数据来生成电压A-3；电压生成块B-2，基于6位的电压控制数据来生成电压B-3；电压生成块C-2，基于5位的电压控制数据来生成电压C-3；以及电压开关32，基于2位的选择控制数据来选择电压A-3、电压B-3或电压C-3中的任一个，并输出所选择的电压。电压生成块A-2、B-2、C-2例如包含电荷泵电路或电平转换电路等。

连接部130如上所述般具有3条信号线。第1信号线传输从控制逻辑110串行输出的时钟信号CLK，第2信号线传输从控制逻辑110串行输出的电压控制数据及选择控制数据(以下为了方便，有时将电压控制数据和/或选择控制数据总称作串行数据SIO)，第3信号线传输从控制逻辑110输出的输出控制数据LAT。输出控制数据LAT对由寄存器A-1～寄存器D-1所保持的串行数据SIO及选择控制数据SW的输出进行控制。

时钟信号CLK共同连接于寄存器A-1～寄存器D-1，串行数据SIO连接于寄存器A-1。寄存器A-1、B-1、C-1、D-1如能够进行串行/并行转换的移位寄存器(shift register)般进行动作，串行数据SIO是与时钟信号CLK同步地被串行输入至寄存器A-1～寄存器D-1，在寄存器A-1～寄存器D-1中保持22位的串行数据SIO。由寄存器A-1～寄存器D-1所保持的22位数据响应来自控制逻辑110的输出控制数据LAT，而从寄存器A-1～寄存器D-1并行输出至电压生成块A-2、B-2、C-2及电压开关32。

图3表示寄存器A-1的内部结构。寄存器A-1包含：串联连接的9个触发器(flip-flop)FF-1、FF-2、FF-3、FF-4、…FF-9；以及锁存电路122A，所述锁存电路122A保持触发器FF-1～触发器FF-9的输出Q1、Q2、…Q9。锁存电路122A响应输出控制数据LAT而将所保持的9位的电压控制数据并行输出至电压生成块A-2。对于触发器FF-1～触发器FF-9，共同供给时钟信号CLK，对于触发器FF-1的数据输入供给串行数据SIO。触发器FF-1例如响应时钟信号CLK的上升边缘而输入串行数据SIO的最初的1位，并响应下个时钟信号CLK的上升边缘而将所保持的1位传送至下段的触发器FF-2，并且输入下个1位。这样，当输入有9个时钟信号CLK时，在触发器FF-1～触发器FF-9中保持9位的串行数据SIO。锁存电路122A每当输入时钟信号CLK时，覆盖保存来自各触发器的输出Q1、Q2、…Q9。

而且，寄存器B-1、C-1、D-1也与寄存器A-1同样地包含触发器和锁存电路122B、122C、122D(图中省略)而构成。寄存器A-1的最终段的触发器FF-9连接于寄存器B-1的初段的触发器FF-1，寄存器B-1的最终段的触发器FF-6连接于寄存器C-1的初段的触发器FF-1，寄存器C-1的最终段的触发器FF-5连接于寄存器D-1的初段的触发器FF-1。这样，当输入有22个时钟信号CLK时，在寄存器A-1～寄存器D-1中保持22位的串行数据SIO。而且，由寄存器A-1所保持的9位的电压控制数据被保持于锁存电路122A，由寄存器B-1所保持的6位的电压控制数据被保持于锁存电路122B，由寄存器C-1所保持的5位的电压控制数据被保持于锁存电路122C，由寄存器D-1所保持的2位的选择控制数据被保持于锁存电路122D。

锁存电路122A～锁存电路122D在输出控制数据LAT为使能时，并行输出22位数据。这样，寄存器A-1～寄存器D-1作为进行串行/并行转换的移位寄存器发挥功能。

接下来，参照图4的时序图来对本实施例的电压生成电路100的动作进行说明。此处表示闪速存储器的读出动作的一例。在读出动作开始时，在寄存器A-1～寄存器D-1中分别保持初始值，寄存器A-1～寄存器C-1的初始值被输出至电压生成块A-2～电压生成块C-2，通过寄存器D-1的初始值来控制电压开关32的选择，其结果，在时间期间T1输出电压Va。在时间期间T1，执行基于电压Va的第1读出动作。

第1读出动作开始后，控制逻辑110计算第2读出动作所需的电压，按照该计算结果来将22位的串行数据SIO输出至电压生成部120。串行数据SIO通过22个时钟信号CLK来步进，对寄存器A-1～寄存器D-1的值进行更新。控制逻辑110等待第2读出动作开始，当第1读出动作结束时，在期间Ta将输出控制数据LAT设为使能。锁存电路122A～锁存电路122D响应输出控制数据LAT变成H电平的情况，将所保持的22位的数据并行输出至电压生成块A-2～电压生成块C-2及电压开关32。

在第1读出动作结束后，在时间期间T2开始第2读出动作。第2读出动作使用从电压开关32输出的电压Vb。在时间期间T2，控制逻辑110计算第3读出动作所需的电压，按照该计算结果来将22位的串行数据SIO输出至电压生成部120。串行数据SIO通过22个时钟信号CLK来步进，对寄存器A-1～寄存器D-1的值进行更新。控制逻辑110等待第3读出动作开始，当第2读出动作结束时，在期间Tb将输出控制数据LAT设为使能。锁存电路122A～锁存电路122D响应输出控制数据LAT变成H电平的情况，将所保持的22位的数据并行输出至电压生成块A-2～电压生成块C-2及电压开关32。在第2读出动作结束后，在时间期间T3开始第3读出动作。第3读出动作使用从电压开关32输出的电压Vc。

以后，同样地，控制逻辑110通过用于第4读出动作的串行数据SIO来对寄存器A-1～寄存器D-1进行更新，直至第3读出动作结束为止，在时间期间T4，执行基于电压Vd的第4读出动作。这样，控制逻辑110经由串行数据SIO及寄存器来容易地实施灵活(flexible)的电压设定，且将下个串行数据SIO预先设置(set)于寄存器A-1～寄存器D-1中，由此，缩短电压的生成及输出所需的时间。

优选的形态中，控制逻辑110在读出动作结束时，对寄存器A-1～寄存器D-1设定用于读出动作的初始值。由此，在下次进行读出动作时，控制逻辑110能够传送读出动作时的初始状态的值，从而省略对寄存器A-1～寄存器D-1设定该值的期间。尤其，在读出动作的情况下，在规格上要求以最短时间进行动作，因此有效的是在动作结束时预先设定好初始值。但是，对寄存器A-1～寄存器D-1设定的初始值并不限于读出动作，也可设定在半导体装置中动作频率最高的动作的初始值。而且，所述是对读出动作的示例进行了说明，但编程动作或擦除动作中的编程电压或擦除电压的生成也能同样实施。在此情况下，也可在编程动作结束时，对寄存器A-1～寄存器D-1设定用于编程动作的初始值，或者在擦除动作结束时，对寄存器A-1～寄存器D-1设定用于擦除动作的初始值。

第1实施例中，控制逻辑110使串行数据SIO步进，因此与输出串行数据SIO的期间同步地输出时钟信号CLK，但在由其他电路共用时钟信号CLK的情况下，不希望使时钟信号CLK导通/断开。因此，第2实施例中，控制逻辑110仅在进行串行数据SIO的串行输入的期间，输出时钟使能信号CLKE，以使寄存器A-1～寄存器D-1中时钟信号CLK变得有效，从而使时钟信号CLK的连续输出成为可能。

图5表示第2实施例的寄存器A-1的结构。第2实施例中，连接部130除了第1实施例时的3条信号线以外，还包含传输时钟使能信号CLKE的1条信号线。时钟使能信号CLKE是与时钟信号CLK同样地被共同供给至各寄存器A-1～寄存器D-1。寄存器A-1包含输入时钟信号CLK与时钟使能信号CLKE的9个与门(AND gate)124A。各与门124A的输出连接于触发器FF-1～触发器FF-9的时钟输入。其他寄存器B-1、C-1、D-1也同样包含与触发器的数量相应的与门。

图6是第2实施例的电压生成电路的时序图。控制逻辑110在22位的串行数据SIO被串行输入至寄存器A-1～寄存器D-1时，输出H电平的时钟使能信号CLKE，以使22个时钟信号CLK在各寄存器A-1～寄存器D-1中变得有效。由此，在时钟使能信号CLKE为H电平的期间，寄存器A-1～寄存器D-1如移位寄存器般进行动作。

接下来，对本发明的第3实施例进行说明。第1实施例、第2实施例中，通过使寄存器A-1～寄存器D-1全部进行动作，从而对寄存器A-1～寄存器D-1设置22位的串行数据SIO，但在第3实施例中，能够对寄存器A-1～寄存器D-1中被选择的任一寄存器进行数据输入。第3实施例中，如图7所示，连接部130除了第1实施例时的3条信号线以外，还包含用于传输地址信号ADD的1条信号线。地址信号ADD被共同供给至各寄存器A-1～寄存器D-1。

寄存器A-1～寄存器D-1分别具有固有的识别信息ID，判定从控制逻辑110输出的地址信号ADD与自身的识别信息ID是否一致，在一致的情况下，使串行数据SIO的串行输入成为可能。优选例中，控制逻辑110为了选择四个寄存器A-1～寄存器D-1而串行输出2位的地址信号ADD。另一方面，寄存器A-1～寄存器D-1包含地址判定部200，该地址判定部200用于判定所输入的2位的地址信号ADD是否与自身的识别信息ID一致。

图8表示地址判定部200的1个结构例。地址判定部200包括：ID保持部210，保持自身的寄存器的识别信息ID；ADD保持部220，保持从控制逻辑110串行输出的2位的地址信号ADD；比较部230，对识别信息ID与地址信号ADD进行比较；以及晶体管240，基于比较部230的比较结果来控制导通/断开。ADD保持部220例如包含串行输入2位的地址信号ADD的2个触发器。比较部230在识别信息ID与地址信号ADD一致时输出H电平的信号，使晶体管240导通，在不一致时，输出L电平的信号，使晶体管240断开。晶体管240串联连接于传输串行数据SIO的信号线与寄存器A-1的初段的触发器FF-1之间，当识别信息ID与地址信号ADD一致时，将串行数据SIO输入至触发器FF-1。此处应留意的是，第3实施例中，并非寄存器A-1、B-1、C-1、D-1全部串联连接而如移位寄存器般进行动作，而是寄存器A-1、B-1、C-1、D-1各自如移位寄存器般进行动作。因而，寄存器A的最终段的触发器FF-9的输出不连接于寄存器B-1的初段的触发器FF-1的输入。

图9是第3实施例的时序图。控制逻辑110例如在对寄存器A-1设置数据时，发送寄存器A-1的地址信号ADD_A，并且接下来对寄存器A发送要设置的9位的串行数据SIO_A。此时，由于寄存器A-1的地址信号ADD_A与自身的识别信息ID一致，因此通过比较部230而晶体管240导通，9位的串行数据一边与时钟信号CLK同步，一边被设置于触发器FF-1～触发器FF-9。另一方面，其他寄存器B-1、C-1、D-1中，由于地址信号ADD_A与自身的识别信息ID不一致，因此通过比较部230而晶体管240断开，不对寄存器B-1、C-1、D-1的初段的触发器FF-1输入数据。而且，在寄存器A-1之后紧接着对寄存器C-1设置数据的情况下，控制逻辑110发送寄存器C-1的地址信号ADD_C，并且随后发送5位的串行数据SIO_C。

这样，根据本实施例，能够选择需要更新的寄存器，对所选择的寄存器串行输入数据以进行设置。因此，能够缩短对寄存器的数据设置所需的时间，从而能够应对闪速存储器动作的高速化。另外，所述实施例中，通过晶体管240来控制串行数据SIO的输入，但这只是一例，例如也可取代晶体管240而通过包含与非门和逆变器的逻辑来控制串行数据SIO的输入，还可通过根据比较部230的比较结果来导通/断开的互补金属氧化物半导体晶体管(Complementary Metal-Oxide-Semiconductor Transistor，CMOS)传输门(transfergate)来控制串行数据SIO的输入，所述与非门输入串行数据SIO与比较部230的比较结果，所述逆变器连接于该与非门的输出。

接下来，对本发明的第4实施例进行说明。第4实施例共用在第3实施例中使用的传输地址信号ADD的信号线与传输串行数据SIO的信号线。因而，将控制逻辑110与电压生成部120予以连接的信号线为3条。

图11表示寄存器A-1的内部结构。地址判定部200A与第3实施例时同样，具有ID保持部210、ADD保持部220及比较部230。地址判定部200A还包含通过门(pass gate)250，该通过门250包含由比较部230所控制的一对PMOS及NMOS的传输晶体管(pass transistor)。比较部230作为初始状态而将L电平的信号供给至通过门，因此，PMOS晶体管处于导通状态，NMOS晶体管处于非导通状态。当从控制逻辑110输出地址信号ADD时，该地址信号ADD被供给至ADD保持部220，因此，进行地址信号ADD是否与自身的识别信息ID一致的判定。在一致的情况下，比较部230在固定期间将高电平的信号输出至通过门，因此，在此期间，PMOS晶体管成为非导通状态，NMOS晶体管成为导通状态。在此期间，控制逻辑110输出9位的串行数据，由此，9位的串行数据经由通过门250而输入至触发器FF-1。在地址信号ADD与识别信息ID不一致的情况下，比较部230对通过门250的输出不变，因此串行数据SIO不被输入至触发器FF-1。

图12是第4实施例的时序图。控制逻辑110例如在对寄存器A-1设置数据时，从信号线发送寄存器A的地址信号ADD_A，接下来对寄存器A-1发送要设置的9位的串行数据SIO_A。此时，由于寄存器A的地址信号ADD_A与自身的识别信息ID一致，因此能够经由通过门250来对触发器FF-1进行串行数据的输入。从控制逻辑110输出的9位的串行数据一边与时钟信号CLK同步，一边被设置于触发器FF-1～触发器FF-9并保持于其中。另一方面，其他寄存器B-1、C-1、D-1中，由于地址信号ADD_A与自身的识别信息ID不一致，因此经由通过门250朝向触发器FF-1的通过被阻断，不对寄存器B-1、C-1、D-1输入数据。而且，在寄存器A-1之后紧接着对寄存器C-1设置数据的情况下，同样地，控制逻辑110发送寄存器C-1的地址信号ADD_C，随后发送5位的串行数据SIO_C。这样，根据第4实施例，与第3实施例时相比较，能够减少信号线的条数。另外，所述实施例中，是使用通过门250来控制串行数据的输入，但这只是一例，也可取代通过门250，而如上所述般通过与非门和逆变器的逻辑或者CMOS传输门等来控制串行数据的输入。

接下来，对本发明的第5实施例进行说明。第4实施例中，对于地址信号ADD与串行数据SIO共用1条信号线，因此从地址信号直至串行数据SIO的输入为止，需要一定的时间。因此，第5实施例是对寄存器并行输出要设置的数据。

图13表示第5实施例的结构。第5实施例中，具有传输地址信号的信号线、传输控制数据的信号线、以及并行传输与寄存器A-1～寄存器D-1中保持最大位数的寄存器相同位数的数据的信号线。本例中，寄存器A-1保持9位，因此为9条信号线。

图14是本实施例的寄存器A-1的内部结构。地址判定部200B与第3实施例至第4实施例同样，具备ID保持部210、ADD保持部220及比较部230。本实施例中，进而为9位的并行数据PIO可经由传输晶体管260而输入至锁存电路122的结构。即，在传输并行数据的9条信号线与锁存电路122的输入端子之间连接有9个传输晶体管260，在9个传输晶体管的各栅极，共同连接有来自比较部230的输出。比较部230在地址信号ADD与自身的识别信息ID一致时，对传输晶体管260的栅极输出H电平，将传输晶体管260设为导通状态，在不一致时，输出L电平，将传输晶体管260设为非导通状态。由此，能够一次对由地址信号ADD所选择的寄存器设置并行数据。寄存器B-1、C-1、D-1也能够与寄存器A-1同样地构成，由于传输并行数据的信号线最大为9条，因此在寄存器B-1、C-1、D-1中不会不足。例如，寄存器B-1保持6位数据，3条信号线变得多余，这些信号线不会连接于寄存器B-1。

图15是第5实施例的时序图。控制逻辑110在对寄存器A-1设置数据时，输出地址信号ADD_A，随后，使9位的并行数据经由9条信号线而保持于锁存电路122。而且，在对寄存器C-1设置数据的情况下，使5位的并行数据经由5条信号线而保持于寄存器C-1的锁存电路122。

这样，根据本实施例，由于是发送并行数据PIO，因此能够高速进行对寄存器的数据设置，能够提高电压生成速度。另外，所述实施例中，使用传输晶体管260来控制并行数据的输入，但这只是一例，也可取代传输晶体管260而如上所述般通过与非门和逆变器的逻辑或者CMOS传输门等来控制并行数据的输入。

所述实施例例示了电压生成电路，但本发明并不限定于此，也能够适用于进行多个电平或模拟的设定等的电路。而且，电压生成电路中的串行数据SIO的位数仅为例示，也可为除此以外的位数。进而，在电压生成电路中例示了多个寄存器，但并不限于此，寄存器也可为1个。

最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (17)

1.一种半导体装置，其特征在于，包括：

第1电路，分别串行输出时钟信号及数据；

第2电路，根据从所述第1电路输出的所述时钟信号来串行输入所述数据，且包括保持部及生成部，所述保持部保持所输入的数据，所述生成部基于从所述保持部并行输出的数据来生成输出；以及

连接部件，将所述第1电路与所述第2电路予以电连接，

所述连接部件包含第1信号线及第2信号线，所述第1信号线传输从所述第1电路输出的所述时钟信号，所述第2信号线传输从所述第1电路输出的所述数据。

2.根据权利要求1所述的半导体装置，其特征在于，从所述第1电路输出的所述数据包含n位的阶度数据，所述生成部生成与所述阶度数据相应的电平输出。

3.根据权利要求1或2所述的半导体装置，其特征在于，

所述第1电路进而输出控制数据，所述控制数据对由所述保持部所保持的数据的并行输出进行控制，

所述连接部件包含传输所述控制数据的第3信号线，

所述保持部响应所述控制数据而将所保持的数据并行输出至所述生成部。

4.根据权利要求1或2所述的半导体装置，其特征在于，所述第1电路在所述生成部生成输出的期间，将下个数据串行输出至所述保持部。

5.根据权利要求4所述的半导体装置，其特征在于，所述第1电路在所述半导体装置执行一连串的动作时，输出与所述一连串的动作分别对应的数据。

6.根据权利要求1或2所述的半导体装置，其特征在于，所述第1电路在所述半导体装置的动作结束时，串行输出初始值的数据，所述第2电路保持串行输入的所述初始值的数据。

7.根据权利要求1或2所述的半导体装置，其特征在于，

所述第1电路进而输出时钟使能信号，

所述连接部件包含传输所述时钟使能信号的第4信号线，

所述保持部响应所述时钟使能信号来串行输入从所述第1电路串行输出的所述数据。

8.根据权利要求1或2所述的半导体装置，其特征在于，

所述第1电路进而输出地址信号，所述地址信号用于选择多个保持部中的任一个，

所述多个保持部各自根据所述地址信号能够进行选择，根据所述地址信号所选择的保持部串行输入从所述第1电路输出的所述数据。

9.根据权利要求8所述的半导体装置，其特征在于，所述地址信号被共同输入至多个保持部，多个保持部各自包括判定部，所述判定部判定是否根据所述地址信号而选择了自身。

10.根据权利要求8所述的半导体装置，其特征在于，所述连接部件包含传输所述地址信号的第5信号线。

11.根据权利要求8所述的半导体装置，其特征在于，所述地址信号是由所述第2信号线予以传输。

12.一种半导体装置，其特征在于，包括：

第1电路，并行输出地址信号及n位的数据；

第2电路，包括多个保持部及生成部，所述生成部基于由所述多个保持部所保持的数据来生成输出；以及

连接部件，将所述第1电路与所述第2电路予以电连接，

所述连接部件包含传输地址信号的信号线、及并行传输所述n位的数据的n条信号线，

所述多个保持部各自根据所述地址信号能够进行选择，根据所述地址信号所选择的保持部并行输入从所述第1电路输出的所述数据。

13.根据权利要求12所述的半导体装置，其特征在于，所述多个保持部各自包括判定部，所述判定部判定是否根据所述地址信号而选择了自身。

14.根据权利要求13所述的半导体装置，其特征在于，

从所述第1电路输出的所述数据包含选择数据，所述选择数据用于选择由所述生成部所生成的多个输出，

所述第2电路包含选择部，所述选择部基于从所述保持部并行输出的选择数据，来选择由所述生成部所生成的多个输出中的任一个。

15.根据权利要求13所述的半导体装置，其特征在于，所述第1电路是形成在第1半导体区域内，所述第2电路是形成在从所述第1半导体区域物理隔离的第2半导体区域内，所述信号线是由导电性材料的配线层所形成。

16.根据权利要求13所述的半导体装置，其特征在于，所述第1电路计算所述半导体装置的动作所需的电压，并基于计算结果来输出数据，所述第2电路基于所输入的数据来生成电压。

17.根据权利要求13所述的半导体装置，其特征在于，所述第1电路及所述第2电路是形成在闪速存储器内，所述第1电路计算读出、编程或擦除所需的电压，所述第2电路基于计算出的数据来生成电压。