JPH10269787A

JPH10269787A - 半導体記憶装置

Info

Publication number: JPH10269787A
Application number: JP7575397A
Authority: JP
Inventors: Yasuhiro Yamamoto; 泰弘山本; Takashi Hayasaka; 隆早坂; Yasuhiro Korogi; 泰宏興梠
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1997-03-27
Filing date: 1997-03-27
Publication date: 1998-10-09

Abstract

(57)【要約】【課題】プログラムに要する時間がプログラムを行う
べきメモリセルの個数に応じて変化した。【解決手段】選択信号から所望するビット線の個数を
計数する計数手段１５を備え、計数手段１５の出力に応
じてチャージポンプ１３の駆動能力を制御するように構
成した。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、複数のメモリセ
ルに情報を記憶する半導体記憶装置に関するものであ
り、特にメモリセルを含む電気的にプログラムおよび消
去可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭまたは
フラッシュメモリともいう）に関するものである。

【０００２】

【従来の技術】まず、プログラムの一般的な定義を説明
する。プログラムとは、複数あるメモリセルのうちの選
択されたメモリセルのしきい値を所定の状態に変えるこ
とをいう。また、プログラムを書き込みともいう。

【０００３】図１０は従来のフラッシュメモリに用いら
れるスタックゲート型のメモリセルの構成を説明する図
である。図１０（ａ）はスタックゲート型のメモリセル
のプログラム、消去、読み出しの各動作においてドレイ
ン、ゲート、ソース、ウェルに印加する電圧の関係の一
例を示す表図である。図１０（ｂ）は書き込みの動作を
説明するための図、図１０（ｃ）は消去の動作を説明す
るための図である。図１０（ａ）において、メモリセル
のドレイン、ゲート、ソース、ウェルの各部に印加する
電圧はＤＩＮＯＲ型のフラッシュメモリに用いるメモリ
セルに印加する電圧を例に示している。

【０００４】図１０において、１００１はＰ−型のウェ
ル、１００２はＮ＋型の不純物領域であるドレイン、１
００３はＮ＋型の不純物領域であるソースである。ウェ
ル１００１はＰ−型の基板で置き換えても良い。１００
５はコントロールゲート、１００６はフローティングゲ
ートである。フローティングゲート１００６とウェル１
００１との間には絶縁膜（図示せず）がある。メモリセ
ルにプログラム、読み込み、消去の動作を行うとき、ウ
ェル１００１、ドレイン１００２、ソース１００３およ
びコントロールゲート１００５を所定の状態にする必要
がある。

【０００５】図１０（ｂ）において、図１０（ａ）に示
したプログラム時に対応する電圧をウェル１００１、ド
レイン１００２、ソース１００３およびコントロールゲ
ート１００５に印加する。このときトンネル効果により
電子がフローティングゲート１００６からドレイン１０
０２へ流れた結果、メモリセルのしきい値電圧が約２ｖ
になる。これにより、プログラムされるべきメモリセル
にプログラムをすることが可能となる。

【０００６】図１０（ｃ）において、図１０（ａ）に示
した消去時に対応する電圧をウェル１００１、ドレイン
１００２、ソース１００３およびコントロールゲート１
００５に印加する。このときトンネル効果により電子が
ウェル１００１からフローティングゲート１００５へ流
れ、この結果メモリセルのしきい値電圧が約６ｖにな
る。これにより、メモリセルを消去の状態にすることが
可能となる。

【０００７】また、読み出しは、図１０（ａ）に示した
ような、読み出し時に対応する電圧をウェル１００１、
ドレイン１００２、ソース１００３およびコントロール
ゲート１００５に印加したとき、所定量の電流をセンス
アンプ（図示せず）が検出したかどうかでメモリセルの
状態がプログラムされた状態であるのかまたは消去され
た状態であるのかを判断する。

【０００８】図１１はメモリセルのコントロールゲート
に印加する電圧（以下コントロールゲート電圧と称す）
とセル電流（メモリセルのドレインとソースとの間に流
れる電流）との関係を示す図である。図１１において
（ａ）はプログラムされた状態であるメモリセルのコン
トロールゲート電圧−セル電流特性、（ｂ）は消去され
た状態のメモリセルのコントロールゲート電圧−セル電
流特性の一例を示す図である。図１１に示すようにコン
トロールゲート電圧が２（ｖ）以上６（ｖ）未満の値で
は、プログラムされた状態のメモリセルにはセル電流が
流れるのに対し、消去された状態のメモリセルにはセル
電流はほとんど流れない。

【０００９】メモリセルの状態がプログラムされた状態
であるのかまたは消去された状態であるのかを検知する
（つまり読み出しをする）には図１１の特性の違いを利
用している。つまり、コントロールゲート１００５に所
定の電圧（ここでは３．３（ｖ））を印加したときに所
定量のセル電流（ここではI_sense）が流れるかどうかで
メモリセルの状態を検知することが可能となる。

【００１０】図１２は、上述の構成を有するメモリセル
複数行、複数列に配置するとともに、これら複数のメモ
リセルのうちの所定の複数のメモリセルを同時にプログ
ラムする従来の半導体記憶装置の説明をするための回路
図であり、詳しくはＤＩＮＯＲ型のフラッシュメモリの
回路図である。図１２において、１は複数行、複数列に
配列したメモリセルを有するメモリアレイである。
２₁、・・・、２_j、・・・、２_Nはセレクトゲート、２
０はセレクトゲート線であり、セレクトゲート線２０は
例えばセレクトゲート２₁〜セレクトゲート２_Nのゲート
を共通にするように配線してある。３_1、1、・・・、３
_1、j、・・・、３_1、N、３_2、1、・・・、３_2、j、・・・、
３₂ _、N、３_i-1、1・・・、３_i-1、j、・・・、３_i-1、N、３
_i、1・・・、３_i、j、・・・、３_i、N、３_i-1、N、３_M-1、1
・・・、３_M-1、j、・・・、３_M-1、N、３_M、1・・・、３
_M、j、・・・、３_M、Nはメモリセルである（但し、Ｍ、Ｎ
は自然数、かつｉ、ｊは１≦ｉ≦Ｍ、１≦ｊ≦Ｎを満足
する自然数とし、かつＭ、Ｎは同時に１にはならな
い）。ここでは、メモリセル３_1、1〜メモリセル３_M、Nは
Ｍ行、Ｎ列に配列してあるものとする（但しＭ、Ｎは整
数）。ｉ行目、ｊ列目に対応するメモリセルはメモリセ
ル３_i、jである。

【００１１】４₁、４₂、・・・、４_i-1、４_i、・・・、
４_Mはワード線である。５₁、・・・、５_j、・・・、５_N
はビット線である。４０₁、・・・、４０_i/2、・・・、
４０_M/2はソース線である。５０₁、・・・、５０_j、・
・・、５０_Nは副ビット線である。ワード線４_iはｉ行目
に配列されたメモリセル３_i、1〜３_i、Nのゲートが共通と
なるように配線している（但し、ｉは１≦ｉ≦Ｍを満足
する自然数とする）。ビット線５_jはｊ列目に位置する
セレクトゲート２_jのドレインと配線されている。ソー
ス線４０_iはｉ−１行目に配列されたメモリセル３_i-1、1
〜メモリセル３_i- _1、Nのソースおよびｉ行目に配列され
たメモリセル３_i、1〜メモリセル３_i、Nのソースが共通と
なるように配線されている。副ビット線５０_jはｊ列目
に位置するセレクトゲート２_jのソースおよびｊ列目に
配列されたメモリセル３_1、j〜メモリセル３_M、jのドレイ
ンが共通となるように配線されている。

【００１２】６はアドレス信号を入力信号とし、このア
ドレス信号からワード線４₁〜ワード線４_Mのうちの１本
を選択する第１の選択手段であり、例えば第１の選択手
段はロウデコーダ（Row Decoder）からなる。例えば第
１の選択手段６がワード線４_iを選択したとき、ｉ行目
に位置するメモリセル３_i、1〜メモリセル３_i、Nがプログ
ラムを行う対象のメモリセルとなる。

【００１３】Dinは主ビット線５₁〜ビット線５_Nのうち
プログラムを行うべき所望のビット線を選択するための
選択信号ｄ_iを入力する入力端子である。選択信号ｄ_jは
選択されたｊ列目のビット線５_jに電圧および電流を供
給するかどうかを決定するための信号である。選択信号
ｄ_jが０のときｊ列目のビット線５_jを選択し、これに電
圧および電流を供給し、選択信号が１のときｊ列目のビ
ット線５_jに電圧および電流を供給しないものとする。
選択信号ｄ_jは例えば選択信号ｄ₁〜選択信号ｄ_Nまで時
系列的にDinから入力されるものとする。ｉ行目のワー
ド線４_iを選択し、かつｊ列目のビット線５_jを選択した
とき、対応するメモリセル３_i、jにプログラムが行われ
る。以下選択信号ｄ₁〜選択信号ｄ_Nを総称して選択信号
列Ｄと呼ぶことにする。

【００１４】７は選択信号列Ｄを蓄えるためのバッファ
である。バッファ７は選択信号列Ｄを蓄えることができ
る程度の容量を有する。８はバッファ７に蓄えられた選
択信号ｄ₁〜選択信号ｄ_Nの個々の信号から対応するビッ
ト線５₁〜ビット線５_Nを選択する第２の選択手段であ
る。９₁、・・・、９_j、・・・、９_Nは制御信号に応じ
て対応するビット線５₁、・・・、５_j、・・・、５_Nに
後述するチャージポンプ１３から供給される電圧および
電流を伝達するかどうかを制御するトランスファーゲー
トである。トランスファーゲート９_jに入力される制御
信号の値が１のとき、トランスファーゲート９_jが開け
られ、対応するビット線５_jに電流が流れる状態にな
る。トランスファーゲート９_jに入力される制御信号の
値が０のとき、トランスファーゲート９_jが閉じられ、
対応するビット線５_jに電流が流れない状態になる。

【００１５】１０₁、・・・、１０_j、・・・、１０_Nは
選択信号ｄ₁、・・・、選択信号ｄ_j、・・・、選択信号
ｄ_Nからトランスファーゲート９₁、・・・、トランスフ
ァーゲート９_j、・・・、トランスファーゲート９_Nの開
閉を制御する制御信号に変換するとともにこれを蓄える
ラッチである。ラッチ９_jは例えば入力信号を反転し出
力するＮＯＴ回路等の論理演算素子をループ状に接続し
たものである。ラッチ９_jは例えば選択信号ｄ_jが０のと
き、出力される制御信号の値は１であり、選択信号ｄ_j
が１のとき、出力される制御信号の値は０である。１３
はビット線５₁〜ビット線５_Nに電圧および電流を供給す
る手段であるチャージポンプである。２５はカラムデコ
ーダ、２６はトランスファーゲート２６₁、・・・、ト
ランスファーゲート２６_j、・・・、トランスファーゲ
ート２６_Nを有するトランスファーゲート群、２７はセ
ンスアンプ（Sense-Amp）、２９はソース線４０₁〜ソー
ス線４０_M/2からの信号を入力とするソースラインドラ
イバである。１００はチャージポンプ１３を駆動するた
めの駆動するためのクロック信号を発生する発振器であ
る。

【００１６】図１２の半導体装置において、複数のメモ
リセルを同時にプログラムするときの動作を説明する。
ここでは、所望するワード線を１本選択し（ここではワ
ード線４₁を選択するものとする）、ワード線４₁につな
がるメモリセル３_1、1、・・・、メモリセル３_1、j、・・
・、メモリセル３_1、Nのうちの所定のメモリセルを同時
にプログラムする場合について説明する（ここではメモ
リセル３_1、1およびメモリセル３_1、jを同時にプログラム
する例を説明する）。まずセレクトゲート２₁、・・
・、セレクトゲート２_i、・・・、セレクトゲート２_Nの
それぞれゲートの電圧を導通の状態となるような所定の
値にする。

【００１７】次に、アドレス信号からワード線４₁を第
１の選択手段６により選択する。次に、バッファ７はDi
nから入力される選択信号列Ｄを蓄える。選択信号ｄ₁、
・・・、選択信号ｄ_i、・・・、選択信号ｄ_Nによりトラ
ンスファーゲート１０₁、・・・、トランスファーゲー
ト１０_i、・・・、トランスファーゲート１０_Nの導通・
非導通の状態が決定される。ここでは、選択信号ｄ₁お
よび選択信号ｄ_jが０であるので、対応するラッチ９₁お
よび９_jの出力が１になり、これによりトランスファー
ゲート１０₁およびトランスファーゲート１０_jが開けら
れ、チャージポンプ１３の出力端とメモリセル３_1、1と
メモリセル３_1、jのドレインとがつながる。

【００１８】チャージポンプ１３の出力端より供給され
る電圧はプログラムを行うためにメモリセル３_1、1およ
びメモリセル３_1、jのドレインに与えるべき電圧を有す
る。また、チャージポンプ１３より供給される電流は導
通状態となったトランスファーゲート１０₁およびトラ
ンスファーゲート１０_jを通り主ビット線５₁および主ビ
ット線５_j、に供給される。供給された電流はさらに副
ビット線５０₁、セレクトゲート２₁、およびメモリセル
３_1、1のドレイン並びに副ビット線５０_j、セレクトゲー
ト２_j、およびメモリセル３_1、jのドレインに流れ、これ
によりメモリセル３_1、1およびメモリセル３_1、jにプログ
ラムが行われる。

【００１９】トランスファーゲート１０₁およびトラン
スファーゲート１０_jを開けたとき主ビット線５₁および
主ビット線５_jは瞬時には電圧は変化しない。周囲の浮
遊容量（図示せず）が主ビット線５₁および主ビット線
５_jの電圧の変化を阻止するからである。図１３は、プ
ログラムに要する時間と主ビット線が所定の電圧になる
までの時間との特性を示すグラフ図である。図１３にお
いて、横軸はプログラムの動作を開始してからの経過時
間（具体的にはトランスファーゲートを開けてからの経
過時間）であり、縦軸は主ビット線の電圧である。ま
た、（ａ）はトランスファーゲートを開けた数が少ない
ときの特性、（ｂ）はトランスファーゲートを開けた数
が適正な数であるときの特性、（ｃ）はトランスファー
ゲートを開けた数が多すぎるときの特性である。図１４
は図１３に示す（ａ）の特性において、リップルが生じ
ている部分ｄを拡大して示した図である。図１４に示す
ように、リップルの振幅の大きさをΔＶとすると、ΔＶ
はチャージポンプ１３に入力される１周期のクロック信
号により送り出される電荷量を出力側の負荷容量で割っ
た値にほぼ等しい。

【００２０】図１３に示すようにトランスファーゲート
を開けた数（つまりプログラムを行うべきメモリセルを
選択した数）が多くなると、これに応じて浮遊容量も大
きくなり、対応する主ビット線の電圧が所定の電圧に変
化するまでに要する時間が長くなる。反対にトランスフ
ァーゲートを開けた数が少ない場合、対応する主ビット
線が所定の電圧に変化するまでに要する時間は短くなる
が、図１４に示すように対応するメモリセルに所定の電
荷が充電した後には、リップルが発生する。リップル
は、チャージポンプ１３から必要以上の電荷が送られた
とき、負荷側の容量が充放電を繰り返すときに生じる電
気的な振動である。リップルが発生すると、対応するメ
モリセルのゲートとドレインとの間に必要以上の電圧が
加えられる場合があり、最悪の場合にはメモリセルを破
壊する場合がある。

【００２１】図１５はプログラムの動作を開始してから
の経過時間（対数表示）とメモリセルのしきい値電圧の
特性を示すグラフである。図１５において、（ａ）はト
ランスファーゲートを開けた数が少ない場合の特性、
（ｂ）はトランスファーゲートを開けた数が適正な場合
の特性、（ｃ）はトランスファーゲートを開けた数が多
い場合の特性である。ｔ₁、ｔ₂、ｔ₃はメモリセルのし
きい値電圧がプログラムされた状態におけるそれに相当
する電圧になったときの経過時間を表す。Ｖ₂はプログ
ラムされた状態におけるメモリセルのしきい値電圧であ
る（図１１参照）。

【００２２】図１５に示すように、メモリセルのしきい
値電圧がプログラムされた状態におけるそれになるまで
は、トランスファーゲートを開けた数が多くなるほど、
より多くの時間を要するのが分かる。

【００２３】

【発明が解決しようとする課題】従来の半導体記憶装置
はチャージポンプ１３の駆動能力（つまり１周期のクロ
ック信号により供給できる電流の量）は常に一定であっ
たのでプログラムを行うべきメモリセルの個数に応じて
プログラムに要する時間にバラツキが生じるのが問題で
あった。この発明は上述の問題を解決するためになされ
たものであり、プログラムに要する時間のバラツキが少
ない半導体記憶装置を得ることを目的とする。

【００２４】

【課題を解決するための手段】この発明に係る半導体記
憶装置は、少なくとも２種類の状態のうちの一方の状態
を記憶するものであって、複数行および複数列に配列し
た複数のメモリセルと、各行のメモリセルに対応して設
けたワード線と、各列のメモリセルに対応して設けたビ
ット線と、各行のメモリセルに対応して設けたソース線
と、所望するワード線を１本選択する第１の選択手段
と、選択信号から所望するビット線を選択する第２の選
択手段と、選択信号から所望するビット線の個数を計数
する計数手段と、第１の選択手段により選択されたワー
ド線および第２の選択手段により選択されたビット線に
対応するメモリセルに電流を供給するチャージポンプと
を備え、計数手段の出力に応じてチャージポンプの駆動
能力を制御するように構成したものである。

【００２５】この発明に係る半導体記憶装置は、計数手
段の出力に応じてチャージポンプに入力するクロック信
号の周波数を変化するように構成したものである。

【００２６】この発明に係る半導体記憶装置は、計数手
段の出力に応じてチャージポンプに入力するクロック信
号の振幅を変化するように構成したものである。

【００２７】この発明に係る半導体記憶装置は、複数の
チャージポンプを備え、計数手段の出力に応じて複数の
チャージポンプの駆動を制御するように構成したもので
ある。

【００２８】

【発明の実施の形態】

実施の形態１．図１は実施の形態１の半導体記憶装置の
一例を示す回路図である。図１において、１本のワード
線に接続されるメモリセルの個数が２５６の場合を例に
説明する。図１において、従来と同一の符号を付したも
のは従来と同一またはこれに相当するものである。図１
において、１５はDinから入力される選択信号からプロ
グラムを行うメモリセル３の個数を計数する計数手段で
ある。Resetは計数手段１５にリセット信号を入力する
ための端子であり、Resetからリセット信号が入力され
ると計数手段１５の内部状態はリセットされる。

【００２９】１７、１８、１９、および２０は発振器で
あり、発振器１７、発振器１８、発振器１９および発振
器２０は周波数の異なるクロック信号を発生する。発振
器１７、発振器１８、発振器１９、発振器２０の順に高
い周波数の信号を発振するものとする。

【００３０】Ｘ₁、Ｙ₁は発振器１７から出力されるクロ
ック信号であり、Ｙ₁はＸ₁の反転信号である。Ｘ₂、Ｙ₂
は発振器１８から出力されるクロック信号であり、Ｙ₂
はＸ₂の反転信号である。Ｘ₃、Ｙ₃は発振器１９から出
力されるクロック信号であり、Ｙ₃はＸ₃の反転信号であ
る。Ｘ₄、Ｙ₄は発振器２０から出力されるクロック信号
であり、Ｙ₄はＸ₄の反転信号である。

【００３１】２３は切換手段であり、切換手段２３は発
振器１７〜発振器２０のうち、計数手段１５の出力に応
じた周波数を有する発振器をチャージポンプ１３に接続
する。Ｘ、Ｙは発振器１７〜発振器２０のうち、切換手
段２３により選択された発振器から出力されるクロック
信号であり、ＹはＸの反転信号である。

【００３２】図２は計数手段１５の具体的な構成の一例
を示す回路図である。図２において、１５ａ、１５ｂ、
１５ｃ、１５ｄ、１５ｅ、１５ｆ、１５ｇはＴフリップ
フロップ（以下ＴＦＦと称す）である。ＴＦＦ１５ａ〜
ＴＦＦ１５ｇはそれぞれ、入力信号を入力する端子Ｔ、
リセット信号を入力する端子Ｒ、出力信号を取り出す端
子Ｑを有する。ＴＦＦ１５ａ〜ＴＦＦ１５ｇはそれぞれ
の端子Ｔより同じ状態の信号が２回入力されると端子Ｑ
より出力される信号の状態が反転する回路である。ま
た、端子Ｒに信号が入力されると対応するＴＦＦの内部
状態はリセットされる。１５ｈはＮＯＴ回路、１５ｉは
ＮＡＮＤ回路である。ｃｔｒｌ１、ｃｔｒｌ２、ｃｔｒ
ｌ３、ｃｔｒｌ４は計数手段１５の出力端子から出力さ
れる出力信号である。

【００３３】ＴＦＦ１５ａ〜ＴＦＦ１５ｇは直列に接続
されており、ＴＦＦ１５ａからＴＦＦｇの出力（ここで
はＴＦＦ１５ｆ、ＴＦＦ１５ｇの出力）並びにＮＯＴ回
路１５ｈおよびＮＡＮＤ回路１５ｉなどの論理演算素子
を適当に組み合わせることにより４つの出力端子から出
力信号（ｃｔｒｌ１、ｃｔｒｌ２、ｃｔｒｌ３およびｃ
ｔｒｌ４）を得る。出力信号の値は切換手段２３に伝え
られる。出力信号の値は計数手段１５からの出力に応じ
て変化する。出力信号の値はDinから入力される選択信
号列Ｄに含まれる選択信号の値が０となる個数に応じて
ｃｔｒｌ１〜ｃｔｒｌ４のうちのいずれか１つがＨ他の
３つがＬとなるように設計されている。

【００３４】例えば図２に示した回路では、Dinから入
力される選択信号列Ｄに含まれる選択信号の値が０とな
る個数が０から６３までの場合にはｃｔｒｌ１の値が
Ｈ、他の出力信号の値はＬである。また、Dinから入力
される選択信号列Ｄに含まれる選択信号の値が０となる
個数が６４から１２７までの場合にはｃｔｒｌ２の値が
Ｈ、他の出力信号の値はＬである。また、Dinから入力
されれ選択信号列Ｄに含まれる選択信号の値が０となる
個数が１２８から１９１までの場合にはｃｔｒｌ３の値
がＨ、他の出力信号の値はＬである。また、Dinから入
力される選択信号列Ｄに含まれる選択信号の値が０とな
る個数が１９２から２５６までの場合にはｃｔｒｌ４の
値がＨ、他の出力信号の値はＬである。

【００３５】図３は切換手段２３の具体的な構成の一例
を示す回路図である。図３において、２３１ａ、２３１
ｂ、２３２ａ、２３２ｂ、２３３ａ、２３３ｂ、２３４
ａ、２３４ｂはトランスファーゲートであり各々のトラ
ンスファーゲートとつながる計測手段１５からの出力信
号がＨの場合には対応するトランスファーゲートを開
き、Ｌの場合には対応するトランスファーゲートを閉じ
る。これにより、発振器１７〜発振器２０のうち、計測
手段１５からの出力信号に応じた周波数を有する発振器
を選択し、この発振器から出力されるクロック信号をチ
ャージポンプ１３に伝えることが可能となる。

【００３６】図４はチャージポンプ１３の具体的な構成
の一例を示す回路図である。図４において、Ｃ₁、Ｃ₂、
・・・、Ｃ_2k-1、Ｃ_2k、・・・、Ｃ_2L-1、Ｃ_2Lはコンデ
ンサである。Ｄ₁、Ｄ₂、Ｄ₃、Ｄ₄、・・・、Ｄ_4k-4、Ｄ
_4k-3、Ｄ_4k-2、Ｄ_4k-1、Ｄ_4k、・・・、Ｄ_4L-4、
Ｄ_4L-3、Ｄ_4L-2、Ｄ_4L-1、Ｄ_4Lはダイオードである。Ｖ
_ccは電源電圧である。（但し、Ｌは自然数であり、ｋは
１≦ｋ≦Ｌを満足する自然数である）

【００３７】図４に示したチャージポンプの動作を説明
する。Ｘ、Ｙはチャージポンプ１３に入力されるクロッ
ク信号であり、ＹはＸの反転信号である。まず、Ｘ＝Ｌ
（Ｙ＝Ｈ）のとき、Ｃ₂、Ｃ₄、・・・、Ｃ_2k、・・・、
Ｃ_2Lが充電される。次にＸ＝Ｈ（Ｙ＝Ｌ）のとき、
Ｃ₂、Ｃ₄、・・・、Ｃ_2k、・・・、Ｃ_2Lに充電された電
荷が紙面右となりのＣ₁、Ｃ₃、・・・、Ｃ_2k-1、・・
・、Ｃ_2L-1に移動するとともにＣ₁、Ｃ₃、・・・、Ｃ
_2k-1、・・・、Ｃ_2L-1に電荷が充電される。このように
コンデンサに蓄えられた電荷が紙面左から右に向けて流
れることにより、電流が出力端子から流れ出すことにな
る。また、チャージポンプ１３から取り出される出力電
圧は、コンデンサの個数に依存する。

【００３８】実施の形態１の半導体記憶装置の具体的な
動作を説明する。プログラムを行うメモリセルに対応す
る選択信号の値は０、プログラムを行わないメモリセル
に対応する選択信号の値は１を対応させるものとする。
また、計数手段１５はDinから入力される選択信号列Ｄ
に含まれる選択信号の値が０となる個数を計数し、この
個数が０個以上６３個以下の場合、切換手段２３は発振
器１７から出力されるクロック信号をチャージポンプ１
３に伝える。また、選択信号の値が０である個数が６４
個以上１２７個以下の場合、切換手段２３は発振器１８
から出力されるクロック信号をチャージポンプ１３に伝
える。また、選択信号の値が０である個数が１２８個以
上１９１個以下の場合、切換手段２３は発振器１９から
出力されるクロック信号をチャージポンプ１３に伝え
る。また、選択信号の値が０である個数が１９２個以上
２５６個以下の場合、切換手段２３は発振器２０から出
力されるクロック信号をチャージポンプ１３に伝える。

【００３９】まず、Dinから入力される選択信号列Ｄに
含まれる選択信号のうち、その値が０である選択信号の
個数を計数手段１５が計数する。次に、計数手段１５の
出力に応じて対応する発振器とチャージポンプ１３とが
接続されるように切換手段２３の開閉を行う。チャージ
ポンプ１３に入力されるクロック信号の周波数が計数手
段１５の出力に応じて変化するため、チャージポンプ１
３から供給される電流の供給量がこれに応じて変化す
る。対応するメモリセルをプログラムすることができた
後に、計数手段を構成するＴＦＦ１５ａ〜ＴＦＦ１５ｇ
の内容をリセットする。またはプログラムが開始された
ときであって、かつ計数手段１５が選択信号列Ｄを読み
込む前にＴＦＦ１５ａ〜ＴＦＦ１５ｇの内容をリセット
してもよい。実施の形態１の半導体記憶装置は、チャー
ジポンプ１３の駆動能力（ここでは、チャージポンプ１
３内のコンデンサが単位時間当たりに充放電を繰り返す
回数）がプログラムを行うべきメモリセルの個数に応じ
て変化するため、プログラムに要する時間のバラツキが
少なくなる。

【００４０】実施の形態２．実施の形態２の半導体記憶
装置はプログラムされるべきメモリセルの個数に応じて
チャージポンプに入力するクロック信号の振幅が変化す
るように構成したことを特徴とする。図５は実施の形態
２の半導体記憶装置の一例を示す回路図である。図５に
おいて、１００は発振器であり一定の周波数を有するク
ロック信号を発生するものである。ｘ、ｙは発振器１０
０から出力されるクロック信号であり、ｙはｘの反転信
号である。Ｘ、Ｙはブースト回路からの出力されるクロ
ック信号である。１５０はプログラムされるべきメモリ
セルの個数を計数する計数手段である。計数手段１５０
はプログラムされるべきメモリセルの個数が０個以上１
２７個以下の場合その出力がＬであり、１２８個以上２
５６個以下の場合にはその出力がＨとなる。２２は計数
手段２１の出力に応じて発振器１３から出力されるクロ
ック信号の振幅を変えるブースト回路である。

【００４１】図６は計数手段１５０の具体的な構成の一
例を示す回路図である。図６において、図２と同一の符
号を付したものは図２に同一またはこれに相当するもの
である。図６の回路はＴＦＦ１５ａ〜ＴＦＦ１５ｇは直
列に７個接続してあり、最後段（７段目）であるＴＦＦ
１５ｇからの出力を出力信号として取り出す。これによ
り、出力信号はプログラムされるべきメモリセルの個数
が０個以上１２７個以下の場合Ｌを出力し、プログラム
されるべきメモリセルの個数が１２８個以上２５６個以
下の場合にはＨを出力する。

【００４２】図７はブースト回路２２の具体的な構成の
一例を示す回路図である。図７のブースト回路は後述す
るインバータ２２ａおよびインバータ２２ｂの電源電圧
を入力信号の状態に応じて変化するように構成してい
る。図７において、２２ａ、２２ｂはインバータ、２２
ｃ、２２ｄはＮＡＮＤ回路である。２２ｅはＮＯＴ回路
を奇数個直列に接続した回路であり、入力信号を反転す
るとともに一定時間遅延させる機能を有する。２２ｆは
ＮＯＴ回路を奇数個直列に接続した回路であり、入力信
号を反転するとともに一定時間遅延させる機能を有す
る。２２ｇ、２２ｈはＮＯＴ回路である。

【００４３】ｘ、ｙは発振器１００からのクロック信号
である。Ｘ、Ｙはブースト回路からの出力信号である。
インバータ２２ａにはｘの反転信号が入力され、インバ
ータ２２ｂにはｙの反転信号が入力される。BSTは計測
手段１５から出力される出力信号である。コンデンサＣ
₁およびコンデンサＣ₂の容量は同じである。

【００４４】図７のブースト回路の動作を説明する。BS
T＝Ｈ、ｘ＝ＬのときコンデンサＣ₁に電荷が充電され
る。このとき、トランジスタＰ１は導通状態になってい
るため、インバータ２２ａの電源電圧はＶ_ccであり、イ
ンバータ２２ａに入力される信号がＨであるためＸ＝Ｌ
となる。一方、ｘ＝Ｈのときｙ＝Ｌであるため、コンデ
ンサＣ₂のＮ₄の電位がＶ_cc＋α（α：定数で入力される
クロック信号ｘの振幅程度の値）に上がり、このときト
ランジスタＰ２が非導通状態になり、インバータ２２ｂ
の電源電圧がＶ_cc＋αとなる。このとき、インバータ２
２ｂにはＬが入力されるため、Ｙ＝Ｈが出力される。こ
のときのＨの振幅はインバータ２２ｂの電源電圧Ｖ_cc＋
αとなる。

【００４５】BST＝Ｈ、ｘ＝Ｈのとき、コンデンサＣ₁の
Ｎ₂の電位がＶ_cc＋αに上がり、このときトランジスタ
Ｐ１が非導通状態になり、インバータ２２ａの電源電圧
がＶ_cc＋αとなる。このとき、インバータ２２ａにはＬ
が入力されるため、Ｘ＝Ｈが出力される。このときのＨ
の振幅はインバータ２２ａの電源電圧Ｖ_cc＋αとなる。
一方、ｘ＝Ｈのときｙ＝Ｌであるため、コンデンサＣ₂
に電荷が充電される。このとき、トランジスタＰ２は導
通状態になっているため、インバータ２２ｂの電源電圧
はＶ_ccであり、インバータ２２ｂに入力される信号がＨ
であるためＹ＝Ｌとなる。

【００４６】BST＝Ｌのとき、ｘ、ｙの状態に関わらず
インバータ２２ａおよびインバータ２２ｂの電源電圧は
Ｖ_ccとなるので、常に出力がＨのときの振幅の大きさは
Ｖ_ccとなる。

【００４７】図８はブースト信号、およびこのブースト
信号に応じて変化するブースト回路２２からの出力信号
であるＸ、Ｙの一例を示す図である。図において、τ₁
は遅延時間であり、この長さは回路２２ｅを構成するＮ
ＯＴ回路の個数に依存する。τ₂は遅延時間であり、こ
の長さは回路２２ｆを構成するＮＯＴ回路の個数に依存
する。回路２２ｅを構成するＮＯＴ回路の個数および回
路２２ｆを構成するＮＯＴ回路の個数が同じ場合、τ₁
＝τ₂となる。τ₁、τ₂を設けることにより、Ｖ_ccに変
化するタイミングが多少遅れるといったタイミングのず
れが生じても確実にＶ_cc＋αに変化させることができ
る。

【００４８】実施の形態２の半導体記憶装置は、計測手
段１５０の出力に応じてブースト回路２２から出力され
るクロック信号の振幅が変化するため、チャージポンプ
１３に入力されるクロック信号の振幅が変化し、これに
よりチャージポンプの駆動能力（ここでは１周期のクロ
ック信号により放出される電流量）が変化する。よっ
て、プログラムに要する時間のバラツキを軽減できる。
特に、プログラムされるべきメモリセルの個数が多くな
った場合（ここではプログラムを行うべきメモリセルの
個数が１２８個以上２５６個以下の場合）におけるプロ
グラムに要する時間を短くすることができる。

【００４９】実施の形態３．図９は実施の形態３の半導
体記憶装置を説明するための回路図である。図９におい
て、図１および図５と同一の符号を付したものは、同一
またはこれに相当するものである。図９において１３ａ
は第１のチャージポンプ、１３ｂは第２のチャージポン
プである。２４ａおよび２４ｂはトランスファーゲート
である。第１のチャージポンプ１３ａはプログラムを行
う際には常に動作するように構成している。第２のチャ
ージポンプ１３ｂはプログラムの動作を行う際、プログ
ラムを行うべきメモリセルの個数が１２８個以上２５６
個以下のときに動作を行うように構成している。これに
より、プログラムを行うべきメモリセルの個数に応じて
第２のチャージポンプ１３ｂの駆動を制御できる。

【００５０】実施の形態３の半導体記憶装置の具体的な
動作を説明する。計測手段１５０はDinより入力された
選択信号列Ｄに含まれる選択信号からプログラムされる
べきメモリセルの個数を計数する。プログラムされるべ
きメモリセルの個数が１２７個以下の場合トランスファ
ーゲート２４ａおよびトランスファーゲート２４ｂを閉
じ、プログラムされるべきメモリセルの個数が１２８個
以上２５６個以下の場合にはトランスファーゲート２４
ａおよびトランスファーゲート２４ｂを開ける。トラン
スファーゲート２４ａおよびトランスファーゲート２４
ｂを閉じたとき、第２のチャージポンプ１３ｂに発振器
１００からのクロック信号が入力されないため、第２の
チャージポンプ１３ｂは駆動しない。トランスファーゲ
ート２４ａおよびトランスファーゲート２４ｂを開けた
とき、第２のチャージポンプ１３ｂに発振器１００から
のクロック信号が入力されるため、第２のチャージポン
プ１３ｂが駆動する。

【００５１】従って、プログラムされるべきメモリセル
の個数が多くなった場合（ここではプログラムを行うべ
きメモリセルの個数が１２８個以上２５６個以下の場
合）には、第２のチャージポンプ１３ｂが駆動する。よ
って、プログラムされるべきメモリセルの個数が多くな
った場合、第２のチャージポンプ１３ｂが駆動するの
で、プログラムを行う動作中に供給できる電流の量が増
加し、プログラムに要する時間のバラツキが軽減する。
特に、プログラムされるべきメモリセルの個数が多くな
った場合（ここではプログラムを行うべきメモリセルの
個数が１２８個以上２５６個以下の場合）、プログラム
に要する時間を短くすることができる。

【００５２】なお、これまでの実施の形態では、ＤＩＮ
ＯＲ型のフラッシュメモリを例にあげて説明しているが
ＤＩＮＯＲ型のフラッシュメモリに限定する必要はな
く、選択された複数のメモリセルを同時にプログラムす
るとき、選択されたメモリセルの電圧を変化させるよう
な構成を有する半導体記憶装置（例えばＮＡＮＤ型、Ｎ
ＯＲ型のフラッシュメモリ、ＥＥＰＲＯＭ）であればど
のようなものであってもよい。

【００５３】

【発明の効果】この発明に係る半導体記憶装置によれ
ば、計数手段の出力に応じてチャージポンプの駆動能力
を制御するように構成したのでプログラムに要する時間
のバラツキを少なくすることができる。

【００５４】この発明に係る半導体記憶装置によれば、
計数手段の出力に応じてチャージポンプに入力するクロ
ック信号の周波数が変化するように構成したので、チャ
ージポンプにより供給される電流の量が変化するのでプ
ログラムに要する時間のバラツキを少なくすることがで
きる。

【００５５】この発明に係る半導体記憶装置によれば、
計数手段の出力に応じてチャージポンプに入力するクロ
ック信号の振幅が変化するように構成したので、チャー
ジポンプにより供給される電流の量が変化し、プログラ
ムに要する時間のバラツキが少なくなる。

【００５６】この発明に係る半導体記憶装置は、複数の
チャージポンプを備え、計数手段の出力に応じて前記複
数のチャージポンプの駆動を制御するように構成したの
で、プログラムに要する時間のバラツキを少なくするこ
とができる。

【図面の簡単な説明】

【図１】実施の形態１の半導体記憶装置の一例を示す
回路図である。

【図２】計数手段の具体的な構成の一例を示す回路図
である。

【図３】切換手段の具体的な構成の一例を示す回路図
である。

【図４】チャージポンプの具体的な構成の一例を示す
回路図である。

【図５】実施の形態２の半導体記憶装置の一例を示す
回路図である。

【図６】計数手段の具体的な構成の一例を示す回路図
である。

【図７】ブースト回路の具体的な構成の一例を示す回
路図である。

【図８】ブースト信号およびブースト回路からの出力
信号の一例を示す図である。

【図９】実施の形態３の半導体記憶装置の一例を示す
回路図である。

【図１０】スタックゲート型のメモリセルの構成を説
明するための図である。

【図１１】メモリセルのコントロールゲート電圧とセ
ル電流との関係を示す図である。

【図１２】従来の半導体記憶装置の一例を示す回路図
である。

【図１３】プログラムの動作開始からの経過時間と主
ビットラインの電圧との特性を示すグラフである。

【図１４】リップルを拡大して表示した図である。

【図１５】プログラムの動作開始からの経過時間とコ
ントロールゲート電圧との特性を示すグラフである。

【符号の説明】

１：メモリアレイ２₁〜２_N：セレクトゲート２０：セレクトゲート線３_1、1〜３_M、N：メモリセル４₁〜４_M：ワード線５₁〜５_N：主ビット線５０₁〜５０_N：副ビット線６：第１の選択手
段７：バッファ８：第２の選択手段９₁〜９_N：トランスファーゲート１０₁〜１０_N：ラッチ１３：チャージポン
プ１５、１５０：計数手段１７：発振器１８：発振器１９：発振器２０：発振器１００：発振器２３：切換手段２５：カラムデコーダ２６：トランスファーゲート
群２７：センスアンプ２９：ソースラインドライバ４０₁〜４０_M/2：ソース線

Claims

【特許請求の範囲】

【請求項１】少なくとも２種類の状態のうちの一方の
状態を記憶するものであって、複数行および複数列に配
列した複数のメモリセルと、各行のメモリセルに対応して設けたワード線と、各列のメモリセルに対応して設けたビット線と、前記各行のメモリセルに対応して設けたソース線と、所望する前記ワード線を１本選択する第１の選択手段
と、選択信号から所望する前記ビット線を選択する第２の選
択手段と、前記選択信号から所望する前記ビット線の個数を計数す
る計数手段と、前記第１の選択手段により選択されたワード線および第
２の選択手段により選択されたビット線に対応するメモ
リセルに電流を供給するチャージポンプとを備え、前記計数手段の出力に応じて前記チャージポンプの駆動
能力を制御するように構成したことを特徴とする半導体
記憶装置。
【請求項２】計数手段の出力に応じてチャージポンプ
に入力するクロック信号の周波数が変化するように構成
したことを特徴とする請求項１に記載の半導体記憶装
置。
【請求項３】計数手段の出力に応じてチャージポンプ
に入力するクロック信号の振幅が変化するように構成し
たことを特徴とする請求項１または２のいずれかに記載
の半導体記憶装置。
【請求項４】複数のチャージポンプを備え、計数手段
の出力に応じて前記複数のチャージポンプの駆動を制御
するように構成したことを特徴とする請求項１から３の
いずれか１項に記載の半導体記憶装置。