CN100570740C - 半导体存储装置 - Google Patents
半导体存储装置 Download PDFInfo
- Publication number
- CN100570740C CN100570740C CNB2005101236898A CN200510123689A CN100570740C CN 100570740 C CN100570740 C CN 100570740C CN B2005101236898 A CNB2005101236898 A CN B2005101236898A CN 200510123689 A CN200510123689 A CN 200510123689A CN 100570740 C CN100570740 C CN 100570740C
- Authority
- CN
- China
- Prior art keywords
- data
- circuit
- data storage
- write
- storage cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000003860 storage Methods 0.000 title claims abstract description 91
- 239000004065 semiconductor Substances 0.000 title claims abstract description 60
- 238000013500 data storage Methods 0.000 claims description 89
- 210000000352 storage cell Anatomy 0.000 claims description 87
- 230000033228 biological regulation Effects 0.000 claims description 3
- 230000005540 biological transmission Effects 0.000 abstract description 12
- 238000005520 cutting process Methods 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 11
- 230000015572 biosynthetic process Effects 0.000 description 5
- 210000004027 cell Anatomy 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 239000012467 final product Substances 0.000 description 4
- 230000008676 import Effects 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000004913 activation Effects 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 239000000047 product Substances 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 230000003139 buffering effect Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000003278 mimic effect Effects 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 230000008439 repair process Effects 0.000 description 1
- 239000000523 sample Substances 0.000 description 1
- 230000035939 shock Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/18—Auxiliary circuits, e.g. for writing into memory
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
Landscapes
- Read Only Memory (AREA)
- Static Random-Access Memory (AREA)
Abstract
本发明公开了一种半导体存储装置。从解码电路203输出的选择信号211～214根据单元组指定电路202中的位单元100中熔丝元件的切断状态选择性地成为高电平。于是，任一个传输门221、223成为导通状态，进行数据的写入、读出的数据位单元组201a～201c被选择。因此，通过依次切断单元组指定电路202内的熔丝元件，便能多次改写存储数据。结果是，本发明能够利用具有熔丝元件等仅能写入一次的存储元件进行多次写入，同时还能够减小电路规模。
Description
技术领域
本发明涉及一种非易失性存储器，其使用了利用熔丝元件仅能改写一次存储信息的被称为OTP(One Time Prgramme)元件等的存储元件。
背景技术
近年来，作为半导体技术制造工艺的微细化正在不断地深入，栅极氧化膜也在不断地薄膜化、栅电极材料等也在不断地改变，伴随于此，闪烁存储器、EEPROM(Electrically Erasable ProgrammableRead-Only Memory)等用于改写的器件(存储器)等也已经实现了大规模化、高集成化，技术上有了很大的进展。这种非易失性存储器，通常要求长时间地保持数据，且可靠性要高，而且，形成浮置栅极等时需要标准CMOS(complementary metal oxide semiconductor)工艺以外的特殊专用工艺，所以它的制造成本就偏高。
另一方面，在使用半导体器件的技术领域中，有的领域所需要的器件的用途也在不断地变化。在那样的领域中，将用于保密的产品、IC-TAG等非易失性存储器或者OTP元件混装到内部的情况在增加。要说既存的系统，混和装到系统LSI中的存储器、模拟器件等中，有以下情况。即象预备性附加或者模拟电路的校准等那样，需要在晶片工序用熔丝元件进行预备救济、在组装工序之后进行再调整等。特别是元件的频率中的性能高的情况下会出现以下情况。由于存在从晶片的探测工序中低频率测试到组装后的实频率测试为止的不一致，便不得不在后工序中进行调整。也就是说，为了弥补由于用探测针探测而导致的调整精度的下降，有时候封装后进行微调整是有效的。
作为具有上述用途的最近的OTP用熔丝元件，写入次数仅限定为一次，另一方面，能够用标准CMOS工艺制造、对写入数据的可靠性要求得也高，从这些优点来看，越来越多地使用用激光修理装置来切断既存的金属或者多晶硅的激光熔丝、让电流流过熔丝元件而切断的电气熔丝等(参考例如美国专利第6384664号说明书)。
已知下述边利用上述OTP元件的优点，边能够进行多次写入的技术，即通过进行多个OTP元件的“或”运算而能够使已经是写入的状态反相(参考例如美国专利第5966339号说明书)。
但是，在为了能够象上述那样进行多次写入而进行“异或”运算的结构下，所需要的“异或”电路的个数要和能够写入的次数一样多，或者是和位数一样多，这样便造成电路规模变大。
发明内容
本发明正是为解决上述问题而开发出来的，其目的在于，在不幅度地增大电路规模的情况下，能够进行多次写入。
为解决上述问题，本发明第一方面的发明是一种半导体存储装置，包括：多个数据存储单元，仅能够进行依次数据写入，和读出选择电路，具有只能够写入一次数据的选择用存储单元，根据已写到该选择用存储单元的内容选择上述多个数据存储单元中的任一个数据存储单元，再根据已写入的内容将数据输出到所选择的数据存储单元中。
本发明第二方面的发明是这样的，在所述第一方面的发明中，所构成的所述读出选择电路，选择从所述多个数据存储单元中输出的信号中的任一个信号并输出。
本发明第三方面的发明是这样的，在所述第一方面的发明中，所构成的所述读出选择电路，选择所述多个数据存储单元中的任一个数据存储单元并读出，提供信号。
这样一来，因为借助向选择用存储单元的写入，便选择了不同的数据存储单元，所以就很容易对被读出的数据，也就是说，存储内容进行规定次数的改写。而且，和对每一个数据存储单元设置“异或”电路相比，能够将电路规模抑制得很小。
本发明第四方面的发明是这样的，在所述第一方面的发明中，进一步包括写入选择电路，该写入选择电路具有只能够进行一次数据写入的选择用存储单元，根据已写到所述选择用存储单元的内容选择上述多个数据存储单元中的任一个数据存储单元并写入数据。
本发明第五方面的发明是这样的，在所述第四方面的发明中，所述读出选择电路和所述写入选择电路兼用同一个所述选择用存储单元。
这样一来，就和通过进行对选择用存储单元的写入而选择了数据被读出的数据存储单元一样，能够选择写入数据的数据存储单元。
本发明第六方面的发明是这样的，在所述第五方面的发明中，所构成的所述写入选择电路，选择与由所述读出选择电路进行读出的数据存储单元不同的数据存储单元用来进行写入。
这样选择下一个要写入的数据存储单元之后，就不会朝着数据被读出的数据存储单元写入了，所以能够可靠地防止由于不注意而引起的改写。
本发明第七方面的发明是这样的，在所述第四方面的发明中，设置了多个所述写入选择电路的选择用存储单元，所构成的所述写入选择电路，根据已写到所述选择用存储单元的内容，不仅选择进行写入的数据存储单元，还选择写入选择电路的选择用存储单元。
这样一来，便很容易选择写入选择电路中的多个选择用存储单元中的任一个选择用存储单元并进行写入。
本发明第八方面的发明是一种半导体存储装置，包括：数据存储单元，仅能够进行一次数据写入，写入选择电路，选择所述多个数据存储单元中的任一个数据存储单元并写入数据，和读出电路，对每一个包含对应于所述数据存储单元的数量的脉冲的脉冲信号的脉冲，具有根据有无对各个数据存储单元进行写入而让输出信号反相的触发电路，输出对应于所述多个数据存储单元中进行了写入的数据存储单元的个数的数据。
这样一来，因为每对每一个数据存储单元进行一次写入，输出信号就会反相，所以还是很容易对读出数据进行改写，也就是说，对存储内容进行改写。而且，和对每一个数据存储单元设置“异或”电路相比，能够将电路规模控制得很小。再就是，因为仅对改写前后输出不同的位进行写入即可，故能够改写的次数会更加灵活。
本发明第九方面的发明是这样的，即在第八方面的发明中，所构成的所述写入选择电路，在使从所述读出电路输出的数据不同的情况下，基于写到所述数据存储单元中的内容选择要写入数据的数据存储单元。
本发明第十方面的发明是这样的，即在第八方面的发明中，所构成的所述写入选择电路，在按规定的顺序相邻的数据存储单元中的一个数据存储单元是已经写入数据的数据存储单元，另一个数据存储单元是尚未写入数据的数据存储单元的情况下，选择上述另一个数据存储单元。
这样一来，便自动地判断是否有必要为得到所述读出数据而进行写入，自动地选择需要写入的数据存储单元。
本发明第十一方面的发明是这样的，即在第一方面的发明中，上述多个数据存储单元具有多组，能够输出规定位长的数据。
本发明第十二方面的发明是这样的，即在第八方面的发明中，上述多个数据存储单元具有多组，能够输出规定位长的数据。
本发明第十三方面的发明是这样的，即在第十一方面的发明中，所述规定位长的数据存储单元，进一步具有多组，组数和多个字数一样多，所述读出选择电路输出对应于地址信号的字数据。
本发明第十四方面的发明是这样的，即在第十二方面的发明中，所述规定位长的数据存储单元，进一步具有多组，组数和多个字数一样多，所述读出选择电路输出对应于地址信号的字数据。
这样一来，便能够对例如位长十几位到1024位等的半导体存储装置进一步进行多个字数那么多的数据读出、写入。而且，与对每一个数据存储单元设置“异或”电路等，所需要的“异或”电路的个数是位长和字数的乘积的情况相比，需要的仅仅是个数对应于位长的元件、个数对应于字数的元件，从而能够将电路规模抑制地很小。
第十五方面的发明是一种半导体存储装置，包括：多个数据存储单元组，由多个分别仅能够进行一次数据写入的数据存储单元构成，和读出选择电路，具有多个各自仅能够进行一次数据写入的选择用存储单元和对所述多个选择用存储单元的输出进行解码的解码电路，根据所述解码电路的输出选择所述多个数据存储单元组中的任一个数据存储单元组，根据已写入到所选择的数据存储单元组的内容输出数据。
这样一来，利用多个各自仅能进行一次数据写入的选择用存储单元，每一个选择用存储单元只能进行一次数据写入。通过一次接一次地往不同的单元写入数据，在每写入一次数据的时候，作为多个选择用存储单元整体能够对应不同的选择状态，基于该数据，还能够通过解码电路选择多个数据存储单元组中的任一个数据存储单元组，能够选择性地读出来自重新写入数据的数据存储单元组的数据。另外，和对每一个数据存储单元设置“异或”电路等的情况相比，能够将电路规模控制得很小。
发明的效果
根据本发明，在具有所谓的OTP单元的半导体存储装置中，在不大幅度地增大电路规模的情况下，能够进行多次写入，能够进行所有位的改写、个别位的追加、阵列型改写。
附图说明
图1是一电路图，显示第一个实施例的半导体存储装置等所用的位单元100的结构。
图2是一电路图，显示第一个实施例的半导体存储装置的结构。
图3是一电路图，显示第二个实施例的半导体存储装置等所用的位单元110的结构。
图4是一电路图，显示第二个实施例的半导体存储装置的结构。
图5是一电路图，显示第三个实施例的半导体存储装置的结构。
图6是一电路图，显示第三个实施例的半导体存储装置的时钟产生电路421的结构。
图7是一时序图，显示第三个实施例的半导体存储装置的时钟产生电路421的工作情况。
图8是一电路图，显示第四个实施例的半导体存储装置等所用的位单元120的结构。
图9是一电路图，显示第四个实施例的半导体存储装置的结构。
图10一电路图，显示第五个实施例的半导体存储装置的结构。
具体实施方式
下面，参考附图说明本发明的实施例。补充说明一下，以下各个实施例中，用同一个参考符号来表示具有相同功能的不同实施例中的构成要素。
(第一个实施例)
首先，参考图1，说明用于该第一个实施例的半导体存储装置的位单元100之例。在该图中，101，是让规定大小的电流流过而能够切断的熔丝元件；102，是当写入信号(WT信号)变为高电平时，熔丝元件101中便流入规定大小的电流而将该元件切断的Nch写入晶体管；103，是读出信号(RD信号)变为高电平时，用以在漏电极端子上产生对应于熔丝元件101是否切断的电位的读出晶体管；104，是输出上述RD信号的反相信号的“非”电路；105，是当读出信号(RD信号)是高电平时便成为导通状态，而当RD信号是低电平时便成为断开状态的传输门电路；106是锁存电路，在上述RD信号是低电平的那一段时间内，对RD信号变为高电平时对应于产生在写入晶体管102的漏电极端子上的电位的信号电平进行锁存，换句话说，对对应于熔丝元件101是否切断的信号电平(写入数据)进行锁存作为OUT信号输出。补充说明一下，并非一定要设置该锁存电路106。不设置锁存电路106，也能够在使RD信号为高电平的那一段时间内将写入数据读出。若设置锁存电路160，便能通过将写入数据锁存起来作为初始化操作，在每一次读出时便无需让电流流过熔丝元件101，从而很容易降低功耗。
按上述构成的位单元100中，通过将WT信号被设定为高电平，熔丝元件101就被切断。
若RD信号先被设定为高电平，之后又被设定为低电平(初始化操作)，则在熔丝元件101未被切断的情况下，读出晶体管103的漏电极端子变为高电平、OUT信号变为低电平；在熔丝元件101被切断的情况下，读出晶体管103的漏电极端子变为低电平、OUT信号变为高电平。
换句话说，由上述位单元100构成了仅能写入一次(改写)的一位非易失性存储单元。
图2是一电路图，显示利用3×(n+1)个上述位单元100(单元)构成的能够写入三次n位数据的半导体存储装置之例。在该图中，201a～201c，分别表示含有n个位单元100的数据位单元组。各个位单元100的RD信号是共用一个从外部供来的RDC信号；202是单元组指定电路，含有三个位单元100，指定上述数据位单元组201a～201c中写入有效的位单元及读出有效的位单元，所述单元组指定电路202中所含的各个比特单元100的RD信号，是共用从外部供来的RST信号；203是对上述单元组指定电路202的输出进行解码，输出选择信号211～214及这些选择信号的反相信号的解码电路(补充说明一下，下面省略了对反相信号的说明)。204，是选择电路，根据从解码电路203输出的选择信号211～214传输门221～223导通/截止，借此选择写入数据的位单元100和读出位单元100。
按以上所述构成的半导体存储装置，首先，通过将输入到各个位单元100的RST信号及RDC信号设定为高电平来进行初始化操作，从各个位单元100输出对应于熔丝元件101的状态的OUT信号。
这样一来，因为在单元组指定电路202中，假若任一个位单元100的熔丝元件101都尚未切断，则从各个位单元100输出低电平的OUT信号，所以这些OUT信号在解码电路203中被解码，选择信号211成为高电平。
若在上述选择信号211为高电平的状态下，写入控制信号WTC成为高电平，同时写入数据信号D0～Dn-1(其中的一部分)变为高电平，则从“与”电路224及选择电路204的传输门221输入到数据位单元组201a中的WT信号中对应于成为高电平的写入数据D0～Dn-1的WT信号成为高电平。这里，含在数据位单元组201a中的位单元100的熔丝元件101被切断，数据由此被写入。
同样，若在朝着上述数据位单元组201a写入的同时，写入控制信号WTC成为高电平，同时写入完了信号A成为高电平，则从“与”电路224及选择电路204的传输门222输入到单元组指定电路202中的图2的最下面一侧的位单元100WT信号成为高电平。于是，所述位单元100的熔丝元件101被切断，若之后由RST信号进行初始化，则OUT信号成为高电平，从解码电路203输出的选择信号212成为高电平。由此，从数据位单元组201a的各个位单元100输出的OUT信号通过选择电路204的传输门223作为读出数据信号R0～Rn-1输出。
若如上述那样在选择信号212成为高电平的状态下，写入控制信号WTC成为高电平，则对应于写入数据信号D0～Dn-1的数据便被写入到数据位单元组201b。
下面，同样，根据单元组指定电路202中的各个位单元100的熔丝元件101的切断，从数据位单元组201b中读出写入数据，再写入数据位单元组201c中等，合计能够进行3次数据写入。
(第二个实施例)
如图3所示，该第二个实施例的半导体存储装置中用于保持存储数据的位单元110中，和第一个实施例的位单元100一样的电路上连接着传输门111，只有在RD信号是高电平的情况下，锁存电路106中所保持的信号才被输出。
如图4所示，半导体存储装置中设置了具有3×(n+1)个上述位单元100(CELLa)的数据位单元组301a～301c。与此相对，指定写入和读出有效的位单元的单元组指定电路202和所述第一个实施例一样。
解码电路303，具有和第一个实施例的解码电路203一样的结构，不同之处在于它不输出反相信号。
对应于来自所述解码电路303的输出的数据位单元组301a～301c的写入、读出以及单元组指定电路202的写入的控制，是根据从“与”电路321～323输出的WT信号及RD信号进行。
从数据位单元组301a～301c中的任一个位单元组的位单元110输出的OUT信号，由锁存电路331保持。
按上述构成的半导体存储装置，单元组指定电路202的初始化时的操作和数据被写入各个位单元100/110时的操作，大致和第一个实施例的半导体存储装置的一样。也就是说，若作为RD信号输入的RST信号成为高电平，单元组指定电路202的各个位单元100便被初始化而输出存储数据，基于此，从解码电路303输出的任一个选择信号将成为高电平。于是，若写入控制信号WTC成为高电平，同时写入数据信号D0～Dn-1或者写入完了信号A成为高电平，则从“与”电路321/322输入到数据位单元组301a～301c或者单元组指定电路202的位单元110/100的WT信号便成为高电平。于是，数据的写入是通过所述位单元110/100的熔丝元件101被切断而进行的。
另一方面，若在为了读出存储数据而进行初始化操作时，RDC信号成为高电平，则从输入自解码电路303输出的选择信号中成为高电平的选择信号的“与”电路323输出的RD信号成为高电平。也就是说，只有输入到含在数据位单元组301a～301c中的任一个位单元组中的位单元110的RD信号成为高电平。于是，输出对应于该位单元110中的熔丝元件101是否切断的OUT信号，该OUT信号由锁存电路331根据未示的锁存信号被锁存，而作为读出数据信号R0～Rn-1从半导体存储装置中输出。
如上所述，在为了读出存储数据而进行初始化操作的时候，不是输入到所有的位单元110中的RD信号被设定为高电平，而是借助仅仅是由解码电路303选择的数据位单元组201a～201c中的任一组中的位单元110的RD信号被设定为高电平，而能够将初始化操作时流过的电流控制在很小的水平上。
(第三个实施例)
图5是显示第三个实施例的半导体存储装置的结构的电路图。该半导体存储装置是这样的，每一个位都是根据三个位单元110中有几个熔丝元件101被切断而进行数据的存储。
具体而言，该半导体存储装置中，和第二个实施例的半导体存储装置一样，设置了3×n个位单元110，从图5中沿上下方向三个、三个地排列着的位单元110输出的OUT信号被输入到T触发器431中。上述每一个位单元110中输入了从时钟产生电路421输出的时钟信号CLKa～CLKc作RD信号，T触发器431中输入的是上述时钟信号CLKa～CLKc被合成后得到的时钟信号CLKALL。
如图6所示，更详细地讲，上述时钟产生电路421包括延迟电路421a、“非”电路421b、“与”电路421a、延迟电路421d、421e以及“或”电路421f。如图7所示，基于在所规定的期间内成为高电平的RDC信号，生成、延迟一个短脉冲，以及合成这些一个短脉冲，而输出各个时钟信号。
用“与”电路411的输出作为各个位单元110的WT信号。WTC信号和写入数据信号D0～Dn-1间的逻辑乘和选择信号S0～S2输入到上述“与”电路411中。
首先，说明按上述构成的半导体存储装置的操作中的读出操作。若输入到延迟电路421a的RDC信号变为高电平，则时钟信号CLKa～CLKc也依次变为高电平，包含在数据位单元组301a～301c中的位单元110则依次成为输出状态。也就是说，在熔丝元件101被切断的情况下，从各个位单元110输出为高电平的OUT信号。T触发器431在时钟信号CLKALL上升之际，上述OUT信号每一次变为高电平时，都输出反相信号。于是，输出的是电平与各三个位单元110中的熔丝元件101被切断的个数相对应的读出数据信号R0～Rn-1。
另一方面，让要把输出的信号电平反相的位的写入数据信号D0～Dn-1和WTC信号为高电平，同时让对应于各个位用三个位单元110中熔丝元件101尚未切断的位单元110的选择信号S0～S2为高电平，让从“与”电路411输出的WT信号为高电平，在这一情况下进行对该半导体存储装置的写入。换句话说，如上所述，读出数据信号R0～Rn-1的电平由每三个位单元110中几个熔丝元件101被切断而决定，和哪一个熔丝元件101被切断没有直接关系，故能够对每一个位进行三次改写，将所输出的信号反相。
如上所述，通过根据对每一个位切断的熔丝元件101的个数来存储数据，写入次数便变得比较灵活。因为只要设置个数对应于每一个位的改写次数的位单元110和能够产生相数也是这个数量的时钟信号的时钟产生电路即可，所以很容易将电路规模、半导体衬底的面积抑制得很小。
(第四个实施例)
象上述第三个实施例的半导体存储装置那样，在根据已切断的熔丝元件的个数存储数据的情况下，只要是在写入前后输出信号反相的位的熔丝元件切断即可。于是，对写入前输出的信号电平、写入后应该输出的信号电平进行比较，仅在二者不同的情况下，让WT信号成为高电平的话，仅指定写入后应该输出的信号电平(用户不需要考虑写入前的状态)，便能进行适当的写入。因为在让输出信号反相的情况下，只要未切断的熔丝元件中任一个切断即可，所以能够根据每一个位单元的熔丝元件切断与否，来要输入到下一个要切断的位单元的WT信号自动地成为高电平，由此在不用输入选择信号S0～S2的情况下，换句话说，在用户无需意识是哪一个位单元的熔丝元件被切断的情况下，即能够进行写入。
具体而言，如图8所示，第四个实施例的半导体存储装置中，用于保持存储数据的位单元120是这样的，即第二个实施例(图3)的位单元110中锁存电路106的输出(不通过传输门111)作为LOUT信号输出。
如图9所示，上述位单元120(CELLb)所用的半导体存储装置，每一个位，“与”电路224的输出和T触发器431的输出被输入到“异或(XOR)”电路513中，在二者不同的情况下，产生成为高电平的信号。
上述“异或”电路513的输出、各个位单元120的LOUT信号在“非”电路512中被反相的信号、前一级(图9的各一个的下侧所示)的位单元120的LOUT信号，被输入到“与”电路511中，而产生WT信号。
在上述结构下，每一个位在这一时刻的读出数据和写入数据不同的情况下，进行熔丝元件101的切断。每一个位用位单元120中作为被切断的位单元120，是熔丝元件101未切断的位单元120，选择前一级位单元120的熔丝元件101已经被切断的位单元。因此，仅输入应该写入的数据，便自动地切断合适的位单元120的熔丝元件101，完成追加写入。
按上述进行数据写入的情况下的各个位单元120的状态，和所述第三个实施例的半导体存储装置的情况一样，读出操作也同样是通过RDC信号成为高电平而进行。
(第五个实施例)
在上述各个实施例中，示出了n位的数据被存储、读出的半导体存储装置的例子。同样的数据位单元组可以设置多组，根据地址信号选择性地存储、读出多个字的数据。
具体而言，如图10所示，第五个实施例的半导体存储装置的存储单元阵列1010中，设置了n个(n位)×m组能写入三次的数据位单元组1011。每一组数据位单元组1011分别包括三个熔丝元件1001、“与”电路1002、读出晶体管1003、1004以及写入晶体管1005。
上述n个×m组数据位单元组1011中的哪一组数据位单元组1011被选择出来，是根据由解码电路1021得到的地址信号AX0-r的解码结果进行。使用上述n个×m组的数据位单元组1011中的哪一组数据位单元，则和第一个实施例、第二个实施例一样，根据由单元组指定电路1031及解码电路1032产生的选择信号进行选择。换句话说，从上述解码电路1032输出的选择信号和从解码电路1021输出的解码信号被输入到“与”电路1033、1034中，产生写入信号WWL0、0或者是读出信号RWL0、0等。这里，在该图的例子中，示出了从外部输入的写入信号T0～T2作单元组指定电路1031内的位单元的WT信号之例，但并不限于此，可以和第一个实施例、第二个实施例一样，根据解码电路1032的解码结果自动地进行选择。
在读出存储数据的时候，从由上述读出信号RWL0、0等选择的位单元中通过读出晶体管1003输出到位线的电压，通过例如由Y信号线驱动的(决定了激活、非激活)读传感器1022被放大到规定的电位，通过列IO电路1023被解码、缓冲，作为读出数据信号R0～Rn-1输出。
在写入数据的时候，由上述写入信号WWL0、0等选择的位单元的熔丝元件1001，根据经由列IO电路1023输入的写入数据信号D0～Dn-1通过写入晶体管1005流动的电流被切断。
如上所述，通过将位单元阵列化，和第一个实施例、第二个实施例一样，能够写入三次数据，同时能够根据地址信号，选择性地读出m组的n位数据中的任一组。
补充说明一下，在上述各个实施例、下述变形例中所说明的构成要素，可以在逻辑上可能的范围内进行各种各样的组合。具体而言，可以将第三个实施例、第四个实施例中所说明的、输出对应于熔丝元件101的切断根数的数据的位单元120阵列化，而象第五个实施例那样，根据地址信号读出数据来。
在第一个实施例中，和第二个实施例一样，可以将用于初始化的RDC信号只输入到数据存储单元组201a～201c中对应于选择信号211～214的数据存储单元组中。
在第一个实施例和第二个实施例中示出的是以下例子。即作为生成输入到比特单元100/110中的WT信号的元件，在第一个实施例中使用了传输门221等，在第二个实施例中使用了“与”电路321等。不仅如此，第一个实施例中可以使用“与”电路，第二个实施例中可以使用传输门。
示出的是当写入完了信号A成为高电平时单元组指定电路202内的熔丝元件101被切断之例，不仅如此，还可将写入完了信号A固定到高电平上，或者是将WTC信号(或者写入完了信号A)直接输入到传输门222中，只有在使WTC信号成为高电平的时候才能够切断单元组指定电路202内的熔丝元件101。写入数据信号D0～Dn-1可以直接输入到传输门221等中，只有在这些写入数据信号D0～Dn-1被设定为高电平时才进行写入。
示出的是读出数据信号R0～Rn-1和写入数据信号D0～Dn-1分别设置的例子，但并不限于此，还可以使用根据WTC信号等切换到写入数据信号线或者读出数据信号线的兼用数据线等。
在如上所述数据存储单元组201a～201c中数据被写入的和被读出的位单元组不同的情况下，若使其暂时为被读出的状态，便能可靠地防止不注意地将存储内容改写错了。但并不限于此，还可对相同的数据位单元组进行写入和读出。在这种情况下，在是进行使被切断的熔丝元件101增加那样的改写时，不切换到新的数据位单元组201a～201c(与可改写的次数无关)，就能进行改写。象上述例子那样，若改写次数是3次，则在单元组指定电路202中只设置两个位单元100即可。而且，读出和写入并非一定要使用相同的单元组指定电路202。
解码电路203的结构并不限于图2等所示的结构。特别是，因为从单元组指定电路202的各个位单元100输出的信号伴随着熔丝元件101的切断只反相一次，被输入到解码电路203的信号型式仅有四种情况，所以实际上能够进一步简化。
如第二个实施例所示，在设置了连接在每一个位单元110的输出上的锁存电路331的情况下，位单元110内不设置锁存电路106，只设置反相器、缓冲器等即可。
在第三个实施例中，显示的是使用位单元110，其输出相互连接起来被输入到T触发器431(作为数据)的例子，不仅如此，还可以例如使用位单元100，在“或”电路中将这些输出合成并输入。为了数一数熔丝元件101被切断的位单元100等的个数，可以让上述已合成的信号作为T触发器431的时钟信号输入。
时钟产生电路421并不限于图6所示的结构，例如既可以输入与从“与”电路421c输出的一样的一个冲击脉冲来代替RDC信号，又可以使用移位寄存器等，还可以不设置时钟产生电路，分别输入CLKa～CLKc等。
在第四个实施例中，示出的是同时进行由“或”电路513判断熔丝元件101是否切断、由“与”电路511选择被切断的位单元120之例。不仅如此，由其中之任一方由第三个实施例那样的从外部施加的信号决定也是可以的。
在第五个实施例中，示出的是设置了n个×m组的数据位单元组1011，输出n位数据之例。不仅如此，被分割为比n位还小的位数的数据，可以例如由输入到地址信号AX0-r以外的地址信号AY0-p进行选择。
例如，可以使含在第一个实施例的单元组指定电路202等中的位单元100的输出能够从半导体存储装置的外部进行参考，从而能够很容易地判断进行了多少次写入。
象在美国专利5966339号说明书中所记载的那样，为了使其输出对应于熔丝元件的切断个数的数据，可以采用使多个位单元等的输出输入到一方的输入信号被反相的“与”电路中来代替输入到“异或”电路中。也就是说，如果例如两个位单元中的熔丝元件的切断顺序决定了，便不需要考虑只有一方被切断的状态和只有另一方被切断的状态这两种状态了，故逻辑能够比“异或”电路更简单化。
工业实用性
本发明所涉及的半导体存储装置，也就是具有所谓的OTP单元的半导体存储装置，在电路规模不大幅度地增加的情况下，具有能够进行多次改写，能够进行所有位改写、个别位改写、矩阵型改写等效果，作为使用被称为OTP元件等存储元件的非易失性存储器等是非常有用的，该OTP元件能利用熔丝元件只进行一次存储信息的改写。
Claims (15)
1.一种半导体存储装置，其特征在于：
包括：
多个数据存储单元，仅能够进行一次数据写入，和
读出选择电路，具有只能够写入一次数据的选择用存储单元，根据已写到该选择用存储单元的内容选择上述多个数据存储单元中的任一个数据存储单元，再根据已写入的内容将数据输出到所选择的数据存储单元中。
2.根据权利要求1所述的半导体存储装置，其特征在于：
所构成的所述读出选择电路，选择从所述多个数据存储单元中输出的信号中的任一个信号并输出。
3.根据权利要求1所述的半导体存储装置，其特征在于：
所构成的所述读出选择电路，选择所述多个数据存储单元中的任一个数据存储单元并读出，提供信号。
4.根据权利要求1所述的半导体存储装置，其特征在于：
进一步包括写入选择电路，该写入选择电路具有只能够进行一次数据写入的选择用存储单元，根据已写到所述选择用存储单元的内容选择上述多个数据存储单元中的任一个数据存储单元并写入数据。
5.根据权利要求4所述的半导体存储装置，其特征在于：
所述读出选择电路和所述写入选择电路兼用同一个所述选择用存储单元。
6.根据权利要求5所述的半导体存储装置，其特征在于：
所构成的所述写入选择电路，选择与由所述读出选择电路进行读出的数据存储单元不同的数据存储单元用来进行写入。
7.根据权利要求4所述的半导体存储装置，其特征在于：
设置了多个所述写入选择电路的选择用存储单元，所构成的所述写入选择电路，根据已写到所述选择用存储单元的内容，不仅选择进行写入的数据存储单元，还选择写入选择电路的选择用存储单元。
8.一种半导体存储装置，其特征在于：
包括：
多个数据存储单元，仅能够进行一次数据写入，
写入选择电路，选择所述多个数据存储单元中的任一个数据存储单元并写入数据，
读出电路，对每一个包含对应于所述数据存储单元的数量的脉冲的脉冲信号的脉冲，具有根据有无对各个数据存储单元进行写入而让输出信号反相的触发电路，输出对应于所述多个数据存储单元中进行了写入的数据存储单元的个数的数据。
9.根据权利要求8所述的半导体存储装置，其特征在于：
所构成的所述写入选择电路，在使从所述读出电路输出的数据不同的情况下，基于写到所述数据存储单元中的内容选择要写入数据的数据存储单元。
10.根据权利要求8所述的半导体存储装置，其特征在于：
所构成的所述写入选择电路，在按规定的顺序相邻的数据存储单元中的一个数据存储单元是已经写入数据的数据存储单元，另一个数据存储单元是尚未写入数据的数据存储单元的情况下，选择上述另一个数据存储单元。
11.根据权利要求1所述的半导体存储装置，其特征在于：
上述多个数据存储单元具有多组，能够输出规定位长的数据。
12.根据权利要求8所述的半导体存储装置，其特征在于：
上述多个数据存储单元具有多组，能够输出规定位长的数据。
13.根据权利要求11所述的半导体存储装置，其特征在于：
所述规定位长的数据存储单元，进一步具有多组，组数和多个字数一样多，所述读出选择电路输出对应于地址信号的字数据。
14.根据权利要求12所述的半导体存储装置，其特征在于：
所述规定位长的数据存储单元，进一步具有多组，组数和多个字数一样多，所述读出选择电路输出对应于地址信号的字数据。
15.一种半导体存储装置，其特征在于：
包括：
多个数据存储单元组，由多个分别仅能够进行一次数据写入的数据存储单元构成，和
读出选择电路，具有多个各自仅能够进行一次数据写入的选择用存储单元和对所述多个选择用存储单元的输出进行解码的解码电路，根据所述解码电路的输出选择所述多个数据存储单元组中的任一个数据存储单元组，根据已写入到所选择的数据存储单元组的内容输出数据。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP341880/2004 | 2004-11-26 | ||
| JP2004341880A JP4646608B2 (ja) | 2004-11-26 | 2004-11-26 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1801388A CN1801388A (zh) | 2006-07-12 |
| CN100570740C true CN100570740C (zh) | 2009-12-16 |
Family
ID=36567208
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2005101236898A Expired - Fee Related CN100570740C (zh) | 2004-11-26 | 2005-11-18 | 半导体存储装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7200025B2 (zh) |
| JP (1) | JP4646608B2 (zh) |
| CN (1) | CN100570740C (zh) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4679521B2 (ja) * | 2004-07-21 | 2011-04-27 | パナソニック株式会社 | 半導体記憶装置、書き換え処理方法およびプログラム |
| JP5028967B2 (ja) * | 2006-11-15 | 2012-09-19 | 富士通セミコンダクター株式会社 | 半導体記憶装置および半導体記憶装置の制御方法 |
| US7515498B2 (en) * | 2007-02-13 | 2009-04-07 | International Business Machines Corporation | Electronic fuse apparatus and methodology including addressable virtual electronic fuses |
| JP2009087453A (ja) * | 2007-09-28 | 2009-04-23 | Sanyo Electric Co Ltd | 情報記憶回路 |
| US8275927B2 (en) * | 2007-12-31 | 2012-09-25 | Sandisk 3D Llc | Storage sub-system for a computer comprising write-once memory devices and write-many memory devices and related method |
| JP2010146636A (ja) * | 2008-12-18 | 2010-07-01 | Toshiba Corp | 半導体集積回路装置及びメモリシステム |
| KR20100079185A (ko) * | 2008-12-30 | 2010-07-08 | 주식회사 동부하이텍 | 퓨즈 회로 및 그의 레이아웃 방법 |
| KR101185549B1 (ko) * | 2009-12-29 | 2012-09-24 | 에스케이하이닉스 주식회사 | 결함 단위셀의 구제를 위한 리던던시 회로를 포함한 반도체 메모리 장치 |
| US8331126B2 (en) * | 2010-06-28 | 2012-12-11 | Qualcomm Incorporated | Non-volatile memory with split write and read bitlines |
| US10579290B2 (en) * | 2016-03-23 | 2020-03-03 | Winbond Electronics Corp. | Option code providing circuit and providing method thereof |
| JP7185573B2 (ja) * | 2019-03-22 | 2022-12-07 | タワー パートナーズ セミコンダクター株式会社 | 半導体装置 |
| US11164610B1 (en) | 2020-06-05 | 2021-11-02 | Qualcomm Incorporated | Memory device with built-in flexible double redundancy |
| US11177010B1 (en) | 2020-07-13 | 2021-11-16 | Qualcomm Incorporated | Bitcell for data redundancy |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63187498A (ja) * | 1987-01-28 | 1988-08-03 | Nec Corp | 複数回プログラム可能読出し専用メモリ装置 |
| JP2654215B2 (ja) * | 1990-01-19 | 1997-09-17 | 株式会社東芝 | 半導体メモリシステム |
| US5966339A (en) * | 1998-06-02 | 1999-10-12 | International Business Machines Corporation | Programmable/reprogrammable fuse |
| US6384664B1 (en) * | 2000-10-05 | 2002-05-07 | Texas Instruments Incorporated | Differential voltage sense circuit to detect the state of a CMOS process compatible fuses at low power supply voltages |
| US6594181B1 (en) * | 2002-05-10 | 2003-07-15 | Fujitsu Limited | System for reading a double-bit memory cell |
| US7002829B2 (en) * | 2003-09-30 | 2006-02-21 | Agere Systems Inc. | Apparatus and method for programming a one-time programmable memory device |
| US7180102B2 (en) * | 2003-09-30 | 2007-02-20 | Agere Systems Inc. | Method and apparatus for using cobalt silicided polycrystalline silicon for a one time programmable non-volatile semiconductor memory |
| US7477570B2 (en) * | 2004-08-20 | 2009-01-13 | Micron Technology, Inc. | Sequential access memory with system and method |
| JP4675082B2 (ja) * | 2004-10-21 | 2011-04-20 | 富士通セミコンダクター株式会社 | 半導体記憶装置および半導体記憶装置の制御方法 |
-
2004
- 2004-11-26 JP JP2004341880A patent/JP4646608B2/ja not_active Expired - Fee Related
-
2005
- 2005-11-15 US US11/272,818 patent/US7200025B2/en active Active
- 2005-11-18 CN CNB2005101236898A patent/CN100570740C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20060114708A1 (en) | 2006-06-01 |
| US7200025B2 (en) | 2007-04-03 |
| JP2006155710A (ja) | 2006-06-15 |
| CN1801388A (zh) | 2006-07-12 |
| JP4646608B2 (ja) | 2011-03-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN100570740C (zh) | 半导体存储装置 | |
| EP1199725B1 (en) | Method for storing and reading data in a multibit nonvolatile memory with a non-binary number of bits per cell | |
| US6400602B2 (en) | Semiconductor memory device and restoration method therefor | |
| CN102543169B (zh) | 统一的多级单元存储器 | |
| US5808944A (en) | Semiconductor memory device having a defect relief arrangement | |
| US6845053B2 (en) | Power throughput adjustment in flash memory | |
| US7580322B2 (en) | High speed programming for nonvolatile memory | |
| US7372740B2 (en) | Semiconductor memory device | |
| US20060279995A1 (en) | Nonvolatile memory | |
| KR20070012810A (ko) | 개선된 부분 페이지 프로그램 능력을 가진 비휘발성 메모리및 제어 | |
| KR910008677B1 (ko) | 집적 메모리회로 | |
| US7848147B2 (en) | Nonvolatile semiconductor memory device and writing method of the same | |
| JPH03254499A (ja) | 半導体記憶装置 | |
| JPS6059599A (ja) | 不揮発性半導体メモリ | |
| JPH10269787A (ja) | 半導体記憶装置 | |
| US7898860B2 (en) | Semiconductor memory device and method of controlling semiconductor memory device | |
| JP5072301B2 (ja) | 半導体集積回路装置及びその動作方法 | |
| KR100901963B1 (ko) | 비휘발성 메모리 및 비휘발성 메모리의 테스트 방법 | |
| US6052314A (en) | EEPROM device | |
| JP2003331585A (ja) | 不揮発性半導体記憶装置 | |
| JP3880133B2 (ja) | Ｅｅｐｒｏｍ装置 | |
| US6697285B2 (en) | Semiconductor memory device | |
| JP3853024B2 (ja) | Ｅｅｐｒｏｍ装置 | |
| JPH0528779A (ja) | 不揮発性メモリ装置 | |
| JPH11120778A (ja) | 不揮発性メモリー内蔵マイコン |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20180607 Address after: Ontario Patentee after: Seeter technology company Address before: Osaka Japan Patentee before: Matsushita Electric Industrial Co., Ltd. |
|
| TR01 | Transfer of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20091216 Termination date: 20191118 |
|
| CF01 | Termination of patent right due to non-payment of annual fee |