JP2654215B2 - 半導体メモリシステム - Google Patents
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- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体メモリシステム、特にEPROM（Elect
rically Programmable Read Only Memory;紫外線消去型
再書込み可能な読み出し専用メモリ）の使用に際してバ
ンク切換制御を行うシステムに関する。
rically Programmable Read Only Memory;紫外線消去型
再書込み可能な読み出し専用メモリ）の使用に際してバ
ンク切換制御を行うシステムに関する。
（従来の技術） 任意のアドレスに任意の順序でアクセスすることを許
すものの、読み出しを、主な、あるいは唯一の動作とす
るROM（Read Only Memory;読み出し専用メモリ）は、デ
ータを書き込む（プログラムする）方法によって、以下
の３種類に大別される。
すものの、読み出しを、主な、あるいは唯一の動作とす
るROM（Read Only Memory;読み出し専用メモリ）は、デ
ータを書き込む（プログラムする）方法によって、以下
の３種類に大別される。
マスクROMは、データの書き込みをウェーハプロセ
ス中に行なってしまう。
ス中に行なってしまう。
EPROMは、ユーザが電気的手段によりデータを書き
込めるが、再度書き込むための前データの消去時に紫外
線照射処理が必要になるか、あるいは再度書き込みが不
可能である。
込めるが、再度書き込むための前データの消去時に紫外
線照射処理が必要になるか、あるいは再度書き込みが不
可能である。
EEPROM（Eleotrically Erasable and Programmable
ROM:電気的消去型再書込み可能なROM）は、ユーザが電
気的手段によりデータの書き込み／消去を行うことが可
能である。
ROM:電気的消去型再書込み可能なROM）は、ユーザが電
気的手段によりデータの書き込み／消去を行うことが可
能である。
ところで、上記、のようなユーザが電気的にデー
タを書き込めるROMの内、EEPROMは電気的書き込み／消
去が可能であるため、SRAM（Static Random Access Mem
ory;スタティック型ランダムアクセスメモリ）のような
使い方が可能であり、しかも、データ保存のためのバッ
テリ・バックアップが不必要であるという高付加価値を
提供することができるが、価格が高いので、廉価なシス
テムを構築しようとした場合に手が届き難い。
タを書き込めるROMの内、EEPROMは電気的書き込み／消
去が可能であるため、SRAM（Static Random Access Mem
ory;スタティック型ランダムアクセスメモリ）のような
使い方が可能であり、しかも、データ保存のためのバッ
テリ・バックアップが不必要であるという高付加価値を
提供することができるが、価格が高いので、廉価なシス
テムを構築しようとした場合に手が届き難い。
これに対して、目的とするシステムの動作中にROMデ
ータを書き換える必要がないような場合、あるいは、デ
ータの書き込みが一度しか必要でないような場合には、
EEPROMに比べて廉価なEPPOMを使用することが望まし
い。
ータを書き換える必要がないような場合、あるいは、デ
ータの書き込みが一度しか必要でないような場合には、
EEPROMに比べて廉価なEPPOMを使用することが望まし
い。
第２図は、従来のEPROMシステムのブロック構成の一
例を示している。メモリ・セル・アレイ21は、８ビット
長のデータ（ワード）を8192（8k）ワード分記憶できる
65536（64k）ビット分の記憶容量を有する。アドレスバ
ッファ22は、13ビットのアドレス入力信号A0〜A12が入
力し、上位８ビットのロー・アドレス信号をロー・デコ
ーダ23に入力し、下位５ビットのカラム・アドレス信号
をカラム・デコーダ24に入力する。ロー・デコーダ23
は、８ビットのロー・アドレス信号をデコードし、メモ
リ・セル・アレイ21の256本のロー線を選択制御する。
カラム・デコーダ24は、５ビットのカラム・アドレス信
号をデコードし、メモリ・セル・アレイ21の32本のカラ
ム線に対応して接続されている32個のカラム・ゲート25
を選択制御する。カラム・ゲート25の出力側には８ビッ
ト分の出力バッファ26が接続されている。書き込み／読
み出し制御回路27は、通常の電源電圧Vcc、接地電位GND
のほかに、書き込み電圧（プログラム電圧）Vpp、ロウ
（低レベル）アクティブのチップイネーブル信号▲
▼、ロウアクティブのプログラム信号▲▼、ロウ
アクティブの出力イネーブル信号▲▼が入力し、EP
ROMの動作モードに応じて各回路部に所要の動作電圧お
よび制御信号を供給する。即ち、チップイネーブル信号
▲▼がアクティブになると、前記アドレスバッファ
22、ロー・デコーダ23およびカラム・デコーダ24を活性
化し、プログラム信号▲▼がアクティブになる書
き込みモード時には書き込み電圧Vppを所要の回路部に
供給し、プログラム信号▲▼が非アクティブにな
る読み出しモード時には、出力イネーブル信号▲▼
がアクティブになると、出力バッファ26を活性化する。
例を示している。メモリ・セル・アレイ21は、８ビット
長のデータ（ワード）を8192（8k）ワード分記憶できる
65536（64k）ビット分の記憶容量を有する。アドレスバ
ッファ22は、13ビットのアドレス入力信号A0〜A12が入
力し、上位８ビットのロー・アドレス信号をロー・デコ
ーダ23に入力し、下位５ビットのカラム・アドレス信号
をカラム・デコーダ24に入力する。ロー・デコーダ23
は、８ビットのロー・アドレス信号をデコードし、メモ
リ・セル・アレイ21の256本のロー線を選択制御する。
カラム・デコーダ24は、５ビットのカラム・アドレス信
号をデコードし、メモリ・セル・アレイ21の32本のカラ
ム線に対応して接続されている32個のカラム・ゲート25
を選択制御する。カラム・ゲート25の出力側には８ビッ
ト分の出力バッファ26が接続されている。書き込み／読
み出し制御回路27は、通常の電源電圧Vcc、接地電位GND
のほかに、書き込み電圧（プログラム電圧）Vpp、ロウ
（低レベル）アクティブのチップイネーブル信号▲
▼、ロウアクティブのプログラム信号▲▼、ロウ
アクティブの出力イネーブル信号▲▼が入力し、EP
ROMの動作モードに応じて各回路部に所要の動作電圧お
よび制御信号を供給する。即ち、チップイネーブル信号
▲▼がアクティブになると、前記アドレスバッファ
22、ロー・デコーダ23およびカラム・デコーダ24を活性
化し、プログラム信号▲▼がアクティブになる書
き込みモード時には書き込み電圧Vppを所要の回路部に
供給し、プログラム信号▲▼が非アクティブにな
る読み出しモード時には、出力イネーブル信号▲▼
がアクティブになると、出力バッファ26を活性化する。
上記EPROMにおいて、データの読み出し動作に際して
は、チップイネーブル信号▲▼をロウレベル“L"、
プログラム信号▲▼をハイレベル“H"にした状態
で、アドレス入力信号A0〜A12により読み出しアドレス
を決定した後、出力イネーブル信号▲▼を“H"レベ
ルから“L"レベルに変化させることにより、メモリ・セ
ル・アレイ21からカラムゲート25、出力バッファ26を介
して出力端子O0〜O7に８ビット長の出力データを読み出
す。また、データの書き込みは、紫外線照射によるデー
タの一括消去を行なった後、チップイネーブル信号▲
▼を“L"レベル、出力イネーブル信号▲▼を“H"
レベルにした状態で、アドレス入力信号A0〜A12により
書き込みアドレスを決定すると共に出力端子O0〜O7に印
加する書き込みデータを決定した後、プログラム信号▲
▼を“H"レベルから“L"レベルに変化させること
により、カラムゲート25を介してメモリ・セル・アレイ
21に８ビット長のデータを電気的に書き込む。
は、チップイネーブル信号▲▼をロウレベル“L"、
プログラム信号▲▼をハイレベル“H"にした状態
で、アドレス入力信号A0〜A12により読み出しアドレス
を決定した後、出力イネーブル信号▲▼を“H"レベ
ルから“L"レベルに変化させることにより、メモリ・セ
ル・アレイ21からカラムゲート25、出力バッファ26を介
して出力端子O0〜O7に８ビット長の出力データを読み出
す。また、データの書き込みは、紫外線照射によるデー
タの一括消去を行なった後、チップイネーブル信号▲
▼を“L"レベル、出力イネーブル信号▲▼を“H"
レベルにした状態で、アドレス入力信号A0〜A12により
書き込みアドレスを決定すると共に出力端子O0〜O7に印
加する書き込みデータを決定した後、プログラム信号▲
▼を“H"レベルから“L"レベルに変化させること
により、カラムゲート25を介してメモリ・セル・アレイ
21に８ビット長のデータを電気的に書き込む。
なお、データ書き込みが一度しか必要でない場合に
は、EPROMパッケージの透明窓を省略してコストを下げ
たOTPROM（One Time PROM;ワンタイムPROM）が使用可能
である。このOTPROMシステムの構成は、上記EPROMシス
テムの構成と同一であるが、集積回路パッケージに紫外
線照射用の透明窓がないのでユーザによるデータの消去
が不可能であり、ユーザによるデータの書き込みは１回
のみに限られる。
は、EPROMパッケージの透明窓を省略してコストを下げ
たOTPROM（One Time PROM;ワンタイムPROM）が使用可能
である。このOTPROMシステムの構成は、上記EPROMシス
テムの構成と同一であるが、集積回路パッケージに紫外
線照射用の透明窓がないのでユーザによるデータの消去
が不可能であり、ユーザによるデータの書き込みは１回
のみに限られる。
上記したようなEPROMシステムに対するデータ書き換
え時には、通常、EPROM搭載ボードからEPROM集積回路を
一旦取り外し、EPROMパッケージの透明窓からEPROMチッ
プに紫外線を照射してデータを消去し、さらに、専用の
EPROMデータ・ライタを使用して再書き込みすることに
なる。
え時には、通常、EPROM搭載ボードからEPROM集積回路を
一旦取り外し、EPROMパッケージの透明窓からEPROMチッ
プに紫外線を照射してデータを消去し、さらに、専用の
EPROMデータ・ライタを使用して再書き込みすることに
なる。
そして、このようなEPROMをプログラム・メモリとし
て取り入れたシステムにおいて、システム的に完成した
プログラムは１回のみの書き込みで済むが、システムに
プログラムによる機能追加を行ないたい場合やシステム
が不完全であった場合には数回の書き換えが必要にな
る。また、EPROMの別の用途として機械制御の微調整用
データメモリやシステムのセキュリティ用の暗証番号登
録メモリとして使用されることがある。機械制御の微調
整用データの場合は機械の組み立て／調整工程の中で１
回〜数回、セキュリティ用の暗証番号の場合も初期の暗
証番号登録時と、その後、何等かの原因により暗証番号
を変更する必要の生じたときの数回の書き換えが行なえ
れば良いと言うことになる。
て取り入れたシステムにおいて、システム的に完成した
プログラムは１回のみの書き込みで済むが、システムに
プログラムによる機能追加を行ないたい場合やシステム
が不完全であった場合には数回の書き換えが必要にな
る。また、EPROMの別の用途として機械制御の微調整用
データメモリやシステムのセキュリティ用の暗証番号登
録メモリとして使用されることがある。機械制御の微調
整用データの場合は機械の組み立て／調整工程の中で１
回〜数回、セキュリティ用の暗証番号の場合も初期の暗
証番号登録時と、その後、何等かの原因により暗証番号
を変更する必要の生じたときの数回の書き換えが行なえ
れば良いと言うことになる。
上記のように数回の書き込みが必要な場合は、集積回
路パッケージにデータ消去のための紫外線照射用透明窓
のあるEPROMを用いるか、電気的消去／書き込みの可能
なEPROMを用いることになるが、透明窓のあるパッケー
ジは高価であるし、EEPROMは集積回路チップ自体が高価
であるため、結果的に実現したいシステムが高価なもの
になってしまう。
路パッケージにデータ消去のための紫外線照射用透明窓
のあるEPROMを用いるか、電気的消去／書き込みの可能
なEPROMを用いることになるが、透明窓のあるパッケー
ジは高価であるし、EEPROMは集積回路チップ自体が高価
であるため、結果的に実現したいシステムが高価なもの
になってしまう。
（発明が解決しようとする課題） 上記したように従来のEPROMシステムは、複数回の書
き込みが必要な場合には、通常は、各書き込み毎にEPRO
M搭載ボードからEPROM集積回路を一旦取り外して紫外線
照射用透明窓からEPROMチップに紫外線を照射してデー
タを消去する必要があり、しかも、集積回路パッケージ
にデータ消去のための紫外線照射用窓のある高価なEPRO
Mを用いる必要があるので、コスト面、取扱い面で不利
であるという問題がある。
き込みが必要な場合には、通常は、各書き込み毎にEPRO
M搭載ボードからEPROM集積回路を一旦取り外して紫外線
照射用透明窓からEPROMチップに紫外線を照射してデー
タを消去する必要があり、しかも、集積回路パッケージ
にデータ消去のための紫外線照射用窓のある高価なEPRO
Mを用いる必要があるので、コスト面、取扱い面で不利
であるという問題がある。
本発明は、上記問題点を解決すべくなされたもので、
その目的は、EPROMに対して複数回の書き込みが必要な
場合でも、各書き込み毎にEPROM搭載ボードからEPROM集
積回路を一旦取り外して紫外線照射によりデータを消去
することなく書き換えることが可能になり、しかも、集
積回路パッケージにデータ消去のための紫外線照射用窓
のある高価なEPROMを必ずしも用いる必要がなくなり、
コスト面、取扱い面で著しく有利になる半導体メモリシ
ステムを提供することにある。
その目的は、EPROMに対して複数回の書き込みが必要な
場合でも、各書き込み毎にEPROM搭載ボードからEPROM集
積回路を一旦取り外して紫外線照射によりデータを消去
することなく書き換えることが可能になり、しかも、集
積回路パッケージにデータ消去のための紫外線照射用窓
のある高価なEPROMを必ずしも用いる必要がなくなり、
コスト面、取扱い面で著しく有利になる半導体メモリシ
ステムを提供することにある。
［発明の構成］ （課題を解決するための手段） 本発明の半導体メモリシステムは、複数のデータバン
クを有し、所定のシステムを動作させるためのデータの
書き込みがデータバンク単位で行われるEPROM集積回路
と、前記EPROM集積回路に設けられ、前記データバンク
に応じた前記データの書き込み回数を記憶する書き込み
回数記憶領域と、前記データバンクの一つにデータの書
き込みが完了する毎に、前記書き込み回数記憶領域の内
容を更新させる更新手段を含み、前記書き込み回数記憶
領域の記憶内容に応じて、データの書き込み時は未書き
込みの前記データバンクをアドレス指定し、データの読
み出し時は既に書込まれたデータバンクのうち最新のデ
ータバンクをアドレス指定するバンク切換回路と、前記
バンク切換回路でアドレス指定される前記EPROM集積回
路のデータバンクに対してデータの書き込みを行うデー
タ書き込み回路とを具備することを特徴とする。
クを有し、所定のシステムを動作させるためのデータの
書き込みがデータバンク単位で行われるEPROM集積回路
と、前記EPROM集積回路に設けられ、前記データバンク
に応じた前記データの書き込み回数を記憶する書き込み
回数記憶領域と、前記データバンクの一つにデータの書
き込みが完了する毎に、前記書き込み回数記憶領域の内
容を更新させる更新手段を含み、前記書き込み回数記憶
領域の記憶内容に応じて、データの書き込み時は未書き
込みの前記データバンクをアドレス指定し、データの読
み出し時は既に書込まれたデータバンクのうち最新のデ
ータバンクをアドレス指定するバンク切換回路と、前記
バンク切換回路でアドレス指定される前記EPROM集積回
路のデータバンクに対してデータの書き込みを行うデー
タ書き込み回路とを具備することを特徴とする。
（作用） 紫外線照射によりデータを消去してから再書き込みを
行なうのではなく、一度書き込みを行なったEPROM内の
メモリ・セル・アレイ領域（バンク）は２度異常は使用
せず、書き込みのたびにアクセスするバンクを切り換え
る。
行なうのではなく、一度書き込みを行なったEPROM内の
メモリ・セル・アレイ領域（バンク）は２度異常は使用
せず、書き込みのたびにアクセスするバンクを切り換え
る。
（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明
する。
する。
第１図に示す半導体メモリシステムにおいて、EPROM1
0は、記憶させたいプログラム容量以上のある記憶容量
を単位領域とするバンクを複数持っているものが用いら
れる。ここで、１バンクの記憶容量が例えば1024（1k）
ワードであるとし、例えばＢバンク分の記憶容量（1kワ
ード×８個）を持っているものとすれば、第２図を参照
して前述した従来例と同様の構成で、8192（8k）ワード
×８ビットの記憶容量を有するEPROMを使用することが
できる。但し、本実施例では、このEPROMは、パッケー
ジにデータ消去のための紫外線照射用透明窓があってな
くてどちらでもよいが、透明窓がないものは安価に入手
することができる。
0は、記憶させたいプログラム容量以上のある記憶容量
を単位領域とするバンクを複数持っているものが用いら
れる。ここで、１バンクの記憶容量が例えば1024（1k）
ワードであるとし、例えばＢバンク分の記憶容量（1kワ
ード×８個）を持っているものとすれば、第２図を参照
して前述した従来例と同様の構成で、8192（8k）ワード
×８ビットの記憶容量を有するEPROMを使用することが
できる。但し、本実施例では、このEPROMは、パッケー
ジにデータ消去のための紫外線照射用透明窓があってな
くてどちらでもよいが、透明窓がないものは安価に入手
することができる。
上記EPROM10は、通常の電源電圧Vcc、接地電位GNDの
ほかに、書き込み電圧Vpp、ロウアクティブのチップイ
ネーブル信号▲▼、ロウアクティブのプログラム信
号▲▼、ロウアクティブの出力イネーブル信号▲
▼、13ビットのアドレス信号A0〜A12が入力する。
但し、この半導体メモリシステムに供給されるアドレス
信号は、１バンク分の1024（1k）ワードを指定するのに
必要な10ビットのアドレス信号A0〜A9であり、上位３ビ
ット分のアドレス信号A10〜A12は、後述するようにシス
テム内部で生成される。そして、本実施例では、上記EP
ROMの特定の１ワード（通常は、最終アドレスの１ワー
ド）を書き込み回数を記憶するための書き込み回路レジ
スタWRとして確保しており、後述するように、各書き込
み毎に８ビットのうちの書き込み状態のデータの数を順
に増加させる。
ほかに、書き込み電圧Vpp、ロウアクティブのチップイ
ネーブル信号▲▼、ロウアクティブのプログラム信
号▲▼、ロウアクティブの出力イネーブル信号▲
▼、13ビットのアドレス信号A0〜A12が入力する。
但し、この半導体メモリシステムに供給されるアドレス
信号は、１バンク分の1024（1k）ワードを指定するのに
必要な10ビットのアドレス信号A0〜A9であり、上位３ビ
ット分のアドレス信号A10〜A12は、後述するようにシス
テム内部で生成される。そして、本実施例では、上記EP
ROMの特定の１ワード（通常は、最終アドレスの１ワー
ド）を書き込み回数を記憶するための書き込み回路レジ
スタWRとして確保しており、後述するように、各書き込
み毎に８ビットのうちの書き込み状態のデータの数を順
に増加させる。
データ書き込み回路11は、プログラム信号▲▼
入力がアクティブになると、電流電圧Vcc入力を昇圧し
て書き込み電圧Vppを生成して上記EPROMに供給するため
の書き込み電圧供給回路12と、８ビットの書き込みデー
タ入力バッファ13とを有する。
入力がアクティブになると、電流電圧Vcc入力を昇圧し
て書き込み電圧Vppを生成して上記EPROMに供給するため
の書き込み電圧供給回路12と、８ビットの書き込みデー
タ入力バッファ13とを有する。
また、バンク切換制御回路14は、前記EPROM10に対す
るプログラム書き込み回数に応じてEPROM10の書き込み
／読み出しを行なうバンクを切換制御する機能を持つ。
即ち、チップイネーブル信号▲▼がアクティブにな
った後にプログラム信号▲▼がアクティブになる
データ書き込みモード時には、書き込み回数レジスタWR
の内容に応じてEPROM10内の未書き込みのバンクをアド
レス指定し、データ書き込み後に上記書き込み回数レジ
スタWRの内容を更新し、チップイネーブル信号▲▼
がアクティブになった後に出力イネーブル信号▲▼
がアクティブになるデータ読み出しモード時には、前記
書き込み回数レジスタWRの内容に応じて上記EPROM10内
のバンクをアドレス指定するように制御する。具体的
に、チップイネーブル信号▲▼がアクティブになる
と、前記書き込み回数レジスタWRからの８ビットの内容
を読み出して読み出しレジスタRRに格納する読み出し回
路と、この読み出しレジスタRRの８ビットの内容を３ビ
ットのバイナリーコードに変換するエンコーダ16と、シ
ステムに供給される10ビットのアドレス入力信号A0〜A9
の上位にアドレス信号A10〜A12として上記エンコーダ16
の３ビットの出力を付加するアドレスバッファ17と、デ
ータ書き込みモード時には、EPROMに対するデータ書き
込み後に上記書き込み回数レジスタWRの内容を更新する
書き込み回数更新回路18とを有する。
るプログラム書き込み回数に応じてEPROM10の書き込み
／読み出しを行なうバンクを切換制御する機能を持つ。
即ち、チップイネーブル信号▲▼がアクティブにな
った後にプログラム信号▲▼がアクティブになる
データ書き込みモード時には、書き込み回数レジスタWR
の内容に応じてEPROM10内の未書き込みのバンクをアド
レス指定し、データ書き込み後に上記書き込み回数レジ
スタWRの内容を更新し、チップイネーブル信号▲▼
がアクティブになった後に出力イネーブル信号▲▼
がアクティブになるデータ読み出しモード時には、前記
書き込み回数レジスタWRの内容に応じて上記EPROM10内
のバンクをアドレス指定するように制御する。具体的
に、チップイネーブル信号▲▼がアクティブになる
と、前記書き込み回数レジスタWRからの８ビットの内容
を読み出して読み出しレジスタRRに格納する読み出し回
路と、この読み出しレジスタRRの８ビットの内容を３ビ
ットのバイナリーコードに変換するエンコーダ16と、シ
ステムに供給される10ビットのアドレス入力信号A0〜A9
の上位にアドレス信号A10〜A12として上記エンコーダ16
の３ビットの出力を付加するアドレスバッファ17と、デ
ータ書き込みモード時には、EPROMに対するデータ書き
込み後に上記書き込み回数レジスタWRの内容を更新する
書き込み回数更新回路18とを有する。
次に、上記実施例のメモリシステムにおけるEPROMバ
ンクの切り換え動作、特にバンク切換制御回路14の動作
を説明する。
ンクの切り換え動作、特にバンク切換制御回路14の動作
を説明する。
本システムの初期状態では、製造段階でEPROMチップ
に紫外線を照射してデータを消去状態（例えば“0"）に
しておくものとすれば、書き込み回数レジスタERの内容
は00000000である。
に紫外線を照射してデータを消去状態（例えば“0"）に
しておくものとすれば、書き込み回数レジスタERの内容
は00000000である。
１回目の書き込み動作は、開始時に書き込み回数レジ
スタWRから読み出した00000000を読み出しレジスタRRに
格納し、システムに与えられる読み出しアドレスA0〜A9
の上位にエンコーダ16の３ビットの出力A10〜A12（値:0
00）を付加するので、アドレス0000H〜03FFHの1024ワー
ドの範囲内で書き込みが行なわれる。そして、この１回
目のデータ書き込み後に、書き込み回数レジスタRWの８
ビットのうちの書き込み状態のデータの数を１つ増加さ
せる、例えば00000001に更新する。なお、書き込み回数
レジスタWRの内容が00000000である時（初期状態の時）
に読み出し動作を行う場合は、アドレス0000H〜03FFHの
1024ワードの範囲内で読み出しが行われ、書き込み回数
レジスタWRの内容は更新しない。また、１回目の書き込
み後に読み出し動作を行う場合は、開始時に書き込み回
数レジスタWRから読み出した00000001を読み出しレジス
タRRに格納し、システムに与えられる読み出しアドレス
A0〜A9の上位にエンコーダ16の３ビットの出力A10〜A12
（値:001）を付加するので、アドレス0400H〜07FFHの10
24ワードの範囲内で読み出しが行われ、書き込み回数レ
ジスタWRの内容は更新しない。
スタWRから読み出した00000000を読み出しレジスタRRに
格納し、システムに与えられる読み出しアドレスA0〜A9
の上位にエンコーダ16の３ビットの出力A10〜A12（値:0
00）を付加するので、アドレス0000H〜03FFHの1024ワー
ドの範囲内で書き込みが行なわれる。そして、この１回
目のデータ書き込み後に、書き込み回数レジスタRWの８
ビットのうちの書き込み状態のデータの数を１つ増加さ
せる、例えば00000001に更新する。なお、書き込み回数
レジスタWRの内容が00000000である時（初期状態の時）
に読み出し動作を行う場合は、アドレス0000H〜03FFHの
1024ワードの範囲内で読み出しが行われ、書き込み回数
レジスタWRの内容は更新しない。また、１回目の書き込
み後に読み出し動作を行う場合は、開始時に書き込み回
数レジスタWRから読み出した00000001を読み出しレジス
タRRに格納し、システムに与えられる読み出しアドレス
A0〜A9の上位にエンコーダ16の３ビットの出力A10〜A12
（値:001）を付加するので、アドレス0400H〜07FFHの10
24ワードの範囲内で読み出しが行われ、書き込み回数レ
ジスタWRの内容は更新しない。
２回目の書き込み動作は、開始時に書き込み回数レジ
スタWRから読み出した00000001を読み出しレジスタRRに
格納し、システムに与えられる読み出しアドレスA0〜A9
の上位にエンコーダ16の３ビットの出力A10〜A12（値:0
01）を付加するので、アドレス0400H〜07FFHの1024ワー
ドの範囲内で書き込みが行なわれる。そして、この２回
目のデータ書き込み後に、書き込み回数レジスタWRの８
ビットのうちの書き込み状態のデータの数をさらに１つ
増加させる、例えば00000011に更新する。このように２
回目の書き込みを行った後に読み出し動作を行う場合
は、上記したよう0400H〜07FFHの範囲内で読み出しアド
レスがEPROMに与えられるので、１回目に書き込みを行
なったアドレス0000H〜03FFHの領域にはアクセスしない
ことになる。
スタWRから読み出した00000001を読み出しレジスタRRに
格納し、システムに与えられる読み出しアドレスA0〜A9
の上位にエンコーダ16の３ビットの出力A10〜A12（値:0
01）を付加するので、アドレス0400H〜07FFHの1024ワー
ドの範囲内で書き込みが行なわれる。そして、この２回
目のデータ書き込み後に、書き込み回数レジスタWRの８
ビットのうちの書き込み状態のデータの数をさらに１つ
増加させる、例えば00000011に更新する。このように２
回目の書き込みを行った後に読み出し動作を行う場合
は、上記したよう0400H〜07FFHの範囲内で読み出しアド
レスがEPROMに与えられるので、１回目に書き込みを行
なったアドレス0000H〜03FFHの領域にはアクセスしない
ことになる。
３回目の書き込み動作はアドレス0800H〜0BFFHの1024
ワードの範囲内で行なわれ、以下同様にして、８回目
（アドレス1C00H〜1FFH）までバンクを切り換えて書き
込み／読み出しを行うことが可能である。
ワードの範囲内で行なわれ、以下同様にして、８回目
（アドレス1C00H〜1FFH）までバンクを切り換えて書き
込み／読み出しを行うことが可能である。
なお、上記実施例では、書き込み回数レジスタWRとし
て、EPROM10のメモリセルの一部を用いたが、EPROM10と
は別に形成された不揮発性記憶素子（例えばEPROM素子
とか、電流により溶断制御されるポリシリコンヒューズ
など）を用いるようにしてもよい。
て、EPROM10のメモリセルの一部を用いたが、EPROM10と
は別に形成された不揮発性記憶素子（例えばEPROM素子
とか、電流により溶断制御されるポリシリコンヒューズ
など）を用いるようにしてもよい。
また、前記バンク切換制御回路14およびデータ書き込
み回路11を、EPROM10と同じ集積回路チップ上に形成す
るようにしてもよいが、EPROM10とは別の集積回路チッ
プに形成してもよく、このバンク切換制御回路14を形成
するチップ上に書き込み回数レジスタWR用の不揮発性記
憶素子を形成するようにしてもよい。
み回路11を、EPROM10と同じ集積回路チップ上に形成す
るようにしてもよいが、EPROM10とは別の集積回路チッ
プに形成してもよく、このバンク切換制御回路14を形成
するチップ上に書き込み回数レジスタWR用の不揮発性記
憶素子を形成するようにしてもよい。
［発明の効果］ 上述したように本発明によれば、EPROMに対して複数
回の書き込みが必要な場合でも、各書き込み毎にEPROM
搭載ボードからEPROM集積回路を一旦取り外して紫外線
照射によりデータを消去することなく書き換えることが
可能になり、しかも、集積回路パッケージにデータ消去
のための紫外線照射用透明窓のある高価なEPROMを必ず
しも用いる必要がなくなり、コスト面、取扱い面で著し
く有利になる半導体メモリシステムを実現することがで
きる。
回の書き込みが必要な場合でも、各書き込み毎にEPROM
搭載ボードからEPROM集積回路を一旦取り外して紫外線
照射によりデータを消去することなく書き換えることが
可能になり、しかも、集積回路パッケージにデータ消去
のための紫外線照射用透明窓のある高価なEPROMを必ず
しも用いる必要がなくなり、コスト面、取扱い面で著し
く有利になる半導体メモリシステムを実現することがで
きる。
第１図は本発明の半導体メモリシステムの一実施例を示
すブロック図、第２図は従来中のEPROMシステムの一例
を示すブロック図である。 10……EPROM、11……データ書き込み回路、12……書き
込み電圧供給回路、13……書き込みデータ入力バッフ
ァ、14……バンク切換制御回路、16……エンコーダ、17
……アドレスバッファ、18……書き込み回数更新回路、
WR……書き込み回数レジスタ、RR……読み出しレジス
タ。
すブロック図、第２図は従来中のEPROMシステムの一例
を示すブロック図である。 10……EPROM、11……データ書き込み回路、12……書き
込み電圧供給回路、13……書き込みデータ入力バッフ
ァ、14……バンク切換制御回路、16……エンコーダ、17
……アドレスバッファ、18……書き込み回数更新回路、
WR……書き込み回数レジスタ、RR……読み出しレジス
タ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐伯 幸弘 神奈川県川崎市幸区堀川町580番１号 株式会社東芝半導体システム技術センタ ー内 (56)参考文献 特開 昭62−277696（ＪＰ，Ａ) 特開 昭62−283497（ＪＰ，Ａ) 特開 平１−264696（ＪＰ，Ａ) 特開 昭62−289998（ＪＰ，Ａ) 特開 平１−277397（ＪＰ，Ａ) 特開 昭63−187498（ＪＰ，Ａ) 実開 昭55−49368（ＪＰ，Ｕ) 実開 昭63−24796（ＪＰ，Ｕ)
Claims (5)
- 【請求項１】複数のデータバンクを有し、所定のシステ
ムを動作させるためのデータの書き込みがデータバンク
単位で行われるEPROM集積回路と、 前記EPROM集積回路に設けられ、前記データバンクに応
じた前記データの書き込み回数を記憶する書き込み回数
記憶領域と、 前記データバンクの一つにデータの書き込みが完了する
毎に、前記書き込み回数記憶領域の内容を更新させる更
新手段を含み、前記書き込み回数記憶領域の記憶内容に
応じて、データの書き込み時は未書き込みの前記データ
バンクをアドレス指定し、データの読み出し時は既に書
込まれたデータバンクのうち最新のデータバンクをアド
レス指定するバンク切換回路と、 前記バンク切換回路でアドレス指定される前記EPROM集
積回路のデータバンクに対してデータの書き込みを行う
データ書き込み回路と を具備することを特徴とする半導体メモリシステム。 - 【請求項２】前記データ書き込み回路は外部電源電圧を
受け、この電圧を昇圧して前記EPROM集積回路に供給す
る書き込み電圧供給回路を含んでいることを特徴とする
請求項１記載の半導体メモリシステム。 - 【請求項３】前記書き込み回数記憶領域は、データバン
クの単位数分をビット数で表す複数ビットのデータ記憶
領域を持っていることを特徴とする請求項１記載の半導
体メモリシステム。 - 【請求項４】前記更新手段は、前記書き込み回数記憶領
域の異なるビット位置に順次データを書き込むことによ
り書き込み回数記憶領域の内容の更新を行うことを特徴
とする請求項１記載の半導体メモリシステム。 - 【請求項５】前記バンク切換回路は、前記書き込み回数
記憶領域の内容を保持するレジスタと、このレジスタの
保持内容を２進数データに変換するエンコーダと、外部
入力アドレス及び前記エンコーダの出力を受け、外部入
力アドレスに前記エンコーダの出力を付加して前記EPRO
M集積回路にアドレスとして出力するアドレスバッファ
とを具備していることを特徴とする請求項１記載の半導
体メモリシステム。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP957590A JP2654215B2 (ja) | 1990-01-19 | 1990-01-19 | 半導体メモリシステム |
| EP91100033A EP0438050B1 (en) | 1990-01-19 | 1991-01-02 | Nonvolatile semiconductor memory system |
| DE69119101T DE69119101T2 (de) | 1990-01-19 | 1991-01-02 | Nichtflüchtiges Halbleiterspeichersystem |
| US07/639,331 US5229972A (en) | 1990-01-19 | 1991-01-10 | Nonvolatile semiconductor memory system |
| KR1019910000880A KR910014813A (ko) | 1990-01-19 | 1991-01-19 | 반도체메모리시스템 |
| KR2019950028108U KR960000771Y1 (ko) | 1990-01-19 | 1995-10-09 | 뱅크절환기능을 갖춘 불휘발성 반도체 기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP957590A JP2654215B2 (ja) | 1990-01-19 | 1990-01-19 | 半導体メモリシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03214498A JPH03214498A (ja) | 1991-09-19 |
| JP2654215B2 true JP2654215B2 (ja) | 1997-09-17 |
Family
ID=11724112
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP957590A Expired - Fee Related JP2654215B2 (ja) | 1990-01-19 | 1990-01-19 | 半導体メモリシステム |
Country Status (5)
| Country | Link |
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| EP (1) | EP0438050B1 (ja) |
| JP (1) | JP2654215B2 (ja) |
| KR (1) | KR910014813A (ja) |
| DE (1) | DE69119101T2 (ja) |
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|---|---|---|---|---|
| EP0596198B1 (en) * | 1992-07-10 | 2000-03-29 | Sony Corporation | Flash eprom with erase verification and address scrambling architecture |
| US5553019A (en) * | 1995-01-23 | 1996-09-03 | Motorola, Inc. | Write-once read-many memory using EEPROM cells |
| US5732017A (en) * | 1997-03-31 | 1998-03-24 | Atmel Corporation | Combined program and data nonvolatile memory with concurrent program-read/data write capability |
| FR2840443B1 (fr) * | 2002-06-04 | 2005-04-29 | St Microelectronics Sa | Element memoire presentant un nombre defini de cycles d'ecriture |
| JP3833970B2 (ja) * | 2002-06-07 | 2006-10-18 | 株式会社東芝 | 不揮発性半導体メモリ |
| US7350921B2 (en) * | 2003-06-23 | 2008-04-01 | Phillip V. Ridings | iQueVision: animated / vision testing system |
| JP4675082B2 (ja) | 2004-10-21 | 2011-04-20 | 富士通セミコンダクター株式会社 | 半導体記憶装置および半導体記憶装置の制御方法 |
| JP4646608B2 (ja) * | 2004-11-26 | 2011-03-09 | パナソニック株式会社 | 半導体記憶装置 |
| KR100572622B1 (ko) * | 2004-12-22 | 2006-04-24 | 삼성전자주식회사 | 멀티 타임 프로그래머블 반도체 메모리 장치 및 멀티 타임프로그래머블 반도체 메모리 장치의 멀티 타임 프로그래밍방법 |
| EP2343662B1 (en) * | 2009-12-18 | 2014-09-10 | ST-Ericsson (France) SAS | Method of and apparatus for storing data |
| US9090207B2 (en) * | 2010-05-27 | 2015-07-28 | Boxx Corp. | Two wheeled vehicle with lighting system that generates defined image on riding surface |
| KR102195893B1 (ko) * | 2014-02-19 | 2020-12-29 | 에스케이하이닉스 주식회사 | 불휘발성 메모리 장치 및 그것의 동작 방법 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5549368U (ja) * | 1978-09-27 | 1980-03-31 | ||
| DE3123654A1 (de) * | 1981-06-15 | 1983-01-20 | Vdo Adolf Schindling Ag, 6000 Frankfurt | Schaltungsanordnung zur speicherung eines mehrstelligen dekadischen zaehlwerts einer von einem fahrzeug zurueckgelegten wegstrecke |
| JPS5916187A (ja) * | 1982-07-19 | 1984-01-27 | Meidensha Electric Mfg Co Ltd | 記憶装置 |
| JPS6049218A (ja) * | 1983-08-30 | 1985-03-18 | Nippon Denso Co Ltd | 車両用走行距離計 |
| US4754435A (en) * | 1985-02-14 | 1988-06-28 | Nec Corporation | Semiconductor device having a memory circuit |
| GB2171543B (en) * | 1985-02-27 | 1988-04-20 | Hughes Microelectronics Ltd | Counting circuit which provides for extended counter life |
| JPS62277696A (ja) * | 1986-05-26 | 1987-12-02 | Nec Corp | 半導体記憶集積回路 |
| JPH07109717B2 (ja) * | 1986-05-31 | 1995-11-22 | キヤノン株式会社 | メモリ書き込み制御方法 |
| JPS62289998A (ja) * | 1986-06-06 | 1987-12-16 | Mitsubishi Electric Corp | Ｅ↑２ｐｒｏｍ書込み制御装置 |
| JPS63181190A (ja) * | 1987-01-23 | 1988-07-26 | Nippon Telegr & Teleph Corp <Ntt> | 情報記憶方法 |
| IT1228931B (it) * | 1987-08-14 | 1991-07-10 | Alfa Lancia Ind | Guarnizione di tenuta e di finizione per una autovettura |
| JPH01264696A (ja) * | 1988-04-15 | 1989-10-20 | Nec Corp | Ｅｐｒｏｍ |
| JP2661131B2 (ja) * | 1988-04-28 | 1997-10-08 | ソニー株式会社 | 情報記憶読出方法とその装置 |
| KR0135082B1 (ko) * | 1988-04-28 | 1998-04-20 | 오가 노리오 | 정보 기억방법 및 그 장치 |
-
1990
- 1990-01-19 JP JP957590A patent/JP2654215B2/ja not_active Expired - Fee Related
-
1991
- 1991-01-02 EP EP91100033A patent/EP0438050B1/en not_active Expired - Lifetime
- 1991-01-02 DE DE69119101T patent/DE69119101T2/de not_active Expired - Fee Related
- 1991-01-10 US US07/639,331 patent/US5229972A/en not_active Expired - Fee Related
- 1991-01-19 KR KR1019910000880A patent/KR910014813A/ko not_active Application Discontinuation
Also Published As
| Publication number | Publication date |
|---|---|
| DE69119101T2 (de) | 1996-10-02 |
| EP0438050B1 (en) | 1996-05-01 |
| EP0438050A3 (en) | 1992-05-27 |
| JPH03214498A (ja) | 1991-09-19 |
| US5229972A (en) | 1993-07-20 |
| KR910014813A (ko) | 1991-08-31 |
| EP0438050A2 (en) | 1991-07-24 |
| DE69119101D1 (de) | 1996-06-05 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |