JPS63187498A - 複数回プログラム可能読出し専用メモリ装置 - Google Patents
複数回プログラム可能読出し専用メモリ装置Info
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- JPS63187498A JPS63187498A JP62019300A JP1930087A JPS63187498A JP S63187498 A JPS63187498 A JP S63187498A JP 62019300 A JP62019300 A JP 62019300A JP 1930087 A JP1930087 A JP 1930087A JP S63187498 A JPS63187498 A JP S63187498A
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- JP
- Japan
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- memory cell
- main memory
- cell groups
- plural
- cell group
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- 230000015654 memory Effects 0.000 claims abstract description 75
- 238000010586 diagram Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 210000002784 stomach Anatomy 0.000 description 1
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- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、プログラム可能読出し専用メモリ装置に関し
、特に、複数回書込み可能なＦＲＯＭ、プログラム可能
読み出し専用メモリ装置（５ｅｖｅｒａｌ ’ｎｍｅＰ
ＲＯＭ ：以下Ｓ Ｔ Ｐ ＲＯＭという）に関する。
、特に、複数回書込み可能なＦＲＯＭ、プログラム可能
読み出し専用メモリ装置（５ｅｖｅｒａｌ ’ｎｍｅＰ
ＲＯＭ ：以下Ｓ Ｔ Ｐ ＲＯＭという）に関する。
一般に、プログラム可能読み出し専用メモリ装置（以下
、Ｆ ＲＯＭという）はマイクロコンピュータ装置のプ
ログラム命令格納用メモリ等に広く使われてきた。さら
に、最近では、ページャ−（無線呼出機）やパーソナル
無線機や自動車電話等の選択呼出し符号の格納用メモリ
（ｒＤ−ＲＯＭ）にも盛んに使“われＣいる。
、Ｆ ＲＯＭという）はマイクロコンピュータ装置のプ
ログラム命令格納用メモリ等に広く使われてきた。さら
に、最近では、ページャ−（無線呼出機）やパーソナル
無線機や自動車電話等の選択呼出し符号の格納用メモリ
（ｒＤ−ＲＯＭ）にも盛んに使“われＣいる。
従来、この種のＦＲＯＭは記憶内容の書き換えが出来ず
、一度書込み使用すると記憶内容の変更にはＩ Ｄ −
ＲＯＭの交換しかなく経済的でないという欠点がある。
、一度書込み使用すると記憶内容の変更にはＩ Ｄ −
ＲＯＭの交換しかなく経済的でないという欠点がある。
特に、ページャ−等のレンタル制無線機器の場合には、
２〜３年でＩＤ−ＲＯＭを交換することを想定しＣおく
必要があり、その都度ＩＤ−ＲＯＭを捨てることは経済
的でない。
２〜３年でＩＤ−ＲＯＭを交換することを想定しＣおく
必要があり、その都度ＩＤ−ＲＯＭを捨てることは経済
的でない。
上記欠点を改良するものに、紫外線をチップに照射しＣ
メモリ内容を消去できるＦＲＯＭ （以下、ＥＦＲＯＭ
という）や、電気的にメモリ内容を消去できるＦＲＯＭ
（以下、ＥＥＰＲＯＭという）がある。
メモリ内容を消去できるＦＲＯＭ （以下、ＥＦＲＯＭ
という）や、電気的にメモリ内容を消去できるＦＲＯＭ
（以下、ＥＥＰＲＯＭという）がある。
〔発明が解決しようとする問題点〕 □しかしなが
ら、ＥＦＲＯＭについでは紫外線照射用の高価な窓付パ
ッケージが必要となり、メモリ装置の単価が必然的に高
価となるという欠点がある。
ら、ＥＦＲＯＭについでは紫外線照射用の高価な窓付パ
ッケージが必要となり、メモリ装置の単価が必然的に高
価となるという欠点がある。
一方、ＥＥＰＲＯＭについ〔は、ＥＰＲｏＭのような高
価なパッケージは必要でな（なるものの、記憶内容の消
去時に印加される高電圧に対する対策等のために製造プ
ロセスが複雑になり、製造費用の増加、歩留りの低下と
なり、メモリ装置はやはり高価になるという欠点がある
。
価なパッケージは必要でな（なるものの、記憶内容の消
去時に印加される高電圧に対する対策等のために製造プ
ロセスが複雑になり、製造費用の増加、歩留りの低下と
なり、メモリ装置はやはり高価になるという欠点がある
。
この発明は、上述の欠点を解決せんとするものとにある
。
。
〔問題点を解決するための手段〕
本発明はデータの出力される出力端子と、データを記憶
する主メモリセル群とを備えた複数回プログラム可能読
出し専用メモリ装置において、１１本の出力端子に対し
て割り当Ｃられた複数の主メモリセル群と、 外部からの指令に基づき上記複数の主メモリセル群から
選択された１つの主メモリセル群を記憶する補助メモリ
部と、 該補助メモリ部に記憶されＣいる主メモリセル群と上記
１本の出力端子とを接続する切換え手段とを有すること
を特徴としＣいる。
する主メモリセル群とを備えた複数回プログラム可能読
出し専用メモリ装置において、１１本の出力端子に対し
て割り当Ｃられた複数の主メモリセル群と、 外部からの指令に基づき上記複数の主メモリセル群から
選択された１つの主メモリセル群を記憶する補助メモリ
部と、 該補助メモリ部に記憶されＣいる主メモリセル群と上記
１本の出力端子とを接続する切換え手段とを有すること
を特徴としＣいる。
上記構成に係るＳ Ｔ Ｐ ＲＯＭは複数の主メモリセ
ル群に互いに異なるデータをそれぞれ記憶させることが
でき、かかる複数の主メモリセル群のうちの１つを外部
からの命令に基づき選択し、選択結果を補助メモリ部に
保存しＣおくことができる。この補助メモリ部に保存さ
れた選択結果は切り換え手段に供給され、切り換え手段
は選択された主メモリセル群と出力端子とを接続させる
。
ル群に互いに異なるデータをそれぞれ記憶させることが
でき、かかる複数の主メモリセル群のうちの１つを外部
からの命令に基づき選択し、選択結果を補助メモリ部に
保存しＣおくことができる。この補助メモリ部に保存さ
れた選択結果は切り換え手段に供給され、切り換え手段
は選択された主メモリセル群と出力端子とを接続させる
。
したがって、上述した従来のＰＲＯＭに対し°Ｃ１本発
明のＳＴＰＲＯＭは出力１ビツト毎に主メモリセル群を
複数群配置し、これらを電気的に切換えＣ使用すること
により、何回も繰返えし使用できるという独創的内容を
有する。
明のＳＴＰＲＯＭは出力１ビツト毎に主メモリセル群を
複数群配置し、これらを電気的に切換えＣ使用すること
により、何回も繰返えし使用できるという独創的内容を
有する。
次に、本発明についＣ図面を参照しζ説明する。
第１（Ａ）図乃至第１（Ｂ）図は本発明の一実施例の構
成を示す回路図である。一実施例の説明に直接関係のな
い構成部分は省略しＣ又は簡略化しＣ示しである。また
、第１（Ａ）図乃至第１（Ｂ）図において′は、説明の
′簡略化のために、出力１ビット当りの主メモリセル群
は４群の場合についＣ示してあり （すなわち、４回書
込み使用可能の場合を示しＣある）、１メモリセル群は
ｍ行１列の場合（ｍワード）について示しである。
成を示す回路図である。一実施例の説明に直接関係のな
い構成部分は省略しＣ又は簡略化しＣ示しである。また
、第１（Ａ）図乃至第１（Ｂ）図において′は、説明の
′簡略化のために、出力１ビット当りの主メモリセル群
は４群の場合についＣ示してあり （すなわち、４回書
込み使用可能の場合を示しＣある）、１メモリセル群は
ｍ行１列の場合（ｍワード）について示しである。
第１（Ａ）図において、１第１番目の出力端子１０１に
対して１複数（４群）の主メモリセル群１１．１２゜１
３、１４が設けられている。各メモリセル群は、ｍ個の
単位メモリセルＡで構成されＣいる。ここて、単位メモ
リセルＡはヒユーズ型で構成しＣも良いし、アバランシ
ェ（フローティングゲート）型で構成しＣも良い。
対して１複数（４群）の主メモリセル群１１．１２゜１
３、１４が設けられている。各メモリセル群は、ｍ個の
単位メモリセルＡで構成されＣいる。ここて、単位メモ
リセルＡはヒユーズ型で構成しＣも良いし、アバランシ
ェ（フローティングゲート）型で構成しＣも良い。
これらの主メモリセル群１１．１２．１３．１４ｉ；ｉ
ソｈぞれスイッチ （１，２，３，４） ３１．３２．
３３．３４を介し°Ｃ出力用の書込み回路６１、および
センスアンプ等により構成される読出し回路７１に共通
しＣ接続されＣいる。
ソｈぞれスイッチ （１，２，３，４） ３１．３２．
３３．３４を介し°Ｃ出力用の書込み回路６１、および
センスアンプ等により構成される読出し回路７１に共通
しＣ接続されＣいる。
同様に、第２番目の出力端子１０２に対し“Ｃも複数（
４群）の主メモリセル群１５．１６ 、１７ 、１８が
設けられＣおり、各主メモリセル群はそれぞれスイッチ
３５．３６．３７．３８を介して出力用の書込み回路６
２、および読出し回路７２に共通しＣ接続されている。
４群）の主メモリセル群１５．１６ 、１７ 、１８が
設けられＣおり、各主メモリセル群はそれぞれスイッチ
３５．３６．３７．３８を介して出力用の書込み回路６
２、および読出し回路７２に共通しＣ接続されている。
以下、同様に、第Ｎ番目の出力端子１０３に対しても複
数（４群）の主メモリセル群１９・２０・２１・２２が
配置されており、各主メモリセル群１９．２０・２１、
２２はそれぞれスイッチ３９．４０．４１．４２を介し
′Ｃ第Ｎ番目の出力用の書込み回路６３、および読出し
回路７３に共通に接続されＣいる。
数（４群）の主メモリセル群１９・２０・２１・２２が
配置されており、各主メモリセル群１９．２０・２１、
２２はそれぞれスイッチ３９．４０．４１．４２を介し
′Ｃ第Ｎ番目の出力用の書込み回路６３、および読出し
回路７３に共通に接続されＣいる。
上記各主メモリセル群１１〜２２の番地指定はワードデ
コーダ８０によって行なわれる。
コーダ８０によって行なわれる。
以上の説明からも明らかなように、本実施例において、
は、出力１ビツトにつき、メモリセル群を複数個づつ設
けられており、さらに、スイ ッチ３１３２、３３．３
４は書込みおよび読出し用信号経路を形成する第１番目
の出力ビツト用マルチプレクサ回路５１を構成しＣおり
、同様に、スイッチ３５゜３６、３７ 、３８は第２番
目の出力ビツト用マルチプレクサ回路５２を構成しＣお
り、さらに、スイッチ３９゜４０、４１．４２は第Ｎ番
目の出力ビツト用マルチプレクサ回路５３を構成しＣい
る。
は、出力１ビツトにつき、メモリセル群を複数個づつ設
けられており、さらに、スイ ッチ３１３２、３３．３
４は書込みおよび読出し用信号経路を形成する第１番目
の出力ビツト用マルチプレクサ回路５１を構成しＣおり
、同様に、スイッチ３５゜３６、３７ 、３８は第２番
目の出力ビツト用マルチプレクサ回路５２を構成しＣお
り、さらに、スイッチ３９゜４０、４１．４２は第Ｎ番
目の出力ビツト用マルチプレクサ回路５３を構成しＣい
る。
第１（Ｂ）図に示されＣいるように、マルチブレク・す
回路５１，５２．５３のスイッチ３１．３５．３９は、
マルチプレクサ制御回路３００の出力３１３が高レベル
のときオンする。これに対しで、マルチプレク・す回路
５１．５２． ５３のスイッチ３２．３６．４０は、マ
ルチプレクサ制御回路３００の出力３１４が高レベルの
ときにオンする。以下、同様に、スイッチ３３ 、３７
、４１ 。
回路５１，５２．５３のスイッチ３１．３５．３９は、
マルチプレクサ制御回路３００の出力３１３が高レベル
のときオンする。これに対しで、マルチプレク・す回路
５１．５２． ５３のスイッチ３２．３６．４０は、マ
ルチプレクサ制御回路３００の出力３１４が高レベルの
ときにオンする。以下、同様に、スイッチ３３ 、３７
、４１ 。
およびスイッチ３４．３８．４２は、出力３１５および
３１６がそれぞれ高レベルのときにオンする。
３１６がそれぞれ高レベルのときにオンする。
ここで、マルチプレクサ制御回路３００の出力端子３１
３．３１４． ３１５． ３１６はいづれか１つのみ高
レベルを出力するように論理設計しＣあるので、各ビッ
ト毎に配置された複数個の主メモリセル群は、常に各出
力ビツト毎に１群の主メモリセル群にのみアクセス（読
出し、書込み）される。すなわち、上記マルチプレクサ
制御回路の論理動作は補助メモリ部２００に記憶されＣ
いる情報に基づき行なわれる。以下、補助メモリ部２０
０、マルチプレクサ制御部３００についＣ詳細に説明す
る。
３．３１４． ３１５． ３１６はいづれか１つのみ高
レベルを出力するように論理設計しＣあるので、各ビッ
ト毎に配置された複数個の主メモリセル群は、常に各出
力ビツト毎に１群の主メモリセル群にのみアクセス（読
出し、書込み）される。すなわち、上記マルチプレクサ
制御回路の論理動作は補助メモリ部２００に記憶されＣ
いる情報に基づき行なわれる。以下、補助メモリ部２０
０、マルチプレクサ制御部３００についＣ詳細に説明す
る。
補助メモリ部２００は４つの単位メモリセルＢよりなる
補助メモリセル２０４．２０５．２０６．２０７と、４
つのスイッチよりなる第１のスイッチ群２０３と、４つ
のスイッチよりなる第２のスイッチ群２０９と、第３の
スイッチ２１０と、抵抗体２０１． ２０８とを含む。
補助メモリセル２０４．２０５．２０６．２０７と、４
つのスイッチよりなる第１のスイッチ群２０３と、４つ
のスイッチよりなる第２のスイッチ群２０９と、第３の
スイッチ２１０と、抵抗体２０１． ２０８とを含む。
単位メモリセルＢはヒュズ型て構成しＣもよいし、アバ
ランシェ型で構成しＣも良いが、第１＋Ｂ１図ではアバ
ランシェ型の場合について示した。
ランシェ型で構成しＣも良いが、第１＋Ｂ１図ではアバ
ランシェ型の場合について示した。
第２図にアバランシェ型（フローティングゲート型）単
位メモリセルＢのゲート電圧とＩＤ電流” （ドレイン
・ソース間電流）との関係を示す。メモリセルが書込ま
れないときのしきい値電圧ｖＴｌは通常０．８Ｖ程度で
あり、書込まれたときのしきい値電圧ｖＴＯは通常３ｖ
程度である。従って、データ読出しをするときは、ゲー
ト電圧ｖＧ０１ζ、例工＋！ ２．５ Ｖ （ＶＴＩ
＜ ＶＧｏ ＜ ＶＴＯ） ヲ印加ｔｈｌｆ、非書込み
セルには電流が流れ、書込セルには電流が流れないので
１ビツトの情報を検出できる。
位メモリセルＢのゲート電圧とＩＤ電流” （ドレイン
・ソース間電流）との関係を示す。メモリセルが書込ま
れないときのしきい値電圧ｖＴｌは通常０．８Ｖ程度で
あり、書込まれたときのしきい値電圧ｖＴＯは通常３ｖ
程度である。従って、データ読出しをするときは、ゲー
ト電圧ｖＧ０１ζ、例工＋！ ２．５ Ｖ （ＶＴＩ
＜ ＶＧｏ ＜ ＶＴＯ） ヲ印加ｔｈｌｆ、非書込み
セルには電流が流れ、書込セルには電流が流れないので
１ビツトの情報を検出できる。
さて、上述のスイッチ群２０３．２０９． スイッチ
２１０は書込み読出しのときに応じ′Ｃ下表のようにこ
こで、ｖｐｐは書込み電圧であり、通常１２〜２２ボル
ト１こ設定されＣいる。ＶＤＤは、ＳＴＰＲＯＭの電源
電圧であり、通常５Ｖに設定されＣいる。一方、ｖＧｏ
は上述のように、例えば２．５ｖである。
２１０は書込み読出しのときに応じ′Ｃ下表のようにこ
こで、ｖｐｐは書込み電圧であり、通常１２〜２２ボル
ト１こ設定されＣいる。ＶＤＤは、ＳＴＰＲＯＭの電源
電圧であり、通常５Ｖに設定されＣいる。一方、ｖＧｏ
は上述のように、例えば２．５ｖである。
次に作用についＣ説明する。まず、第１回目の書込み使
用の場合を考える。第１回目の書き込みでは主メモリセ
ル群のうちの１１．１５ 、１９を選択するのであるが
、この選択状態に関する情報は補助メモリ２０４１こ保
持される。このときの補助メモリ２０４への書込みは端
子１０４．１０５にＶＰＰを印加し、第２のスイッチ群
２０９は、開放状態にし０行なう（前述のスイッチ切換
状態参照）。次に、読出しのときは、第１のスイッチ群
２０３はＶＤＤ側に投入され、第２のスイッチ群２０９
は閉に、第３のスイッチ２１０はＶＧｏ側に投入される
ため、図中、イ。
用の場合を考える。第１回目の書き込みでは主メモリセ
ル群のうちの１１．１５ 、１９を選択するのであるが
、この選択状態に関する情報は補助メモリ２０４１こ保
持される。このときの補助メモリ２０４への書込みは端
子１０４．１０５にＶＰＰを印加し、第２のスイッチ群
２０９は、開放状態にし０行なう（前述のスイッチ切換
状態参照）。次に、読出しのときは、第１のスイッチ群
２０３はＶＤＤ側に投入され、第２のスイッチ群２０９
は閉に、第３のスイッチ２１０はＶＧｏ側に投入される
ため、図中、イ。
口、ハ、二の各点の電位は、第２図を参照すると、低レ
ベル、高レベル、高レベル、高レベルにそれぞれ移行す
る。マルチプレクサ制御回路３００は、インバータ３０
１，３０２，３０３，３０４．４人力ＮＡＮＤゲート３
０５． ３０６．３０７．３０８、インバータ３０９゜
３１０、３１１． ３１２が第１（Ｂ）図のように結線
されでいるので、端子３１３のみが高レベルになる。
ベル、高レベル、高レベル、高レベルにそれぞれ移行す
る。マルチプレクサ制御回路３００は、インバータ３０
１，３０２，３０３，３０４．４人力ＮＡＮＤゲート３
０５． ３０６．３０７．３０８、インバータ３０９゜
３１０、３１１． ３１２が第１（Ｂ）図のように結線
されでいるので、端子３１３のみが高レベルになる。
次に、第２回目の書込み使用の場合は主メモリセル群１
２．１６ 、２０を使うわけであるが、この使用状態を
ＳＴＰＲＯＭに情報としＣ蓄えるには、補助メモリセル
２０５に書込みを行なう。この場合、端子１０４．１０
６にＶＰＰを印加しＣ１書込みを行なう。
２．１６ 、２０を使うわけであるが、この使用状態を
ＳＴＰＲＯＭに情報としＣ蓄えるには、補助メモリセル
２０５に書込みを行なう。この場合、端子１０４．１０
６にＶＰＰを印加しＣ１書込みを行なう。
読出し時のイ９ロ、ハ、二の各点の電位は低レベル、低
レベル、高レベル、高レベルトする。従って、マルチプ
レクサ制御回路３００の出力端子は３１４のみが高レベ
ルとなる。
レベル、高レベル、高レベルトする。従って、マルチプ
レクサ制御回路３００の出力端子は３１４のみが高レベ
ルとなる。
以下、３回目、４回目の使用の場合も同様に説明される
。
。
以上の説明では、簡単のために、４回繰返えし使用の場
合についＣ示したが、４回に限ることなく任意回使用す
るように設計できることは言うまでもない。又、主メモ
リセル群は１次元の場合を示したが、主メモリの容量を
増やすために、ワードデコーダを２次元配置しＣ１主メ
モリセル群の各々を２次元構成とすることができること
も言うまでもない。
合についＣ示したが、４回に限ることなく任意回使用す
るように設計できることは言うまでもない。又、主メモ
リセル群は１次元の場合を示したが、主メモリの容量を
増やすために、ワードデコーダを２次元配置しＣ１主メ
モリセル群の各々を２次元構成とすることができること
も言うまでもない。
以上説明したように、本発明において、は、出力１ビツ
ト毎に、複数個の主メモリセル群を有し、これらを１回
使用の度毎に切換え使用する。このためＥＰＲＯＭのよ
うに、消去用の高価な窓付パッケージを必要としない。
ト毎に、複数個の主メモリセル群を有し、これらを１回
使用の度毎に切換え使用する。このためＥＰＲＯＭのよ
うに、消去用の高価な窓付パッケージを必要としない。
例えば、チップ全体を安価なプラスチックモールドで封
入することができる。このように、安価なＦＲＯＭであ
りながら、高価なＥＰＲＯＭあるいはＥＥＰＲＯＭと同
様に、あたかも、データを消去した如（複数回繰返えし
使うことができるという効果があり、その工業的有用性
には顕著なものがある。
入することができる。このように、安価なＦＲＯＭであ
りながら、高価なＥＰＲＯＭあるいはＥＥＰＲＯＭと同
様に、あたかも、データを消去した如（複数回繰返えし
使うことができるという効果があり、その工業的有用性
には顕著なものがある。
第１（Ａ）図乃至第１（Ｂ）図は本発明の一実施例を示
■ す回路図、第２は補助メモリセル（フローティングゲー
ト型）の書込み時及び非書込み時のゲート電圧対ドレイ
ンンース間電流依存性を示すグラフである。 １１〜２２・・・・・・主メモリセル群、３１〜４２・
・・・・・マルチプレクサを構成するスイッチ、５１、
５２ 、５３−・・・φ・マルチプレクサ、６１、６２
．６３・・・・・・書込み回路、７１、７２ 、７３・
・・・・・読出し回路、８０ ・・・・・・・・・ワ
ードデコーダ、１０１、１０２．１０３・・・・・・メ
モリ出力端子（書込み入力端子も兼ねる）、 １０４、１０８ ・・・・・・ｖｐｐ （書込み電圧）
端子、２００・・・・・・・・・補助メモリ部、２０１
・・・・・・・・・抵抗、 ２０２・・・・・・・・・ＶＤＤ端子、２０３・・・・
・・・・・第１のスイッチ群、２０４、２０５．２０６
．２０７・・・・・・補助メモリセル、２０８・・・・
・・・・・抵抗、 ２０９・・・・・・・・・第２のスイッチ群、２１０・
・・・・・・・・第３のスイッチ、２１１・・・・・・
・・・ＶＣＯ端子、３００・・・・・・・・・マルチプ
レクサ制御回路、３０１〜３０４・・・・・・インバー
タ、３０５〜３０８ ・・・・・・４ − ＮＡＮＤ。 ３０９〜３１２・・・・・・インバータ、３１４〜３１
６・・・・・・制御電圧出力端子。
■ す回路図、第２は補助メモリセル（フローティングゲー
ト型）の書込み時及び非書込み時のゲート電圧対ドレイ
ンンース間電流依存性を示すグラフである。 １１〜２２・・・・・・主メモリセル群、３１〜４２・
・・・・・マルチプレクサを構成するスイッチ、５１、
５２ 、５３−・・・φ・マルチプレクサ、６１、６２
．６３・・・・・・書込み回路、７１、７２ 、７３・
・・・・・読出し回路、８０ ・・・・・・・・・ワ
ードデコーダ、１０１、１０２．１０３・・・・・・メ
モリ出力端子（書込み入力端子も兼ねる）、 １０４、１０８ ・・・・・・ｖｐｐ （書込み電圧）
端子、２００・・・・・・・・・補助メモリ部、２０１
・・・・・・・・・抵抗、 ２０２・・・・・・・・・ＶＤＤ端子、２０３・・・・
・・・・・第１のスイッチ群、２０４、２０５．２０６
．２０７・・・・・・補助メモリセル、２０８・・・・
・・・・・抵抗、 ２０９・・・・・・・・・第２のスイッチ群、２１０・
・・・・・・・・第３のスイッチ、２１１・・・・・・
・・・ＶＣＯ端子、３００・・・・・・・・・マルチプ
レクサ制御回路、３０１〜３０４・・・・・・インバー
タ、３０５〜３０８ ・・・・・・４ − ＮＡＮＤ。 ３０９〜３１２・・・・・・インバータ、３１４〜３１
６・・・・・・制御電圧出力端子。
Claims (1)
- 【特許請求の範囲】 データの出力される出力端子と、データを記憶する主
メモリセル群とを備えた複数回プログラム可能読出し専
用メモリ装置において、 １本の出力端子に対して割り当てられた複数の主メモリ
セル群と、 外部からの指令に基づき上記複数の主メモリセル群から
選択された１つの主メモリセル群を記憶する補助メモリ
部と、 該補助メモリ部に記憶されている主メモリセル群と上記
１本の出力端子とを接続する切換え手段とを有すること
を特徴とする複数回プログラム可能読出し専用メモリ装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62019300A JPS63187498A (ja) | 1987-01-28 | 1987-01-28 | 複数回プログラム可能読出し専用メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62019300A JPS63187498A (ja) | 1987-01-28 | 1987-01-28 | 複数回プログラム可能読出し専用メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63187498A true JPS63187498A (ja) | 1988-08-03 |
Family
ID=11995572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62019300A Pending JPS63187498A (ja) | 1987-01-28 | 1987-01-28 | 複数回プログラム可能読出し専用メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63187498A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006120244A (ja) * | 2004-10-21 | 2006-05-11 | Fujitsu Ltd | 半導体記憶装置および半導体記憶装置の制御方法 |
| JP2006155710A (ja) * | 2004-11-26 | 2006-06-15 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
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