CN104733038A - 半导体存储装置 - Google Patents

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Abstract

一种半导体存储装置可以包括：编程电压发生块，被配置成响应于编程代码而产生编程电压；预充电电压发生块，被配置成响应于编程代码和地址而产生预充电电压；以及主位线，被配置成被施加有编程电压和预充电电压。

Description

半导体存储装置
相关申请的交叉引用
本申请要求2013年12月23日向韩国知识产权局提交的申请号为10-2013-0161225的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
各种实施例总体而言涉及一种半导体集成电路，且更具体而言，涉及一种半导体存储装置。
背景技术
半导体存储装置接收和储存数据，并且输出储存的数据。
随着半导体存储装置趋向于高速、高容量和低功耗，以更高速度操作、储存更多数据以及消耗更少功率的半导体存储装置的开发也在进行中。
根据这一事实，为了开发以更快速度操作的半导体存储装置，已经努力缩短储存数据所需的时间。
发明内容
在一个实施例中，一种半导体存储装置可以包括：编程电压发生块，被配置成响应于编程代码而产生编程电压；预充电电压发生块，被配置成响应于编程代码和地址而产生预充电电压；以及主位线，被配置成被施加有编程电压和预充电电压。
在一个实施例中，一种半导体存储装置可以包括：编程控制块，被配置成根据编程信息来产生编程代码；编程电压发生块，被配置成响应于编程代码而产生编程电压；预充电电压发生块，被配置成响应于编程代码而产生预充电电压；以及主位线，被配置成被施加有预充电电压和编程电压。
在一个实施例中，一种半导体存储装置可以包括：主位线，被配置成被施加有编程电压和预充电电压；数据储存区，被配置成响应于地址而选择多个存储器单元中的一个存储器单元，以及将通过主位线施加的电压施加至选中的存储器单元；以及预充电电压发生块，被配置成响应于地址而产生预充电电压。
在一个实施例中，一种系统可以包括：处理器；芯片组，被配置成与处理器耦接；存储器控制器，被配置成通过芯片组接收从处理器提供的编程信息；以及半导体存储装置，被配置成接收编程信息，所述半导体存储装置包括：编程电压发生块，被配置成响应于编程代码而产生编程电压；预充电电压发生块，被配置成响应于编程代码和地址而产生预充电电压；主位线，被配置成被施加有编程电压和预充电电压；以及编程控制块，被配置成响应于编程信息来产生编程代码。
附图说明
结合附图来描述特征、方面和实施例，其中：
图1是根据一个实施例的半导体存储装置的配置图；
图2是图1中所示的编程电压发生块的配置图；
图3是图1中所示的预充电电压发生块的配置图；以及
图4是图1中所示的数据储存区的配置图。
图5说明利用根据以上结合图1至图4所讨论的实施例的半导体存储装置的系统的框图。
具体实施方式
在下文中，将参照附图通过各种实施例的实例来描述半导体存储装置。
如图1所示，根据一个实施例的半导体存储装置可以包括：编程控制块100、编程电压发生块200、预充电电压发生块300和数据储存区400。
编程控制块100可以被配置成响应于编程信息Prog_inf而产生编程代码P_code<0:n>(其中，n可以是大于0的自然数)。编程信息Prog_inf可以包括命令信息和针对在半导体存储装置的数据储存操作中的数据的信息。编程控制块100可以根据命令信息和针对在数据储存操作中的数据的信息来增加或减少编程代码P_code<0:n>的代码值。
编程电压发生块200可以被配置成响应于编程代码P_code<0:n>而产生编程电压V_prog。例如，编程电压发生块200可以被配置成随着编程代码P_code<0:n>的代码值增加来升高编程电压V_prog的电压电平。在一个实施例中，编程电压发生块200可以被配置成随着编程代码P_code<0:n>的代码值增加来降低编程电压V_prog的电压电平。
预充电电压发生块300可以被配置成响应于编程代码P_code<0:n>和地址ADD<0:m>而产生预充电电压V_pre(其中，m是大于0的自然数)。例如，预充电电压发生块300响应于编程代码P_code<0:n>而首先选择预充电电压V_pre的电压电平，响应于地址ADD<0:m>而第二次选择预充电电压V_pre的电压电平，以及将第二次选中的电压电平的预充电电压V_pre输出至主位线BL_M。主位线BL_M将编程电压V_prog和预充电电压V_pre传送至数据储存区400。
数据储存区400可以被配置成响应于地址ADD<0:m>和通过主位线BL_M接收的电压而储存数据。例如，数据储存区400在通过地址ADD<0:m>指定的位置处储存与通过主位线BL_M接收的电压电平相对应的数据值。
如图2中所示，编程电压发生块200可以包括多个第一NMOS晶体管N1_0至N1_n(其中，n是大于0的自然数)以及第一PMOS晶体管P1和第二PMOS晶体管P2。
多个第一NMOS晶体管N1_0至N1_n具有接收编程代码P_code<0:n>的相应比特的栅极、共同电耦接的漏极、以及与接地端子VSS电耦接的源极。第一PMOS晶体管P1具有栅极、漏极和源极，其中栅极和漏极与公共电耦接到多个第一NMOS晶体管N1_0至N1_n的漏极的节点电耦接，源极被施加有电源电压V_supply。第二PMOS晶体管P2具有与第一PMOS晶体管P1的栅极电耦接的栅极、与电源电压V_supply耦接的源极以及与主位线BL_M电耦接的漏极。第二PMOS晶体管P2可以将编程电压V_prog输出至主位线BL_M。
在如上所提及配置的编程电压发生块200中，随着在编程代码P_code<0:n>的相应比特中高电平比特的数目增加，编程电压V_prog的电压电平升高。具体地，随着在编程代码P_code<0:n>的相应比特中高电平比特的数目增加，第一PMOS晶体管P1的栅极的电压电平下降。如果第一PMOS晶体管P1的栅极的电压电平下降，则第二PMOS晶体管P2的栅极的电压电平也下降。因而，从第二PMOS晶体管P2的漏极输出的编程电压V_prog的电压电平升高。
如图3中所示，预充电电压发生块300可以包括预充电参考电压发生单元310和比较单元320。预充电参考电压发生单元310可以被配置成响应于编程代码P_code<0:n>和地址ADD<0:m>而产生预充电参考电压V_preref。例如，预充电参考电压发生单元310可以随着编程代码P_code<0:n>的代码值增加来升高预充电参考电压V_preref的电压电平，且可以随着地址ADD<0:m>的值增加来升高预充电参考电压V_preref的电压电平。随着地址ADD<0:m>的值增加，可以缩短在数据储存区400中选中的存储器单元和主位线BL_M之间的距离。
预充电参考电压发生单元310可以包括多个第二NMOS晶体管N2_0至N2_n(其中，n可以是大于0的自然数)、多个第三NMOS晶体管N3_0至N3_m(其中，m可以是大于0的自然数)、以及第三PMOS晶体管P3。
多个第二NMOS晶体管N2_0至N2_n可以具有输入有编程代码P_code<0:n>的相应比特的栅极、可以共同电耦接的漏极、以及可以共同电耦接的源极。多个第三NMOS晶体管N3_0至N3_m可以具有输入有地址ADD<0:m>的相应信号的栅极、可以共同电耦接的漏极、以及可以共同电耦接的源极。与多个第二NMOS晶体管N2_0至N2_n的相应源极共同电耦接的节点，和与多个第三NMOS晶体管N3_0至N3_m的相应漏极共同耦接的节点电耦接。与多个第三NMOS晶体管N3_0至N3_m的相应源极共同电耦接的节点可以与接地端子VSS电耦接。第三PMOS晶体管P3可以具有栅极、漏极和源极，其中栅极和漏极和与多个第二NMOS晶体管N2_0至N2_n的相应漏极共同耦接的节点电耦接，源极与电源电压V_supply电耦接。预充电参考电压V_preref可以从与第三PMOS晶体管P3的栅极和漏极电耦接的节点处输出。
比较单元320可以被配置成将预充电参考电压V_preref的电压电平和预充电电压V_pre的电压电平进行比较，以及产生具有与预充电参考电压V_preref的电压电平相对应的电压电平的预充电电压V_pre。例如，如果预充电参考电压V_preref的电压电平升高，则比较单元320可以升高预充电电压V_pre的电压电平，而如果预充电参考电压V_preref的电压电平下降，则比较单元320可以降低预充电电压V_pre的电压电平。
如图4中所示，数据储存区400可以包括列译码器410、开关420和存储器单元阵列430。
列译码器410可以被配置成将地址ADD<0:m>译码，并且将多个列选择信号X<0:j>中的一个(其中，j可以是大于0的自然数)使能。随着地址ADD<0:m>的值增加，列译码器410可以将用于导通晶体管N4_j的列选择信号X<j>使能，晶体管N4_j与靠近主位线BL_M的阻变存储器元件R<j>电耦接。
开关420可以被配置成响应于控制信号control_s而将主位线BL_M与存储器单元阵列430电耦接。例如，当控制信号control_s被使能时，开关420将主位线BL_M与存储器单元阵列430电耦接。开关420可以由NMOS晶体管N_1组成。NMOS晶体管N_1具有输入有控制信号control_s的栅极、与主位线BL_M电耦接的漏极、以及与数据储存区430电耦接的源极。控制信号control_s是可以在半导体存储装置的数据储存操作和在半导体存储装置的用于输出储存的数据的操作中被使能的信号。
存储器单元阵列430可以包括多个阻变存储器元件R<0:j>和多个第四NMOS晶体管N4_0至N4_j。多个阻变存储器元件R<0:j>具有共同电耦接的一个端部、和与多个第四NMOS晶体管N4_0至N4_j的漏极分别电耦接的另一个端部。多个第四NMOS晶体管N4_0至N4_j具有分别输入有多个列选择信号X<0:j>的栅极、和共同电耦接且与接地端子VSS电耦接的源极。
以下将描述数据储存区400的操作。
例如，可以选择与要通过列选择信号X<j>导通的第四NMOS晶体管N4_j电耦接的阻变存储器元件R<0:ji>，列选择信号X<j>通过将地址ADD<0:m>译码而被使能。如果控制信号control_s被使能，则通过开关420、选中的阻变存储器元件R<j>和导通的第四NOMS晶体管N4_j形成电流路径，且电流流动以及电压被施加至选中的阻变存储器元件R<j>。
如以上所提及配置的根据一个实施例的半导体存储装置操作如下。
编程控制块100可以根据半导体存储装置的数据储存操作中的编程信息Prog_inf来产生编程代码P_code<0:n>。编程信息Prog_inf可以包括命令信息和针对在半导体存储装置的数据储存操作中的数据的信息。
编程电压发生块200可以根据编程代码P_code<0:n>的代码值来产生编程电压V_prog，并将编程电压V_prog传送至主位线BL_M。
预充电电压发生块300可以响应于编程代码P_code<0:n>和地址ADD<0:m>而产生预充电电压V_pre。
预充电电压发生块300首先根据编程代码P_code<0:n>的代码值来判定预充电电压V_pre的电压电平，以及改变预充电电压V_pre的首先确定的电压电平，并根据地址ADD<0:m>来第二次判定预充电电压V_pre的电压电平。电压电平被二次判定的预充电电压V_pre被传送至主位线BL_M。
数据储存区400通过将从主位线BL_M传送的电压施加至在根据地址ADD<0:m>选中的位置处的阻变存储器元件R<j>，来执行储存数据的操作。
当主位线BL_M的电压电平变为预定的电压电平且被施加至选中的阻变存储器元件R<j>时，阻变存储器元件R<j>的电阻值被正常改变。当阻变存储器元件R<j>的电阻值被正常改变时，数据被正常存储。在仅使用编程电压V_prog的现有半导体存储装置中，主位线的电压电平达到预定电压电平所需的时间比根据本发明实施例的的半导体存储装置更长。在根据本公开的实施例的半导体存储装置中，由于不仅使用编程电压V_prog还使用预充电电压V_pre来升高主位线BL_M的电压电平，所以主位线BL_M的电压电平达到预定电压电平所需的时间比现有的半导体存储装置的主位线达到预定电压电平所需的时间更短。此外，根据本发明的实施例，由于根据包括用于储存的数据的信息的编程信息Prog_inf来产生编程电压V_prog和预充电电压V_pre，所以当需要具有高电压电平的编程电压V_prog时，升高预充电电压V_pre的电压电平。此外，根据本公开的实施例，当需要具有低电压电平的编程电压V_prog时，降低预充电电压V_pre的电压电平。
根据本公开的实施例，因为通过根据数据的信息(值)来产生编程电压V_prog和预充电电压V_pre而控制主位线BL_M的电压电平，所以可以缩短数据储存操作所需的时间。
此外，在本公开的实施例中，根据地址ADD<0:m>来控制预充电电压V_pre的电压电平。也就是说，由于地址ADD<0:m>选择要储存数据的阻变存储器单元，所以在选中靠近主位线BL_M的阻变存储器单元时预充电电压V_pre的电压电平降低。相反，在选中远离主位线BL_M的阻变存储器单元时预充电电压V_pre的电压电平升高。
通常，在相同编程信息的情况下，因为随着选中的阻变存储器单元远离主位线，要从主位线传送至选中的阻变存储器单元的电压电平降低，所以与靠近主位线的阻变存储器单元相比，远离主位线的阻变存储器单元不起作用而是被施加有低电平的电压。
然而，在根据本公开的实施例的半导体存储装置中，由于在响应于地址选中远离主位线的阻变存储器单元时预充电电压的电平增加、而在响应于地址选中靠近主位线的阻变存储器单元时预充电电压的电平降低的事实，所以在相同的编程信息的情况下可以将相同的电压提供至选中的阻变存储器单元，而与离主位线的距离无关。
因此，可以改善根据本发明的实施例的半导体存储装置的数据储存可靠性。
以上讨论的半导体存储装置特别用于存储器件、处理器和计算机系统的设计中。例如，参见图5，利用根据本发明的实施例的半导体存储装置的系统的框图被示出且通常由附图标记1000来表示。系统1000可以包括一个或更多个处理器或者中央处理单元(“CPU”)1100。CPU1100可以被单独地使用或与其他的CPU组合使用。尽管CPU1100主要以单数形式来表示，但是本领域技术人员将理解的是，可以实施具有任意数目个的物理或逻辑CPU的系统。
芯片组1150可以可操作地与CPU1100耦接。芯片组1150是CPU1100和系统1000的其他部件之间的信号的通信路径，系统1100可以包括存储器控制器1200、输入/输出(“I/O”)总线1250以及盘驱动控制器1300。根据系统的配置，多个不同信号中的任意一个可以通过芯片组1150来传送，且本领域技术人员将理解的是，可以容易地调整通过系统1000的信号路径而不改变系统的底层属性。
如上所述，存储器控制器1200可以可操作地与芯片组1150耦接。存储器控制器1200可以包括如以上参照图1至4所讨论的至少一个半导体存储装置。因而，存储器控制器1200可以经由芯片组1150接收从CPU1100提供的请求。在可替选的实施例中，存储器控制器1200可以被集成到芯片组1150中。存储器控制器1200可以可操作地与一个或更多个存储器件1350耦接。在一个实施例中，存储器件1350可以包括以上结合图1至图4所讨论的半导体存储装置，存储器件1350可以包括用于限定多个存储器单元的多个字线和多个位线。存储器件1350可以是多种工业标准存储器类型中的任意一种，包括但不限于单列直插存储器模块(SIMM)和双列直插存储器模块(DIMM)。此外，存储器件1350可以通过储存指令和数据二者来促进外部数据储存器件的安全去除。
芯片组1150也可以与I/O总线1250耦接。I/O总线1250可以用作从芯片组1150至I/O设备1410、1420和1430的信号的通信路径。I/O设备1410、1420和1430可以包括鼠标1410、视频显示器1420或键盘1430。I/O总线1250可以利用多种通信协议中的任何一种来与I/O设备1410、1420和1430通信。此外，I/O总线1250可以被集成在芯片组1150中。
盘驱动控制器1450(即，内部盘驱动器)也可以可操作地与芯片组1150耦接。盘驱动控制器1450可以用作芯片组1150和一个或更多个内部盘驱动器1450之间的通信路径。内部盘驱动器1450可以通过储存指令和数据二者来促进外部数据储存器件的断开。盘驱动控制器1300和内部盘驱动器1450可以实质地使用任何类型的通信协议来彼此通信或与芯片组1150通信，这些通信协议包括以上关于I/O总线1250所提及的协议的全部。
重要的是注意到以上结合图5所述的系统1000仅仅是采用以上结合图1至图4所讨论的半导体存储装置的一个实例。在可替选的实施例中，例如在移动电话或数码照相机中，部件可以与图5中所示的实施例不同。
尽管以上已经描述了各种实施例，但对于本领域的技术人员将理解的是，描述的实施例仅仅是实例。因此，不应基于所描述的实施例来限定本文中描述的半导体存储装置。而应该仅根据所附的权利要求并结合以上描述和附图来限定本文描述的半导体存储装置。
通过以上实施例可以看出，本申请提供了以下的技术方案。
技术方案1.一种半导体存储装置，包括：
编程电压发生块，被配置成响应于编程代码而产生编程电压；
预充电电压发生块，被配置成响应于所述编程代码和地址而产生预充电电压；以及
主位线，被配置成被施加有所述编程电压和所述预充电电压。
技术方案2.根据技术方案1所述的半导体存储装置，还包括：
数据储存区，被配置成响应于所述地址和经由所述主位线传送的电压来储存数据。
技术方案3.根据技术方案1所述的半导体存储装置，还包括：
编程控制块，被配置成响应于编程信息而产生所述编程代码。
技术方案4.根据技术方案2所述的半导体存储装置，其中，所述编程信息包括要通过数据储存操作储存的数据的信息。
技术方案5.根据技术方案2所述的半导体存储装置，
其中，所述数据储存区包括多个存储器单元；以及
其中，所述多个存储器单元中的一个通过响应于所述地址被施加从所述主位线施加的电压来储存数据。
技术方案6.根据技术方案5所述的半导体存储装置，其中，所述预充电电压发生块响应于所述编程代码而首先选择所述预充电电压的电压电平，响应于所述地址而第二次选择所述预充电电压中首先选中的电压、以及将第二次选中的电压电平的预充电电压施加至所述主位线。
技术方案7.根据技术方案6所述的半导体存储装置，其中，所述预充电电压发生块根据依据所述地址选中的存储器单元和所述主位线之间的距离来改变所述预充电电压的电压电平。
技术方案8.根据技术方案7所述的半导体存储装置，其中，所述预充电电压发生块在所述选中的存储器单元和所述主位线之间的距离减小时降低所述预充电电压的电压电平。
技术方案9.根据技术方案7所述的半导体存储装置，其中，所述预充电电压发生块在所述选中的存储器单元和所述主位线之间的距离增大时升高所述预充电电压的电压电平。
技术方案10.一种半导体存储装置，包括：
编程控制块，被配置成根据编程信息来产生编程代码；
编程电压发生块，被配置成响应于所述编程代码而产生编程电压；
预充电电压发生块，被配置成响应于所述编程代码而产生预充电电压；以及
主位线，被配置成被施加有所述预充电电压和所述编程电压。
技术方案11.根据技术方案10所述的半导体存储装置，还包括：
数据储存区，被配置成被施加有从所述主位线施加的电压，并且储存数据。
技术方案12.根据技术方案10的半导体存储装置，其中，所述预充电电压发生块响应于所述编程代码而产生具有与所述编程电压的电压电平成比例的电压电平的所述预充电电压。
技术方案13.一种半导体存储装置，包括：
主位线，被配置成被施加有编程电压和预充电电压；
数据储存区，被配置成响应于地址而选择多个存储器单元中的一个存储器单元，以及将通过所述主位线施加的电压施加至选中的存储器单元；以及
预充电电压发生块，被配置成响应于所述地址而产生所述预充电电压。
技术方案14.根据技术方案13所述的半导体存储装置，其中，所述预充电电压发生块响应于所述地址，而根据所述主位线和所述选中的存储器单元之间的距离来改变所述预充电电压的电压电平。
技术方案15.根据技术方案14所述的半导体存储装置，其中，所述预充电电压发生块在所述选中的存储器单元和所述主位线之间的距离增大时，响应于所述地址而升高所述预充电电压的电压电平。
技术方案16.根据技术方案14所述的半导体存储装置，其中，所述预充电电压发生块在所述选中的存储器单元和所述主位线之间的距离减小时，响应于所述地址而降低所述预充电电压的电压电平。
技术方案17.一种系统，包括：
处理器；
芯片组，被配置成与所述处理器耦接；
存储器控制器，被配置成通过所述芯片组接收从所述处理器提供的编程信息；以及
半导体存储装置，被配置成接收所述编程信息，所述半导体存储装置包括：
编程电压发生块，被配置成响应于所述编程代码而产生编程电压；
预充电电压发生块，被配置成响应于所述编程代码和地址而产生预充电电压；
主位线，被配置成被施加有所述编程电压和所述预充电电压；以及
编程控制块，被配置成响应于编程信息而产生所述编程代码。

Claims (10)

1.一种半导体存储装置，包括：
编程电压发生块，被配置成响应于编程代码而产生编程电压；
预充电电压发生块，被配置成响应于所述编程代码和地址而产生预充电电压；以及
主位线，被配置成被施加有所述编程电压和所述预充电电压。
2.根据权利要求1所述的半导体存储装置，还包括：
数据储存区，被配置成响应于所述地址和经由所述主位线传送的电压来储存数据。
3.根据权利要求1所述的半导体存储装置，还包括：
编程控制块，被配置成响应于编程信息而产生所述编程代码。
4.根据权利要求2所述的半导体存储装置，其中，所述编程信息包括要通过数据储存操作储存的数据的信息。
5.根据权利要求2所述的半导体存储装置，
其中，所述数据储存区包括多个存储器单元；以及
其中，所述多个存储器单元中的一个通过响应于所述地址被施加从所述主位线施加的电压来储存数据。
6.根据权利要求5所述的半导体存储装置，其中，所述预充电电压发生块响应于所述编程代码而首先选择所述预充电电压的电压电平，响应于所述地址而第二次选择所述预充电电压中首先选中的电压、以及将第二次选中的电压电平的预充电电压施加至所述主位线。
7.根据权利要求6所述的半导体存储装置，其中，所述预充电电压发生块根据依据所述地址选中的存储器单元和所述主位线之间的距离来改变所述预充电电压的电压电平。
8.一种半导体存储装置，包括：
编程控制块，被配置成根据编程信息来产生编程代码；
编程电压发生块，被配置成响应于所述编程代码而产生编程电压；
预充电电压发生块，被配置成响应于所述编程代码而产生预充电电压；以及
主位线，被配置成被施加有所述预充电电压和所述编程电压。
9.一种半导体存储装置，包括：
主位线，被配置成被施加有编程电压和预充电电压；
数据储存区，被配置成响应于地址而选择多个存储器单元中的一个存储器单元，以及将通过所述主位线施加的电压施加至选中的存储器单元；以及
预充电电压发生块，被配置成响应于所述地址而产生所述预充电电压。
10.一种系统，包括：
处理器；
芯片组，被配置成与所述处理器耦接；
存储器控制器，被配置成通过所述芯片组接收从所述处理器提供的编程信息；以及
半导体存储装置，被配置成接收所述编程信息，所述半导体存储装置包括：
编程电压发生块，被配置成响应于所述编程代码而产生编程电压；
预充电电压发生块，被配置成响应于所述编程代码和地址而产生预充电电压；
主位线，被配置成被施加有所述编程电压和所述预充电电压；以及
编程控制块，被配置成响应于编程信息而产生所述编程代码。
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