CN1169159C - 集成电路存储器系统及编程其非易失性存储器单元的方法 - Google Patents

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Abstract

使用集成电路存储器系统和方法对单个或多个非易失性存储器单元的热载流子进行精确注入来编程。在各编程周期之后是检验周期。通过在连续编程周期期间逐步增大地改变流过存储器单元(45)中的源(42)与漏(415)之间的编程电流脉冲和在连续检验周期期间的恒定电流，可实现精确编程。电流控制和电压模式检测电路(416)减小了电路复杂性，减小了编程单元电流，降低了功耗，并且能够按页面模式操作。精确编程对于多电平数字和模拟信息存储来说是有用的。

Description

集成电路存储器系统及编程其非易失性存储器单元的方法
本发明一般涉及半导体存储器，特别涉及非易失性半导体存储器的编程。
非易失性半导体存储器集成电路，例如EEPROM、EPROM和FLASH被习惯地用于存储每个存储器单元的单个的数字位，以下把该存储器称为单个位存储器。可以存储多于每个存储器单元的一位数字数据的存储器和其好处已有论述，并把这种存储器称为多电平存储器。电平表示存储于各存储器单元的电荷的特定范围。为了存储N位，每个存储器需要2N个离散电平。各离散电平与所有N位的唯一的二进制数据图形相对应。存储器单元被删除或编程，以在这些2N个独立电平中的一个电平内存储电荷。读出电路确定哪个电平的电荷被储存在单元中，并读出与N位对应的存储器的二进制数据模式。由于在与在先存储每单元一位的区域相同的存储器单元阵列区域中可以存储N倍数量的该位，所以可以按每二进制位非常低的成本来存储数字信息。
使用EEPROM和FLASH存储器单元的非易失性半导体存储器集成电路也用于存储模拟信息。在这种情况下，存储于各存储器单元的电荷量为连续量而不是离散的多个电平。存储电荷的精度决定模拟信息的信噪比。
EEPROM、EPROM和FLASH存储器单元典型地基于硅栅MOS晶体管技术。这样的非易失性存储器单元100示于图1中。在称为浮栅105的一片硅上存储电荷。用理想情况下在编程或擦除操作期间仅通过电荷的二氧化硅完全包围该栅极，因此称该栅极为“浮栅”。浮栅105形成于源115与漏120之间的扩散区中接近于硅沟道110处。由存储的电荷量和由与控制栅125、源115、漏120和沟道110的相邻耦合的电容决定浮栅105的电压。按与传统的MOS晶体管类似的方式，由浮栅105的电压控制硅沟道110的导电率。
非易失性存储单元编程要求电荷通过氧化物130到达浮栅105并利用两个机制来完成：穿过势垒的遂道效应和热载流子注入。在n沟道器件的情况下，热载流子是具有足够能量以通过二氧化硅传导的电子。热电子编程要求满足两个基本条件。首先，热电子的源必须产生于沟道110中。这通过在沟道110中产生高电场区Eh135以加速电子使其达到足以使它们变“热”的能量来实现。在图1中，用源电流Is140和漏电流Id145表示在沟道110中的电子流。其次，在浮栅105与沟道110之间的垂直电场Ev150必须将热电子吸引向浮栅105。流向浮栅105的热电子产生浮栅充电电流Ig155。
有许多不同的利用热载流子注入机制的单元结构；但所有情况都要求上述两个基本条件。图2A-2D表示这种单元的一个实例。在沟道热电子注入(CHEI)单元设计200A中，按晶体管工作的饱合模式对单元加上偏置电压。在漏220A与沟道饱合点260A之间产生高电场区Eh235A。近来，已设计出这样的单元，通过使控制栅225B和225C延伸到位于单元200B的源端215B和215C上的沟道210B和210C之上，或者正如在高效源侧沟道热电子注入(HESSCHEI)单元200C中所示的那样使用附加的栅极270C，在沟道中间产生高Eh235B和235C。用源侧注入(SSI)单元200D也可在源215D附近产生高Eh235D。
存在许多与多电平和模拟非易失性存储器有关的技术问题。由于单元的总电荷存储范围受约束，因而存储于多电平存储器中各电平的存储器单元中的电荷量必须控制在非常窄小的范围内。由于每单元存储N位要求每单元具有2N离散电平，因而随着存储于每多电平存储器单元中的位数增加，该问题的严重性成几何性地增加。在模拟存储器中，总电荷存储范围必须覆盖模拟信号的动态范围。存储电荷的精确度决定模拟信息的信噪比。对于模拟信号来说，问题涉及有宽动态范围和/或高信噪比的信号。在这两种情况的应用中，在编程期间必须按高精确度在初始时存储电荷。
为了获得多电平单元所需的编程精确度，已使用迭代编程算法。这些算法提供在编程电压脉冲后进行读出或检验步骤。重复编程/检验顺序直到按预定的精确度在单元中获得预定的电荷存储电平。当更多的电荷存储于浮栅105上时，Ev150减小，从而减慢编程。为了以恒定的速率继续编程，用随后的编程脉冲使施加给控制栅125或漏120的偏置电压下降。热载流子注入编程方法要求要有超过电源电压的高电压，该电压将施加给单元的控制栅125和漏120，以产生足够高的Eh135和Ev150。按复杂的算法控制这样的高电压增加了电路复杂性。
对于模拟存储来说，必须按适当的精确度完成读出或检测步骤，以在多电平的情况下以预定电平和正确的电荷状态停止编程算法。已描述了各种检测方法，可将检测方法分为两个工作模式。在电流模式检测期间，流过单元的电流取决于存储于单元中的电荷。通过施加电压来偏置单元并检测流过单元的电流。在电压模式检测期间，流过单元的电流与存储于单元中的电荷无关。在电压模式中，通过施加固定电流来偏置该单元，并检测唯一对应于在存储单元浮栅上存储的电荷量的电压。
在本技术中的热载流子编程在0.5-5微秒的范围内快速进行。这是由于产生高单元沟道电流Is140和Id145的高编程电压，其中所述电流中的一些朝向浮栅105传送。该快速编程难以保持多电平和模拟应用的精确度。高电流提出了功率问题，该功率问题将阻止用于芯片的单个电源电压的应用。在单元“页面(page)”中可同时编程的单元数量也受限制。还提出过以对单元增加额外的处理复杂性为代价的减小编程电流的方法。
本发明解决或基本解决了这些问题。按照本发明的存储器电路直接控制编程电流并可实现高编程精确度。
本发明提供对单个或多个非易失性存储器单元精确编程的集成电路存储器系统和方法。本发明能够使每一存储器单元有相应于数字信息的多个离散电平中的一个所存储的电荷或者有作为相应于模拟信息的连续量的一部分的存储电荷。
通过在热载流子注入编程期间直接控制流过存储器单元中源与漏之间的电流，实现精确编程，从而允许减小的编程单元电流和较低功率的操作。减小的单元电流可使多个单元在单元的一页中同时被编程，这将缩短编程时间，并且仅需要单个电源和不需要附加的硅处理步骤。
在连续周期期间逐渐增大地改变编程单元电流，以减少编程时间，完成多程序和检验周期。根据所用特定存储器单元类型的特性，按包括预充电位线的预定方式进行编程、检验或读出单元电压和电流的应用。
在一个实施例中，不要求位线驱动器部分使用高电压电路，这可降低电路复杂性。此外，使用电压模式检测允许对编程以及检测操作使用恰好相同的电路布局，这进一步简化了电路复杂性。本发明的另一个实施例使用预充电电压控制电路，间接地控制存储器单元中的电流，同时在编程期间关断电流控制电路。
图1是在现有技术中已知的在非易失性存储器单元中热载流子注入编程原理的一般性描述。
图2A-2D表示基于热载流子注入原理进行编程的各种单元处理设计的四个现有技术实例。
图3是按照本发明一个实施例的教导在所用的非易失性存储器单元中热载流子注入编程原理的一般性描述。
图4是本发明优选实施例的方框图。
图5A表示在编程周期期间本发明一个实施例的细节。
图5B表示在检验或读出周期期间本发明一个实施例的细节。
图6表示在编程周期期间本发明另一个实施例的细节。
图7是在页面模式操作中利用存储器单元阵列的本发明一个实施例的方框图。
最佳实施例的描述
应该指出，附图中使元件带相同的参考标号。这强调元件的相似操作。
为了避免上述问题，按照本发明的存储器集成电路在编程期间直接控制沟道110电流。通过直接控制该电流，可获得高编程精确度。所述电路和方法适用于各种依据热载流子注入原理编程的单元处理设计。
精确热载流子注入编程
图3展示用热载流子注入编程的非易失性存储器单元300。为讨论的目的，我们将假设存储器单元是n沟道，通过使电子加给浮栅305来对该单元编程。对于非易失性存储器领域的技术人员来说，显然可知，如果该单元是p沟道型，那么应该对该浮栅305加上空穴。图3中所示的单元仅仅是简化表示对讨论来说作为基本特征的那些部分，并且不限制本发明用于其它类型的也采用热载流子注入进行编程的单元结构。例如，图3中所示的控制栅325在某些单元设计中可表示多个控制栅。
在对单元300编程期间，用源电流Is340和漏电流Id345表示在沟道310中从源315流向漏320的电子流。在沟道310中某处，高电场区Eh335产生热电子。接近区域335，垂直电场Ev350吸引一些热电子通过氧化物330到达浮栅305。流到浮栅305的电子产生浮栅305充电电流Ig355。
与Is340或Id345相比，浮栅充电电流Ig355较小。因此，Is340或Id345几乎相等。进入高电场区Ev335的电子数与Is340和Id345直接相关。进入该区域的一部分电子将变为形成浮栅充电电流Ig355的热电子。这样，Ig355与Is340和Id345成比例。例如，在编程期间减小Is340或Id345将减小Ig355。可假设仅对于在Ig355较小或编程时间较短的情况下在浮栅305上有少量的充电电荷来说，Ig355恒定。假设Ig355在编程期间保持恒定，那么存储于浮栅305上的电荷的变化直接与Ig355和编程时间之积有关。
多电平和模拟存储应用要求在浮栅305上的电荷变化量有高精确度。这可通过按较小递增量接近预定电荷值来获得。如果随各脉冲的电荷变化量较小，那么用一系列编程脉冲和检测步骤可执行该递增编程方法。由于实际的原因，最短的编程脉冲有较低的跳跃(bound)。在热载流子编程的常规条件下，最短的脉冲时间通常使电荷改变太多，以致对于预定的精确度来说是没有用的。这样，为了在单独的编程脉冲期间在浮栅305上获得小的电荷变化，必须减小Ig355。本发明通过直接减小Is340或Id345来实现Ig355的减小。单元的编程速率被减小，以获得多电平数字存储或模拟信息存储所要求的高编程精确度。
当电子被加到浮栅305上时，垂直电场Ev350减小，引起较低的Ig355和较慢的编程。为了缓解该影响和缩短使用一串编程脉冲的总编程时间，要求按规定方式用连续脉冲增加Ig355。本发明通过用连续编程脉冲增加Is340或Id345来实现Ig355的增加。
实现本发明的精确编程而不增加额外的单元处理步骤。减小的编程单元电流允许许多单元在单元页中同时被编程，从而补偿较慢的编程速率。所获得的使用本发明的存储器芯片的编程性能被改善，同时相对于每单元存储器单个位来说，保留了减小芯片成本的多电平能力。
脉冲电流编程技术的一般描述
本发明最佳实施例的主框图示于图4中。这些框图被连接到存储器单元45上以实现擦除、编程、检验和读出。假设存储器单元45由一种利用热载流子注入现象可编程的非易失性存储器单元构成。还假设在用于检验或读出的检测期间，按电压模式设置存储器单元45。在检验或读出期间，存储器单元45还可以不同于电压模式的其它模式设置。
CL线42将存储器单元45的一端子与公用线电压控制电路块41连接。在由存储器单元的行和列构成的存储器阵列中，CL线42通常由多个存储器单元中的单行或多行共用或由存储器阵列中的所有存储器单元共用。在本领域技术人员已知的作为虚接地阵列的另一种存储器阵列中，CL线42由存储器阵列列中的多个存储器单元共用。在存储器单元45的擦除、编程、检验和读出期间，受擦除、编程、检验和读出控制电路块414的控制，公用线电压控制电路块41在CL线42上提供适当的电压。该擦除、编程、检验和读出控制电路块414包括所需的控制和排序逻辑以完成存储器单元的擦除、编程、检验和读出。
CG线43将存储器单元45与控制栅电压控制电路块44连接。CG线43通常由存储器阵列行中的多个存储器单元共用。在存储器单元的擦除、编程、检验和读出期间，受擦除、编程、检验和读出控制电路块414的控制，控制栅电压控制电路块44在CG线43上提供适当的电压。
BL线415连接存储器单元与位线选择电路块46。通常，BL线415由存储器阵列的列中的多个存储器单元共用。在虚地型存储器阵列中，CL线42和BL线415平行走线并相互相邻。位线选择电路块46从VR线48耦接至BL线415或不连接。
在存储器单元415的编程、检验和读出期间，与VR线48连接的预充电电压控制电路块404预充电VR线48。预充电电压产生块410有在擦除、编程、检验和读出控制电路块414的控制下对预充电电压控制电路块404提供不同量的预充电电压的能力。VPCHGEN线406将预充电电压控制电路块404连接到预充电电压产生块410上。
与VR线48连接的电流控制电路块403在编程期间使编程电流脉冲通过存储器单元45和在检验或读出期间使恒定电流通过存储器单元45。电流控制电路块403有由逻辑输出线402驱动的锁存器。如果在检验或读出期间逻辑输出线402达到逻辑低，那么该锁存器被复位。在检验或读出周期开始时，由擦除、编程、检验和读出控制电路块414设置该锁存器。在编程期间，设置该锁存器并且与逻辑输出线402无关。当设置锁存器时，电流控制电路块403在编程期间通过编程电流脉冲，或在检验或读出期间通过恒定电流。
IGEN线407连接电流控制电路块403和位线电流产生块411。在擦除、编程、检验和读出控制电路块414的控制下，位线电流产生块411控制在编程期间通过存储器单元45的编程电流脉冲的幅值和在检验或读出期间通过存储器单元45的恒定电流的幅值。擦除、编程、检验和读出控制电路块414还控制在编程期间通过存储器单元45的编程电流脉冲的持续时间。
CERV线408将电流控制电路块403与电流端基准电压电路块412连接。电流端基准电压电路块412提供适当的电压以允许电流控制电路块403在编程时的编程电流脉冲应用期间吸收(sink)通过存储器单元45的电流，或在检验或读出时在恒定电流应用期间发送(source)通过存储器单元45的电流。如果电流控制电路块403吸收通过存储器45的电流，那么相对于由公用线电压控制电路块41提供的电压来说，由电流端基准电压电路块412提供的在CERV线408上的电压幅度降低。在用电流控制电路块403吸收存储器45的电流的例子中，电流端基准电压电路块412在CERV线408上提供0V，公用线电压控制电路块41在CL线42上提供较高的电压。如果电流控制电路块403对存储器45发送电流，那么，相对于在CL线42上的由公用线电压控制电路块41提供的电压来说，由电流端基准电压电路块412提供的在CERV线408上的电压幅度提高。例如，当电流控制电路对存储器单元45提供电流时，电流端基准电压电路块412在CERV线408上提供高电压，而公用线电压控制电路块41提供0V。在编程期间，在电流吸收或电流发送的情况下，在CERV线408上由电流端基准电压电路块412提供的电压与在CL线42上由公用线电压控制电路块41提供的电压之差足够大以建立将要产生的热电子注入所需的条件。
在存储器单元45的检验和读出期间，使用与VR线48和通过VREF线401与基准电压选择块405连接的电压比较器块49，确定VR线48上的电压是高于还是低于VREF线401上的基准电压。如果在检验和读出期间，VR线48上的电压高于VREF线401上的基准电压，那么电压比较器块49在逻辑输出线402上输出逻辑高。如果VR线48上的电压低于VREF线401上的基准电压，那么电压比较器块49在逻辑输出线402上输出逻辑低。由基准电压产生块413通过RVGEN总线409对基准电压选择块405提供基准电压。
如图4所示，预充电电压控制电路块404、电流控制电路块403、电压比较器49、基准电压选择电路块405、逻辑输出线402和VREF线401一起形成位线驱动器块416。
为了实现高编程精确度，必须在擦除、编程、检验和读出控制电路块414的控制下产生事件的有序序列。首先，在CL线42、CG线43和BL线415上施加适当的电压，通过擦除周期擦除存储器单元45。这里，擦除意指从存储器单元45的浮栅去除电子。在擦除周期之后，为了检验存储器单元45是否被适当地擦除，执行擦除检验周期。在编程检验或读出期间，被擦除的单元通常将检验或回读在VR线48上期望读出的存储器单元45的电压范围之外的电压。在擦除检验周期期间，按在编程检验或读出期间所用的模式相同的电压模式设置存储器单元45。在擦除检验周期期间，基准电压选择电路块405在VREF线401上设置适当幅值的电压。在擦除检验周期期间将VR线48上的电压与VREF线401上的基准电压进行比较。如果VR线48上的电压高于VREF线401上的电压，那么电压比较器49的逻辑输出线402转换到逻辑高，表明存储器单元45已被适当地擦除和不再执行擦除周期。否则，进行附加的擦除周期和随后的擦除检验直到产生存储器单元45的正确擦除。如果在擦除和擦除检验周期循环的最大数内存储器单元45没有进行擦除，那么在擦除、编程、检验和读出控制电路块414中设置错误标志。仅使用一个在擦除周期之后的擦除检验周期擦除存储器单元较好。即，擦除可在存储器单元阵列的单行或多行中的多个存储器单元。
一旦正确擦除存储器单元45，则对存储器单元45编程。这里的编程意指对存储器单元45的浮栅施加电子。通过在VR线48上施加预充电电压Vpchg，用位线选择电路块46预充电BL线415，开始编程周期。由预充电电压产生块410产生预充电电压Vpchg。对CL线42和CG线43或其中之一施加为高电压或低电压的适当电压。分别由公用线电压控制电路部分41和控制栅电压控制电路块43产生在编程期间施加于CL线42和CG线43上的电压。对BL线415、CL线42和CG线43施加各电压的时序关系取决于所用存储器单元45的特性，并由擦除、编程、检验和读出控制电路块414控制。在完成BL线415的预充电之后，从VR线48去除预充电电压Vpchg，并在擦除、编程、检验和读出控制电路块414的控制下对VR线48施加适当持续时间和幅值的编程电流脉冲。
本发明的另一个实施例使用预充电电压控制电路404以间接控制存储器单元45中的电流。其操作和电路相同。所不同之处在于，在编程周期期间，预充电电压控制电路404对VR线48提供电压编程脉冲，而不是提供预充电信号，其中该电压编程脉冲通过位线选择电路46传输给BL线415。在该另一实施例中，在编程周期期间关闭电流控制电路403，仅在检验或读出周期期间使用该电流控制电路403。
在提供编程脉冲之后，存储器单元45经过编程检验周期。较好的检测模式是在编程检验期间按电压模式设置存储器单元45。通过在VR线48上施加预充电电压Vpchg，用位线选择电路块46预充电BL线415，开始编程检验周期。由预充电电压控制电路块404提供预充电电压Vpchg。对CL线42和CG线43或其中之一施加为高电压或低电压的适当电压。分别由公用线电压控制电路部分41和控制栅电压控制电路块43产生在检验期间施加给CL线42和CG线43的电压。对BL线415、CL线42和CG线43施加各电压的时序关系取决于所用存储器单元45的特性，并由擦除、编程、检验和读出控制电路块414控制。在完成BL线415的预充电之后，从VR线48去除预充电电压Vpchg，并在擦除、编程、检验和读出控制电路块414的控制下由电流控制电路块403对VR线48施加适当幅值的恒定电流。同时电流端基准电压电路块412提供适当的电压。在瞬态(transient)期之后，在VR线48上产生稳定电压，该电压取决于：CL线42和CG线43上的电压，由电流控制电路块403引起的通过存储器单元45的恒定电流，由电流端基准电压电路块412提供的电压，并且还取决于在存储器单元45的浮栅上的电荷量。用基准电压选择电路块405在电压比较器的输入端VREF线401上设置适当幅值的基准电压。比较由存储器单元在VR线48上产生的并且还输入给电压比较器49的稳定电压和在VREF线401上的基准电压。如果电压比较器49的逻辑输出线402为逻辑高，表明在VR线48上的电压高于VREF线401上的电压，那么擦除、编程、检验和读出控制电路块执行另一个在编程周期之后的编程检验周期。继续进行编程和编程检验周期，直到在编程检验周期期间VR线48上的电压低于VREF线401上的电压，正如由电压比较器49的逻辑输出线402表明的那样。
在各连续的编程周期期间，编程条件可如下之一那样设置：改变线CL42和CG43上或其中之一上的电压；改变BL线415上的预充电电压；改变编程电流脉冲的幅值和/或持续时间；或上述条件的任意组合。在编程周期的任一条件下，在编程检验周期期间将适当的基准电压施加于VREF401线上。在VREF401线上的基准电压相对于在先的编程周期条件和相对于将要编程入存储器单元45中并在随后的读出周期中回读的最终期望电压有特定关系。
在读出周期期间，较好的读出模式是按电压模式设置存储器单元45。在擦除、编程、检验和读出电路块的控制下，按与编程检验周期期间的条件相同的条件，在读出周期期间正确地建立CL42和CG线43上的电压、用于预充电BL线415的预充电电压Vpchg、通过存储器单元45产生的恒定电流、和由电流端基准电压电路412提供的电压。可将从存储器单元45读出的电压译码以表示多数字位。当多数字位被译码时，那么在编程检验周期期间使用的VREF线401上的基准电压是将要存储于存储器单元45中的多数字位的离散表示。从存储器单元45读出的电压也可直接用于模拟系统。在这种情况下，在编程检验周期期间使用的VREF线401上的基准电压是对要存储于存储器单元45中的模拟电压的模拟表示。
脉冲电流编程技术的一个实施例的细节
作为一个实施例，图5A表示在存储器单元45的编程期间的偏置条件，图5B表示在存储器单元45的检验和读出期间的偏置条件。图5A和5B还表示与在前面的图4中所示的某些块相同的电路实施例。作为该实施例的实例，存储器单元45采用HESSCHIEI单元设计在沟道中间产生热电子来编程。在CL线42上，公用线电压控制电路块41在编程期间提供在6V-12V范围内的高压VCL和在检验或读出期间提供在2V-6V范围内的电压。施加于CL线42上的具体电压取决于存储器单元45的特性。
在CG线43上，控制栅电压控制电路块44在编程期间提供1V-2V范围内的低电压VCG和在检验和读出期间提供在2V-6V范围内的电压。施加于CG线43上的具体电压取决于存储器单元45的特性。
位线选择电路块46由其栅极由线501与电压源VBLSEL502连接的n沟道MOS晶体管MN1 503构成。由示于上述图4中的擦除、编程、检验和读出电路块414控制VBLSEL电压源502。当在线501上施加0V时，MN1晶体管503使BL线415与VR线48脱耦。当在编程期间将5V或在检验或读出期间将8V施加于线501上时，MN1晶体管503使BL线415与VR线48耦接。
预充电电压控制电路部分404由其栅极通过线505与电压源VPCNTL连接的n沟道MOS晶体管MN2 506构成。由示于上述图4中的擦除、编程、检验和读出电路块414控制线505上的VPCNTL电压。MN2晶体管506的一端与VR线48连接，另一端与通过线504与电压源Vpchg连接。Vpchg电压在编程期间在0.5-2V的范围内，在检验或读出期间在1-6V的范围内。所用的具体Vpchg电压取决于存储器单元45的特性。当在线505上施加0V时，MN2晶体管506使线504上的Vpchg电压与VR线48脱耦。当在编程期间将5V和在检验或读出期间将8V施加于线505上时，MN2晶体管使线504上的Vpchg电压耦合于VR线48上。
电流控制电路块403包括由n沟道MOS晶体管MN3 512和MN4513构成的电流镜向晶体管对。MN3晶体管512是在二极管连接布图中本领域技术人员已知的。MN3晶体管512的二极管连接侧通过线516与晶体管MN6 507和晶体管MN5 511的一侧连接。MN3晶体管512的另一端通过CERV线408与电流端基准电压电路块412连接。MN4晶体管513的栅极与MN3晶体管512的栅极连接。MN4晶体管513的一端与VR线48连接，另一端通过CERV线408与电流端基准电压电路块412连接。MN6晶体管507的另一端与IGEN线407连接。MN6晶体管507的栅极与线514连接。线514还与LATCH(锁存器)510的输出和INV反相器509的输入连接。INV反相器509的输出通过线515与MN5晶体管511连接。MN5晶体管511的另一端通过CERV线408与电流端基准电压电路块412连接。LATCH510的输入与逻辑输出线402连接。
当设置LATCH510时，线514为逻辑高电平，当复位LATCH时，线514为逻辑低电平。当线514为逻辑高电平时，MN6晶体管507使IGEN线407与线516耦接，MN5晶体管511使CERV线408与线516脱耦。由示于上述图4中的位线电流产生块411将编程电流脉冲IPULSE施加给IGEN线407。如图5A所示，IPULSE的幅值在0.5μA-50μA的范围内，持续时间在1μsec-10μsec的范围内。在检验或读出周期期间，由如上述图4中所示的位线电流产生块411将恒定电流ICONST施加于IGEN线407上。如图5B所示，ICONST的幅值在0.5μA-10μA的范围内。所用的IPULSE的具体幅值和持续时间和所用的ICONST的幅值取决于存储器单元45的特性。
在编程期间，MN3晶体管512的二极管连接侧与IGEN线407上的IPULSE电流脉冲源耦接，MN3晶体管的另一侧通过电流端基准电压电路块412耦接到0V上(接地)。在检验或读出期间，MN3晶体管512的二极管连接侧与IGEN线407上的恒定电流源ICONST耦接。
在编程期间，当电流脉冲源IPULSE对MN3晶体管512提供一定幅值和持续时间的电流脉冲时，MN4晶体管513使类似的电流脉冲吸收减小到接地0V。在检验或读出期间，当恒定电流源ICONST对MN3晶体管512提供一定幅值的恒定电流时，MN4晶体管513使类似的恒定电流吸收减小到接地0V。由电流端基准电压电路块412在CERV线408上提供接地0V。在编程和检验或读出期间，电流脉冲IPULSE和恒定电流ICONST分别通过MN1晶体管503、通过存储器单元45，并由在CL线42上由公用线电压控制电路块41提供的电压源VCL提供。
为了实现精确编程，擦除存储器单元45。在擦除期间，由在公用线电压控制电路块41中的VCL电压源在CL线42上施加0V，由预充电电压控制电路块404将0V施加于VR线48上，由示于上述图4中的擦除、编程、检验和读出控制电路块414将5V施加于线501上以耦接BL线415与VR线48，并使电流控制电路块403中的LATCH510复位。然后，由控制栅电压控制电路块44中的VCG电压源将幅值为12V、持续时间为10msec的高电压脉冲施加于CG线43上。在擦除周期之后，执行擦除检验周期。在CL线42和CG线43上施加4V，对线501施加5V以耦接BL线415与VR线48，和对VR线48施加4V的预充电电压Vpchg，使BL线415预充电到4V。由位线电流产生块411将幅值为10μA的恒定电流ICONST施加于IGEN线407上，并由电流端基准电压电路块412将0V(接地)施加于CERV线408上。表示擦除电平的基准电压施加于VREF线401上，该基准电压由基准电压选择电路块405从电压总线RVGEN409选择。用基准电压产生块413产生在RVGEN电压总线409上的基准电压。接着，在位线控制电路块404中的线505上施加0V，从VR线48去除预充电电压。然后，用擦除、编程、检验和读出电路块414设置在电流控制电路块403中的LATCH510。此时，恒定电流ICONST通过存储器单元45并被MN4晶体管513吸收减小到接地0V。在瞬态期之后，在VR线48上形成稳定的电压。电压比较器49被选通，比较在VR线48上的电压与在VREF线401上的基准电压。如果在VR线48上的电压高于VREF线401上的基准电压，那么比较器逻辑输出402的输出为逻辑高电平，表明存储器单元45已被适当地擦除。否则，存储器单元45再进入擦除和擦除检验周期。
电压VCL、VCG、Vpchg、恒定电流ICONST和在擦除检验周期期间的时序关系与在编程检验或读出周期期间的相同。不同之处在于在擦除检验、编程检验和读出周期期间在VREF线401上施加了适当的基准电压。
在存储器单元45被适当地擦除之后，开始编程。在编程期间，由公用线电压控制电路部分41中的VCL电压源在CL线42上施加高电压12V，由预充电电压控制电路块404在VR线48上施加2V，将5V施加给线501以耦接BL线415与VR线48，在CERV线408上施加0V(接地)，和由擦除、编程、检验和读出控制电路块414使电流控制电路块403中的LATCH510复位。然后，由在控制栅电压控制电路块44中的VCG电压源在CG线43上施加2V电压。接着，由擦除、编程、检验和读出控制电路块414设置电流控制电路块403中的LATCH510。同时，由位线电流产生块411在IGEN线407上施加以低幅值起动的持续时间为1μsec的电流脉冲IPULSE。此时，脉冲电流IPULSE通过存储器单元45并被MN4晶体管513吸收减小到接地0V。在电流脉冲端，由擦除、编程、检验和读出控制电路块414使电流控制电路块403中的LATCH510复位，不再吸收减小流过存储器单元45的更多电流。
在编程周期之后，执行编程检验周期，其完全与擦除检验周期相同。表示预定编程电平的基准电压被施加于VREF线401上，该基准电压由基准电压选择电路块405从电压总线RVGEN409选取。如果比较器的逻辑输出线402为逻辑低，则使LATCH514复位和不再对存储器单元45施加编程电流脉冲。否则，在存储器单元45上再进行编程/检验周期，直到比较器的逻辑输出线402在编程检验周期期间为逻辑低，或者在达到编程/检验周期循环的最大数时，在擦除、编程、检验和读出块414中设置错误标志。在各连续编程周期期间，根据存储器单元45特性使电流脉冲IPULSE按某一量逐步增大。
电流控制电路块403、电流端基准电压电路块412、逻辑输出线402、CERV线408和其全部为位线驱动器416的一部分的IGEN线407都不需要使用高电压电路，这降低了电路的复杂性。此外，使用电压模式检测允许采用完全与编程所作的电路布局相同的电路布局，作为检测操作进一步简化了电路复杂性。
在编程期间使用脉冲电流编程技术的另一实施例的细节
图6表示在编程期间另一实施例的细节。在该实施例中，由电流控制电路块403发送其中的电流。电流控制电路块403包括由p沟道晶体管MP1 601、MP2 603、MP3 602和MP4 604构成的共射-共基放大器(cascode)电流镜向结构。由电流端基准电压电路块412在CERV线408上提供的电压的幅值大于在CL线42上由公用线电压控制电路块41提供的电压的幅值。在CERV线408上的电压在8V-14V的范围内，在CL线42上的电压为0V。位线选择电路块46、控制栅电压控制电路块44和预充电电压控制电路块404完成如上述实施例所述的相同功能。
页面模式操作
图7表示由M列和N行存储器单元45构成的存储器阵列715的方框图。以页面模式方式可对所选行中的多个存储器单元45进行编程，以减少有效的编程时间。
在线703上的X地址输入的控制下，多个X译码器块701-702中之一选择公用线电压控制电路块41与控制栅电压控制电路块44的适当对。每一所选的X译码器块701-702这样选择在一对线CL和CG上施加的适当电压。例如，X译码器702将选择一对公用线电压控制电路块41与控制栅电压控制电路块44，以允许在CLN线708和CGN线709上施加电压。按这种方式在行数N中的所有存储器单元45有施加的电压。
在线704上的Y地址输入的控制下，Y译码器块705通过位线选择电路块46选择由多个列或位线构成的页面。为清晰起见，在图6中示出的各位线选择电路块46仅与一个位线连接。应该指出，可使位线选择电路块46与多个位线连接。
在擦除周期期间，可擦除在所选行上的所有存储器单元。在编程期间，按平行方式对存储器单元45的页面进行编程和检验。页面可以是在所选行上的整个或部分存储器单元45。在读出周期期间，按平行方式读出存储器单元的页面。
尽管已公开和详细描述了本发明的各种优选和供选择的实施例，但应该明了，通过对上述实施例进行适当修改可等效地应用本发明。在那些情况中，为了不必要地使本发明模糊，以方框图形式示出了众所周知的电结构和电路。因此，上述说明不应看作对本发明范围的限制，本发明的范围由所附权利要求来界定。

Claims (25)

1.集成电路存储器系统，包括：
控制装置，控制所述集成电路存储器系统的操作；
多个存储器单元，各存储器单元包括源、漏、控制栅和浮栅，所述浮栅能够存储电荷，通过向所述浮栅注入电荷热载流子可对所述存储器单元编程；和
电路装置，响应于所述控制装置，在存储器单元的编程期间，对所述源、漏和控制栅反复地施加电压和控制在所述源与漏之间流动的电流，以便控制存储于所述浮栅上的电荷量。
2.如权利要求1所述的系统，其中所述电路装置在所选择的多个存储器单元上进行操作，以便所述选择的多个存储器单元在所选的行中并编程设计为组，并且其中所述电路装置包括多个控制块，在编程期间，所述多个控制块之一与所述选择的多个存储器单元之一连接。
3.如权利要求2所述的系统，其中在所述选择行中的各存储器单元有分别与所述电路装置共同地连接的源和控制栅，在列中的各存储器单元有与所述电路装置共同地连接的所述漏。
4.如权利要求2所述的系统，其中在所述选择行中的各存储器单元有与所述电路装置共同地连接的所述控制栅，在列中的各存储器单元有分别与所述电路装置连接的所述源和所述漏。
5.如权利要求1所述的系统，其中所述电路装置与存储于所述存储器单元中的任何电荷无关地控制所述存储器单元的所述源与漏之间的所述电流。
6.集成电路存储器系统，包括：
系统控制块；
存储器单元阵列，各存储器单元有第一端子、第二端子、控制栅和浮栅，所述浮栅能够存储电荷，所述存储器单元通过对所述浮栅进行电荷的热载流子注入可进行编程；
与所选的存储器单元的所述第一端子连接的第一控制块；
与所述存储器单元的所述第二端子连接的第二控制块；和
与所述存储器单元的所述控制栅连接的第三控制块；
响应于所述系统控制块，在所述存储器单元的迭代编程期间，所述第一、第二和第三控制块共同控制在所述第一端子和所述第二端子之间流动的电流，以便控制存储于所述浮栅上的电荷量。
7.如权利要求6所述的系统，其中所述第一、第二和第三控制块在所选的多个存储器单元上进行操作，以便所述选择的多个存储器单元被编程设计为组，并且其中按行和列排列所述多个存储器单元，所述选择的多个存储器单元包括在所选行中的所选单元。
8.如权利要求7所述的系统，其中在行中的各存储器单元有共同地与所述第一控制块连接的所述第一端子，和共同地与所述第三控制块连接的所述控制栅，在列中的各存储器单元有共同地与所述第二控制块连接的所述第二端子。
9.如权利要求7所述的系统，其中在行中的各存储器单元有共同地与所述第三控制块连接的控制栅，在列中的各存储器单元有共同地与所述第一控制块连接的所述第一端子，和有共同地与所述第二控制块连接的所述第二端子。
10.如权利要求6所述的系统，其中所述第一、第二和第三控制块与所述存储器单元中的任何电荷无关地控制在所述存储器单元的所述第一端子与第二端子之间的所述电流。
11.如权利要求6所述的系统，其中所述第二控制块包括：
与所述存储器单元的所述第二端子连接的电流控制电路，在编程期间该电流控制电路驱动控制电流通过所述存储器单元。
12.如权利要求11所述的系统，还包括：
产生基准电压并相应于控制信号设置所述基准电压的幅值的基准电压块；并且
其中所述的第二控制块包括：
电压比较器，与所述基准电压块和所述电流控制电路连接，以便响应于在所述存储器单元的所述第二端子的电压，相对于所述基准电压，设置所述电压比较器为两个可能的逻辑状态之一；
由此可编程设计存储于所述存储器单元中的电荷量。
13.如权利要求11所述的系统，其中所述第二控制块包括预充电电压电路，在编程期间该电路在所述第二端子与所述电流控制电路之间将一导电线设置为预定电压。
14.如权利要求6所述的系统，其中所述第二控制块包括：
与所述存储器单元的所述第二端子连接的预充电电压电路，在编程期间，所述预充电电压电路在所述第二端子设置电压以产生通过所述存储器单元的控制电流。
15.用于对有多个存储器单元的集成电路存储器系统中的存储器单元编程的方法，各所述的存储器单元包括源、漏、控制栅和浮栅，所述浮栅能够存储电荷，通过相应于输入到所述集成电路存储器系统的信号的热载流子注入可对所述存储器单元编程，对所述存储器单元编程的方法包括：
选择存储器单元并对其施加擦除电压；
对所选择的存储器电源施加检验电压；
对所选择的存储器单元的源、漏和控制栅反复地施加递增的可变电压并控制在所选择的存储器单元的所述源与漏之间流动的与所述输入信号无关的电流，以便控制存储于所选择的存储器单元的所述浮栅上的电荷量。
16.如权利要求15所述的方法，还包括：
按行和列的阵列排列所述多个存储器单元；
在所述选择的行中选择所述行中之一并选择多个存储器单元；和
对所述源、漏、和控制栅施加电压，控制在所述选择的作为一组的多个存储器单元的每一个中的所述源和漏之间流动的电流，以便控制存储于所述选择的多个存储器单元的每一个中的所述浮栅上的电荷量，从而对所述选择的作为一组的多个存储器单元编程。
17.如权利要求15所述的方法，其中所述施加电压和电流控制步骤包括：与存储于所述存储器单元中的任何电荷无关地控制在所述存储器单元的所述源与漏之间的所述电流。
18.用于对有存储器单元阵列的集成电路存储器中的存储器单元编程的方法，各所述的存储器单元包括第一端子、第二端子、控制栅和浮栅，所述浮栅能够存储电荷，通过热载流子注入可对所述存储器单元编程，对所述存储器单元编程的方法包括：
对所述存储器单元的所述第一端子、所述第二端子和所述控制栅施加擦除电压，以便从所述浮栅去除电荷，以擦除所述存储器单元；
对所述源、漏和控制栅施加编程电压，控制在所述存储器单元的所述第一端子与所述第二端子之间流动的电流，以便控制存储于所述浮栅上的电荷量，从而对所述存储器单元编程；和
对所述第一端子和所述控制栅施加编程检验电压，相对于编程基准电压，比较在所述存储器单元的所述第二端子的所述电压，以验证所述存储器单元被编程；和
重复所述编程电压和检验电压施加步骤，直到编程检验电压施加步骤验证了所述存储器单元被编程。
19.如权利要求18所述的方法，其中，在随后的循环中，所述编程电压施加步骤包括改变施加于所述存储器单元上的电压和流过所述存储器单元的电流。
20.如权利要求18所述的方法，还包括：
在所述擦除电压施加步骤之后，对所述第一端子和所述控制栅施加擦除检验电压，相对于擦除基准电压，比较在所述存储器单元的所述第二端子的电压，以验证所述存储器单元被擦除；
重复所述擦除电压和所述检验电压施加步骤，直到擦除检验电压施加步骤验证了所述存储器单元被擦除；和
对所选的作为一组的多个存储器单元施加所述擦除电压、所述擦除检验电压、所述编程电压和所述编程检验电压，以对所述选择的多个存储器单元编程。
21.如权利要求18所述的方法，还包括对所选的作为一组的多个存储器单元施加所述擦除电压、所述编程电压和所述编程检验电压，以编程所述选择的多个存储器单元。
22.如权利要求18所述的方法，其中位线包括与所述存储器单元的所述第二端子的连接部分；并且还包括：
在所述编程电压施加步骤之前，预充电所述位线达到预定电压。
23.如权利要求18所述的方法，其中所述编程电压施加步骤包括在所述存储器单元的所述第二端子施加预定电压，以间接控制在所述第一端子与所述第二端子之间流动的所述电流。
24.如权利要求18所述的方法，其中所述编程电压施加步骤包括与存储于所述存储器单元中的任何电荷无关地驱动在所述存储器单元的所述第一端子与所述第二端子之间被控制的电流。
25.如权利要求18所述的方法，还包括：
将所述第二端子的电压与基准电压比较，以验证所述存储器单元被编程，其中该基准电压相应于表示所述被编程的存储器单元的预定电荷。
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