KR100697492B1 - 비휘발성 메모리 셀의 정밀 프로그래밍 - Google Patents

비휘발성 메모리 셀의 정밀 프로그래밍 Download PDF

Info

Publication number
KR100697492B1
KR100697492B1 KR1019997008083A KR19997008083A KR100697492B1 KR 100697492 B1 KR100697492 B1 KR 100697492B1 KR 1019997008083 A KR1019997008083 A KR 1019997008083A KR 19997008083 A KR19997008083 A KR 19997008083A KR 100697492 B1 KR100697492 B1 KR 100697492B1
Authority
KR
South Korea
Prior art keywords
memory cell
voltage
terminal
programming
control
Prior art date
Application number
KR1019997008083A
Other languages
English (en)
Other versions
KR20000075997A (ko
Inventor
사카와트 엠. 한
조오지 제이. 코시
Original Assignee
애거트 세미컨덕터, 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 애거트 세미컨덕터, 인코포레이티드 filed Critical 애거트 세미컨덕터, 인코포레이티드
Publication of KR20000075997A publication Critical patent/KR20000075997A/ko
Application granted granted Critical
Publication of KR100697492B1 publication Critical patent/KR100697492B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3468—Prevention of overerasure or overprogramming, e.g. by verifying whilst erasing or writing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
    • G11C27/005—Electric analogue stores, e.g. for storing instantaneous values with non-volatile charge storage, e.g. on floating gate or MNOS
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/562—Multilevel memory programming aspects
    • G11C2211/5621—Multilevel programming verification
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/562—Multilevel memory programming aspects
    • G11C2211/5622—Concurrent multilevel programming of more than one cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/564—Miscellaneous aspects
    • G11C2211/5645—Multilevel memory with current-mirror arrangements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising

Abstract

집적 회로 메모리 시스템과 방법은 단일 또는 다수의 비휘발성 메모리 셀의 정밀한 핫 캐리어 주입을 위한 프로그램에 사용된다. 각각의 프로그램 싸이클은 검증 싸이클이 수반된다. 정밀 프로그래밍은 연속적인 프로그램 싸이클 동안 메모리 셀(45)의 소스(42)와 드레인(415) 사이에 흐르는 프로그래밍 전류 펄스 및 연속적 검증 싸이클 동안 정전류를 점진적으로 변화시킴으로써 달성된다. 전류 제어 및 전압 모드 감지 회로(416)는 회로 복잡성을 감소시키고, 프로그래밍 셀 전류를 감소시키고, 파워 소모를 더욱 낮추며, 페이지 모드 동작을 인에이블한다. 정밀 프로그래밍은 멀티레벨 디지털 및 아날로그 정보 저장에 유용하다.

Description

비휘발성 메모리 셀의 정밀 프로그래밍 {PRECISION PROGRAMMING OF NONVOLATILE MEMORY CELLS}
본 발명은 반도체 메모리에 관한 것으로서, 특히 비휘발성 반도체 메모리의 프로그래밍에 관한 것이다.
비휘발성 반도체 메모리 집적회로, 이를테면 EEPROM, EPROM, 및 FLASH는 전형적으로 메모리 셀(이하, 단일 비트 저장 장치라고 함)당 단일 디지털 비트를 저장하는데 사용되어 왔다. 메모리 셀당 1비트 이상의 디지털 데이터를 저장할 수 있는 메모리는 이들의 이점이 이전에 개시되어 왔고 소위 멀티레벨 메모리라 한다. 레벨은 각각의 메모리 셀에 저장되는 전하의 특정 범위를 나타낸다. 메모리당 N비트를 저장하기 위해서는 2N 개별 레벨이 필요하다. 각각의 개별 레벨은 모든 N비트에 대해 고유한 2진 데이터 패턴에 상응한다. 셀은 이런 2N 개별 레벨 중 하나에 전하를 저장하도록 소거 또는 프로그래밍 된다. 감지 회로는 어떤 전하 레벨이 셀에 저장되는지를 결정하고 N비트에 대해 저장된 상응하는 2진 데이터 패턴을 판독한다. 그러므로 이전에 셀당 단일 비트만 저장하던 동일한 메모리 셀 어레이 영역에 비트 수의 N배가 저장될 수 있기 때문에 디지털 정보는 비트당 상당히 더 낮은 비용으로 저장될 수 있다.
또한, EEPROM과 FLASH 메모리 셀을 사용하는 비휘발성 반도체 메모리 집적회로가 아날로그 정보를 저장하는데 사용되어 왔다. 이런 경우에, 각각의 메모리 셀에 저장되는 전하량은 개별 멀티레벨 대신에 연속체의 일부가 된다. 저장된 전하의 정밀도는 아날로그 정보의 신호대 잡음비를 결정한다.
EEPROM, EPROM 및 FLASH 메모리 셀은 전형적으로 실리콘 게이트 MOS 트랜지스터 기술에 기초하고 있다. 이런 비휘발성 메모리 셀(100)은 도 1에 도시되어 있다. 전하는 소위 부동 게이트(floating gate)(105)로 불리는 실리콘 피스에 저장된다. 상기 게이트는 이상적으로 단지 프로그램 또는 소거 동작 동안에만 전하를 통과시킬 수 있는(그래서 "부동"으로 칭해짐) 실리콘 이산화물에 의해 완전히 둘러싸인다. 상기 부동 게이트(105)는 소스(115)와 드레인(120) 확산 영역 사이의 실리콘 채널(110) 근처에 형성된다. 상기 부동 게이트(105) 전압은 저장된 전하량 및 제어 게이트(125), 소스(115), 드레인(120) 및 채널(110)에 인접한 용량 결합에 의해 결정된다. 실리콘 채널(110)의 전도성은 고전적인 MOS 트랜지스터에서와 유사한 방식으로 부동 게이트(105) 전압에 의해 제어된다.
비휘발성 메모리 셀 프로그래밍은 산화물(130)에서 부동 게이트(105)로의 전하 통로를 요구하며, 2가지 메커니즘, 즉 터널링과 핫 캐리어(hot carrier) 주입을 통해 달성된다. n채널 소자의 경우에, 핫 캐리어는 실리콘 이산화물을 통해 전도하기에 충분한 에너지를 갖는 전자이다. 핫 일렉트론 프로그래밍은 부합되어야 할 2가지 기본 조건을 요구한다. 첫째, 핫 일렉트론의 소스가 채널(110)에서 발생하여야 한다. 이것은 일렉트론을 "핫" 상태로 만들기에 충분한 에너지로 일렉트론들을 가속하기 위해 채널(110)에 고전계 영역(Eh 135)을 형성함으로써 달성된다. 도 1에서 채널(110)에서의 일렉트론 흐름은 소스 전류(Is 140)와 드레인 전류(Id 145)로 표현된다. 둘째, 부동 게이트(105)와 채널(110) 사이의 수직 전계(Ev 150)가 부동 게이트(105)를 향해 핫 일렉트론을 끌어당겨야 한다. 부동 게이트(105)로 흐르는 핫 일렉트론은 부동 게이트 충전 전류(Ig 155)를 형성한다.
핫 캐리어 주입 메커니즘을 사용하는 많은 다른 셀 구조들이 존재하는데, 모두 전술한 2가지 기본 조건을 요구한다. 도 2a-d는 이런 셀들의 일부 예를 도시한다. 채널 핫 일렉트론 주입(CHEI: Channel Hot Electron Injection) 셀 디자인(200A)에서, 셀은 트랜지스터 동작의 포화 모드로 바이어싱된다. 고전계 영역(Eh 235A)이 드레인(220A)과 채널 포화점(260A) 사이에 형성된다. 최근 들어, 셀은 셀(200B)의 소스 단부(215B와 215C)의 채널(210B와 210C) 위로 제어 게이트(225B와 225C)를 연장시킴으로써 또는 고효율 소스 측면 채널 핫 일렉트론 주입(HESSCHEI: High Efficiency Source Side Channel Hot Electron Injection) 셀(200C)에 도시된 바와 같이 추가 게이트(270C)로 높은 Eh 235B와 235C 통로를 채널에 형성하도록 디자인되고 있다. 또한, 소스 측면 주입(SSI: Source Side Injection) 셀(200D)에 의해 소스(215D) 부근에 높은 Eh 235D가 발생할 수 있다.
멀티레벨 및 아날로그 비휘발성 메모리와 연관된 많은 기술적 시도가 있다. 셀에 대한 전체 전하 저장 범위가 제한되기 때문에, 메모리 셀에 저장된 전하량은 멀티레벨 메모리의 각각의 레벨마다 매우 협소한 범위 내에서 제어되어야 한다. 이런 문제의 심각성은 셀당 2N 개별 레벨에 셀당 N비트를 저장할 것이 요구되기 때문에 멀티레벨 메모리 셀당 저장된 비트 수가 증가함에 따라 기하학적으로 증가한다. 아날로그 메모리에서 전체 전하 저장 범위는 아날로그 신호의 동적 범위를 포함해야 한다. 저장된 전하의 정밀도는 아날로그 정보의 신호대 잡음비를 결정한다. 아날로그 신호에 대해, 상기 시도는 신호들을 광범위한 동적 범위 및/또는 높은 신호대 잡음비로 다루고 있다. 둘 다의 응용에서 프로그래밍 동안 전하는 초기에 높은 정밀도로 저장되어야 한다.
멀티레벨 셀에 대해 요구되는 프로그래밍 정밀도를 얻기 위하여, 보간 프로그래밍 알고리즘이 사용되어 왔다. 이런 알고리즘은 판독 또는 검증(read/verify) 단계에 의해 수반되는 프로그래밍 전압 펄스를 제공한다. 프로그램/검증 시퀀스는 셀의 요구된 전하 저장 레벨이 원하는 정밀도에 도달할 때까지 반복된다. 더 많은 전하가 부동 게이트(105)에 저장되기 때문에, Ev 150이 감소하여 프로그래밍을 느리게 한다. 지속된 속도로 프로그래밍을 유지하기 위해, 제어 게이트(125) 또는 드레인(120)에 인가되는 바이어싱 전압은 이어지는 프로그래밍 펄스에 따라 증가한다. 핫 캐리어 주입 프로그래밍 방법은 충분히 높은 Eh 135와 Ev 150을 발생시키기 위하여 셀의 제어 게이트(125)와 드레인(120)에 파워 서플라이 전압 이상의 고전압이 인가될 것을 요구한다. 이러한 복잡한 알고리즘에서의 고전압 제어는 회로 복잡성을 가중시킨다.
판독 또는 검증 감지 단계는 멀티레벨의 경우에 원하는 레벨로 그리고 아날로그 저장장치에 대해 정확한 전하 상태로 프로그래밍 알고리즘을 중지시키기 위해 적당한 정밀도로 달성되어야 한다. 여러 가지 감지 접근법이 개시되어 왔고 일반적으로 2가지 동작 모드로 분할될 수 있다. 전류 모드 감지 동안, 셀에 흐르는 전류는 셀에 저장되는 전하에 의존한다. 전압을 인가함으로써 상기 셀이 바이어싱되고 셀로 흐르는 전류가 감지된다. 전압 모드 감지 동안, 셀로 흐르는 전류는 셀에 저장되는 전하에 의존하지 않는다. 전압 모드에서, 고정 전류를 인가함으로써 상기 셀이 바이어싱되고 셀의 부동 게이트에 저장된 전하량에 고유하게 상응하는 전압이 감지된다.
현재 기술의 핫 캐리어 주입 프로그래밍은 0.5 내지 5 마이크로초의 범위에서 빠르게 수행된다. 이것은 높은 셀 채널 전류(Is 140과 Id 145)를 발생시키는 높은 프로그래밍 전압에 기인하며, 그것들 중 일부는 부동 게이트(105)를 향해 보내진다. 이런 빠른 프로그래밍은 멀티레벨 및 아날로그 응용을 위한 정밀도를 유지하기 어렵게 만든다. 상기 고전류는 칩에 대한 단일 파워 서플라이 전압의 사용을 방해할 수 있는 파워 문제를 지니고 있다. 또한, 셀의 "페이지(page)"로 동시에 프로그래밍될 수 있는 셀의 수를 제한한다. 프로그래밍 전류를 감소시키는 방법은 셀에 대한 과도한 프로세싱 복잡성의 부가를 무릅쓰고 제안되었다.
본 발명은 이러한 문제들을 해결하거나 또는 실질적으로 감소시킨다. 본 발명에 따른 메모리 회로는 프로그래밍 전류를 직접 제어하여 높은 프로그래밍 정밀도를 달성한다.
본 발명은 단일 또는 다수의 비휘발성 메모리 셀의 정밀 프로그래밍을 위한 집적 회로 메모리 및 메모리 시스템을 제공한다. 본 발명은 각각의 메모리 셀이 디지털 정보에 상응하는 다수의 개별 레벨 중 하나에 저장된 전하를 가지거나 또는 아날로그에 상응하는 연속체의 일부로서 저장된 전하를 갖게 할 수 있다.
정밀 프로그래밍은 핫 캐리어 주입 프로그래밍 동안 메모리 셀의 소스와 드레인 사이로 흐르는 전류를 직접 제어함으로써 달성되며, 이로써 감소한 프로그래밍 셀 전류와 더 낮은 파워 동작을 허용한다. 감소한 셀 전류는 다수의 셀이 프로그래밍 시간을 개선하는 셀의 페이지로 동시에 프로그래밍될 수 있도록 하고, 단일 파워 서플라이만이 필요하며, 부가적 실리콘 프로세싱 단계를 요구하지 않는다.
다수의 프로그램 및 검증 싸이클은 프로그래밍 시간을 감소시키기 위해 연속적 싸이클 동안 프로그래밍 셀 전류를 점진적으로 변화시키면서 수행된다. 프로그래밍, 검증 또는 판독 셀 전압과 전류의 응용은 사용되는 특별한 메모리 셀 타입의 특성에 의존하여 비트라인의 프리차징(pre-charging)을 포함하는 소정 방식으로 수행된다.
일 실시예에서, 비트라인 드라이버의 부품들은 회로 복잡성을 감소시키는 고전압 회로의 사용을 요구하지 않는다. 부가적으로, 전압 모드 감지의 사용은 정확히 동일한 회로 토폴러지(topology)가 회로 복잡성을 추가로 간략화시키도록 프로그래밍뿐만 아니라 감지 동작을 위해 사용될 수 있게 한다. 본 발명의 다른 실시예는 전류 제어 회로가 프로그래밍 동안 턴오프되어 있는 동안 메모리 셀의 전류를 간접적으로 제어하는 프리차징 전압 제어 회로를 사용한다.
도 1은 종래 기술로 공지된 바와 같은, 비휘발성 메모리 셀의 핫 캐리어 주입 프로그래밍 원리에 대한 일반적 설명을 보여주는 도면.
도 2a-d는 핫 캐리어 주입의 원리로 프로그래밍하는 여러 가지 셀 프로세스 디자인의 종래 4가지 예를 도시하는 도면.
도 3은 본 발명의 일실시예의 기술에 따라 사용되는 비휘발성 메모리 셀에서의 핫 캐리어 주입 프로그래밍의 원리에 대한 일반적인 설명을 보여주는 도면.
도 4는 본 발명의 바람직한 실시예의 블록도.
도 5a는 프로그래밍 싸이클 동안 본 발명의 일실시예에 대한 상세도.
도 5b는 검증 또는 판독 싸이클 동안 본 발명의 일실시예에 대한 상세도.
도 6은 프로그래밍 싸이클 동안 본 발명의 다른 실시예에 대한 상세도.
도 7은 페이지 모드 동작의 메모리 셀 어레이를 사용하는 본 발명의 일실시예에 따른 블록도.
도면은 동일한 참조 부호를 갖는 엘리먼트를 가진다는 것에 주의하여야 한다. 이것은 엘리먼트의 유사한 동작을 강조한다.
이전에 기술된 문제점을 해결하기 위하여, 본 발명에 따른 메모리 집적 회로는 프로그래밍 동안 채널(110) 전류의 직접 제어를 취한다. 전류를 직접 제어함으로써, 고도의 프로그래밍 정밀도가 얻어진다. 기술된 회로 및 방법은 핫 캐리어 주입의 원리로 프로그래밍하는 다양한 셀 프로세스 디자인에 적용 가능하다.
정밀한 핫 캐리어 주입 프로그래밍
도 3은 핫 캐리어 주입에 의해 프로그래밍하는 비휘발성 메모리 셀(300)을 도시한다. 이런 논의의 목적으로, 셀은 n채널이고 셀은 부동 게이트(305)에 일렉트론을 인가함으로써 프로그래밍된다고 가정한다. 비휘발성 메모리에서 셀이 p채널 타입이라면 홀이 부동 게이트(305)에 인가되리라는 것은 당업자라면 이해할 수 있을 것이다. 도 3에 도시된 셀은 논의에 중요한 특징만을 도시하는 단지 간략화된 표현이고 프로그래밍을 위해 핫 캐리어 주입을 사용하는 다른 타입의 셀 구조에 대한 본 발명의 적용성을 제한하지 않는다. 예를 들면, 도 3에 도시된 제어 게이트(325)는 일부 셀 디자인에서 다수의 제어 게이트를 표현할 수 있다.
셀(300)의 프로그래밍 동안, 소스(315)에서 드레인(320)으로의 채널(310)에서의 일렉트론 흐름은 소스 전류(Is 340), 드레인 전류(Id 345)로 표현된다. 채널(310)의 어떤 지점에 있는, 고전계 영역(Eh 335)이 핫 일렉트론을 생성한다. 상기 영역(335) 근처에서, 수직 전계(Ev 350)가 산화물(330)을 통해 부동 게이트(305)로 핫 일렉트론의 일부를 끌어당긴다. 상기 부동 게이트(305)로 흐르는 일렉트론은 부동 게이트(305) 충전 전류(Ig 355)를 형성한다.
상기 부동 게이트 충전 전류(Ig 355)는 Is 340 또는 Id 345와 비교하여 작은 값을 가진다. 따라서 Is 340과 Id 345는 대략 동일하다. 고전계 영역(Eh 335)에 진입하는 일렉트론의 수는 Is 340과 Id 345과 직접 관련된다. 상기 영역에 진입하는 일렉트론의 일부는 부동 게이트 충전 전류(Ig 355)를 형성하는 핫 일렉트론이 된다. 그러므로 Ig 355는 Is 340과 Id 345에 비례한다. 예를 들면, 프로그래밍 동안 Is 340 또는 Id 345의 감소는 Ig 355를 감소시킬 것이다. Ig 355는 단지 Ig 355가 작은 경우인 부동 게이트(305)에서의 작은 양의 전하 변화에 대해 또는 짧은 프로그래밍 시간에 대해 일정하다고 가정할 수 있다. 프로그래밍 동안 Ig 355가 일정하게 유지된다고 가정하면, 부동 게이트(305)에 저장된 전하 변화는 프로그래밍 시간의 Ig 355배에 직접 관련된다.
멀티레벨과 아날로그 메모리 응용은 부동 게이트(305)에서의 전하 변화량에 고도의 정밀도를 요구한다. 이것은 작은 증분으로 원하는 전하 레벨에 근접함으로써 달성될 수 있다. 각각의 펄스와 관련한 전하 변화량이 작다면 일련의 프로그래밍 펄스와 검증 단계가 상기 증분 프로그래밍 접근법을 달성할 수 있다. 실제적 이유 때문에, 최단 프로그래밍 펄스 시간은 더 낮은 바운드를 가진다. 핫 캐리어 프로그래밍의 정규 조건하에서, 최단 펄스 시간이 통상적으로 전하를 너무 많이 변화시켜 요구된 정밀도에 유용하지 않을 수 있다. 그러므로 개별 프로그래밍 펄스 동안 부동 게이트(305)에서의 작은 전하 변화를 달성하기 위하여, Ig 355는 감소하여야 한다. 본 발명은 Is 340 또는 Id 345를 직접 감소시킴으로써 Ig 355 감소를 달성한다. 상기 셀의 프로그래밍 속도는 멀티레벨 디지털 저장장치 또는 아날로그 정보 저장장치에 대해 요구되는 고도의 프로그래밍 정밀도를 얻도록 감소한다.
일렉트론이 부동 게이트(305)에 인가될 때, 수직 전계(Ev 350)가 감소하여 더 낮은 Ig 355 및 더 느린 프로그래밍을 초래한다. 일련의 프로그래밍 펄스를 사용하여 이런 효과를 완화하고 전체 프로그래밍 시간을 단축하기 위하여, 미리 정해진 방식으로 연속적 펄스를 사용하여 Ig 355를 증가시키는 것이 요구된다. 본 발명은 연속적 프로그래밍 펄스로 Is 340 또는 Id 345를 증가시킴으로써 Ig 355 증가를 달성한다.
본 발명에 의한 정밀 프로그래밍은 여분의 셀 프로세싱 단계를 부가하지 않고 달성된다. 감소한 프로그래밍 셀 전류는 많은 셀이 더 낮은 프로그래밍 속도를 오프셋하는 셀의 페이지로 동시에 프로그래밍될 수 있도록 한다. 본 발명을 사용한 메모리 칩의 결과적인 프로그래밍 성능은 셀 메모리당 단일 비트에 관련한 칩 비용을 감소시키는 멀티레벨 용량을 보장하면서 개선된다.
펄스 전류 프로그래밍 기술의 일반적 설명
본 발명의 바람직한 실시예에 따른 주 블록도가 도 4에 도시되어 있다. 상기 블록도는 메모리 셀(45)에 연결되어 소거, 프로그래밍, 검증 및 판독을 달성한다. 메모리 셀(45)은 핫 캐리어 주입 현상을 이용하여 프로그래밍 될 수 있는 비휘발성 메모리 셀 타입으로 이루어진다고 가정한다. 또한, 검증 또는 판독을 위한 감지 동안 상기 메모리 셀(45)은 전압 모드에 있다고 가정한다. 또한, 상기 메모리 셀(45)은 검증 및 판독 동안 전압 모드 이외의 모드에 있을 수 있다.
CL 라인(42)은 메모리 셀(45)의 하나의 단자를 공통라인 전압 제어 회로 블록(41)에 연결한다. 메모리 셀의 로우와 칼럼으로 이루어진 메모리 어레이에서, 상기 CL 라인(42)은 보통 단일 또는 다중 로우에 있는 다수의 메모리 셀 사이에서 공유되거나 또는 메모리 어레이의 모든 메모리 셀에 의해 공유될 수 있다. 당업자들에게 가상 그라운드 어레이로서 공지된 바와 같은 다른 타입의 메모리 어레이에서, 상기 CL 라인(42)은 메모리 어레이의 칼럼에 있는 다수의 메모리 셀 사이에서 공유된다. 상기 공통 라인 전압 제어 회로 블록(41)은 소거, 프로그램, 검증 및 판독 제어 회로 블록(414)의 제어하에서 메모리 셀의 소거, 프로그램, 검증 및 판독 동안 CL 라인(42)에 적당한 전압을 제공한다. 상기 소거, 프로그램, 검증 및 판독 제어 회로 블록(414)은 메모리 셀의 소거, 프로그램, 검증 및 판독을 달성하기 위해 필요한 제어 및 시퀀싱 로직으로 구성된다.
CG 라인(43)은 메모리 셀(45)을 제어 게이트 전압 제어회로 블록(44)에 연결한다. 상기 CG 라인(43)은 보통 메모리 어레이의 로우에 있는 다수의 메모리 셀 사이에서 공유된다. 상기 제어 게이트 전압 제어회로 블록(44)은 소거, 프로그램, 검증 및 판독 제어 회로 블록(414)의 제어하에서 메모리 셀의 소거, 프로그램, 검증 및 판독 동안 CG 라인(43)에 적당한 전압을 제공한다.
BL 라인(415)은 메모리 셀을 비트라인 선택 회로 블록(46)에 연결한다. 보통, 상기 BL 라인(415)은 메모리 어레이의 칼럼에 있는 다수의 메모리 셀 사이에서 공유된다. 가상 그라운드 타입 메모리 어레이에서 상기 CL 라인(42)과 BL 라인(415)은 서로 인접하여 평행하게 진행한다. 상기 비트라인 선택 회로 블록(46)은 VR 라인(48)으로부터 BL 라인(415)을 결합 또는 분리시킨다.
VR 라인(48)에 연결된 프리차지 전압 제어 회로 블록(404)이 메모리 셀(45)의 프로그래밍, 검증 및 판독 동안 VR 라인(48)을 프리차징 시킨다. 프리차지 전압 발생 블록(410)은 소거, 프로그램, 검증 및 판독 제어 회로 블록(414)의 제어하에서 프리차지 전압 제어 회로 블록(404)에 서로 다른 양의 프리차지 전압을 제공하는 능력을 가진다. VPCHGEN 라인(406)은 프리차지 전압 제어 회로 블록(404)을 프리차지 전압 발생 블록(410)에 연결한다.
상기 VR 라인(48)에 연결된 전류 제어 회로 블록(403)은 프로그래밍 동안 프로그래밍 전류 펄스가 메모리 셀(45)을 통과하도록 하고 검증 또는 판독 동안 정전류가 메모리 셀(45)을 통과하도록 한다. 상기 전류 제어 회로 블록(403)은 로직 출력 라인(402)에 의해 구동되는 래치를 가진다. 상기 래치는 검증 또는 판독 동안 로직 출력 라인(402)이 로직 로우로 가는 경우에 리셋된다. 검증 또는 판독 싸이클의 시작에서, 상기 래치는 소거, 프로그램, 검증 및 판독 제어 회로 블록(414)에 의해 설정된다. 프로그래밍 동안 래치가 설정되며, 이는 로직 출력 라인(402)과 독립적이다. 래치가 설정될 때, 상기 전류 제어 회로 블록(403)은 프로그래밍 동안 프로그래밍 전류 펄스를, 또는 검증 또는 판독 동안 정전류를 통과시킨다.
IGEN 라인(407)은 전류 제어 회로 블록(403)을 비트라인 전류 발생 블록(411)에 연결한다. 소거, 프로그램, 검증 및 판독 제어 회로 블록(414)의 제어하에서, 상기 비트라인 전류 발생 블록(411)은 프로그래밍 동안 메모리 셀(45)을 통과하는 프로그래밍 전류 펄스의 크기를 제어하고 검증 및 판독 동안 메모리 셀(45)을 통과하는 정전류의 크기를 제어한다. 또한, 상기 소거, 프로그램, 검증 및 판독 제어 회로 블록(414)은 프로그래밍 동안 메모리 셀(45)을 통과하는 프로그래밍 전류 펄스의 지속기간을 제어한다.
CERV 라인(408)은 전류 제어 회로 블록(403)을 전류 엔드 기준 전압 회로 블록(412)에 연결한다. 상기 전류 엔드 기준 전압 회로 블록(412)은 전류 제어 회로 블록(403)이 프로그래밍 동안의 프로그래밍 전류 펄스의 인가 동안 또는 검증 또는 판독 동안의 정전류 인가 동안 메모리 셀(45)을 통과하는 전류를 싱크 또는 소싱하도록 하는 적당한 전압을 제공한다. 전류 제어 회로 블록(403)이 메모리 셀(45)을 통해 전류를 싱크시키는 경우, 전류 엔드 기준 전압 회로 블록(412)에 의해 제공되는 CERV 라인(408)상의 전압은 공통 라인 전압 제어 회로 블록(41)에 의해 제공되는 전압에 대해 크기가 더 작다. 전류 제어 회로 블록(403)에 의해 메모리 셀(45) 전류를 싱크시키는 예에서, 상기 전류 엔드 기준 전압 회로 블록(412)은 CERV 라인(408)에 OV를 제공하고 공통 라인 전압 제어 회로 블록(41)은 CL 라인(42)에 더 높은 전압을 제공한다. 상기 전류 제어 회로 블록(403)이 메모리 셀(45)에 전류를 소싱시키는 경우, 상기 CERV 라인(408)의 전류 엔드 기준 전압 회로 블록(412)에 의해 제공되는 전압은 CL 라인(42)의 공통 라인 전압 제어 회로 블록(41)에 의해 제공되는 전압에 대해 크기가 더 크다. 예를 들면, 상기 전류 엔드 기준 전압 회로 블록(412)은 CERV 라인(408)에 고전압을 제공하고 공통 라인 전압 제어 회로 블록(41)은 전류 제어 회로가 메모리 셀(45)로 전류를 소싱시킬 때 0V를 제공한다. 프로그래밍 동안, 전류 싱킹 또는 전류 소싱 경우에서 CERV 라인(408)에 전류 엔드 기준 전압 회로 블록(412)에 의해 제공된 전압과 CL 라인(42)의 공통 라인 전압 제어 회로 블록(41)에 의해 제공된 전압 사이의 차는 핫 일렉트론이 발생하기에 필요한 조건을 형성할 정도로 충분히 크다.
상기 VR 라인(48) 및 VREF 라인(401)을 통해 기준 전압 선택 블록(405)에 연결된 전압 비교기 블록(49)은 VR 라인(48)의 전압이 VREF 라인(401)의 기준 전압보다 높은지 또는 낮은지의 여부를 결정하기 위해 메모리 셀(45)의 검증 및 판독 동안 사용된다. 검증 또는 판독 동안 VR 라인(48)의 전압이 VREF 라인(401)의 기준 전압보다 더 높은 경우에 전압 비교기 블록(49)은 로직 출력 라인(402)에 로직 하이를 출력한다. VR 라인(48)의 전압이 VREF 라인(401)의 기준 전압보다 더 낮은 경우에 상기 전압 비교기 블록(49)은 로직 출력 라인(402)에 로직 로우를 출력한다. 상기 기준 전압은 RVGEN 버스(409)를 통해 기준 전압 발생 블록(413)에 의해 기준 전압 선택 회로 블록(405)에 제공된다.
상기 프리차지 전압 제어 회로 블록(404), 전류 제어 회로 블록(403), 전압 비교기(49), 기준 전압 선택 회로 블록(405), 로직 출력 라인(402) 및 VREF 라인(401)은 서로 도 4에 도시된 바와 같이 비트라인 드라이버 블록(416)을 형성한다.
높은 프로그래밍 정밀도를 달성하기 위하여, 상기 정렬된 시퀀스의 이벤트는 소거, 프로그램, 검증 및 판독 제어 회로 블록(414)의 제어하에서 발생하여야 한다. 우선, 상기 메모리 셀(45)은 CL 라인(42), CG 라인(43) 및 BL 라인(415)에 적당한 전압을 인가함으로써 소거 싸이클을 통해 소거된다. 여기에서 소거는 메모리 셀(45)의 부동 게이트로부터 일렉트론을 제거한다는 것을 의미한다. 소거 싸이클 이후에, 메모리 셀(45)이 적당히 소거되었는지를 검증하기 위하여 소거 검증 싸이클이 수행된다. 소거된 셀은 보통 프로그램 검증 또는 판독 동안 메모리 셀(45)에서 판독될 것으로 기대되는 전압 범위 밖에 있는 VR 라인(48)의 전압을 다시 검증 또는 판독할 것이다. 소거 검증 사이클 동안, 상기 메모리 셀(45)은 프로그램 검증 또는 판독 동안 사용되는 것과 동일한 전압 모드에 놓여 진다. 소거 검증 싸이클 동안, 상기 메모리 셀(45)은 프로그램 검증 또는 판독 동안 사용된 것과 동일한 전압 모드에 놓여 진다. 소거 검증 싸이클 동안, 적당 크기의 전압이 기준 전압 선택 회로 블록(405)에 의해 VREF 라인(401)에 제공된다. 소거 검증 동안 VR 라인(48)의 전압이 VREF 라인(401)의 기준 전압과 비교된다. 소거 검증 동안 VR 라인(48)의 전압이 VREF 라인(401)의 전압보다 더 높은 경우에, 전압 비교기(49)의 로직 출력 라인(402)은 메모리 셀(45)이 적당히 소거되었고 추가 소거 싸이클이 수행될 필요가 없음을 의미하는 로직 하이로 전환한다. 마찬가지로, 소거 검증에 의해 수반되는 부가적 소거 싸이클이 메모리 셀(45)의 적당한 소거가 발생할 때까지 수행된다. 상기 메모리 셀(45)이 소거 및 소거 검증 싸이클의 최대수로 소거되지 않는다면, 에러 플래그가 소거, 프로그램, 검증 및 판독 제어 회로 블록(414)에서 설정된다. 메모리 셀을 소거하기 위해 소거 검증 싸이클에 의해 수반되는 단지 하나의 소거 싸이클을 사용하는 것이 바람직하다. 보통, 메모리 셀 어레이의 단일 또는 다수의 로우에 있을 수 있는 다수의 메모리 셀이 소거된다.
상기 메모리 셀(45)이 적당히 소거되면, 상기 메모리 셀(45)이 프로그래밍된다. 여기에서의 프로그래밍은 메모리 셀(45)의 부동 게이트에 대한 일렉트론 부가를 의미한다. 프로그래밍 싸이클은 VR 라인(48)에 프리차지 전압(Vpchg)을 인가함으로써 비트라인 선택 회로 블록(46)을 통해 BL 라인(415)을 프리차징시킴으로써 시작된다. 상기 프리차지 전압(Vpchg)은 프리차지 전압 발생 블록(410)에 의해 발생한다. 적당한 전압, 즉 고전압 또는 저전압이 CL 라인(42)과 CG 라인(43) 중 하나 또는 둘 다에 인가된다. 프로그래밍 동안 상기 CL 라인(42)과 CG 라인(43)에 인가된 전압은 공통라인 전압 제어 회로 블록(41)과 제어 게이트 전압 제어 회로 블록(44)에 의해 각각 발생한다. BL 라인(415), CL 라인(42) 및 CG 라인(43)에 대한 개별 전압 인가의 타이밍 관계는 사용된 메모리 셀(45)의 특성에 좌우되며, 소거, 프로그램, 검증 및 판독 제어 회로 블록(414)에 의해 제어된다. BL 라인(415)의 프리차지가 완료된 후, 상기 프리차지 전압(Vpchg)이 VR 라인(48)으로부터 제거되고 적당한 지속 및 크기의 프로그래밍 전류 펄스가 소거, 프로그램, 검증 및 판독 제어 회로 블록(414)의 제어하에 VR 라인(48)에 인가된다.
본 발명의 다른 실시예는 메모리 셀(45)의 전류를 간접적으로 제어하기 위하여 프리차지 전압 제어 회로(404)를 사용한다. 상기 동작 및 회로는 다음의 예외를 제외하고 동일하다. 프로그래밍 사이클 동안, 프리차지 신호를 제공하는 대신에, 상기 프리차지 전압 제어 회로(404)는 비트라인 선택 회로(46)를 통해 BL 라인(415)으로 전송되는 VR 라인(48)에 대한 전압 프로그래밍 펄스를 제공한다. 이런 다른 실시예에서, 상기 전류 제어 회로(403)는 프로그래밍 싸이클 동안 턴오프되고 검증 또는 판독 싸이클 동안에만 사용된다.
프로그래밍 펄스의 완료 후, 상기 메모리 셀(45)은 프로그램 검증 사이클로 진행한다. 바람직한 감지 모드는 메모리 셀(45)이 프로그래밍 검증 동안 전압 모드에 놓이도록 하는 것이다. 상기 프로그램 검증 싸이클은 VR 라인(48)에 프리차지 전압(Vpchg)을 인가함으로써 비트라인 선택 회로 블록(46)을 통해 BL 라인(415)을 프리차징함으로써 시작된다. 상기 프리차지 전압(Vpchg)은 프리차지 전압 제어 회로 블록(404)에 의해 제공된다. 적당한 전압, 즉 고전압 또는 저전압이 CL 라인(42)과 CG 라인(43) 중 하나 또는 둘 다에 인가된다. 검증 동안 상기 CL 라인(42)과 CG 라인(43)에 인가된 전압은 공통라인 전압 제어 회로 블록(41)과 제어 게이트 전압 제어 회로 블록(43)에 의해 각각 발생한다. BL 라인(415), CL 라인(42) 및 CG 라인(43)에 대한 개별 전압 인가의 타이밍 관계는 사용된 메모리 셀(45)의 특성에 의존하며, 소거, 프로그램, 검증 및 판독 제어 회로 블록(414)에 의해 제어된다. BL 라인(415)의 프리차지가 완료된 후, 상기 프리차지 전압(Vpchg)이 VR 라인(48)으로부터 제거되고 적당한 크기의 정전류가 소거, 프로그램, 검증 및 판독 제어 회로 블록(414)의 제어하에 전류 제어 회로 블록(403)에 의해 VR 라인(48)에 인가된다. 동시에 적당한 전압이 전류 엔드 기준 전압 회로 블록(412)에 의해 제공된다. 과도 주기 후에, 안정된 전압이 CL 라인(42)과 CG 라인(43)의 전압, 전류 제어 회로 블록(403)에 의해 초래되는 메모리 셀(45)을 통한 정전류, 전류 엔드 기준 전압 회로 블록(412)에 의해 제공된 전압, 및 메모리 셀(45)의 부동 게이트 상의 전하량에 의존하게 되는 VR 라인(48)에 발생한다. 적당한 크기의 기준 전압은 기준 전압 선택 회로 블록(405)에 의해 전압 비교기의 입력으로 VREF 라인(401)상에 놓인다. VR 라인(48)의 메모리 셀에 의해 발생하고, 또한 전압 비교기(49)에 대한 입력이 되는 안정된 전압은 VREF 라인(401)상의 기준 전압과 비교된다. 전압 비교기(49)의 로직 출력 라인(402)이 로직 하이에서 VR 라인(48)상의 전압이 VREF 라인(401)상의 전압보다 높다는 것을 나타내면, 소거, 프로그램, 검증 및 판독 제어 회로 블록이 프로그램 검증 사이클에 수반되는 다른 프로그램 사이클을 수행한다. 상기 프로그램 및 프로그램 검증 싸이클은 VR 라인(48)의 전압이 로직 로우로 구동되는 전압 비교기(49)의 로직 출력 라인(402)에 의해 표시된 바와 같이 프로그램 검증 싸이클 동안 VREF 라인(401)의 전압보다 더 낮아질 때까지 지속된다.
각각의 연속적 프로그래밍 싸이클 동안 라인 CL(42)와 CG(43) 중 하나 또는 둘 다의 전압을 변경함으로써, BL 라인(415)의 프리차지 전압을 변경함으로써, 프로그래밍 전류 펄스의 크기 또는 지속 시간 중 하나 또는 둘 다를 변경함으로써, 또는 상기 조건들의 어떤 조합에 의해 프로그래밍 조건이 변경될 수 있다는 것이 가능하다. 어떤 조건의 프로그램 싸이클 이후, 프로그램 검증 사이클 동안 VREF(401) 라인에 상기 적당한 기준 전압이 인가된다. 상기 VREF 라인(401)의 기준 전압은 이전 프로그램 싸이클의 조건 및 메모리 셀(45)에 프로그래밍 되어 다음 판독 사이클에서 다시 판독될 것으로 최종 예측된 전압에 대한 특정 관계를 가진다.
판독 싸이클 동안, 바람직한 감지 모드는 메모리 셀(45)을 전압 모드로 놓이게 한다. 소거, 프로그램, 검증 및 판독 회로 블록의 제어하에, 상기 CL(42)와 CG 라인(43)상의 전압, BL 라인(415)을 프리차징하는데 사용되는 프리차지 전압(Vpchg), 메모리 셀(45)을 통해 발생한 정전류, 및 판독 싸이클 동안 전류 엔드 기준 전압 회로(412) 셋업에 의해 제공된 전압은 프로그램 검증 싸이클 동안의 셋업과 정확히 동일한 조건에 있다. 상기 메모리 셀(45)로부터 판독된 전압은 다수의 디지털 비트를 나타내도록 디코딩될 수 있다. 다수의 디지털 비트가 디코딩될 때, 프로그램 검증 싸이클 동안 사용되는 VREF 라인(401) 상의 기준 전압이 메모리 셀(45)에 저장될 다수의 디지털 비트의 개별 표현이다. 또한, 메모리 셀(45)로부터 판독된 전압은 아날로그 시스템에 직접 사용될 수 있다. 이런 경우에, 상기 프로그램 검증 싸이클 동안 사용되는 VREF 라인(401)상의 기준 전압은 메모리 셀(45)에 저장될 아날로그 전압의 아날로그 표현이다.
펄스 전류 프로그래밍 기술의 일실시예에 대한 상세한 설명
일 실시예를 위하여, 도 5a는 메모리 셀(45)의 프로그래밍 동안의 바이어싱 조건을 도시하고, 도 5b는 메모리 셀(45)의 검증 및 판독 동안의 바이어싱 조건을 도시한다. 또한, 도 5a와 도 5b는 이전에 도 4에 도시된 블록의 일부에 대한 동일한 회로 실시예를 도시한다. 이런 실시예에 대한 예로서, 상기 메모리 셀(45)은 HESSCHEI 셀 디자인을 사용하여 채널의 중간에서 발생하는 핫 일렉트론으로 프로그램한다. 상기 공통 라인 전압 제어 회로 블록(41)은 프로그래밍 동안 6 내지 12V 범위에 있는 CL 라인(42)상의 고전압(VCL) 및 검증 또는 판독 동안 2 내지 6V 범위의 전압을 제공한다. 상기 CL 라인(42)에 인가되는 특정 전압은 메모리 셀(45)의 특성에 의존한다.
상기 제어 게이트 전압 제어 회로 블록(44)은 프로그래밍 동안 1 내지 2V 범위에 있는 CG 라인(43)상의 저전압(VCG) 및 검증 및 판독 동안 2 내지 6V의 범위에 있는 전압을 제공한다. 상기 CG 라인(43)에 인가되는 특정 전압은 메모리 셀(45)의 특성에 의존한다.
상기 비트라인 선택 회로 블록(46)은 라인(501)에 의해 VBLSEL 전압 소스(502)에 연결되는 게이트를 가지는 n채널 MOS 트랜지스터 MN1(503)으로 구성된다. 상기 VBLSEL 전압 소스(502)는 이전에 도 4에 도시된 소거, 프로그램, 검증 및 판독 회로 블록(414)에 의해 제어된다. 0V가 라인(501)에 인가될 때, 상기 MN1 트랜지스터(503)는 BL 라인(415)을 VR 라인(48)으로부터 분리시킨다. 프로그래밍 동안 5V 또는 검증 또는 판독 동안 8V가 라인(501)에 인가될 때, 상기 MN1 트랜지스터(503)는 BL 라인(415)을 VR 라인(48)에 연결한다.
상기 프리차지 전압 제어 회로 블록(404)은 라인(505)에 의해 VPCNTL 전압 소스에 연결되는 게이트를 가지는 n채널 MOS 트랜지스터 MN2(506)으로 구성된다. 상기 라인(505)상의 VPCNTL 전압은 이전에 도 4에 도시된 소거, 프로그램, 검증 및 판독 회로 블록(414)에 의해 제어된다. 상기 MN2 트랜지스터(506)의 하나의 단부는 VR 라인(48)에 연결되고 다른 단부는 라인(504)을 통해 전압 소스(Vpchg)에 연결된다. 상기 Vpchg 전압은 프로그래밍 동안 0.5 내지 2V의 범위에 있고 검증 또는 판독 동안 1 내지 6V의 범위에 있다. 사용된 특정 전압(Vpchg)은 메모리 셀(45)의 특성에 의존한다. 0V가 라인(505)에 인가될 때, 상기 MN2 트랜지스터(506)는 VR 라인(48)으로부터 라인(504)상의 Vpchg 전압을 분리시킨다. 프로그래밍 동안 5V 및 검증 또는 판독 동안 8V가 라인(505)에 인가될 때, 상기 MN2 트랜지스터(506)는 라인(504)상의 Vpchg 전압을 VR 라인(48)에 연결한다.
상기 전류 제어 회로 블록(403)은 n채널 MOS 트랜지스터 MN3(512)와 MN4(513)으로 구성되는 전류 미러(mirror) 트랜지스터 쌍을 포함한다. 상기 MN3 트랜지스터(512)는 당업자들에 의해 이해되는 바와 같이 다이오드 연결된 형태로 있다. 상기 MN3 트랜지스터(512)의 다이오드 연결 측은 라인(516)에 의해 트랜지스터 MN6(507)과 트랜지스터 MN5(511)의 일측에 연결된다. 상기 MN3 트랜지스터(512)의 다른 단부는 CERV 라인(408)에 의해 전류 엔드 기준 전압 회로 블록(412)에 연결된다. MN4 트랜지스터(513)의 게이트는 MN3 트랜지스터(512)의 게이트에 연결된다. 상기 MN4 트랜지스터(513)의 하나의 단자는 VR 라인(48)에 연결되고 다른 단자는 CERV 라인(408)에 의해 전류 엔드 기준 전압 회로 블록(412)에 연결된다. 상기 MN6 트랜지스터(507)의 다른 단부는 IGEN 라인(407)에 연결된다. 또한, MN6 트랜지스터(507)의 게이트는 라인(514)에 연결된다. 또한, 상기 라인(514)은 래치(LATCH)(510)의 출력 및 INV 인버터(509)의 입력에 연결된다. 상기 INV 인버터(509)의 출력은 라인(515)에 의해 MN5 트랜지스터(511)의 게이트에 연결된다. 상기 MN5 트랜지스터(511)의 다른 단부는 CERV 라인(408)을 통해 전류 엔드 기준 전압 회로 블록(412)에 연결된다. 상기 LATCH(510)의 입력은 로직 출력 라인(402)에 연결된다.
상기 LATCH(510)가 설정될 때 상기 라인(514)은 로직 하이 레벨에 있고, LATCH(510)가 리셋될 때 상기 라인(514)은 로직 로우 레벨에 있다. 상기 라인(514)이 로직 하이 레벨에 있을 때, 상기 MN6 트랜지스터(507)는 IGEN 라인(407)을 라인(516)에 연결하고 MN5 트랜지스터(511)가 CERV 라인(408)을 라인(516)으로부터 분리시킨다. 프로그래밍 싸이클 동안, 프로그래밍 전류 펄스(IPULSE)가 이전에 도 4에 도시된 비트라인 전류 발생 회로(411)에 의해 IGEN 라인(407)에 인가된다. IPULSE는 도 5a에 도시된 바와 같이 0.5 내지 50㎂ 범위의 크기 및 1 내지 10 ㎲ 범위의 지속시간을 가진다. 검증 또는 판독 싸이클 동안, 이전에 도 4에 도시된 바와 같이 정전류(ICONST)가 비트라인 전류 발생 블록(411)에 의해 IGEN 라인(407)에 인가된다. ICONST는 도 5b에 도시된 바와 같이 0.5 내지 10㎂ 범위의 크기를 가진다. IPULSE에 대한 특정 크기와 지속 시간 및 ICONST에 대한 크기는 메모리 셀(45)의 특성에 의존한다.
프로그래밍 동안, 상기 MN3 트랜지스터(512)의 다이오드 연결 측은 IGEN 라인(407)상의 IPULSE 전류 펄스 소스에 결합되고, MN3 트랜지스터의 다른 쪽은 전류 엔드 기준 전압 회로 블록(412)에 의해 0V(접지)에 결합된다. 검증 또는 판독 동안 MN3 트랜지스터(512)의 다이오드 연결 측은 IGEN 라인(407)상의 정전류 소스(ICONST)에 결합된다.
프로그래밍 동안 전류 펄스 소스(IPULSE)가 MN3 트랜지스터(512)에 특정 크기와 지속시간의 전류 펄스를 제공할 때, 상기 MN4 트랜지스터(513)는 유사한 전류 펄스를 0V(접지)로 싱크한다. 검증 또는 판독 동안 정전류 소스(ICONST)가 MN3 트랜지스터(512)에 특정 크기의 정전류를 제공할 때, 상기 MN4 트랜지스터(513)는 유사한 정전류를 0V(접지)로 싱크한다. 0V(접지)는 전류 엔드 기준 전압 회로 블록(412)에 의해 CERV 라인(408)에 전개된다. 프로그램 및 검증 또는 판독 동안, 일정한 펄스(IPULSE)와 정전류(ICONST)는 각각 MN1 트랜지스터(503), 메모리 셀(45)을 통과하며, CL 라인(42)상의 공통 라인 전압 제어 회로 블록(41)에 의해 제공되는 전압 소스(VCL)에 의해 소싱된다.
정밀 프로그래밍을 달성하기 위하여, 상기 메모리 셀(45)은 소거된다. 소거 동안, 0V가 공통 라인 전압 제어 회로 블록(41)의 VCL 전압 소스에 의해 CL 라인(42)에 인가되고, 0V가 프리차지 전압 제어 회로 블록(404)에 의해 VR 라인(48)에 인가되고, BL 라인(415)을 VR 라인(48)에 결합하기 위하여 라인(501)에 5V가 인가되며, 전류 제어 회로 블록(403)의 LATCH(510)가 이전에 도 4에 도시된 소거, 프로그램, 검증 및 판독 제어 회로 블록(414)에 의해 리셋된다. 다음에, 크기 12V와 10㎳ 지속시간의 고전압 펄스가 제어 게이트 전압 제어 회로 블록(44)의 VCG 전압 소스에 의해 CG 라인(43)에 인가된다. 소거 싸이클 후, 소거 검증 싸이클이 수행된다. 4V가 CL 라인(42)과 CG 라인(43)에 인가되고, BL 라인(415)을 VR 라인(48)에 결합시키기 위해 라인(501)에 5V가 인가되며, 4V의 프리차지 전압(Vpchg)이 4V로 BL 라인(415)을 프리차징하도록 VR 라인(48)에 인가된다. 크기 10㎂의 정전류(ICONST)가 비트라인 전류 발생 블록(411)에 의해 IGEN 라인(407)에 인가되며, 0V(접지)가 전류 엔드 기준 전압 회로 블록(412)에 의해 CERV 라인(408)에 인가된다. 소거 레벨을 표현하는 기준 전압은 전압 버스 RVGEN(409)로부터 기준 전압 선택 회로 블록(405)에 의해 선택되는 VREF 라인(401)에 인가된다. 상기 RVGEN 전압 버스(409) 상의 기준 전압은 기준 전압 발생 블록(413)에 의해 발생한다. 다음에, 상기 프리차지 전압이 비트라인 제어 회로 블록(404)의 라인(505)에 0V를 인가함으로써 VR 라인(48)으로부터 제거된다. 다음에, 전류 제어 회로 블록(403)의 LATCH(510)가 소거, 프로그램, 검증 및 판독 회로 블록(414)에 의해 설정된다. 이때에, 상기 정전류(ICONST)가 메모리 셀(45)을 통과하고 MN4 트랜지스터(513)에 의해 0V(접지)로 싱크된다. 과도 주기 후, 안정한 전압이 VR 라인(48)에 전개된다. 상기 전압 비교기(49)는 VR 라인(48)상의 전압과 VREF 라인(401)상의 기준 전압을 비교한다. VR 라인(48)상의 전압이 VREF 라인(401)상의 기준 전압보다 더 높다면, 비교기 로직 출력(402)의 출력은 메모리 셀(45)이 적당히 소거되었다는 것을 나타내는 로직 하이 레벨로 있게 된다. 그렇지 않으면, 상기 메모리 셀(45)은 추가 소거 및 소거 검증 싸이클로 넘어간다.
상기 소거 검증 싸이클 동안 전압(VCL, VCG, Vpchg), 정전류(ICONST) 및 타이밍 관계는 프로그램 검증 또는 판독 싸이클 동안 인가된 것들과 동일하다. 차이는 소거 검증, 프로그램 검증 및 판독 싸이클 동안 VREF 라인(401)에 적당한 기준 전압이 인가된다는 것이다.
메모리 셀(45)이 적당히 소거된 후, 프로그래밍이 시작된다. 프로그래밍 동안, 고전압(12V)이 공통 라인 전압 제어 회로 블록(41)의 VCL 전압 소스에 의해 CL 라인(42)에 인가되고, 프리차지 전압 제어 회로 블록(404)에 의해 VR 라인(48)에 2V가 인가되고, BL 라인(415)을 VR 라인(48)에 결합시키기 위해 라인(510)에 5V가 인가되고, CERV 라인(408)에 0V(접지)가 인가되며, 전류 제어 회로 블록(403)의 LATCH(510)가 소거, 프로그램, 검증 및 판독 제어 회로 블록(414)에 의해 리셋된다. 다음에, 2V가 제어 게이트 전압 제어 회로 블록(44)의 VCG 전압 소스에 의해 CG 라인(43)에 인가된다. 다음에, 상기 전류 제어 회로 블록(403)의 LATCH(510)가 소거, 프로그램, 검증 및 판독 제어 회로 블록(414)에 의해 설정된다. 동시에, 어떤 낮은 크기와 1㎲ 지속시간에서 시작하는 전류 펄스(IPULSE)가 비트라인 전류 발생 블록(411)에 의해 IGEN 라인(407)에 인가된다. 이 시점에서, 상기 펄스 전류(IPULSE)가 메모리 셀(45)을 통과하고 MN4 트랜지스터(513)에 의해 0V(접지)로 싱크된다. 전류 펄스의 끝에서, 상기 전류 제어 회로 블록(403)의 LATCH(510)가 소거, 프로그램, 검증 및 판독 제어 회로 블록(414)에 의해 리셋되고, 더 이상 메모리 셀(45)을 통해 전류가 싱크되지 않는다.
상기 프로그래밍 사이클 후, 프로그램 검증 싸이클이 소거 검증 싸이클에서와 정확히 동일하게 수행된다. 요구된 프로그램 레벨을 표현하는 기준 전압이 VREF 라인(401)에 인가되며, 이는 전압 버스 RVGEN(409)으로부터 기준 전압 선택 회로 블록(405)에 의해 선택된다. 비교기의 로직 출력(402)이 로우인 경우에, 상기 LATCH(514)가 리셋되고 추가 프로그래밍 전류 펄스가 메모리 셀(45)에 인가되지 않는다. 그렇지않으면, 프로그램 검증 싸이클 동안 비교기의 로직 출력(402)이 로우가 되거나 또는 최대수의 프로그램/검증 싸이클이 도달할 때 소거, 프로그램, 검증 및 판독 제어 회로 블록(414)에 의해 에러 플래그가 설정될 때까지 추가 프로그램/검증 싸이클이 메모리 셀(45)에서 수행된다. 각각의 연속적 프로그램 싸이클 동안, 상기 전류 펄스(IPULSE)는 메모리 셀(45)의 특성에 의존하여 특정 양만큼 증분한다.
모두 비트라인 드라이버(416)의 부품인 전류 제어 회로 블록(403), 전류 엔드 기준 전압 회로 블록(412), 로직 출력 라인(402), CERV 라인(408), 및 IGEN 라인(407)은 고전압 회로의 사용을 요구하지않아 회로 복잡성을 감소시킨다. 부가적으로, 전압 모드 감지의 사용은 회로 복잡성을 추가로 간략화하는 감지 동작에 관한 한 정확히 동일한 회로 형태가 프로그래밍을 위해 사용될 수 있도록 한다.
펄스 전류 프로그래밍 기술을 사용한 프로그래밍 동안 다른 실시예에 대한 상세한 설명
도 6은 프로그래밍 동안 다른 실시예의 상세한 설명을 도시한다. 이런 실시예에서 전류는 전류 제어 회로 블록(403)에 의해 소싱된다. 상기 전류 제어 회로 블록(403)은 p채널 트랜지스터 MP1, MP2, MP3 및 MP4(601, 603, 602 및 604)로 이루어진 캐스코드 전류 미러로 구성된다. 전류 엔드 기준 전압 회로 블록(412)에 의해 CERV 라인(408)에 제공되는 전압은 공통 라인 전압 제어 회로 블록(41)에 의해 CL 라인(42)에 제공되는 전압보다 크기가 더 크다. 상기 CERV 라인(408)상의 전압은 8 내지 14V 범위에 있고 CL 라인(42)상의 전압은 0V이다. 상기 비트라인 선택 회로 블록(46), 제어 게이트 전압 제어 회로 블록(44) 및 프리차지 전압 제어 회로 블록(404)은 이전 실시예에서 개시된 바와 같이 동일한 기능을 수행한다.
페이지 모드 동작
도 7은 M 칼럼과 N 로우 메모리 셀(45)로 구성되는 메모리 어레이(715)의 블록도를 도시한다. 선택된 로우로부터의 다수의 메모리 셀(45)은 페이징 모드 형태로 프로그래밍 되어 효율적으로 프로그래밍 시간을 감소시킬 수 있다.
라인(703)상의 X 어드레스 입력의 제어하에서, 다수의 X 디코드 블록(701-702) 중 하나는 적당한 공통 라인 전압 제어 회로 블록(41)과 제어 게이트 전압 제어 회로 블록(44) 쌍을 선택한다. 그러므로 각각의 선택된 X 디코드 블록(701-702)은 한 쌍의 라인(CL과 CG)에 대한 적당한 전압 인가를 선택한다. 예를 들면, X 디코드(702)는 CLN 라인(708)과 CGN 라인(709)상의 전압 인가를 허용하도록 한 쌍의 공통 라인 전압 제어 회로 블록(41)과 제어 게이트 전압 제어 회로 블록(44)을 선택할 것이다. 따라서 로우 번호 N의 모든 메모리 셀(45)에 전압을 인가한다.
라인(704)상의 Y 어드레스 입력의 제어하에서, Y 디코드 블록(705)은 비트라인 선택 회로 블록(46)을 통해 다수의 칼럼, 또는 비트라인으로 구성되는 페이지를 선택한다. 명료함으로 위하여, 도 6에서는 각각의 비트라인 선택 회로 블록(46)이 단지 하나의 비트라인에 연결되는 것으로 도시된다. 상기 비트라인 선택 회로 블 록(46)은 다수의 비트라인에 연결하도록 수행될 수 있다고 이해하여야 한다.
소거 싸이클 동안, 선택된 로우상의 모든 메모리 셀이 소거된다. 프로그래밍 동안, 메모리 셀(45)의 페이지가 병렬 형태로 프로그래밍 되고 검증된다. 페이지는 선택된 로우에 있는 메모리 셀(45)의 모두, 또는 서브세트가 될 수 있다. 판독 싸이클 동안, 메모리 셀의 페이지는 병렬로 판독된다.
비록 본 발명이 바람직한 실시예를 참조하여 기술되었지만, 당업자는 본 발명의 사상 및 범위를 벗어나지 않고 변형이 이루어진다는 것을 인식할 것이다.

Claims (25)

  1. 집적 회로 메모리 장치로서,
    상기 집적 회로 메모리 장치의 동작을 제어하는 제어 수단;
    각각 소스, 드레인, 제어 게이트, 및 전하를 저장할 수 있는 부동 게이트를 포함하며, 상기 집적 회로 메모리 장치로의 입력 신호에 대응하는 상기 부동 게이트에 대한 전하의 핫 캐리어 주입에 의해 프로그래밍 가능한 다수의 메모리 셀; 및
    상기 제어 수단에 응답하여, 선택된 메모리 셀의 소스, 드레인 또는 제어 게이트에 점진적으로 변하는 전압을 반복적으로 인가하여, 상기 선택된 메모리 셀의 프로그래밍 동안 상기 소스와 드레인 사이에 흐르는 전류를 상기 입력 신호와 무관하게 제어함으로써, 상기 선택된 메모리 셀의 부동 게이트에 저장된 전하량이 정밀하게 제어되는 드라이버 수단을 포함하는, 집적 회로 메모리 장치.
  2. 각각 소스, 드레인, 제어 게이트, 및 전하를 저장할 수 있는 부동 게이트를 포함하며, 집적 회로 메모리 장치로의 입력 신호에 대응하는 핫 캐리어 주입에 의해 프로그래밍 가능한 다수의 메모리 셀을 구비하는 집적 회로 메모리 장치에서, 상기 메모리 셀을 프로그래밍하는 방법으로서,
    상기 선택된 메모리 셀의 부동 게이트에 저장된 전하량이 정밀하게 제어되도록, 선택된 메모리 셀의 소스, 드레인 또는 제어 게이트에 점진적으로 변하는 전압을 반복적으로 인가하여, 상기 선택된 메모리 셀의 상기 소스와 드레인 사이에 흐르는 전류를 상기 입력 신호와 무관하게 제어하는 단계를 포함하는, 메모리 셀 프로그래밍 방법.
  3. 제 1 항에 있어서, 상기 드라이버 수단은 선택된 다수의 메모리 셀이 선택된 로우에서 그룹으로서 프로그래밍 되도록 상기 선택된 다수의 메모리 셀을 동작시키고, 상기 드라이버 수단은 다수의 제어 블록을 포함하며, 상기 다수의 제어 블록 중 하나는 프로그래밍 동안 상기 선택된 다수의 메모리 셀 중 하나에 연결되는 것을 특징으로 하는 집적 회로 메모리 장치.
  4. 제 3 항에 있어서, 상기 선택된 로우의 각 메모리 셀은 상기 드라이버 수단에 각각 공통으로 연결되는 소스 및 제어 게이트를 가지며, 칼럼의 각 메모리 셀은 상기 드라이버 수단에 공통으로 연결된 드레인을 갖는 것을 특징으로 하는 집적 회로 메모리 장치.
  5. 제 3 항에 있어서, 상기 선택된 로우의 각 메모리 셀은 상기 드라이버 수단에 공통으로 연결되는 제어 게이트를 가지며, 칼럼의 각 메모리 셀은 상기 드라이버 수단에 각각 연결된 소스 및 드레인을 갖는 것을 특징으로 하는 집적 회로 메모리 장치.
  6. 제 1 항에 있어서, 상기 드라이버 수단은 상기 메모리 셀에 저장되는 임의의 전하와 무관하게 상기 메모리 셀의 소스와 드레인 사이의 전류를 제어하는 것을 특징으로 하는 집적 회로 메모리 장치.
  7. 집적 회로 메모리 장치로서,
    장치 제어 블록;
    각각 제 1 단자, 제 2 단자, 제어 게이트, 및 전하를 저장할 수 있는 부동 게이트를 포함하며, 상기 집적 회로 메모리 장치로의 입력 신호에 대응하는 상기 부동 게이트에 대한 전하의 핫 캐리어 주입에 의해 프로그래밍 가능한 메모리 셀 어레이;
    프로그래밍을 위해 선택된 메모리 셀의 제 1 단자에 연결되어, 상기 입력 신호와 무관하게 미리 선택된 프로그래밍 전압을 발생시키는 제 1 제어 블록;
    상기 선택된 메모리 셀의 제 2 단자에 연결되어, 상기 입력 신호와 무관하게 미리 선택된 제어 전류를 발생시키는 제 2 제어 블록; 및
    상기 선택된 메모리 셀의 제어 게이트에 연결되어, 상기 입력 신호와 무관하게 점진적으로 변하는 프로그래밍 전압을 발생시키는 제 3 제어 블록을 포함하며,
    상기 제 1, 제 2 및 제 3 제어 블록은 장치 제어 블록에 응답하여, 상기 선택된 메모리 셀의 부동 게이트에 저장된 전하량이 정밀하게 제어되도록 상기 선택된 메모리 셀의 반복적인 프로그래밍 동안 상기 제 1 단자와 제 2 단자 사이로 흐르는 전류를 협동적으로 제어하는, 집적 회로 메모리 장치.
  8. 제 7 항에 있어서, 상기 제 1, 제 2 및 제 3 제어 블록은 선택된 다수의 메모리 셀이 그룹으로서 프로그래밍 되도록 상기 선택된 다수의 메모리 셀을 동작시키고, 상기 다수의 메모리 셀은 로우와 칼럼으로 배열되고, 상기 선택된 다수의 메모리 셀은 선택된 로우에 있는 선택된 셀을 포함하는 것을 특징으로 하는 집적 회로 메모리 장치.
  9. 제 8 항에 있어서, 로우의 각 메모리 셀은 상기 제 1 제어 블록에 공통으로 연결되는 상기 제 1 단자 및 상기 제 3 제어 블록에 공통으로 연결되는 상기 제어 게이트를 가지며, 칼럼의 각 메모리 셀은 상기 제 2 제어 블록에 공통으로 연결되는 상기 제 2 단자를 갖는 것을 특징으로 하는 집적 회로 메모리 장치.
  10. 제 8 항에 있어서, 로우의 각 메모리 셀은 상기 제 3 제어 블록에 공통으로 연결되는 상기 제어 게이트를 가지며, 칼럼의 각 메모리 셀은 상기 제 1 제어 블록에 공통으로 연결되는 상기 제 1 단자 및 상기 제 2 제어 블록에 공통으로 연결되는 상기 제 2 단자를 갖는 것을 특징으로 하는 집적 회로 메모리 장치.
  11. 제 7 항에 있어서, 상기 제 1, 제 2 및 제 3 제어 블록은 상기 메모리 셀의 임의의 전하와 무관하게 상기 메모리 셀의 제 1 단자와 제 2 단자 사이의 전류를 제어하는 것을 특징으로 하는 집적 회로 메모리 장치.
  12. 제 7 항에 있어서, 상기 제 2 제어 블록은 상기 메모리 셀의 제 2 단자에 연결되어 프로그래밍 동안 상기 메모리 셀을 통하는 상기 제어 전류를 구동하는 전류 제어 회로를 포함하는 것을 특징으로 하는 집적 회로 메모리 장치.
  13. 제 12 항에 있어서, 기준 전압을 발생시키는 기준 전압 블록을 더 포함하며, 상기 기준 전압의 크기는 제어 신호들에 응답하여 설정되고,
    상기 제 2 제어 블록은 상기 기준 전압 블록 및 상기 전류 제어 회로에 연결되며 상기 기준 전압에 대해 상기 메모리 셀의 제 2 단자에서의 전압에 응답하여 2개의 가능한 로직 상태 중 하나로 설정되는 전압 비교기를 포함함으로써, 상기 메모리 셀에 저장되는 전하량이 정밀하게 프로그래밍 될 수 있는 것을 특징으로 하는 집적 회로 메모리 장치.
  14. 제 12 항에 있어서, 상기 제 2 제어 블록은 프로그래밍 동안 소정 전압으로 상기 제 2 단자와 상기 전류 제어 회로 사이의 도전 라인을 설정하는 프리차지 전압 회로를 포함하는 것을 특징으로 하는 집적 회로 메모리 장치.
  15. 제 7 항에 있어서, 상기 제2 제어 블록은 상기 메모리 셀의 제 2 단자에 연결된 프리차지 전압 회로를 포함하며, 상기 프리차지 전압 회로는 프로그래밍 동안 상기 메모리 셀을 통하는 제어 전류를 형성하도록 상기 제 2 단자에서의 전압을 설정하는 것을 특징으로 하는 집적 회로 메모리 장치.
  16. 제 2 항에 있어서, 상기 다수의 메모리 셀을 로우와 칼럼의 어레이로 배열하는 단계;
    상기 로우 중 하나를 선택하고, 상기 선택된 로우 내의 다수의 메모리 셀을 선택하는 단계; 및
    상기 소스, 드레인 및 제어 게이트에 전압을 인가하고, 상기 선택된 다수의 메모리 셀 각각의 부동 게이트에 저장된 전하량이 정밀하게 제어되어 상기 선택된 다수의 메모리 셀을 그룹으로서 프로그래밍하도록 그룹으로서 상기 선택된 다수의 메모리 셀 각각의 소스와 드레인 사이로 흐르는 전류를 제어하는 단계를 더 포함하는 것을 특징으로 하는 메모리 셀 프로그래밍 방법.
  17. 제 2 항에 있어서, 상기 전압 인가 및 전류 제어 단계는 상기 메모리 셀에 저장된 임의의 전하와 무관하게 상기 메모리 셀의 소스와 드레인 사이의 전류를 제어하는 단계를 포함하는 것을 특징으로 하는 메모리 셀 프로그래밍 방법.
  18. 각각의 메모리 셀이 제 1 단자, 제 2 단자, 제어 게이트, 및 전하를 저장할 수 있는 부동 게이트를 포함하며, 집적 회로 메모리 장치로의 입력 신호에 대응하는 상기 부동 게이트에 대한 전하의 핫 캐리어 주입에 의해 프로그래밍 가능한 메모리 셀 어레이를 구비하는 집적 회로 메모리 장치에서, 선택된 메모리 셀을 프로그래밍하는 방법으로서,
    상기 선택된 메모리 셀을 소거하기 위해 상기 부동 게이트로부터 전하가 제거되도록 상기 선택된 메모리 셀의 상기 제 1 단자, 제 2 단자 및 제어 게이트에 소거 전압을 인가하는 단계;
    상기 제 1 단자, 제 2 단자 및 제어 게이트에 미리 선택된 프로그램 전압을 인가하고, 상기 부동 게이트에 저장된 전하량이 정밀하게 제어되어 상기 선택된 메모리 셀을 프로그래밍하도록 임의의 입력 신호 전압과 무관하게 상기 선택된 메모리 셀의 상기 제 1 단자와 제 2 단자 사이로 흐르는 전류를 제어하는 단계;
    상기 제 1 단자 및 상기 제어 게이트에 프로그램 검증 전압을 인가하고, 프로그램 기준 전압에 대해 상기 선택된 메모리 셀의 제 2 단자에서의 전압을 비교하여 상기 선택된 메모리 셀이 프로그래밍 되었음을 검증하는 단계; 및
    상기 프로그램 검증 전압 인가 단계가 상기 선택된 메모리 셀이 프로그래밍 되었음을 검증할 때까지 상기 프로그램 전압 및 프로그램 검증 전압 인가 단계를 반복하는 단계를 포함하는, 메모리 셀 프로그래밍 방법.
  19. 제 18 항에 있어서, 상기 프로그램 전압 인가 단계는 다음의 반복에서 상기 메모리 셀에 인가되는 전압 및 상기 메모리 셀을 통해 흐르는 전류를 변화시키는 단계를 포함하는 것을 특징으로 하는 메모리 셀 프로그래밍 방법.
  20. 제 18항에 있어서, 상기 소거 전압 인가 단계 후, 상기 제 1 단자 및 상기 제어 게이트에 소거 검증 전압을 인가하고, 소거 기준 전압에 대해 상기 메모리 셀의 제 2 단자에서의 전압을 비교하여 상기 메모리 셀이 소거되었음을 검증하는 단계;
    상기 소거 검증 전압 인가 단계가 상기 메모리 셀이 소거되었음을 검증할 때까지 상기 소거 전압 및 상기 검증 전압 인가 단계를 반복하는 단계; 및
    그룹으로서 선택된 다수의 메모리 셀에 상기 소거 전압, 상기 소거 검증 전압, 상기 프로그램 전압 및 상기 프로그램 검증 전압을 인가하여 상기 선택된 다수의 메모리 셀을 프로그래밍하는 단계를 더 포함하는 것을 특징으로 하는 메모리 셀 프로그래밍 방법.
  21. 제 18 항에 있어서, 그룹으로서 선택된 다수의 메모리 셀에 상기 소거 전압, 상기 프로그램 전압 및 상기 프로그램 검증 전압을 인가하여 상기 선택된 다수의 메모리 셀을 프로그래밍하는 단계를 더 포함하는 것을 특징으로 하는 메모리 셀 프로그래밍 방법.
  22. 제 18항에 있어서, 비트라인은 상기 메모리 셀의 제 2 단자에 대한 접속부를 포함하며;
    상기 프로그램 전압 인가 단계 이전에 소정 전압으로 상기 비트라인을 프리차징하는 단계를 더 포함하는 것을 특징으로 하는 메모리 셀 프로그래밍 방법.
  23. 제 18 항에 있어서, 상기 프로그램 전압 인가 단계는 상기 메모리 셀의 제 2 단자에 소정 전압을 인가하여, 상기 제 1 단자와 제 2 단자 사이로 흐르는 전류를 간접적으로 제어하는 단계를 포함하는 것을 특징으로 하는 메모리 셀 프로그래밍 방법.
  24. 제 18 항에 있어서, 상기 프로그램 전압 인가 단계는 상기 메모리 셀에 저장된 임의의 전하와 무관하게 상기 제 1 단자와 제 2 단자 사이의 제어 전류를 구동하는 단계를 포함하는 것을 특징으로 하는 메모리 셀 프로그래밍 방법.
  25. 제 18 항에 있어서, 상기 메모리 셀이 프로그래밍 되었음을 나타내는 바람직한 전하에 대응하는 기준 전압에 대해 상기 제 2 단자의 전압을 비교하여, 상기 메모리 셀이 프로그래밍 되었음을 검증하는 단계를 더 포함하는 것을 특징으로 하는 메모리 셀 프로그래밍 방법.
KR1019997008083A 1997-03-06 1998-03-06 비휘발성 메모리 셀의 정밀 프로그래밍 KR100697492B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US8/812,868 1997-03-06
US08/812,868 1997-03-06
US08/812,868 US5870335A (en) 1997-03-06 1997-03-06 Precision programming of nonvolatile memory cells
PCT/US1998/004511 WO1998039775A1 (en) 1997-03-06 1998-03-06 Precision programming of nonvolatile memory cells

Publications (2)

Publication Number Publication Date
KR20000075997A KR20000075997A (ko) 2000-12-26
KR100697492B1 true KR100697492B1 (ko) 2007-03-20

Family

ID=25210829

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019997008083A KR100697492B1 (ko) 1997-03-06 1998-03-06 비휘발성 메모리 셀의 정밀 프로그래밍

Country Status (6)

Country Link
US (3) US5870335A (ko)
EP (1) EP0965132A4 (ko)
JP (2) JP2001501013A (ko)
KR (1) KR100697492B1 (ko)
CN (1) CN1169159C (ko)
WO (1) WO1998039775A1 (ko)

Families Citing this family (100)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6331724B1 (en) * 1995-11-17 2001-12-18 Nippon Precision Circuits, Inc. Single transistor E2prom memory device with controlled erasing
IL125604A (en) 1997-07-30 2004-03-28 Saifun Semiconductors Ltd Non-volatile electrically erasable and programmble semiconductor memory cell utilizing asymmetrical charge
US6768165B1 (en) * 1997-08-01 2004-07-27 Saifun Semiconductors Ltd. Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping
US6633499B1 (en) 1997-12-12 2003-10-14 Saifun Semiconductors Ltd. Method for reducing voltage drops in symmetric array architectures
US6430077B1 (en) 1997-12-12 2002-08-06 Saifun Semiconductors Ltd. Method for regulating read voltage level at the drain of a cell in a symmetric array
US6633496B2 (en) 1997-12-12 2003-10-14 Saifun Semiconductors Ltd. Symmetric architecture for memory cells having widely spread metal bit lines
US6058042A (en) * 1997-12-26 2000-05-02 Sony Corporation Semiconductor nonvolatile memory device and method of data programming the same
US6215148B1 (en) 1998-05-20 2001-04-10 Saifun Semiconductors Ltd. NROM cell with improved programming, erasing and cycling
US6348711B1 (en) 1998-05-20 2002-02-19 Saifun Semiconductors Ltd. NROM cell with self-aligned programming and erasure areas
US6346427B1 (en) 1999-08-18 2002-02-12 Utmc Microelectronic Systems Inc. Parameter adjustment in a MOS integrated circuit
US6275415B1 (en) * 1999-10-12 2001-08-14 Advanced Micro Devices, Inc. Multiple byte channel hot electron programming using ramped gate and source bias voltage
US6429063B1 (en) 1999-10-26 2002-08-06 Saifun Semiconductors Ltd. NROM cell with generally decoupled primary and secondary injection
US6928001B2 (en) * 2000-12-07 2005-08-09 Saifun Semiconductors Ltd. Programming and erasing methods for a non-volatile memory cell
US6490204B2 (en) 2000-05-04 2002-12-03 Saifun Semiconductors Ltd. Programming and erasing methods for a reference cell of an NROM array
US6396741B1 (en) * 2000-05-04 2002-05-28 Saifun Semiconductors Ltd. Programming of nonvolatile memory cells
US6292394B1 (en) 2000-06-29 2001-09-18 Saifun Semiconductors Ltd. Method for programming of a semiconductor memory cell
US6396742B1 (en) * 2000-07-28 2002-05-28 Silicon Storage Technology, Inc. Testing of multilevel semiconductor memory
US6614692B2 (en) * 2001-01-18 2003-09-02 Saifun Semiconductors Ltd. EEPROM array and method for operation thereof
US6677805B2 (en) 2001-04-05 2004-01-13 Saifun Semiconductors Ltd. Charge pump stage with body effect minimization
US6584017B2 (en) 2001-04-05 2003-06-24 Saifun Semiconductors Ltd. Method for programming a reference cell
US6636440B2 (en) 2001-04-25 2003-10-21 Saifun Semiconductors Ltd. Method for operation of an EEPROM array, including refresh thereof
JP2002334588A (ja) * 2001-05-11 2002-11-22 Seiko Epson Corp 不揮発性半導体記憶装置のプログラム方法
US6643181B2 (en) 2001-10-24 2003-11-04 Saifun Semiconductors Ltd. Method for erasing a memory cell
US7098107B2 (en) 2001-11-19 2006-08-29 Saifun Semiconductor Ltd. Protective layer in memory device and method therefor
US6885585B2 (en) * 2001-12-20 2005-04-26 Saifun Semiconductors Ltd. NROM NOR array
US6583007B1 (en) 2001-12-20 2003-06-24 Saifun Semiconductors Ltd. Reducing secondary injection effects
GB2400709B (en) * 2002-01-16 2005-12-28 Advanced Micro Devices Inc System and method for programming ONO dual bit memory cells
TWI292914B (ko) * 2002-01-17 2008-01-21 Macronix Int Co Ltd
US7190620B2 (en) * 2002-01-31 2007-03-13 Saifun Semiconductors Ltd. Method for operating a memory device
US6700818B2 (en) * 2002-01-31 2004-03-02 Saifun Semiconductors Ltd. Method for operating a memory device
JP4156248B2 (ja) * 2002-02-18 2008-09-24 株式会社ルネサステクノロジ 不揮発性半導体記憶装置
US6917544B2 (en) * 2002-07-10 2005-07-12 Saifun Semiconductors Ltd. Multiple use memory chip
US6826107B2 (en) * 2002-08-01 2004-11-30 Saifun Semiconductors Ltd. High voltage insertion in flash memory cards
US7136304B2 (en) 2002-10-29 2006-11-14 Saifun Semiconductor Ltd Method, system and circuit for programming a non-volatile memory array
US6754103B2 (en) * 2002-11-04 2004-06-22 Silicon Storage Technology, Inc. Method and apparatus for programming and testing a non-volatile memory cell for storing multibit states
US6967896B2 (en) * 2003-01-30 2005-11-22 Saifun Semiconductors Ltd Address scramble
US7178004B2 (en) * 2003-01-31 2007-02-13 Yan Polansky Memory array programming circuit and a method for using the circuit
US6856551B2 (en) * 2003-02-06 2005-02-15 Sandisk Corporation System and method for programming cells in non-volatile integrated memory devices
US7630237B2 (en) * 2003-02-06 2009-12-08 Sandisk Corporation System and method for programming cells in non-volatile integrated memory devices
US6906958B2 (en) * 2003-03-26 2005-06-14 Taiwan Semiconductor Manufacturing Co., Ltd. Word-line voltage generator
KR100505707B1 (ko) * 2003-08-26 2005-08-03 삼성전자주식회사 프로그램 동작시 가변되는 비트 라인의 전압 레벨을조절하는 플래쉬 메모리 장치의 프로그램 제어회로 및 그제어방법
US7123532B2 (en) * 2003-09-16 2006-10-17 Saifun Semiconductors Ltd. Operating array cells with matched reference cells
US6956770B2 (en) * 2003-09-17 2005-10-18 Sandisk Corporation Non-volatile memory and method with bit line compensation dependent on neighboring operating modes
JP2005129151A (ja) * 2003-10-23 2005-05-19 Fujitsu Ltd 半導体記憶装置
TWI247311B (en) * 2004-03-25 2006-01-11 Elite Semiconductor Esmt Circuit and method for preventing nonvolatile memory from over erasure
US7652930B2 (en) * 2004-04-01 2010-01-26 Saifun Semiconductors Ltd. Method, circuit and system for erasing one or more non-volatile memory cells
US7490283B2 (en) 2004-05-13 2009-02-10 Sandisk Corporation Pipelined data relocation and improved chip architectures
US7366025B2 (en) * 2004-06-10 2008-04-29 Saifun Semiconductors Ltd. Reduced power programming of non-volatile cells
GB2431026B (en) * 2004-07-30 2008-05-07 Spansion Llc Semiconductor device and writing method
US7095655B2 (en) * 2004-08-12 2006-08-22 Saifun Semiconductors Ltd. Dynamic matching of signal path and reference path for sensing
US20060036803A1 (en) * 2004-08-16 2006-02-16 Mori Edan Non-volatile memory device controlled by a micro-controller
US20060068551A1 (en) * 2004-09-27 2006-03-30 Saifun Semiconductors, Ltd. Method for embedding NROM
US7638850B2 (en) * 2004-10-14 2009-12-29 Saifun Semiconductors Ltd. Non-volatile memory structure and method of fabrication
US20060146624A1 (en) * 2004-12-02 2006-07-06 Saifun Semiconductors, Ltd. Current folding sense amplifier
US7120051B2 (en) * 2004-12-14 2006-10-10 Sandisk Corporation Pipelined programming of non-volatile memories using early data
US7420847B2 (en) * 2004-12-14 2008-09-02 Sandisk Corporation Multi-state memory having data recovery after program fail
US7158421B2 (en) * 2005-04-01 2007-01-02 Sandisk Corporation Use of data latches in multi-phase programming of non-volatile memories
US7849381B2 (en) * 2004-12-21 2010-12-07 Sandisk Corporation Method for copying data in reprogrammable non-volatile memory
US7130210B2 (en) * 2005-01-13 2006-10-31 Spansion Llc Multi-level ONO flash program algorithm for threshold width control
CN1838328A (zh) * 2005-01-19 2006-09-27 赛芬半导体有限公司 擦除存储器阵列上存储单元的方法
US7212939B2 (en) * 2005-02-18 2007-05-01 Taiwan Semiconductor Manufacturin Co., Ltd. Method and system for timing measurement of embedded macro module
US8053812B2 (en) 2005-03-17 2011-11-08 Spansion Israel Ltd Contact in planar NROM technology
US7206230B2 (en) * 2005-04-01 2007-04-17 Sandisk Corporation Use of data latches in cache operations of non-volatile memories
US7463521B2 (en) 2005-04-01 2008-12-09 Sandisk Corporation Method for non-volatile memory with managed execution of cached data
US7447078B2 (en) * 2005-04-01 2008-11-04 Sandisk Corporation Method for non-volatile memory with background data latch caching during read operations
US20070141788A1 (en) * 2005-05-25 2007-06-21 Ilan Bloom Method for embedding non-volatile memory with logic circuitry
US8400841B2 (en) * 2005-06-15 2013-03-19 Spansion Israel Ltd. Device to program adjacent storage cells of different NROM cells
US7184313B2 (en) * 2005-06-17 2007-02-27 Saifun Semiconductors Ltd. Method circuit and system for compensating for temperature induced margin loss in non-volatile memory cells
US7656710B1 (en) 2005-07-14 2010-02-02 Sau Ching Wong Adaptive operations for nonvolatile memories
US7804126B2 (en) * 2005-07-18 2010-09-28 Saifun Semiconductors Ltd. Dense non-volatile memory array and method of fabrication
US20070036007A1 (en) * 2005-08-09 2007-02-15 Saifun Semiconductors, Ltd. Sticky bit buffer
US7668017B2 (en) 2005-08-17 2010-02-23 Saifun Semiconductors Ltd. Method of erasing non-volatile memory cells
US20070096199A1 (en) * 2005-09-08 2007-05-03 Eli Lusky Method of manufacturing symmetric arrays
US20070120180A1 (en) * 2005-11-25 2007-05-31 Boaz Eitan Transition areas for dense memory arrays
US7352627B2 (en) * 2006-01-03 2008-04-01 Saifon Semiconductors Ltd. Method, system, and circuit for operating a non-volatile memory array
US7808818B2 (en) * 2006-01-12 2010-10-05 Saifun Semiconductors Ltd. Secondary injection for NROM
US20070173017A1 (en) * 2006-01-20 2007-07-26 Saifun Semiconductors, Ltd. Advanced non-volatile memory array and method of fabrication thereof
US7692961B2 (en) * 2006-02-21 2010-04-06 Saifun Semiconductors Ltd. Method, circuit and device for disturb-control of programming nonvolatile memory cells by hot-hole injection (HHI) and by channel hot-electron (CHE) injection
US7760554B2 (en) * 2006-02-21 2010-07-20 Saifun Semiconductors Ltd. NROM non-volatile memory and mode of operation
US8253452B2 (en) * 2006-02-21 2012-08-28 Spansion Israel Ltd Circuit and method for powering up an integrated circuit and an integrated circuit utilizing same
JP2009529755A (ja) * 2006-03-16 2009-08-20 フリースケール セミコンダクター インコーポレイテッド 不揮発性メモリアレイ用のビット線電流発生器及び不揮発性メモリアレイ
US20070255889A1 (en) * 2006-03-22 2007-11-01 Yoav Yogev Non-volatile memory device and method of operating the device
US7701779B2 (en) * 2006-04-27 2010-04-20 Sajfun Semiconductors Ltd. Method for programming a reference cell
WO2007149678A2 (en) * 2006-06-19 2007-12-27 Sandisk Corporation Programming defferently sized margins and sensing with compensations at select states for improved read operations in non-volatile memory
US7483305B2 (en) * 2006-08-28 2009-01-27 Micron Technology, Inc. Method, apparatus and system relating to automatic cell threshold voltage measurement
WO2008024688A2 (en) * 2006-08-25 2008-02-28 Micron Technology, Inc. Method, apparatus and system relating to automatic cell threshold voltage measurement
US7605579B2 (en) * 2006-09-18 2009-10-20 Saifun Semiconductors Ltd. Measuring and controlling current consumption and output current of charge pumps
US20080239599A1 (en) * 2007-04-01 2008-10-02 Yehuda Yizraeli Clamping Voltage Events Such As ESD
KR20090010481A (ko) * 2007-07-23 2009-01-30 삼성전자주식회사 선택 트랜지스터를 프로그램하는 낸드 플래시 메모리 장치및 그것의 프로그램 방법
US7590001B2 (en) 2007-12-18 2009-09-15 Saifun Semiconductors Ltd. Flash memory with optimized write sector spares
JP5127439B2 (ja) * 2007-12-28 2013-01-23 株式会社東芝 半導体記憶装置
US20090213643A1 (en) * 2008-02-26 2009-08-27 Michael Angerbauer Integrated Circuit and Method of Improved Determining a Memory State of a Memory Cell
JP2010079977A (ja) * 2008-09-25 2010-04-08 Toppan Printing Co Ltd 定電流型電源回路を有する不揮発性半導体メモリ装置
US9159452B2 (en) * 2008-11-14 2015-10-13 Micron Technology, Inc. Automatic word line leakage measurement circuitry
US8472280B2 (en) 2010-12-21 2013-06-25 Sandisk Technologies Inc. Alternate page by page programming scheme
US8588007B2 (en) 2011-02-28 2013-11-19 Micron Technology, Inc. Leakage measurement systems
US8634264B2 (en) 2011-10-26 2014-01-21 Micron Technology, Inc. Apparatuses, integrated circuits, and methods for measuring leakage current
KR20150073487A (ko) * 2013-12-23 2015-07-01 에스케이하이닉스 주식회사 반도체 메모리 장치
CN106158030B (zh) * 2015-04-28 2019-09-24 旺宏电子股份有限公司 对存储器装置编程的方法以及相关的存储器装置
CN112951309B (zh) * 2021-03-15 2021-11-19 长江存储科技有限责任公司 半导体存储器的验证错误位量化电路和方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5491809B2 (ja) * 2009-09-25 2014-05-14 パナソニック株式会社 系統連系インバータ装置

Family Cites Families (84)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4054864A (en) 1973-05-04 1977-10-18 Commissariat A L'energie Atomique Method and device for the storage of analog signals
US4181980A (en) 1978-05-15 1980-01-01 Electronic Arrays, Inc. Acquisition and storage of analog signals
US4415992A (en) 1981-02-25 1983-11-15 Motorola, Inc. Memory system having memory cells capable of storing more than two states
US4417325A (en) 1981-07-13 1983-11-22 Eliyahou Harari Highly scaleable dynamic ram cell with self-signal amplification
US4448400A (en) 1981-07-13 1984-05-15 Eliyahou Harari Highly scalable dynamic RAM cell with self-signal amplification
US4627027A (en) 1982-09-01 1986-12-02 Sanyo Electric Co., Ltd. Analog storing and reproducing apparatus utilizing non-volatile memory elements
JPS59111370A (ja) * 1982-12-16 1984-06-27 Seiko Instr & Electronics Ltd 不揮発性半導体メモリ
US4771404A (en) 1984-09-05 1988-09-13 Nippon Telegraph And Telephone Corporation Memory device employing multilevel storage circuits
US4667217A (en) 1985-04-19 1987-05-19 Ncr Corporation Two bit vertically/horizontally integrated memory cell
US4794565A (en) * 1986-09-15 1988-12-27 The Regents Of The University Of California Electrically programmable memory device employing source side injection
US5222047A (en) 1987-05-15 1993-06-22 Mitsubishi Denki Kabushiki Kaisha Method and apparatus for driving word line in block access memory
US5440518A (en) 1991-06-12 1995-08-08 Hazani; Emanuel Non-volatile memory circuits, architecture and methods
US5293560A (en) * 1988-06-08 1994-03-08 Eliyahou Harari Multi-state flash EEPROM system using incremental programing and erasing methods
US5268870A (en) 1988-06-08 1993-12-07 Eliyahou Harari Flash EEPROM system and intelligent programming and erasing methods therefor
US5043940A (en) * 1988-06-08 1991-08-27 Eliyahou Harari Flash EEPROM memory systems having multistate storage cells
US5198380A (en) * 1988-06-08 1993-03-30 Sundisk Corporation Method of highly compact EPROM and flash EEPROM devices
US4989179A (en) 1988-07-13 1991-01-29 Information Storage Devices, Inc. High density integrated circuit analog signal recording and playback system
US4890259A (en) 1988-07-13 1989-12-26 Information Storage Devices High density integrated circuit analog signal recording and playback system
US5150327A (en) 1988-10-31 1992-09-22 Matsushita Electric Industrial Co., Ltd. Semiconductor memory and video signal processing circuit having the same
US5042009A (en) * 1988-12-09 1991-08-20 Waferscale Integration, Inc. Method for programming a floating gate memory device
JPH02260298A (ja) * 1989-03-31 1990-10-23 Oki Electric Ind Co Ltd 不揮発性多値メモリ装置
US5172338B1 (en) 1989-04-13 1997-07-08 Sandisk Corp Multi-state eeprom read and write circuits and techniques
US5029130A (en) * 1990-01-22 1991-07-02 Silicon Storage Technology, Inc. Single transistor non-valatile electrically alterable semiconductor memory device
US5218571A (en) * 1990-05-07 1993-06-08 Cypress Semiconductor Corporation EPROM source bias circuit with compensation for processing characteristics
JP2709751B2 (ja) * 1990-06-15 1998-02-04 三菱電機株式会社 不揮発性半導体記憶装置およびそのデータ消去方法
US5371031A (en) * 1990-08-01 1994-12-06 Texas Instruments Incorporated Method of making EEPROM array with buried N+ windows and with separate erasing and programming regions
US5241494A (en) 1990-09-26 1993-08-31 Information Storage Devices Integrated circuit system for analog signal recording and playback
US5258949A (en) * 1990-12-03 1993-11-02 Motorola, Inc. Nonvolatile memory with enhanced carrier generation and method for programming the same
US5220531A (en) * 1991-01-02 1993-06-15 Information Storage Devices, Inc. Source follower storage cell and improved method and apparatus for iterative write for integrated circuit analog signal recording and playback
US5243239A (en) 1991-01-22 1993-09-07 Information Storage Devices, Inc. Integrated MOSFET resistance and oscillator frequency control and trim methods and apparatus
US5218569A (en) 1991-02-08 1993-06-08 Banks Gerald J Electrically alterable non-volatile memory with n-bits per memory cell
US5388064A (en) 1991-11-26 1995-02-07 Information Storage Devices, Inc. Programmable non-volatile analog voltage source devices and methods
US5313421A (en) * 1992-01-14 1994-05-17 Sundisk Corporation EEPROM with split gate source side injection
US5369609A (en) * 1992-03-13 1994-11-29 Silicon Storage Technology, Inc. Floating gate memory array with latches having improved immunity to write disturbance, and with storage latches
US5336936A (en) 1992-05-06 1994-08-09 Synaptics, Incorporated One-transistor adaptable analog storage element and array
US5657332A (en) 1992-05-20 1997-08-12 Sandisk Corporation Soft errors handling in EEPROM devices
US5592415A (en) * 1992-07-06 1997-01-07 Hitachi, Ltd. Non-volatile semiconductor memory
US5283761A (en) 1992-07-22 1994-02-01 Mosaid Technologies Incorporated Method of multi-level storage in DRAM
US5315541A (en) 1992-07-24 1994-05-24 Sundisk Corporation Segmented column memory array
US5412601A (en) 1992-08-31 1995-05-02 Nippon Steel Corporation Non-volatile semiconductor memory device capable of storing multi-value data in each memory cell
JP3302796B2 (ja) 1992-09-22 2002-07-15 株式会社東芝 半導体記憶装置
US5258759A (en) 1992-10-16 1993-11-02 California Institute Of Technology Method and apparatus for monotonic algorithmic digital-to-analog and analog-to-digital conversion
US5479170A (en) 1992-10-16 1995-12-26 California Institute Of Technology Method and apparatus for long-term multi-valued storage in dynamic analog memory
US5294819A (en) 1992-11-25 1994-03-15 Information Storage Devices Single-transistor cell EEPROM array for analog or digital storage
US5365486A (en) 1992-12-16 1994-11-15 Texas Instruments Incorporated Method and circuitry for refreshing a flash electrically erasable, programmable read only memory
KR960000616B1 (ko) 1993-01-13 1996-01-10 삼성전자주식회사 불휘발성 반도체 메모리 장치
EP0616333B1 (en) * 1993-03-18 1999-06-23 STMicroelectronics S.r.l. Method of biasing a nonvolatile flash-EEPROM memory array
US5357476A (en) * 1993-06-01 1994-10-18 Motorola, Inc. Apparatus and method for erasing a flash EEPROM
US5422842A (en) * 1993-07-08 1995-06-06 Sundisk Corporation Method and circuit for simultaneously programming and verifying the programming of selected EEPROM cells
US5563823A (en) * 1993-08-31 1996-10-08 Macronix International Co., Ltd. Fast FLASH EPROM programming and pre-programming circuit design
JPH07130166A (ja) 1993-09-13 1995-05-19 Mitsubishi Electric Corp 半導体記憶装置および同期型半導体記憶装置
US5477499A (en) * 1993-10-13 1995-12-19 Advanced Micro Devices, Inc. Memory architecture for a three volt flash EEPROM
US5511020A (en) 1993-11-23 1996-04-23 Monolithic System Technology, Inc. Pseudo-nonvolatile memory incorporating data refresh operation
JPH07230696A (ja) 1993-12-21 1995-08-29 Toshiba Corp 半導体記憶装置
US5440505A (en) * 1994-01-21 1995-08-08 Intel Corporation Method and circuitry for storing discrete amounts of charge in a single memory element
GB9401227D0 (en) 1994-01-22 1994-03-16 Deas Alexander R Non-volatile digital memory device with multi-level storage cells
JP3476952B2 (ja) 1994-03-15 2003-12-10 株式会社東芝 不揮発性半導体記憶装置
US5523972A (en) 1994-06-02 1996-06-04 Intel Corporation Method and apparatus for verifying the programming of multi-level flash EEPROM memory
US5539690A (en) * 1994-06-02 1996-07-23 Intel Corporation Write verify schemes for flash memory with multilevel cells
US5485422A (en) 1994-06-02 1996-01-16 Intel Corporation Drain bias multiplexing for multiple bit flash cell
US5487033A (en) * 1994-06-28 1996-01-23 Intel Corporation Structure and method for low current programming of flash EEPROMS
GB9415539D0 (en) 1994-08-02 1994-09-21 Deas Alexander R Bit resolution optimising mechanism
US5629890A (en) * 1994-09-14 1997-05-13 Information Storage Devices, Inc. Integrated circuit system for analog signal storing and recovery incorporating read while writing voltage program method
US5508958A (en) 1994-09-29 1996-04-16 Intel Corporation Method and apparatus for sensing the state of floating gate memory cells by applying a variable gate voltage
US5694356A (en) * 1994-11-02 1997-12-02 Invoice Technology, Inc. High resolution analog storage EPROM and flash EPROM
JP3281215B2 (ja) 1995-03-16 2002-05-13 株式会社東芝 ダイナミック型半導体記憶装置
US5663923A (en) 1995-04-28 1997-09-02 Intel Corporation Nonvolatile memory blocking architecture
US5590076A (en) * 1995-06-21 1996-12-31 Advanced Micro Devices, Inc. Channel hot-carrier page write
US5627784A (en) 1995-07-28 1997-05-06 Micron Quantum Devices, Inc. Memory system having non-volatile data storage structure for memory control parameters and method
US5973956A (en) 1995-07-31 1999-10-26 Information Storage Devices, Inc. Non-volatile electrically alterable semiconductor memory for analog and digital storage
JP3247034B2 (ja) 1995-08-11 2002-01-15 シャープ株式会社 不揮発性半導体記憶装置
JPH0969295A (ja) 1995-08-31 1997-03-11 Sanyo Electric Co Ltd 不揮発性多値メモリ装置
KR0172831B1 (ko) * 1995-09-18 1999-03-30 문정환 비휘발성 메모리를 프로그램하는 방법
KR0170296B1 (ko) 1995-09-19 1999-03-30 김광호 비휘발성 메모리소자
US5687114A (en) 1995-10-06 1997-11-11 Agate Semiconductor, Inc. Integrated circuit for storage and retrieval of multiple digital bits per nonvolatile memory cell
US5615159A (en) 1995-11-28 1997-03-25 Micron Quantum Devices, Inc. Memory system with non-volatile data storage unit and method of initializing same
KR0185611B1 (ko) 1995-12-11 1999-04-15 김광호 불휘발성 반도체 메모리장치의 고전압 레벨 최적화 회로 및 그 방법
KR100186300B1 (ko) 1996-04-04 1999-04-15 문정환 계층적 워드라인 구조를 갖는 반도체 메모리 소자
US5870332A (en) * 1996-04-22 1999-02-09 United Technologies Corporation High reliability logic circuit for radiation environment
US5712815A (en) * 1996-04-22 1998-01-27 Advanced Micro Devices, Inc. Multiple bits per-cell flash EEPROM capable of concurrently programming and verifying memory cells and reference cells
JPH1065948A (ja) 1996-08-21 1998-03-06 Hitachi Ltd 液晶表示付き電子カメラ
US5764586A (en) 1996-10-10 1998-06-09 Catalyst Semiconductor, Inc. Intermediate size non-volatile electrically alterable semiconductor memory device
JP3890647B2 (ja) 1997-01-31 2007-03-07 ソニー株式会社 不揮発性半導体記憶装置
US5896340A (en) 1997-07-07 1999-04-20 Invox Technology Multiple array architecture for analog or multi-bit-cell memory

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5491809B2 (ja) * 2009-09-25 2014-05-14 パナソニック株式会社 系統連系インバータ装置

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
05491809

Also Published As

Publication number Publication date
JP4286251B2 (ja) 2009-06-24
US6285598B1 (en) 2001-09-04
JP2006099959A (ja) 2006-04-13
WO1998039775A1 (en) 1998-09-11
EP0965132A4 (en) 2001-04-18
CN1169159C (zh) 2004-09-29
JP2001501013A (ja) 2001-01-23
EP0965132A1 (en) 1999-12-22
CN1249843A (zh) 2000-04-05
US5870335A (en) 1999-02-09
US6038174A (en) 2000-03-14
KR20000075997A (ko) 2000-12-26

Similar Documents

Publication Publication Date Title
KR100697492B1 (ko) 비휘발성 메모리 셀의 정밀 프로그래밍
EP0922285B1 (en) Erase method for page mode multiple bits-per-cell flash eeprom
KR0172401B1 (ko) 다수상태 불휘발성 반도체 메모리 장치
KR100586680B1 (ko) 비휘발성 반도체 기억장치
US20030117843A1 (en) Non-volatile multi-level semiconductor flash memory device and method of driving same
JP3854042B2 (ja) フラッシュメモリ装置及びそのプログラム方法
WO1997050089A1 (en) A method for a multiple bits-per-cell flash eeprom with page mode program and read
KR100501962B1 (ko) 전기적으로프로그램가능한메모리및프로그래밍방법
KR20090000469A (ko) 프로그램 성능을 향상시킬 수 있는 플래시 메모리 장치 및그것의 프로그램 방법
US5982662A (en) Semiconductor memory device with improved read characteristics for data having multi values
KR100589925B1 (ko) 비휘발성 반도체 기억 장치
US7173860B2 (en) Source controlled operation of non-volatile memories
WO2003107353A1 (en) Row decoder circuit for use in programming a memory device
US6724662B2 (en) Method of recovering overerased bits in a memory device
US6891755B2 (en) Architecture for a flash-EEPROM simultaneously readable in other sectors while erasing and/or programming one or more sectors
US6222771B1 (en) Unified program method and circuitry in flash EEPROM
KR100905717B1 (ko) 플래시 메모리 장치에서의 ｅ - ｆｕｓｅ 데이터 독출 방법
US6487116B2 (en) Precision programming of nonvolatile memory cells
US6992934B1 (en) Read bitline inhibit method and apparatus for voltage mode sensing
KR970029851A (ko) 다수상태 불휘발성 반도체 메모리 및 그의 구동방법
KR20010046219A (ko) 멀티레벨 플레시 메모리의 프로그램 및 리드 장치와 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130227

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140226

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20150227

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20160225

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20170308

Year of fee payment: 11

EXPY Expiration of term