CN109841247A - 具有电阻式存储器件的存储系统及其操作方法 - Google Patents

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Abstract

本发明涉及一种具有电阻式存储器件的存储系统及其操作方法，该存储系统包括：存储单元阵列，其包括多个电阻式存储单元；外围电路，其适用于基于写入命令而将与写入数据相对应的置位脉冲或复位脉冲提供给电阻式存储单元之中的选中存储单元；以及存储器控制器，其适用于将写入命令连同写入数据一起提供给外围电路，并且基于根据写入数据中的低比特位或高比特位的数量而计算出的功率消耗量来调度写入命令。

Description

具有电阻式存储器件的存储系统及其操作方法
相关申请的交叉引用
本申请要求于2017年11月28日提交的申请号为10-2017-0160652的韩国专利申请的优先权，其公开内容通过引用整体并入本文。
技术领域
本发明的各种实施例涉及一种半导体设计技术，并且更具体地涉及一种具有电阻式存储器件的存储系统的命令调度方法。
背景技术
关于对半导体存储器件的高容量和低功耗的需求，已经进行了对具有非易失性而不具有刷新的下一代存储器件的研究。下一代存储器件包括使用相变材料的相变随机存取存储器(PRAM)、使用诸如过渡金属氧化物的可变电阻材料的电阻式随机存取存储器(RRAM)以及使用铁磁材料的磁性随机存取存储器(MRAM)。组成下一代半导体存储元件的材料的电阻可以根据供应到存储器件中的电压或电流而变化。即使电流供应或电压供应中断了，不仅材料保留了电阻，而且还确保了高操作速度。
特别地，在这样的电阻式存储器件之中，因为PRAM的数据是非易失性以及可以被随机访问，所以PRAM适用于各种半导体系统和不同半导体存储器件。
发明内容
本公开的各种实施例针对一种存储系统以及存储系统的操作方法，所述存储系统可以基于写入数据中的具有逻辑高数据或逻辑低数据的比特位的数量来调度施加到电阻式存储器件的写入命令。
根据本发明的一个实施例，一种存储系统包括：存储单元阵列，其包括多个电阻式存储单元；外围电路，其适用于基于写入命令而将与写入数据相对应的置位脉冲或复位脉冲提供至所述电阻式存储单元之中的选中存储单元中；以及存储器控制器，其适用于将所述写入命令连同所述写入数据一起提供给所述外围电路，并且基于根据所述写入数据中的低比特位或高比特位的数量而计算出的功率消耗量来调度所述写入命令。
根据本发明的一个实施例，一种存储系统的操作方法包括：产生写入命令和写入数据；根据所述写入数据中的低比特位或高比特位的数量而计算功率消耗量，并且基于通过将计算出的所述功率消耗量累计相加而获得的值来将所述写入命令连同所述写入数据一起发出至存储器件；以及基于所述写入命令而由所述存储器件将与所述写入数据相对应的置位脉冲或复位脉冲提供给电阻式存储单元之中的选中存储单元。
根据本发明的一个实施例，一种存储系统的操作方法包括：产生写入命令和写入数据；根据所述写入数据中的低比特位或高比特位的数量来计算功率消耗量；当所述写入命令指示第一写入操作时，基于地址来将计算出的所述功率消耗量储存在功率数据表中；当所述写入命令指示第二写入操作时，基于地址来将储存在所述功率数据表中的所述功率消耗量累计相加；基于通过将所述功率消耗量累计相加而获得的值来将所述写入命令和所述写入数据发出至所述存储器件；以及基于所述写入命令而由所述存储器件将与所述写入数据相对应的置位脉冲或复位脉冲提供给电阻式存储单元之中的选中存储单元。
附图说明
图1是示出电阻式存储器件的存储单元的示图。
图2是用于描述电阻式存储器件的存储单元的相变材料的特性的曲线图。
图3是示出根据本发明的一个实施例的存储系统的框图。
图4是示出图3所示的命令调度块的框图。
图5是示出图3所示的存储器件的框图。
图6是示出图3所示的存储器控制器的操作方法的流程图。
图7是示出根据本发明的一个实施例的存储系统的框图。
图8是用于描述图7所示的存储器控制器的操作的表格。
图9是示出缓冲器写入操作和单元写入操作的框图。
图10是示出根据本发明的一个实施例的存储系统的框图。
图11A是用于描述图10所示的功率数据表的配置的示图。
图11B是用于描述与图10所示的存储器件相对应的地址的配置的示图。
图12是示出图10所示的命令调度块的框图。
图13A和13B是示出图10所示的存储系统的操作方法的框图。
图14是示出根据本发明的一个实施例的包括电阻式存储器件的计算系统的框图。
具体实施方式
下面将参考附图来更详细地描述本发明的各种实施例。提供这些实施例使得使本公开是透彻和完整的。在本公开中提及的所有“实施例”是指本文公开的发明构思的实施例。所给出的实施例仅仅是示例，并非旨在限制本发明的范围。
此外，要注意的是，本文使用的术语仅用于描述实施例的目的，而非意图限制本发明。如本文所使用的，除非上下文明确表示其他含义，否则单数形式也旨在包括复数形式。将被进一步理解的是，当术语“包括”、“包括有”“包含”和/或“包含有”在本申请文件中使用时表示存在所陈述的特征，但不排除存在或添加一个或更多个其他未陈述的特征。如本文所使用的，术语“和/或”表示一个或更多个关联的所列项目的任意组合和所有组合。还要注意的是，在本申请文件中，“连接/耦接”不仅指一个部件直接耦接另一个部件，而且指一个部件经由中间部件间接耦接另一个部件。
将理解的是，虽然术语“第一”、“第二”、“第三”等在本文中可以用于描述各种元件，但是这些元件不受这些术语的限制。这些术语用于将一个元件与另一个元件区分开。因此，在不脱离本发明的精神和范围的情况下，下面描述的第一元件也可以被称为第二元件或第三元件。
附图不一定按比例绘制，并且在一些情况下，比例可能已被夸大以便清楚地示出实施例的特征。
图1是示出电阻式存储器件的存储单元10的示图。
参考图1，电阻式存储器件的存储单元10可以包括可变电阻器C以及访问晶体管M。
可变电阻器C可以耦接至位线BL，而访问晶体管M的栅极可以耦接至字线。访问晶体管M可以布置在可变电阻器C和地之间。响应于供应给字线WL的电压，访问晶体管M可以被导通或关断。从位线BL传递的电流IC可以流经可变电阻器C。
在可变电阻器C包括处于根据温度变化而确定的结晶态或非晶态的相变材料(诸如硫族化物合金)的情况下，电阻式存储器件可以用相变存储器件来组成。使用激光束的方法和使用电流的方法作为用于加热相变材料的方法是众所周知的。然而，优选使用电流的方法，因为存储芯片的实现可以更容易。因此，为了写入数据，相变存储器件可以利用其状态根据经由位线BL供应的电流IC而从结晶态改变到非晶态或相反地改变的相变材料。
图2是用于描述电阻式存储器件的存储单元10的相变材料的特性的示图。
在图2中，参考符号AS(下文中称为复位脉冲AS)可以示出使相变材料进入非晶态的条件，而参考符号CS(下文中称为置位脉冲CS)可以被视为使相变材料进入结晶态的条件。
参考图2，响应于经由位线供应的复位脉冲AS，相变材料在第一时间T1期间被加热到比熔化温度Tm更高的温度，在被加热之后，相变材料然后被快速淬火，从而进入非晶态。非晶态可以被称为复位状态。它被认为是：逻辑高数据“1”可以被储存在处于非晶态(即，复位状态)的相变材料中。
另外，响应于经由位线供应的置位脉冲CS，相变材料在比第一时间T1长的第二时间T2(T2>T1)期间被加热到高于结晶温度Tc而低于熔化温度Tm的温度，在被加热之后，相变材料然后被缓慢淬火，从而进入结晶态。结晶态被称为置位状态。它被认为是：逻辑低数据“0”可以被储存在处于结晶态(即，置位状态)的相变材料中。存储单元的电阻随着相变材料的非晶体积而变化。存储单元的电阻可以在非晶态下最高，而在结晶态下最低。
下面参考图1和图2描述相变存储器件的基本操作。
在相变存储器件的写入操作中，当电压被施加到字线WL时，访问晶体管M被导通，使得电流IC经由位线BL被供应给可变电阻器C(即，相变材料)。因此，基于电流IC，可变电阻器C可以进入结晶态或非晶态。
写入操作包括复位操作和置位操作，该复位操作用于基于复位脉冲AS而将相变材料的状态转换为复位状态，以写入逻辑高数据“1”，置位操作用于基于置位脉冲CS而将相变材料的状态转换为置位状态，以写入逻辑低数据“0”。因为处于非晶态下的相变材料的电阻相对高于处于结晶态下的相变材料的电阻，所以用于复位操作的复位脉冲AS比用于置位操作的置位脉冲CS具有更大的峰值电流。用于置位操作的置位脉冲CS与用于复位操作的复位脉冲AS相比被施加更长的时间，从而导致更大的电流消耗。
在相变存储器件的读取操作中，当电压被施加到字线WL时，访问晶体管M被导通，使得读取脉冲经由位线BL被供应给可变电阻器C(即，相变材料)。在这种情况下，相变材料的状态(即，储存在相变材料中的数据)可以基于取决于相变材料的电阻的电流量来确定。
通常，相变存储器件的写入操作可能需要大量电流来改变相变材料的状态，写入操作的延时可能较长。此外，因为相变存储器件的读取操作仅感测相变材料的当前状态，所以相变存储器件的读取操作可以使用少量电流来读取数据的值，并且读取操作的延时可能较短。
同时，相变存储器件已经被开发成非易失性存储器，所述非易失性存储器具有在电源故障或关断时保留数据的性能。然而，在将数据写入存储单元之后，数据可能会因为电阻随时间流逝而变化的漂移现象而逐渐消失。因此，在将数据写入存储单元之后，可能要求电阻式存储器件确保直到存储单元的电阻电平达到目标电平为止的一段时间(即，数据恢复时间)。根据所述数据恢复时间，在写入操作期间从控制器传递到相变存储器件中的写入命令的数量可以被限制。
另外，控制器可以对命令进行调度，使得每当在相变存储器件的写入操作和/或读取操作期间产生命令时，通过添加常数而获得的值都不超过分配的功率预算。常数可以考虑在相应命令被执行时能够被消耗的最差功率条件来设置。即使满足数据恢复时间，从控制器传递到相变存储器件的写入命令的数量也可以根据分配的功率预算而被限制在预定时段内。
如上所述，在相变存储器件的写入操作中，在复位操作期间供应脉冲的时间和消耗的电流量与在置位操作期间的那些不同。即，在写入逻辑高数据时消耗的功率可以不同于在写入逻辑低数据时消耗的功率。然而，在当前的存储系统中没有考虑这一点，导致写入操作的性能劣化。
下文中，将在本公开的示例中描述一种用于计算在写入操作期间取决于写入数据中的低比特位或高比特位的数量而消耗的功率并基于所计算的功率消耗量来有效地执行写入操作的方法。
在本公开的实施例中，在特定数据中，高比特位可以被定义为具有逻辑值“1”的比特位，而低比特位可以被定义为具有逻辑值“0”的比特位。此外，主比特位可以被定义为在特定数据中包括的比特位中占据最大数量的比特位。作为示例而非限制，对于11比特位的数据“01100000001”，该特定数据中的低比特位的数量可以是8，而该特定数据中的高比特位的数量可以是3。在这种情况下，该数据的主比特位可以变成低比特位。
图3是示出根据本公开的一个实施例的存储系统的框图。
参考图3，存储系统可以包括存储器控制器100和存储器件200。
存储器件200可以包括存储单元阵列210和外围电路220。存储单元阵列210可以包括多个存储单元MC。外围电路220可以经由多个字线WL和多个位线BL耦接至存储单元MC。存储单元阵列210的存储单元MC可以是上文中参考图1和图2描述的电阻式存储单元，并且存储器件200可以包括相变随机存取存储器(PCRAM)。外围电路220可以基于写入命令WT而将与写入数据WDATA相对应的置位脉冲或复位脉冲提供给电阻式存储单元之中根据地址ADDR而选中的存储单元(下文中称为“目标存储单元”)。写入操作可以包括复位操作和置位操作，该复位操作用于基于复位脉冲来写入所述写入数据WDATA的高比特位“1”，置位操作用于基于置位脉冲来写入所述写入数据WDATA的低比特位“0”。
存储器控制器100可以响应于从主机输入的请求REQ而将命令CMD、数据DATA和地址ADDR传输到存储器件200，以控制存储器件200的操作。
作为示例而非限制，当从主机接收到的请求REQ是写入请求时，控制器100可以将与存储单元阵列210的至少一个目标存储单元相对应的地址ADDR、写入命令WT和写入数据WDATA传输到存储器件200中，以控制写入操作，从而将写入数据WDATA编程到至少一个目标存储单元中。当从主机输入的请求REQ是读取请求时，控制器100可以将与存储单元阵列210的至少一个目标存储单元相对应的地址ADDR和读取命令RD传输到存储器件200中，以控制读取操作，使得读取数据RDATA被从至少一个目标存储单元读出。
具体地，存储器控制器100可以基于根据写入数据WDATA的低比特位或高比特位的数量而计算出的功率消耗来调度写入命令WT。
更具体地，存储器控制器100可以包括地址发生块110、命令发生块120、数据处理块130、数据总线反相(DBI)控制块140和命令调度块150。
当从主机输入请求REQ时，地址发生块110可以产生地址ADDR。地址ADDR可以包括用于指定字线WL的行地址和用于指定位线BL的列地址。当存储单元阵列210包括多个存储体时，地址ADDR还可以包括用于指定至少一个存储体的存储体地址。
当从主机输入请求REQ时，命令发生块120可以产生命令CMD。命令CMD可以包括指示写入操作的写入命令WT和指示读取操作的读取命令RD。作为示例而非限制，命令发生块120可以产生用于各种操作的命令。
当从主机输入的请求REQ是写入请求时，数据处理块130可以产生写入数据WDATA，并且当从主机输入的请求REQ是读取请求时，数据处理块130可以将从存储器件200提供的读取数据RDATA传输到主机。
DBI控制块140可以对写入数据WDATA的低比特位或高比特位的数量进行计数，并基于计数结果来确定与写入数据WDATA相对应的DBI信息CDBI。作为示例而非限制，当低比特位是写入数据WDATA的主比特位时，DBI控制块140可以将DBI信息CDBI确定为“0”。当高比特位是写入数据WDATA的主比特位时，DBI控制块140可以将DBI信息CDBI确定为“1”。在一个实施例中，当低比特位是写入数据WDATA的主比特位时，DBI控制块140可以将DBI信息CDBI确定为“1”，而当高比特位是写入数据WDATA的主比特位时，DBI控制块140可以将DBI信息CDBI确定为“0”。当存储器件200对从控制器100传输的写入数据WDATA进行编程时，DBI信息可以用作用于将写入数据WDATA的比特位反相的参考信息。同时，尽管图3中描述了DBI信息CDBI和写入数据WDATA作为单独的信号提供给存储器件200，但是本公开不限于此。在一个实施例中，在不传输DBI信息CDBI的情况下，可以将其中反映了DBI信息CDBI的写入数据WDATA(即，基于DBI信息CDBI而反相的或未反相的写入数据WDATA)提供给存储器件200。
例如，DBI控制块140可以基于DBI信息CDBI而对写入数据WDATA的低比特位或高比特位进行计数，以将比特位计数信息BIT_NUM提供给命令调度块150。比特位计数信息BIT_NUM可以包括低比特位信息0'S和高比特位信息1'S。在一个实施例中，比特位计数信息BIT_NUM可以包括低比特位信息0'S和高比特位信息1'S中的至少一个。
DBI控制块140可以基于DBI信息CDBI来对要写入存储单元阵列210中的写入数据WDATA的特定比特位进行计数。作为示例而非限制，如果当DBI信息CDBI是“1”时存储器件200将写入数据WDATA的比特位反相，则DBI控制块140可以对写入数据WDATA的低比特位进行计数，以将计数的低比特位作为比特位计数信息BIT_NUM的低比特位信息0'S提供给命令调度块150，并且DBI控制块140可以对写入数据WDATA的高比特位进行计数，以将计数的高比特位作为比特位计数信息BIT_NUM的高比特位信息1'S提供给命令调度块150。如果当DBI信息CDBI为“0”时存储器件200将写入数据WDATA的比特位反相，则DBI控制块140可以对写入数据WDATA的高比特位进行计数并将计数的高比特位作为比特位计数信息BIT_NUM的低比特位信息0'S提供给命令调度块150，并且DBI控制块140可以对写入数据WDATA的低比特位进行计数并将计数的低比特位作为比特位计数信息BIT_NUM的高比特位信息1'S提供给命令调度块150。然而，本公开不限于此。在一个实施例中，DBI控制块140可以对写入数据WDATA的高比特位或低比特位中的至少一个进行计数，并且将比特位计数信息BIT_NUM提供给命令调度块150。
命令调度块150可以根据比特位计数信息BIT_NUM来计算功率消耗量，并且基于通过将计算出的功率消耗量累计相加而获得的值而在预定时段内调整施加到存储器件200的写入命令WT的数量。当通过将计算出的功率消耗量累计相加而获得的值小于分配的功率预算时，命令调度块150可以发出从命令发生块120产生的内部写入命令IWT，该内部写入命令IWT用作存储器件200的写入命令WT。当通过将计算出的功率消耗量累计相加而获得的值等于或大于分配的功率预算时，命令调度块150可以不将从命令发生块120产生的内部写入命令IWT传递至存储器件200，并且输出发出暂停信号NO_ISSUE。
命令发生块120可以响应于发出暂停信号NO_ISSUE而暂停写入命令的另外产生。同时，图3中描述了地址发生块110、命令发生块120和数据处理块130是单独的组件，但是，在一个实施例中，它们可以被实现为包括在单个组件或电路中。
图4是示出图3所示的命令调度块150的框图。
参考图4，命令调度块150可以包括功率计算部分152、累计相加部分154和发出确定部分156。
功率计算部分152可以根据比特位计数信息BIT_NUM来计算功率消耗量，以产生功率数据PWR_DATA。
更具体地，功率计算部分152可以包括功率设置单元152A和算术运算单元152B。功率设置单元152A可以确定施加复位脉冲所需的第一功率量ASP和施加置位脉冲所需的第二功率量CSP。算术运算单元152B可以使比特位计数信息BIT_NUM中包括的高比特位信息1'S乘以第一功率量ASP，使比特位计数信息BIT_NUM中包括的低比特位信息0'S乘以第二功率量CSP，并且将由乘法而获得的值相加，从而输出功率数据PWR_DATA。
累计相加部分154可以响应于内部写入命令IWT而将功率数据PWR_DATA累计相加，以输出累计相加信号PWR_SUM。即，累计相加部分154可以将每当输入内部写入命令IWT时计算出的功率数据PWR_DATA累计相加，从而输出累计相加信号PWR_SUM。
发出确定部分156可以通过将分配的功率预算与累计相加信号PWR_SUM进行比较来判断是否发出内部写入命令IWT作为存储器件的写入命令WT。当累计相加信号PWR_SUM小于分配的功率预算时，发出确定部分156可以发出内部写入命令IWT作为存储器件的写入命令WT，而当累计相加信号PWR_SUM等于或大于分配的功率预算时，发出确定部分156可以可以不产生内部写入命令IWT到存储器件，并且输出发出暂停信号NO_ISSUE。
图5是示出图3所示的存储器件200的框图。
参考图5，存储器件200可以包括存储单元阵列210和外围电路220。图5示出了存储单元阵列210的存储单元MC是上面参考图1和图2描述的电阻式存储单元的情况。
外围电路220可以包括地址解码器230、页缓冲器电路240、写入驱动器250、感测放大电路260、数据输入/输出缓冲器270以及控制逻辑280。
控制逻辑280可以控制地址解码器230、页缓冲器电路240、写入驱动器250、感测放大电路260和数据输入/输出电路270。响应于写入命令WT和读取命令RD，控制逻辑280可以向写入驱动器250提供脉冲控制信号P_WT、向感测放大电路260提供感测控制信号P_RD以及向数据输入/输出电路270提供输入/输出控制信号CON。
地址解码器230可以经由字线WL0至WLn耦接至存储单元阵列210。地址解码器230可以对从外部设备输入的地址ADDR进行解码，以向选中字线提供偏置电压。尽管未示出，但是控制逻辑280可以向地址解码器230提供用于控制偏置电压的控制信号。而且，地址解码器230可以产生用于选择位线BL0至BLm的选择信号Yi。选择信号Yi可以被提供给页缓冲器电路240。
页缓冲器电路240可以经由位线BL0至BLm耦接至存储单元阵列210。页缓冲器电路240可以响应于从地址解码器230提供的选择信号Yi而选择位线。页缓冲器电路240可以响应于选择信号Yi而在写入操作期间将位线BL与数据线DL耦接并且在读取操作期间将位线BL与感测线SL耦接。
写入驱动器250可以基于脉冲控制信号P_WT和输入数据DI而将编程脉冲I_PGM提供给数据线DL。编程脉冲I_PGM可以包括置位脉冲或复位脉冲。
感测放大电路260可以基于感测控制信号P_RD感测并放大感测线SL的电压与参考电压VREF之间的差值。感测放大电路260可以读出储存在目标存储单元中的数据以提供所述数据作为输出数据DO。参考电压VREF可以从参考电压发生电路(未示出)来供应。
数据输入/输出电路270可以基于输入/输出控制信号CON而将从外部设备输入的写入数据WDATA提供为输入数据DI，或者可以将从感测放大电路260提供的输出数据DO作为读取数据RDATA输出到存储器控制器(图3的附图标记100)。数据输入/输出电路270可以基于从存储器控制器100的DBI控制块140提供的DBI信息来判断是否将写入数据WDATA的比特位反相。
由于用于写入所述写入数据WDATA的低比特位的置位脉冲通常比用于写入所述写入数据WDATA的高比特位的复位脉冲具有更大的功率消耗，因此可以执行数据总线反相操作以增加复位脉冲的数量。作为示例而非限制，由于当DBI信息为“0”时写入数据WDATA的低比特位是主比特位，因此数据输入/输出电路270可以将写入数据WDATA的比特位反相，并提供反相比特位作为输入数据DI。由于当DBI信息为“1”时写入数据WDATA的高比特位是主比特位，因此数据输入/输出电路270可以将写入数据WDATA保持原样，并且提供写入数据WDATA作为输入数据DI。
在下文中，将参考图1至图6来描述存储系统的示例性操作。
图6是示出图3所示的存储器控制器100的操作方法的流程图。
参考图6，当在步骤S610中从主机输入写入请求时，在步骤S620中，命令发生块120可以产生内部写入命令IWT，并且数据处理块130可以产生写入数据WDATA。地址发生块110可以产生地址ADDR。
DBI控制块140可以对写入数据WDATA的低比特位或高比特位进行计数，基于计数结果来确定与写入数据WDATA相对应的DBI信息CDBI，并且将所确定的DBI信息CDBI提供给存储器件200。此外，在步骤S630中，DBI控制块140可以基于DBI信息CDBI来对写入数据WDATA的低比特位或高比特位进行计数，从而输出比特位计数信息BIT_NUM。
命令调度块150可以根据比特位计数信息BIT_NUM来计算功率消耗量，并且基于通过将计算出的功率消耗量累计相加而获得的值来判断是否发出内部写入命令IWT作为存储器件200的写入命令WT。
更具体地，在步骤S640中，功率计算部分152可以根据比特位计数信息BIT_NUM来计算功率消耗量以产生功率数据PWR_DATA。功率计算部分152可以被配置为使包括在比特位计数信息BIT_NUM中的高比特位信息1'S乘以施加复位脉冲所需的第一功率量ASP，使包括在比特位计数信息BIT_NUM中的低比特位信息0'S乘以施加置位脉冲所需的第二功率量CSP，并且将通过乘法而获得的值相加，从而输出功率数据PWR_DATA。
在步骤S650中，累计相加部分154可以响应于内部写入命令IWT而将功率数据PWR_DATA和先前计算出的功率数据PWR_DATA累计相加，从而输出累计相加信号PWR_SUM。
在步骤S660中，发出确定部分156可以将累计相加信号PWR_SUM与分配的功率预算进行比较。
当累计相加信号PWR_SUM小于分配的功率预算时(即，在步骤S660中为“否”)，在步骤S670中，发出确定部分156可以发出内部写入命令IWT作为存储器件200的写入命令WT，并将写入数据WDATA传送至存储器件200。上述步骤S620到S670可以重复，直到累计相加信号PWR_SUM等于或大于分配的功率预算，借此可以在分配的功率预算内调整写入命令的数量。
当累计相加信号PWR_SUM等于或大于分配的功率预算时(即，在步骤S660中为“是”)，在步骤S680中，发出确定部分156可以不向存储器件发出内部写入命令IWT，并且输出发出暂停信号NO_ISSUE。响应于发出暂停信号NO_ISSUE，命令发生块120可以暂停内部写入命令IWT的另外产生。
存储器件200的控制逻辑280可以基于从发出确定部分156提供的写入命令WT来产生脉冲控制信号P_WT和输入/输出控制信号CON。数据输入/输出电路270可以基于DBI信息CDBI来判断是否将写入数据WDATA的比特位反相，并且基于输入/输出控制信号CON来提供写入数据WDATA作为输入数据DI。基于脉冲控制信号P_WT和输入数据DI，写入驱动器250可以将包括置位脉冲或复位脉冲的编程脉冲I_PGM施加到与地址ADDR相对应的目标存储单元。
如上所述，本发明可以根据写入数据的低比特位或高比特位的数量来计算消耗的功率，并且基于通过将计算出的功率消耗量累计相加而获得的值来调度写入命令，从而有效地管理功率预算并且改善写入操作的性能。
例如，当存储单元阵列210中用于写入所述写入数据WDATA的低比特位与用于写入所述写入数据WDATA的高比特位所消耗的功率之比为2:1时，具有512个比特位的写入数据WDATA的低比特位和高比特位分别由256个比特位组成。根据常规方法，考虑到最差功率条件而计算出的功率消耗量为每写入数据1024＝(2*(256+256))，而根据本公开的一个实施例，考虑到写入数据的低比特位或高比特位的数量而计算出的功率消耗量是每写入数据768＝(2*256+1*256)。因此，如果在常规方法中写入命令在5us的时段内仅被调度三次，则在本公开的一个实施例中写入命令可以在5us的时段内被调度多达四次。同样，在相同的情况下，当写入数据WDATA的全部512个比特位由高比特位组成时，根据本公开的一个实施例计算出的功率消耗量可以变为每写入数据512＝(1*256+1*256)，使得在5us的时段内写入命令可以被调度多达六次。结果，相对于常规的写入操作，写入操作的性能可以加倍。
在下文中，将描述在各种写入操作中根据本公开来执行命令调度操作的方法。
存储系统可以执行写入操作之中的部分写入操作(或掩蔽写入操作)，其中仅写入数据的一部分比特位被写入存储单元阵列。在部分写入操作期间，可以将先前储存在目标存储单元中的内部数据与要写入目标存储单元中的数据进行比较，并且作为比较结果仅改变的比特位可以被写入。因此，为了执行部分写入操作，需要执行读出现存数据的内部读取操作，并且通过将读出的所述现存数据与新写入数据进行比较来执行仅写入改变的比特位的写入操作。
图7是示出根据本公开的一个实施例的存储系统的框图。
参考图7，存储系统可以包括存储器控制器300和存储器件200。
图7所示的存储器件200与图3所示的存储器件200实质上相同。然而，当从存储器控制器300输入通知部分写入操作的部分写入命令MWT和地址ADDR时，图7的存储器件200可以执行内部读取操作，以从与地址ADDR相对应的目标存储单元读出内部读取数据RDATA_PRE，并将内部读取数据RDATA_PRE提供给存储器控制器300。
存储器控制器300可以包括地址发生块310、命令发生块320、数据处理块330、数据总线反相(DBI)控制块340、命令调度块350和数据比较块360。
由于图7所示的存储器控制器300的地址发生块310、命令发生块320和数据处理块330与图3所示的地址发生块110、命令发生块120和数据处理块130实质上相同，其详细描述在此省略。
数据比较块360可以将从存储器件200读出的内部读取数据RDATA_PRE与写入数据WDATA进行比较，从而输出掩蔽数据MSK_DATA。数据比较块360可以对写入数据WDATA的比特位和内部读取数据RDATA_PRE的比特位执行异或(XOR)运算，以输出掩蔽数据MSK_DATA。作为示例而非限制，当写入数据WDATA为“000111”并且内部读取数据RDATA_PRE为“001000”时，数据比较块360可以输出掩蔽数据MSK_DATA“001111”。换言之，数据比较块360可以将写入数据WDATA的比特位与内部读取数据RDATA_PRE的比特位进行比较，以输出其中改变部分被设置为高比特位的掩蔽数据MSK_DATA。
DBI控制块340可以基于掩蔽数据MSK_DATA的高比特位的数量来确定对应于掩蔽数据MSK_DATA的数据总线反相(DBI)信息CDBI。作为示例而非限制，当掩蔽数据MSK_DATA“001111”的高比特位为主比特位时，DBI控制块340可以将DBI信息CDBI确定为“0”。换言之，由于掩蔽数据MSK_DATA的高比特位为主比特位这一事实意味着存在多个要写入的数据，因此DBI控制块340可以设置DBI信息CDBI，使得要写入的数据的数量减少，即，写入数据WDATA被反相。
另外，DBI控制块340可以基于掩蔽数据MSK_DATA的DBI信息CDBI来对写入数据WDATA的低比特位或高比特位进行计数，并且可以将比特位计数信息BIT_NUM提供给命令调度块350。作为示例而非限制，当掩蔽数据MSK_DATA的DBI信息CDBI是“1”时，DBI控制块340可以对将写入数据WDATA掩蔽为掩蔽数据MSK_DATA的数据的高比特位和低比特位进行计数，从而将比特位计数信息BIT_NUM的高比特位信息1'S和低比特位信息0'S提供给命令调度块350。当掩蔽数据MSK_DATA的DBI信息CDBI是“0”时，DBI控制块340可以对将反相写入数据掩蔽为反相掩蔽数据的数据的高比特位和低比特位进行计数，以将比特位计数信息BIT_NUM的高比特位信息1'S和低比特位信息0'S提供给命令调度块350。
命令调度块350可以根据比特位计数信息BIT_NUM来计算功率消耗量，并且基于通过将计算出的功率消耗量累计相加而获得的值来调整在写入操作期间施加到存储器件200的写入命令WT的数量。由于图7所示的命令调度块350与图3所示的命令调度块150实质上相同，其详细描述在此省略。
图8是用于描述图7所示的存储器控制器300的操作的表格。
参考图8，在CASE 1的情况下，当写入数据WDATA是“1100 1111”并且内部读取数据RDATA_PRE是“1111 0000”时，数据比较块360可以输出掩蔽数据MSK_DATA“0011 1111”。因为掩蔽数据MSK_DATA的高比特位是主比特位，所以DBI控制块340可以将DBI信息CDBI确定为“0”，并且可以对将反相写入数据/WDATA掩蔽为反相掩蔽数据/MSK_DATA的数据的低比特位进行计数，以将比特位计数信息BIT_NUM的低比特位信息0'S提供给命令调度块350。
在CASE 2的情况下，当写入数据WDATA是“1111 0011”并且内部读取数据RDATA_PRE是“1111 0000”时，数据比较块360可以输出掩蔽数据MSK_DATA“0000 0011”。因为掩蔽数据MSK_DATA的低比特位是主比特位，所以DBI控制块340可以将DBI信息CDBI确定为“1”，并且可以对将写入数据WDATA掩蔽为掩蔽数据MSK_DATA的数据的高比特位进行计数，从而将比特位计数信息BIT_NUM的高比特位信息1'S提供给命令调度块350。
在CASE 3的情况下，当写入数据WDATA是“1100 0011”并且内部读取数据RDATA_PRE是“0011 0011”时，数据比较块360可以输出掩蔽数据MSK_DATA“1111 1100”。DBI控制块340可以将DBI信息CDBI确定为“0”，并且可以对将反相写入数据/WDATA掩蔽为反相掩蔽数据/MSK_DATA的数据的低比特位进行计数，以将比特位计数信息BIT_NUM的低比特位信息0'S输出至命令调度块350。
如上所述，即使在执行部分写入操作时，也可以计算取决于要写入的数据的低比特位或高比特位的数量而消耗的功率，可以基于计算出的功率消耗量来调度写入命令，借此可以改善写入操作的性能。
图9是示出缓冲器写入操作和单元写入操作的框图。
参考图9，存储系统可以执行被划分为缓冲器写入操作和单元写入操作的写入操作。
当存储器控制器400从主机接收到写入请求REQ时，存储器控制器400可以将写入数据WDATA提供给存储器件200，以便控制存储器件200的缓冲器写入操作，使得写入数据WDATA被储存在页缓冲器电路240中。存储器控制器400可以将缓冲器写入命令传输至存储器件200，以便控制存储器件200的缓冲器写入操作。
另外，存储器控制器400可以控制存储器件200的单元写入操作，使得储存在页缓冲器电路240中的数据被储存在存储单元阵列210的目标存储单元中。在从存储器件200被通知缓冲器写入操作完成之后，存储器控制器400可以控制存储器件200的单元写入操作。存储器控制器400可以将单元写入命令传输至存储器件200，以便控制存储器件200的单元写入操作。
单元写入操作可以在缓冲器写入操作之后被执行。缓冲器写入操作和单元写入操作可以连续地或不连续地执行。当存储器件200包括多个存储体BANK0至BANKN(每个存储体具有存储单元阵列210和页缓冲器电路240)时，可以对请求的存储体执行缓冲器写入操作，并且与缓冲器写入操作相对应的多个单元写入操作可以随后执行。作为示例而非限制，单元写入操作可以在所有缓冲器写入操作被完成之后开始。在与第一存储体BANK0相对应的第一缓冲器写入操作之后，执行与第二存储体BANK1相对应的第二缓冲器写入操作和与第三存储体BANK2相对应的第三缓冲器写入操作，执行分别与第一缓冲器写入操作至第三缓冲器写入操作相对应的第一单元写入操作、第二单元写入操作和第三单元写入操作。
因为在缓冲器写入操作期间没有将编程脉冲施加到存储单元阵列210，所以由于缓冲器写入操作而引起的功率消耗可以几乎为零。同时，因为在单元写入操作期间将编程脉冲施加到存储单元阵列210，所以由于缓冲器写入操作而引起的功率消耗可以与由常规写入操作导致的功率消耗实质上相同。
图10是示出根据本公开的一个实施例的存储系统的框图。
参考图10，存储系统可以包括存储器控制器400和存储器件200。
图10所示的存储器件200与图3所示的存储器件200实质上相同。然而，当发出通知缓冲器写入操作的缓冲器写入命令BWT时，图10所示的存储器件200可以将从存储器控制器400提供的写入数据WDATA储存在内部页缓冲器电路(未示出)中。当发出通知单元写入操作的单元写入命令CWT时，图10所示的存储器件200可以将储存在所述页缓冲器电路中的数据储存在目标存储单元中。图10所示的内部写入命令IWT可以包括缓冲器写入命令BWT和单元写入命令CWT。
存储器控制器400可以包括地址发生块410、命令发生块420、数据处理块430、数据总线反相(DBI)控制块440、命令调度块450和功率数据表460。
因为图10所示的存储器控制器400的地址发生块410、命令发生块420和数据处理块430与图3所示的地址发生块110、命令发生块120和数据处理块130实质上相同，其详细描述在此省略。
在缓冲器写入操作期间，DBI控制块440可以对写入数据WDATA的低比特位或高比特位的数量进行计数，并且基于计数结果来确定与写入数据WDATA相对应的DBI信息CDBI。此外，在缓冲器写入操作期间，DBI控制块440可以基于DBI信息CDBI来对写入数据WDATA的低比特位或高比特位进行计数，从而将比特位计数信息BIT_NUM提供给命令调度块450。
命令调度块450可以在缓冲器写入操作期间根据比特位计数信息BIT_NUM来计算功率消耗量，以输出功率数据PWR_DATA，并且可以在单元写入操作期间基于通过将储存功率数据PWR_DATA_S累计相加而获得的值来调整施加到存储器件200的写入命令WT的数量。
功率数据表460可以在缓冲器写入操作期间基于地址ADDR来储存从命令调度块450输出的功率数据PWR_DATA，并且在单元写入操作期间基于地址ADDR来将储存功率数据PWR_DATA_S输出至命令调度块450。功率数据表460可以基于接收到的包括缓冲器写入命令BWT和单元写入命令CWT的内部写入命令IWT来区分缓冲器写入操作与单元写入操作。
图11A是用于描述图10所示的功率数据表460的配置的示图。图11B是用于描述与图10所示的存储器件200相对应的地址ADDR的配置的示图。
参考图11A，功率数据表460可以具有与存储体(图9所示的BANK0至BANKN)的数量(即，N+1)相对应的字段数量X，并且每个字段可以具有与功率数据PWR_DATA的比特位的数量相对应的大小Y。
参考图11B，示出了存储器件200包括多个存储排的多存储排结构。作为示例而非限制，当存储器件200包括四个存储排RANK0至RANK3(每个存储排具有四个存储体组BG0至BG3且每个存储体组具有四个存储体BANK0至BANK3)时，存储器件200可以包括64＝(4*4*4)个存储体。此时，当功率消耗量为每写入数据512至1024的范围时，功率数据表460可以包括64个字段，字段的每个包括10个比特位，因此功率数据表460的大小可以是64(X)*10(Y)。然而，这仅仅是示例，并且本公开的存储器件200的存储体的配置和数量不限于此。
再次参考图11A，由于功率数据表460的字段分别对应于存储体BANK0至BANKN，因此字段的每个可以由包括存储体信息的地址ADDR来指定。在具有图11B的结构的存储器件200的一个实施例中，地址ADDR可以被配置为包括存储排信息、存储体组信息和存储体信息。作为示例而非限制，功率数据表460的字段的每个可以基于包括存储排地址RA、存储体组地址BG和存储体地址BA的地址ADDR来指定。然而，这仅仅是一个示例，并且本发明的地址ADDR的配置不限于此。根据存储器件200的配置，地址ADDR可以被配置为包括用于指定存储体的存储体地址。
图12是示出图10所示的命令调度块450的框图。
参考图12，命令调度块450可以包括功率计算部分452、累计相加部分454和发出确定部分456。图12所示的功率计算部分452、累计相加部分454和发出确定部分456具有与图4所示的功率计算部分152、累计相加部分154和发出确定部分156实质上相同的配置。
功率计算部分452可以基于比特位计数信息BIT_NUM来计算功率消耗量以产生功率数据PWR_DATA，并且可以将功率数据PWR_DATA提供给功率数据表460。当通知单元写入操作的单元写入命令CWT被产生时，累计相加部分454可以将从功率数据表460提供的储存功率数据PWR_DATA_S累计相加，以输出累计相加信号PWR_SUM。换言之，每当接收到单元写入命令CWT时，累计相加部分454可以将由功率数据表460提供的储存功率数据PWR_DATA_S累计相加，从而输出累计相加信号PWR_SUM。
图13A和图13B是示出图10所示的存储系统的操作方法的框图。图13A是示出图10所示的存储系统的缓冲器写入操作的框图，而图13B是示出图10所示的存储系统的单元写入操作的框图。
参考图13A，当从主机输入写入请求时，命令发生块420可以产生内部写入命令IWT，而数据处理块430可以产生写入数据WDATA。内部写入命令IWT可以包括通知缓冲器写入操作的缓冲器写入命令BWT。地址发生块410可以产生地址ADDR。地址ADDR可以包括存储体地址。
DBI控制块440可以对写入数据WDATA的低比特位或高比特位的数量进行计数，并且基于被提供给存储器件200的计数结果来确定与写入数据WDATA相对应的DBI信息CDBI。此外，DBI控制块440可以基于DBI信息CDBI来对写入数据WDATA的低比特位或高比特位进行计数，从而输出比特位计数信息BIT_NUM。
命令调度块450的功率计算部分452可以基于比特位计数信息BIT_NUM来计算功率消耗量，以产生功率数据PWR_DATA，并且可以将功率数据PWR_DATA提供给功率数据表460。
功率数据表460可以响应于缓冲器写入命令BWT而将功率数据PWR_DATA储存在由地址ADDR的存储体地址指定的字段中。
存储器件200可以接收缓冲器写入命令BWT、地址ADDR和写入数据WDATA。存储器件200可以基于DBI信息CDBI来判断是否将所接收的写入数据WDATA的比特位反相，并且可以将写入数据WDATA储存在与地址ADDR相对应的存储体的页缓冲器电路中。因此，可以完成缓冲器写入操作。
可以针对每个存储体重复执行缓冲器写入操作。因此，功率数据表460可以将与每个存储体相对应的功率数据PWR_DATA储存在每个字段中。
参考图13B，当从主机输入写入请求时，命令发生块420可以产生内部写入命令IWT。内部写入命令IWT可以包括通知单元写入操作的单元写入命令CWT。地址发生块410可以产生地址ADDR。地址ADDR可以包括存储体地址。
功率数据表460可以响应于单元写入命令CWT而从由地址ADDR的存储体地址指定的字段输出储存功率数据PWR_DATA_S。
当输入单元写入命令CWT时，累计相加部分454可以将从功率数据表460输出的储存功率数据PWR_DATA_S累计相加，以便输出累计相加信号PWR_SUM。发出确定部分456可以通过将累计相加信号PWR_SUM与分配的功率预算进行比较来判断是否发出内部写入命令IWT作为存储器件的写入命令WT。
存储器件200可以接收单元写入命令CWT和地址ADDR。存储器件200可以根据储存在与单元写入命令CWT和地址ADDR相对应的存储体的页缓冲器电路中的数据，将包括置位脉冲或复位脉冲的编程脉冲I_PGM施加到目标存储单元。因此，可以完成单元写入操作。
如上所述，根据本公开的一个实施例，在缓冲器写入操作期间，可以计算取决于写入数据的低比特位或高比特位的数量而消耗的电功率，并且可以将计算出的功率消耗储存在功率数据表中。随后，在用于将写入数据写入存储单元的单元写入操作期间，可以基于通过将储存在功率数据表中的功率消耗累计相加而获得的值来调度写入命令。结果，可以改善写入操作的性能。
图14是示出根据本公开的一个实施例的包括电阻式存储器件的计算系统1400的框图。
参考图14，计算系统1400可以包含包括电阻式存储器件1411和存储器控制器1412的存储系统1410、电连接到系统总线1450的中央处理单元(CPU)1430、用户接口1440和电源设备1420。
由用户接口1440处理或由CPU 1430处理的数据可以经由存储器控制器1412储存在电阻式存储器件1411中。图14所示的存储系统可以用图3、图7和图10所示的任意一种存储系统来实现。因此，可以计算取决于写入数据的低比特位或高比特位的数量而消耗的功率，以及可以基于计算出的功率消耗来调度写入命令，借此可以增强写入操作的性能。
尽管未在附图中示出，但是对于本领域技术人员而言显而易见的是，在计算系统中还可以设置有应用芯片组、照相机图像处理器(CIS)、移动DRAM等。
从以上描述中明显的是，根据本发明的实施例的存储系统可以通过根据写入数据的高比特位或低比特位的数量而调整施加到电阻式存储器件的写入命令的数量来有效地管理功率预算并且改善写入操作的性能。
尽管已经从具体实施例方面描述了本发明，但是这些实施例不是限制性的，而是描述性的。此外，要注意的是，在不偏离由所附权利要求限定的本发明的精神和/或范围的情况下，本领域技术人员可以经由替换、改变和修改而以各种方式来实现本发明。

Claims (24)

1.一种存储系统，包括：
存储单元阵列，其包括多个电阻式存储单元；
外围电路，其适用于基于写入命令而将与写入数据相对应的置位脉冲或复位脉冲提供至所述电阻式存储单元之中的选中存储单元；以及
存储器控制器，其适用于将所述写入命令连同所述写入数据一起提供给所述外围电路，并且基于根据所述写入数据中的低比特位或高比特位的数量而计算出的功率消耗量来调度所述写入命令。
2.根据权利要求1所述的存储系统，其中，所述外围电路在所述写入数据的所述低比特位被写入时施加所述置位脉冲，而在所述写入数据的所述高比特位被写入时施加所述复位脉冲。
3.根据权利要求1所述的存储系统，其中，当产生所述写入数据时，所述存储器控制器基于所述写入数据的数据总线反相DBI信息来计算所述功率消耗量，并且基于通过将计算出的所述功率消耗量累计相加而获得的值来在预定时段内调整施加到所述外围电路的写入命令的数量。
4.根据权利要求1所述的存储系统，其中，所述存储器控制器包括：
DBI控制块，其适用于通过基于所述写入数据的DBI信息而对所述低比特位或所述高比特位的数量进行计数来输出比特位计数信息；以及
命令调度块，其适用于基于所述比特位计数信息来计算所述功率消耗量，并且基于通过将计算出的所述功率消耗量累计相加而获得的值来在预定时段内调整施加到所述外围电路的写入命令的数量。
5.根据权利要求4所述的存储系统，其中，
当所述写入数据的所述DBI信息为第一逻辑电平时，所述DBI控制块对所述低比特位的数量进行计数以输出为所述比特位计数信息的低比特位信息，并且对所述高比特位的数量进行计数，以输出为所述比特位计数信息的高比特位信息，以及
当所述写入数据的所述DBI信息为第二逻辑电平时，所述DBI控制块对所述高比特位的数量进行计数，以输出为所述低比特位信息，并且对所述低比特位的数量进行计数，以输出为所述高比特位信息。
6.根据权利要求4所述的存储系统，其中，所述命令调度块包括：
功率计算部分，其适用于基于所述比特位计数信息来计算所述功率消耗量，以输出功率数据；
累计相加部分，其适用于响应于所述写入命令而将所述功率数据累计相加，以输出累计相加信号；以及
发出确定部分，其适用于通过将所述累计相加信号与分配的功率预算进行比较来判断是否发出所述写入命令。
7.根据权利要求6所述的存储系统，其中，所述功率计算部分包括：
功率设置单元，其适用于设置施加所述复位脉冲所需的第一功率量和施加所述置位脉冲所需的第二功率量；以及
算术运算单元，其适用于使所述比特位计数信息中包括的所述高比特位信息乘以所述第一功率量，使所述比特位计数信息中包括的所述低比特位信息乘以所述第二功率量，并且将通过乘法而获得的值相加，以输出所述功率数据。
8.根据权利要求6所述的存储系统，其中，当所述累计相加信号小于分配的所述功率预算时，所述发出确定部分发出所述写入命令，而当所述累计相加信号等于或大于分配的所述功率预算时，所述发出确定部分控制是否暂停所述写入命令的产生。
9.根据权利要求1所述的存储系统，其中，所述存储器控制器包括：
数据比较块，其适用于将所述写入数据与从所述存储单元阵列输出的读取数据进行比较，以输出掩蔽数据；
DBI控制块，其适用于通过基于所述掩蔽数据的DBI信息而对所述写入数据的低比特位或高比特位的数量进行计数来输出比特位计数信息；以及
命令调度块，其适用于基于所述比特位计数信息来计算所述功率消耗量，并且基于通过将计算出的所述功率消耗量累计相加而获得的值来在预定时段内调整施加到所述外围电路的写入命令的数量。
10.根据权利要求9所述的存储系统，其中，所述数据比较块对所述写入数据的比特位和所述读取数据的比特位执行异或运算，以输出所述掩蔽数据。
11.根据权利要求1所述的存储系统，其中，写入操作被划分为第一写入操作和第二写入操作，在所述第一写入操作中，所述写入数据从所述存储器控制器被储存到所述外围电路中，在所述第二写入操作中，所述写入数据从所述外围电路的页缓冲器电路被储存到所述存储单元阵列中。
12.根据权利要求11所述的存储系统，其中，所述存储器控制器包括：
DBI控制块，其适用于在所述第一写入操作期间通过基于所述写入数据的DBI信息而对所述写入数据的低比特位或高比特位的数量进行计数来输出比特位计数信息；
功率计算块，其适用于基于所述比特位计数信息来计算所述功率消耗量；
功率数据表，其适用于在所述第一写入操作期间基于地址来储存计算出的所述功率消耗量，而在所述第二写入操作期间基于所述地址来输出所储存的所述功率消耗量；
累计相加块，其适用于在所述第二写入操作期间将从所述功率数据表提供的所述功率消耗量累计相加，以输出累计相加信号；以及
发出确定块，其适用于通过将所述累计相加信号与分配的功率预算进行比较来判断是否发出所述写入命令。
13.根据权利要求12所述的存储系统，其中，所述功率计算块包括：
功率设置单元，其适用于设置施加所述复位脉冲所需的第一功率量和施加所述置位脉冲所需的第二功率量；以及
算术运算单元，其适用于使所述比特位计数信息中包括的高比特位信息乘以所述第一功率量，使所述比特位计数信息中包括的低比特位信息乘以所述第二功率量，并且将通过乘法而获得的值相加以计算所述功率消耗量。
14.根据权利要求12所述的存储系统，其中，当所述累计相加信号小于分配的所述功率预算时，所述发出确定块发出所述写入命令，而当所述累计相加信号等于或大于分配的所述功率预算时，所述发出确定块控制暂停所述写入命令的产生。
15.一种存储系统的操作方法，包括：
产生写入命令和写入数据；
根据所述写入数据中的低比特位或高比特位的数量而计算功率消耗量，并且基于通过将计算出的所述功率消耗量累计相加而获得的值来将所述写入命令连同所述写入数据一起发出至存储器件；以及
基于所述写入命令而由所述存储器件将与所述写入数据相对应的置位脉冲或复位脉冲提供给电阻式存储单元之中的选中存储单元。
16.根据权利要求15所述的操作方法，其中，当写入所述写入数据的所述低比特位时，所述存储器件将所述置位脉冲施加到所述选中存储单元，而当写入所述写入数据的所述高比特位时，所述存储器件将所述复位脉冲施加到所述选中存储单元。
17.根据权利要求15所述的操作方法，其中，将所述写入命令和所述写入数据发出至所述存储器件的步骤包括：
通过基于所述写入数据的DBI信息而对低比特位或高比特位的数量进行计数来输出比特位计数信息；
基于所述比特位计数信息来计算所述功率消耗量；
响应于所述写入命令，通过将所述功率消耗量累计相加来输出累计相加信号；以及通过将所述累计相加信号与分配的功率预算进行比较来判断是否将所述写入命令发出至所述存储器件。
18.根据权利要求17所述的操作方法，其中，计算所述功率消耗量的步骤包括：
设置施加所述复位脉冲所需的第一功率量和施加所述置位脉冲所需的第二功率量；
使所述比特位计数信息中包括的高比特位信息乘以所述第一功率量，并且使所述比特位计数信息中包括的低比特位信息乘以所述第二功率量；以及
将通过乘法而获得的值相加，并计算相加值作为所述功率消耗量。
19.根据权利要求17所述的操作方法，其中，判断是否发出所述写入命令的步骤包括：
当所述累计相加信号小于分配的所述功率预算时发出所述写入命令；以及
当所述累计相加信号等于或大于分配的所述功率预算时暂停所述写入命令的产生。
20.根据权利要求15所述的操作方法，其中，将所述写入命令和所述写入数据发出至所述存储器件的步骤包括：
通过将所述写入数据与从所述存储器件输出的读取数据进行比较来输出掩蔽数据；
通过基于所述掩蔽数据的DBI信息而对所述写入数据的低比特位或高比特位的数量进行计数来输出比特位计数信息；
基于所述比特位计数信息来计算所述功率消耗量；
响应于所述写入命令，通过将所述功率消耗量累计相加来输出累计相加信号；以及通过将所述累计相加信号与分配的功率预算进行比较来判断是否将所述写入命令发出至所述存储器件。
21.一种存储系统的操作方法，包括：
产生写入命令和写入数据；
根据所述写入数据中的低比特位或高比特位的数量来计算功率消耗量；
当所述写入命令指示第一写入操作时，基于地址来将计算出的所述功率消耗量储存在功率数据表中；
当所述写入命令指示第二写入操作时，基于所述地址来将储存在所述功率数据表中的所述功率消耗量累计相加；
基于通过将所述功率消耗量累计相加而获得的值来将所述写入命令和所述写入数据发出至所述存储器件；以及
基于所述写入命令而由所述存储器件将与所述写入数据相对应的置位脉冲或复位脉冲提供给电阻式存储单元之中的选中存储单元。
22.根据权利要求21所述的操作方法，其中，
执行所述第一写入操作，以将来自所述存储器控制器的所述写入数据储存到所述存储器件的页缓冲器电路中，以及
执行所述第二写入操作，以将来自所述页缓冲器电路的所述写入数据储存到所述存储器件的存储单元阵列中。
23.根据权利要求21所述的操作方法，其中，计算所述功率消耗量的步骤包括：
设置施加所述复位脉冲所需的第一功率量和施加所述置位脉冲所需的第二功率量；
使所述比特位计数信息中包括的高比特位信息乘以所述第一功率量，并且使所述比特位计数信息中包括的低比特位信息乘以所述第二功率量；以及
将通过乘法而获得的值相加并且计算相加值作为所述功率消耗量。
24.根据权利要求21所述的操作方法，其中，发出所述写入命令和所述写入数据的步骤包括：
当所述累计相加信号小于分配的所述功率预算时发出所述写入命令；以及
当所述累计相加信号等于或大于分配的所述功率预算时暂停所述写入命令的产生。
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