CN111883193A - 半导体器件 - Google Patents

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Abstract

本发明公开了半导体器件。该半导体器件包括命令解码器和周期信号生成电路。命令解码器基于第一内部芯片选择信号和第一内部控制信号来生成第一进入命令和第一退出命令，并且基于第二内部芯片选择信号和第二内部控制信号来生成第二进入命令和第二退出命令。周期信号生成电路基于第一进入命令、第二进入命令、第一退出命令、第二退出命令和周期信号来生成周期信号。

Description

半导体器件
相关申请的交叉引用
本申请要求于2019年5月3日提交的申请号为10-2019-0052601的韩国申请的优先权，其全部内容通过引用合并于此。
技术领域
本公开的实施例涉及半导体器件，并且更具体地，涉及控制内部操作的半导体器件。
背景技术
与静态随机存取存储(SRAM)器件和闪存器件不同，半导体器件的动态随机存取存储(DRAM)器件尽管具有连续电源，但是仍随着时间的流逝会丢失其储存的数据。这可能由于单元电容器的电流泄漏而发生，该单元电容器与单元晶体管一起构成DRAM器件的存储单元。因此，DRAM器件的单元电容器必须被周期性地再充电以保留或刷新其储存的数据。用于对单元电容器再充电的操作可以被称为刷新操作。可以通过激活字线来执行刷新操作，这可能在存储单元的数据保留时间内发生至少一次，以放大储存在存储单元中的数据。数据保留时间可以对应于单元电容器保留最小电荷的最大时间，这是在没有任何刷新操作的情况下显示正确的逻辑数据所必需的。
刷新操作可以被分类为自动刷新操作或自刷新操作。可以通过从控制DRAM器件的控制器输出的刷新命令来执行自动刷新操作，并且可以在断电模式中通过包括在DRAM器件中的计数器来执行自刷新操作。
发明内容
根据一个实施例，一种半导体器件包括命令解码器和周期信号生成电路。命令解码器基于第一内部芯片选择信号和第一内部控制信号来生成第一进入命令和第一退出命令。命令解码器还基于第二内部芯片选择信号和第二内部控制信号来生成第二进入命令和第二退出命令。周期信号生成电路基于第一进入命令、第二进入命令、第一退出命令、第二退出命令和周期信号来生成周期信号。
根据另一实施例，一种半导体器件包括第一退出信号生成电路、第二退出信号生成电路和周期信号驱动电路。第一退出信号生成电路生成第一退出信号，当在周期信号被使能的情况下顺序地生成第一连接信号和第二连接信号时，该第一退出信号被使能，其中，第一连接信号是从第一退出命令生成的，并且第二连接信号是从第二退出命令生成的。第二退出信号生成电路生成第二退出信号，当在周期信号被使能的情况下顺序地生成第二连接信号和第一连接信号时，该第二退出信号被使能。周期信号驱动电路基于第一退出信号和第二退出信号来生成被禁止的周期信号。
附图说明
现在将在下文中参考附图来更全面地描述示例实施例；然而，它们可以以不同的形式来体现，并且不应被解释为限于本文中所阐述的实施例。相反，提供这些实施例以使得本公开将是彻底和完整的，并且将示例实施例的范围完全传达给本领域中的技术人员。
在附图中，为了图示清楚，可能会放大尺寸。将理解的是，当元件被称为例如在两个元件“之间”时，它可以是两个元件之间的唯一元件，或者也可能存在一个或多个居间元件。贯穿全文，相似的附图标记表示相似的元件。
图1是示出根据本公开的实施例的半导体器件的配置的框图。
图2是示出图1的半导体器件中所包括的命令解码器的示例的框图。
图3是示出图1的半导体器件中所包括的周期信号生成电路的示例的框图。
图4是示出图3的周期信号生成电路中所包括的第一连接信号生成电路的示例的电路图。
图5是示出图3的周期信号生成电路中所包括的第二连接信号生成电路的示例的电路图。
图6是示出图3的周期信号生成电路中所包括的第一退出信号生成电路的示例的电路图。
图7是示出图3的周期信号生成电路中所包括的第二退出信号生成电路的示例的电路图。
图8是示出图3的周期信号生成电路中所包括的周期信号驱动电路的示例的电路图。
图9和图10是示出图1所示的半导体器件的操作的时序图。
图11是示出包括图1所示的半导体器件的电子系统的配置的框图。
具体实施方式
在下文中将参考附图来描述本公开的各种实施例。然而，本文描述的实施例仅用于说明性目的，并不旨在限制本公开的范围。
根据本公开的构思的实施例可以以各种方式进行修改并且具有各种形状。因此，在附图中示出了实施例，并且旨在在本文中对该实施例进行详细描述。然而，根据本公开的构思的实施例不被解释为限于特定的公开，并且包括不脱离本公开的精神和技术范围的所有变化、等同物或替代。
尽管诸如“第一”和“第二”之类的术语可以被用于描述各种组件，但是这种组件一定不能被理解为限于以上术语。以上术语仅被用于区分一个组件与另一个组件。例如，在不脱离本公开的权利范围的情况下，第一组件可以被称为第二组件，并且同样，第二组件可以被称为第一组件。
将理解的是，当元件被称为“连接”或“耦接”至另一元件时，其可以直接连接或耦接至另一元件，或者也可以存在居间元件。相反，当一个元件被称为“直接连接”或“直接耦接”至另一元件时，则不存在居间元件。
将理解的是，当元件被称为在两个元件“之间”时，它可以是两个元件之间的唯一元件，或者也可以存在一个或多个居间元件。
在本申请中使用的术语仅用于描述特定实施例，并且不旨在限制本公开。除非上下文另外明确指出，否则本公开中的单数形式也意图包括复数形式。还将理解的是，诸如“包括”或“具有”等等之类的术语旨在指示存在说明书中公开的特征、数量、操作、动作、组件、部件或其组合，并且不旨在排除可能存在或可能添加一个或多个其他特征、数字、操作、动作、组件、部件或其组合的可能性。
如图1中所示，根据实施例的半导体器件100可以包括内部时钟生成电路11、第一输入缓冲电路12、第二输入缓冲电路13、命令解码器14和周期信号生成电路15。
内部时钟生成电路11可以基于时钟信号CLK生成第一内部时钟信号ICLKR和第二内部时钟信号ICLKF。内部时钟生成电路11可以对时钟信号CLK进行分频以生成第一内部时钟信号ICLKR和第二内部时钟信号ICLKF。第一内部时钟信号ICLKR和第二内部时钟信号ICLKF的循环时间可以被设置为时钟信号CLK的循环时间的两倍。第二内部时钟信号ICLKF的相位可以关于第一内部时钟信号ICLKR的相位被反相。根据实施例，可以将第一内部时钟信号ICLKR和第二内部时钟信号ICLKF的相位和循环时间设置为不同。
第一输入缓冲电路12可以基于第一内部时钟信号ICLKR来从芯片选择信号CS和外部控制信号CA<1:L>生成第一内部芯片选择信号ICSR和第一内部控制信号ICAR<1:L>。第一输入缓冲电路12可以与第一内部时钟信号ICLKR的电平从逻辑“低”电平变为逻辑“高”电平的时间点(以下被称为第一内部时钟信号ICLKR的“上升沿”)同步地缓冲芯片选择信号CS，以生成第一内部芯片选择信号ICSR。第一输入缓冲电路12可以与第一内部时钟信号ICLKR的上升沿同步地缓冲外部控制信号CA<1:L>，以生成第一内部控制信号ICAR<1:L>。在一些其他实施例中，第一输入缓冲电路12可以与第一内部时钟信号ICLKR的电平从逻辑“高”电平变为逻辑“低”电平的时间点(以下被称为第一内部时钟信号ICLKR的“下降沿”)同步地从芯片选择信号CS和外部控制信号CA<1:L>生成第一内部芯片选择信号ICSR和第一内部控制信号ICAR<1:L>。
第二输入缓冲电路13可以基于第二内部时钟信号ICLKF来从芯片选择信号CS和外部控制信号CA<1:L>生成第二内部芯片选择信号ICSF和第二内部控制信号ICAF<1:L>。第二输入缓冲电路13可以与第二内部时钟信号ICLKF的上升沿同步地缓冲芯片选择信号CS，以生成第二内部芯片选择信号ICSF。第二输入缓冲电路13可以与第二内部时钟信号ICLKF的上升沿同步地缓冲外部控制信号CA<1:L>，以生成第二内部控制信号ICAF<1:L>。在一些实施例中，第二输入缓冲电路13可以与第二内部时钟信号ICLKF的下降沿同步地、基于芯片选择信号CS和外部控制信号CA<1:L>来生成第二内部芯片选择信号ICSF和第二内部控制信号ICAF<1:L>。
命令解码器14可以基于第一内部芯片选择信号ICSR和第一内部控制信号ICAR<1:L>来生成第一进入命令SRCR和第一退出命令NOPR。命令解码器14可以与第一内部芯片选择信号ICSR同步地解码第一内部控制信号ICAR<1:L>，以生成第一进入命令SRCR和第一退出命令NOPR。命令解码器14可以与第一内部芯片选择信号ICSR同步以生成第一进入命令SRCR，当具有第一逻辑电平组合的第一内部控制信号ICAR<1:L>被命令解码器14接收到时，该第一进入命令SRCR被使能。第一进入命令SRCR可以被使能以激活刷新操作。命令解码器14可以与第一内部芯片选择信号ICSR同步以生成第一退出命令NOPR，当具有第二逻辑电平组合的第一内部控制信号ICAR<1:L>被命令解码器14接收到时，该第一退出命令NOPR被使能。第一退出命令NOPR可以被使能以去激活刷新操作。根据实施例，第一进入命令SRCR和第一退出命令NOPR可以被使能以执行各种内部操作。根据实施例，可以将第一内部控制信号ICAR<1:L>的第一逻辑电平组合和第二逻辑电平组合设置为不同。
命令解码器14可以基于第二内部芯片选择信号ICSF和第二内部控制信号ICAF<1:L>来生成第二进入命令SRCF和第二退出命令NOPF。命令解码器14可以与第二内部芯片选择信号ICSF同步地解码第二内部控制信号ICAF<1:L>，以生成第二进入命令SRCF和第二退出命令NOPF。命令解码器14可以与第二内部芯片选择信号ICSF同步以生成第二进入命令SRCF，当具有第三逻辑电平组合的第二内部控制信号ICAF<1:L>被命令解码器14接收到时，该第二进入命令SRCF被使能。第二进入命令SRCF可以被使能以激活刷新操作。命令解码器14可以与第二内部芯片选择信号ICSF同步以生成第二退出命令NOPF，当具有第四逻辑电平组合的第二内部控制信号ICAF<1:L>被命令解码器14接收到时，该第二退出命令NOPF被使能。第二退出命令NOPF可以被使能以去激活刷新操作。根据实施例，第二进入命令SRCF和第二退出命令NOPF可以被使能以执行各种内部操作。根据实施例，可以将第二内部控制信号ICAF<1:L>的第三逻辑电平组合和第四逻辑电平组合设置为不同。将参考图2更全面地描述示出命令解码器14的配置和操作的实施例。
周期信号生成电路15可以基于第一进入命令SRCR、第一退出命令NOPR、第二进入命令SRCF、第二退出命令NOPF和周期信号SREF_PD来生成周期信号SREF_PD。当生成第一进入命令SRCR或第二进入命令SRCF时，周期信号生成电路15可以生成被使能的周期信号SREF_PD。当在周期信号SREF_PD被使能的情况下顺序地生成第一退出命令NOPR和第二退出命令NOPF时，周期信号生成电路15可以生成被禁止的周期信号SREF_PD。当在周期信号SREF_PD被使能的情况下顺序地生成第一退出命令NOPR、第二退出命令NOPF和第一退出命令NOPR时，周期信号生成电路15可以生成被禁止的周期信号SREF_PD。当在周期信号SREF_PD被使能的情况下顺序地生成第二退出命令NOPF和第一退出命令NOPR时，周期信号生成电路15可以生成被禁止的周期信号SREF_PD。当在周期信号SREF_PD被使能的情况下顺序地生成第二退出命令NOPF、第一退出命令NOPR和第二退出命令NOPF时，周期信号生成电路15可以生成被禁止的周期信号SREF_PD。根据实施例，被使能的周期信号SREF_PD的逻辑电平和被禁止的周期信号SREF_PD的逻辑电平可以被设置为不同。周期信号SREF_PD被使能的时段可以等于包括自刷新操作的刷新操作被执行的时段。将参照图3至图8更全面地描述示出周期信号生成电路15的配置和操作的实施例。
参照图2，命令解码器14可以包括第一进入命令生成电路21、第一退出命令生成电路22、第二进入命令生成电路23和第二退出命令生成电路24。第一进入命令生成电路21可以与第一内部芯片选择信号ICSR的上升沿同步以生成第一进入命令SRCR，当具有第一逻辑电平组合的第一内部控制信号ICAR<1:L>被第一进入命令生成电路21接收到时，该第一进入命令SRCR被使能。第一进入命令SRCR可以被使能以激活刷新操作。第一退出命令生成电路22可以与第一内部芯片选择信号ICSR的上升沿同步以生成第一退出命令NOPR，当具有第二逻辑电平组合的第一内部控制信号ICAR<1:L>被第一退出命令生成电路22接收到时，该第一退出命令NOPR被使能。第一退出命令NOPR可以被使能以去激活刷新操作。第二退出命令生成电路23可以与第二内部芯片选择信号ICSF的上升沿同步以生成第二进入命令SRCF，当具有第三逻辑电平组合的第二内部控制信号ICAF<1:L>被第二进入命令生成电路23接收到时，该第二进入命令SRCF被使能。第二进入命令SRCF可以被使能以激活刷新操作。第二退出命令生成电路24可以与第二内部芯片选择信号ICSF的上升沿同步以生成第二退出命令NOPF，当具有第四逻辑电平组合的第二内部控制信号ICAF<1:L>被第二退出命令生成电路24接收到时，该第二退出命令NOPF被使能。第二退出命令NOPF可以被使能以去激活刷新操作。在本实施例中，可以将第一和第三逻辑电平组合设置为彼此相同，并且可以将第二和第四逻辑电平组合设置为彼此相同。
参照图3，周期信号生成电路15可以包括第一连接信号生成电路31、第二连接信号生成电路32、第一退出信号生成电路33、第二退出信号生成电路34和周期信号驱动电路35。
第一连接信号生成电路31可以基于周期信号SREF_PD来从第一退出命令NOPR生成第一连接信号LS1。在周期信号SREF_PD被使能的情况下，第一连接信号生成电路31可以缓冲第一退出命令NOPR以生成第一连接信号LS1。将参照图4更全面地描述示出第一连接信号生成电路31的配置和操作的实施例。
第二连接信号生成电路32可以基于周期信号SREF_PD来从第二退出命令NOPF生成第二连接信号LS2。在周期信号SREF_PD被使能的情况下，第二连接信号生成电路32可以缓冲第二退出命令NOPF以生成第二连接信号LS2。将参照图5更全面地描述示出第二连接信号生成电路32的配置和操作的实施例。
第一退出信号生成电路33可以基于周期信号SREF_PD、第一退出命令NOPR、第一连接信号LS1和第二连接信号LS2来生成第一退出信号SREX1。在周期信号SREF_PD被使能的情况下，第一退出信号生成电路33可以与第一连接信号LS1、第二连接信号LS2和第一连接信号LS1顺序同步地连续锁存第一退出命令NOPR，以生成第一退出信号SREX1。将参照图6更全面地描述示出第一退出信号生成电路33的配置和操作的实施例。
第二退出信号生成电路34可以基于周期信号SREF_PD、第二退出命令NOPF、第一连接信号LS1和第二连接信号LS2来生成第二退出信号SREX2。在周期信号SREF_PD被使能的情况下，第二退出信号生成电路34可以与第二连接信号LS2、第一连接信号LS1和第二连接信号LS2顺序同步地连续锁存第二退出命令NOPR，以生成第二退出信号SREX2。将参照图7更全面地描述示出第二退出信号生成电路34的配置和操作的实施例。
周期信号驱动电路35可以基于第一进入命令SRCR、第二进入命令SRCF、第一退出信号SREX1和第二退出信号SREX2来生成周期信号SREF_PD。当第一进入命令SRCR或第二进入命令SRCF被使能时，周期信号驱动电路35可以生成被使能的周期信号SREF_PD。当第一退出信号SREX1或第二退出信号SREX2被使能时，周期信号驱动电路35可以生成被禁止的周期信号SREF_PD。将参照图8更全面地描述示出周期信号驱动电路35的配置和操作的实施例。
参照图4，第一连接信号生成电路31可以被配置为执行与非运算和反相操作。例如，第一连接信号生成电路31可以包括串联耦接的与非门NAND41和反相器IN41。第一连接信号生成电路31可以接收周期信号SREF_PD和第一退出命令NOPR以执行逻辑与非运算和逻辑反相运算。在周期信号SREF_PD被使能为具有逻辑“高”电平的情况下，第一连接信号生成电路31可以缓冲第一退出命令NOPR以输出第一退出命令NOPR的缓冲信号作为第一连接信号LS1。
参照图5，第二连接信号生成电路32可以被配置为执行与非运算和反相操作。例如，第二连接信号生成电路32可以包括串联耦接的与非门NAND51和反相器IN51。第二连接信号生成电路32可以接收周期信号SREF_PD和第二退出命令NOPF以执行逻辑与非运算和逻辑反相运算。在周期信号SREF_PD被使能为具有逻辑“高”电平的情况下，第二连接信号生成电路32可以缓冲第二退出命令NOPF以输出第二退出命令NOPF的缓冲信号作为第二连接信号LS2。
参照图6，第一退出信号生成电路33可以包括第一传输信号锁存器61、第二传输信号锁存器63、第三传输信号锁存器65和第一退出信号输出电路67。
第一传输信号锁存器61可以包括D触发器。在周期信号SREF_PD被禁止为具有逻辑“低”电平的情况下，第一传输信号锁存器61可以将第一传输信号TS1初始化为逻辑“低”电平。在周期信号SREF_PD被使能为具有逻辑“高”电平的情况下，第一传输信号锁存器61可以与第一连接信号LS1的上升沿同步以锁存第一退出命令NOPR，并且可以输出第一退出命令NOPR的锁存信号作为第一传输信号TS1。
第二传输信号锁存器63可以包括D触发器。在周期信号SREF_PD被禁止为具有逻辑“低”电平的情况下，第二传输信号锁存器63可以将第二传输信号TS2初始化为逻辑“低”电平。在周期信号SREF_PD被使能为具有逻辑“高”电平的情况下，第二传输信号锁存器63可以与第二连接信号LS2的上升沿同步以锁存第一传输信号锁存器61的输出信号(即，第一传输信号TS1)，并且可以输出第一传输信号锁存器61的锁存输出信号作为第二传输信号TS2。
第三传输信号锁存器65可以包括D触发器。在周期信号SREF_PD被禁止为具有逻辑“低”电平的情况下，第三传输信号锁存器65可以将第三传输信号TS3初始化为逻辑“低”电平。在周期信号SREF_PD被使能为具有逻辑“高”电平的情况下，第三传输信号锁存器65可以与第一连接信号LS1的上升沿同步以锁存第二传输信号锁存器63的输出信号(即，第二传输信号TS2)，并且可以输出第二传输信号锁存器63的锁存输出信号作为第三传输信号TS3。
第一退出信号输出电路67可以被配置为执行与非运算和反相操作。例如，第一退出信号输出电路67可以包括串联耦接的与非门NAND61和反相器IV61。第一退出信号输出电路67可以接收第三传输信号TS3和第一连接信号LS1以执行逻辑与非运算和逻辑反相运算。在第一连接信号LS1被使能为具有逻辑“高”电平的情况下，第一退出信号输出电路67可以缓冲第三传输信号TS3以输出第三传输信号TS3的缓冲信号作为第一退出信号SREX1。
在周期信号SREF_PD被使能为具有逻辑“高”电平的情况下，第一退出信号生成电路33可以与第一连接信号LSl的上升沿、第二连接信号LS2的上升沿和第一连接信号LS1的上升沿顺序同步地连续锁存第一退出命令NOPR以生成被使能为具有逻辑“高”电平的第一退出信号SREX1。
参照图7，第二退出信号生成电路34可以包括第四传输信号锁存器71、第五传输信号锁存器73、第六传输信号锁存器75和第二退出信号输出电路77。
第四传输信号锁存器71可以包括D触发器。在周期信号SREF_PD被禁止为具有逻辑“低”电平的情况下，第四传输信号锁存器71可以将第四传输信号TS4初始化为逻辑“低”电平。在周期信号SREF_PD被使能为具有逻辑“高”电平的情况下，第四传输信号锁存器71可以与第二连接信号LS2的上升沿同步以锁存第二退出命令NOPF，并且可以输出第二退出命令NOPF的锁存信号作为第四传输信号TS4。
第五传输信号锁存器73可以包括D触发器。在周期信号SREF_PD被禁止为具有逻辑“低”电平的情况下，第五传输信号锁存器73可以将第五传输信号TS5初始化为逻辑“低”电平。在周期信号SREF_PD被使能为具有逻辑“高”电平的情况下，第五传输信号锁存器73可以与第一连接信号LS1的上升沿同步以锁存第四传输信号锁存器71的输出信号(即，第四传输信号TS4)，并且可以输出第四传输信号锁存器71的输出信号的锁存信号作为第五传输信号TS5。
第六传输信号锁存器75可以包括D触发器。在周期信号SREF_PD被禁止为具有逻辑“低”电平的情况下，第六传输信号锁存器75可以将第六传输信号TS6初始化为逻辑“低”电平。在周期信号SREF_PD被使能为具有逻辑“高”电平的情况下，第六传输信号锁存器75可以与第二连接信号LS2的上升沿同步以锁存第五传输信号锁存器73的输出信号(即，第五传输信号TS5)，并且可以输出第五传输信号锁存器73的输出信号的锁存信号作为第六传输信号TS6。
第二退出信号输出电路77可以被配置为执行与非运算和反相操作。例如，第二退出信号输出电路77可以包括串联耦接的与非门NAND71和反相器IV71。第二退出信号输出电路77可以接收第六传输信号TS6和第二连接信号LS2，以顺序地执行逻辑与非运算和逻辑反相运算。在第二连接信号LS2被使能为具有逻辑“高”电平的情况下，第二退出信号输出电路77可以缓冲第六传输信号TS3以输出第六传输信号TS6的缓冲信号作为第二退出信号SREX2。
在周期信号SREF_PD被使能为具有逻辑“高”电平的情况下，第二退出信号生成电路34可以与第二连接信号LS2的上升沿、第一连接信号LS1的上升沿和第二连接信号LS2的上升沿顺序同步地连续锁存第二退出命令NOPF以生成被使能为具有逻辑“高”电平的第二退出信号SREX2。
参照图8，周期信号驱动电路35可以被配置为执行或非运算和或运算。例如，周期信号驱动电路35可以包括或非门NOR81、或门OR81、PMOS晶体管P81和NMOS晶体管N81。或非门NOR81可以执行第一进入命令SRCR和第二进入命令SRCF的逻辑或非运算，以生成合成进入信号SRCSUMB。当第一进入命令SRCR或第二进入命令SRCF被使能为具有逻辑“高”电平时，或非门NOR81可以生成被使能为具有逻辑“低”电平的合成进入信号SRCSUMB。或门OR81可以执行第一退出信号SREX1和第二退出信号SREX2的逻辑或运算，以生成合成退出信号SREXSUM。当第一退出信号SREX1或第二退出信号SREX2被使能为具有逻辑“高”电平时，或门OR81可以生成被使能为具有逻辑“高”电平的合成退出信号SREXSUM。PMOS晶体管P81可以耦接在电源电压VDD端子与节点nd81之间，并且可以响应于合成进入信号SRCSUMB而导通。当合成进入信号SRCSUMB被使能为具有逻辑“低”电平时，PMOS晶体管P81可以将通过节点nd81输出的周期信号SREF_PD驱动到与电源电压VDD相对应的逻辑“高”电平。NMOS晶体管N81可以耦接在节点nd81与接地电压VSS端子之间，并且可以响应于合成退出信号SREXSUM而导通。当合成退出信号SREXSUM被使能为具有逻辑“高”电平时，NMOS晶体管N81可以将通过节点nd81输出的周期信号SREF_PD驱动到与接地电压VSS相对应的逻辑“低”电平。
在下文中将参考图9和图10描述半导体器件100的操作。
如图9所示，在芯片选择信号CS被设置为具有逻辑“低”电平的情况下，当具有用于激活自刷新操作SREF的逻辑电平组合的外部控制信号CA<1:L>与通过对时钟信号CLK进行分频而生成的第一内部时钟信号ICLKR的上升沿同步地被存储器件100接收到时，可以生成被使能为具有逻辑“高”电平的第一进入命令SRCR。通过被使能为具有逻辑“高”电平的第一进入命令SRCR，周期信号SREF_PD可以被使能为具有逻辑“高”电平，从而激活刷新操作SREF。
如图9所示，在芯片选择信号CS被设置为具有逻辑“低”电平的情况下，当具有用于去激活操作NOP的逻辑电平组合的外部控制信号CA<1:L>与通过对时钟信号CLK进行分频而生成的第二内部时钟信号ICLKF的上升沿同步地被半导体器件100接收到时，可以生成被使能为具有逻辑“高”电平的第二退出命令NOPF，并且，当具有用于去激活操作NOP的逻辑电平组合的外部控制信号CA<1:L>与通过对时钟信号CLK进行分频而生成的第一内部时钟信号ICLKR的上升沿同步地被半导体器件100接收到时，可以生成被使能为具有逻辑“低”电平的第一退出命令NOPR。在周期信号SREF_PD被使能为具有逻辑“高”电平的情况下，第二退出命令NOPF可以在第二连接信号LS2的上升沿、第一连接信号LS1的上升沿和第二连接信号LS2的上升沿连续地被锁存，以生成顺序地被使能为具有逻辑“高”电平的第四传输信号TS4、第五传输信号TS5、第六传输信号TS6和第二退出信号SREX2。通过被使能为具有逻辑“高”电平的第二退出信号SREX2，周期信号SREF_PD可以被禁止为具有逻辑“低”电平，从而将刷新操作去激活。
如图10所示，在芯片选择信号CS被设置为具有逻辑“低”电平的情况下，当具有用于激活自刷新操作SREF的逻辑电平组合的外部控制信号CA<1:L>与通过对时钟信号CLK进行分频而生成的第二内部时钟信号ICLKF的上升沿同步地被存储器件100接收到时，可以生成被使能为具有逻辑“高”电平的第二进入命令SRCF。通过被使能为具有逻辑“高”电平的第二进入命令SRCF，周期信号SREF_PD可以被使能为具有逻辑“高”电平，从而激活刷新操作SREF。
如图10所示，在芯片选择信号CS被设置为具有逻辑“低”电平的情况下，当具有用于去激活操作NOP的逻辑电平组合的外部控制信号CA<1:L>与通过对时钟信号CLK进行分频而生成的第一内部时钟信号ICLKR的上升沿同步地被半导体器件100接收到时，可以生成被使能为具有逻辑“高”电平的第一退出命令NOPR，并且，当具有用于去激活操作NOP的逻辑电平组合的外部控制信号CA<1:L>与通过对时钟信号CLK进行分频而生成的第二内部时钟信号ICLKF的上升沿同步地被半导体器件100接收到时，可以生成被使能为具有逻辑“低”电平的第二退出命令NOPF。在周期信号SREF_PD被使能为具有逻辑“高”电平的情况下，第一退出命令NOPR可以在第一连接信号LS1的上升沿、第二连接信号LS2的上升沿和第一连接信号LS1的上升沿连续地被锁存，以生成顺序地被使能为具有逻辑“高”电平的第一传输信号TS1、第二传输信号TS2、第三传输信号TS3和第一退出信号SREX1。通过被使能为具有逻辑“高”电平的第一退出信号SREX1，周期信号SREF_PD可以被禁止为具有逻辑“低”电平，从而对刷新操作去激活。
根据实施例的半导体器件可以从与多相内部时钟信号同步输入的外部控制信号来生成用于控制各种内部操作的命令，所述各种内部操作包括刷新进入操作、刷新退出操作等。因此，即使与各个相同步地输入用于生成针对内部操作的命令的外部控制信号，也可以稳定地控制内部操作。
另外，根据实施例，可以使用简单的锁存电路来锁存与多相内部时钟信号同步输入的外部控制信号，以生成用于控制内部操作的命令。因此，在设计用于控制内部操作的电路的过程中能够节省布局面积。这会导致半导体器件的低功耗。
参照图1描述的半导体器件100可以被应用于包括存储系统、图形系统、计算系统或移动系统等的电子系统。例如，如图11所示，根据实施例的电子系统1000可以包括数据储存电路1001、存储器控制器1002、缓冲存储器1003和输入/输出(I/O)接口1004。
根据由存储器控制器1002生成的控制信号，数据储存电路1001可以储存从存储器控制器1002输出的数据，或者可以将所储存的数据读取并输出到存储器控制器1002。数据储存电路1001可以包括即使其电源被中断也可以保留其储存的数据的非易失性存储器。非易失性存储器可以是诸如NOR型快闪存储器或NAND型快闪存储器的快闪存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)等。
存储器控制器1002可以通过I/O接口1004接收从外部设备(例如，主机设备)输出的命令，并且可以对从主机设备输出的命令进行解码，以控制用于将数据输入到数据储存电路1001或缓冲存储器1003或用于输出储存在数据储存电路1001或缓冲存储器1003中的数据的操作。虽然图11示出了具有单个块的存储器控制器1002，但是存储器控制器1002可以包括：用于控制由非易失性存储器构成的数据储存电路1001的一个控制器、以及用于控制由易失性存储器构成的缓冲存储器1003的另一控制器。
缓冲存储器1003可以临时储存由存储器控制器1002处理的数据。也就是说，缓冲存储器1003可以临时储存从数据储存电路1001输出或要被数据储存电路1001接收到的数据。缓冲存储器1003可以根据控制信号来储存从存储器控制器1002输出的数据。缓冲存储器1003可以读取所储存的数据并将其输出到存储器控制器1002。缓冲存储器1003可以包括易失性存储器，诸如动态随机存取存储器(DRAM)、移动DRAM或静态随机存取存储器(SRAM)。缓冲存储器1003可以包括图1所示的半导体器件100。
I/O接口1004可以将存储器控制器1002物理地和电气地连接到外部设备(即，主机)。因此，存储器控制器1002可以通过I/O接口1004从外部设备(即，主机)接收控制信号和数据，并且可以通过I/O接口1004将由存储器控制器1002生成的数据输出到外部设备(即，主机)。即，电子系统1000可以通过I/O接口1004与主机通信。I/O接口1004可以包括各种接口协议中的任何一种，例如通用串行总线(USB)、多媒体卡(MMC)、快速外围组件互连(PCI-E)、串行附加的SCSI(SAS)、串行高级技术附件(SATA)、并行高级技术附件(PATA)、小型计算机系统接口(SCSI)、增强型小型设备接口(ESDI)和集成驱动电子设备(IDE)。
电子系统1000可以被用作主机的辅助储存设备或外部储存设备。电子系统1000可以包括固态盘(SSD)、USB存储器、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式多媒体卡(eMMC)或紧凑型闪存(CF)卡等。

Claims (22)

1.一种半导体器件，包括：
命令解码器，所述命令解码器被配置为基于第一内部芯片选择信号和第一内部控制信号来生成第一进入命令和第一退出命令，并且被配置为基于第二内部芯片选择信号和第二内部控制信号来生成第二进入命令和第二退出命令；以及
周期信号生成电路，所述周期信号生成电路被配置为基于所述第一进入命令、所述第二进入命令、所述第一退出命令、所述第二退出命令和周期信号来生成所述周期信号。
2.根据权利要求1所述的半导体器件，
其中，通过与第一内部时钟信号同步地锁存芯片选择信号来生成所述第一内部芯片选择信号；以及
其中，通过与所述第一内部时钟信号同步地锁存外部控制信号来生成所述第一内部控制信号。
3.根据权利要求2所述的半导体器件，
其中，通过与第二内部时钟信号同步地锁存所述芯片选择信号来生成所述第二内部芯片选择信号；以及
其中，通过与所述第二内部时钟信号同步地锁存所述外部控制信号来生成所述第二内部控制信号。
4.根据权利要求3所述的半导体器件，其中，通过对时钟信号进行分频来生成所述第一内部时钟信号和所述第二内部时钟信号。
5.根据权利要求3所述的半导体器件，其中，所述第一内部时钟信号的相位与所述第二内部时钟信号的相位不同。
6.根据权利要求1所述的半导体器件，其中，当所述第一进入命令或所述第二进入命令被使能时，所述周期信号被使能。
7.根据权利要求1所述的半导体器件，其中，在所述周期信号被使能的情况下，当所述第一退出命令和所述第二退出命令按照所述第一退出命令然后是所述第二退出命令的顺序而顺序地被使能时，所述周期信号生成电路生成被禁止的周期信号。
8.根据权利要求1所述的半导体器件，其中，在所述周期信号被使能的情况下，当所述第二退出命令和所述第一退出命令按照所述第二退出命令然后是所述第一退出命令的顺序而顺序地被使能时，所述周期信号生成电路生成被禁止的周期信号。
9.根据权利要求1所述的半导体器件，其中，所述周期信号生成电路包括：
第一退出信号生成电路，所述第一退出信号生成电路被配置为：在所述周期信号被使能的情况下，当顺序地生成第一连接信号和第二连接信号时生成被使能的第一退出信号，其中，所述第一连接信号是从所述第一退出命令生成的，且所述第二连接信号是从所述第二退出命令生成的；
第二退出信号生成电路，所述第二退出信号生成电路被配置为：在所述周期信号被使能的情况下，当顺序地生成所述第二连接信号和所述第一连接信号时生成被使能的第二退出信号；以及
周期信号驱动电路，所述周期信号驱动电路被配置为：基于所述第一退出信号和所述第二退出信号来生成被禁止的所述周期信号。
10.根据权利要求9所述的半导体器件，其中，所述第一退出信号是基于与所述第一连接信号、然后是所述第二连接信号、且然后是所述第一连接信号同步地对所述第一退出命令的连续锁存而生成的，以及
其中，所述第二退出信号是基于与所述第二连接信号、然后是所述第一连接信号、且然后是所述第二连接信号同步地对所述第二退出命令的连续锁存而生成的。
11.如权利要求9所述的半导体器件，其中，当所述周期信号被使能时，通过缓冲所述第一退出命令来生成所述第一连接信号。
12.根据权利要求9所述的半导体器件，其中，所述第一退出信号生成电路包括：
第一传输信号锁存器，所述第一传输信号锁存器被配置为：基于所述第一连接信号而锁存所述第一退出命令以生成第一传输信号；以及
第二传输信号锁存器，所述第二传输信号锁存器被配置为：基于所述第二连接信号而锁存所述第一传输信号以生成第二传输信号。
13.根据权利要求9的半导体器件，
其中，所述周期信号驱动电路被配置为基于合成进入信号和合成退出信号来驱动所述周期信号；
其中，通过将所述第一进入命令和所述第二进入命令合成来生成所述合成进入信号；以及
其中，通过将所述第一退出信号和所述第二退出信号合成来生成所述合成退出信号。
14.一种半导体器件，包括：
第一退出信号生成电路，所述第一退出信号生成电路被配置为：在周期信号被使能的情况下，当顺序地生成第一连接信号和第二连接信号时生成被使能的第一退出信号，其中，所述第一连接信号是从第一退出命令生成的，且所述第二连接信号是从第二退出命令生成的；
第二退出信号生成电路，所述第二退出信号生成电路被配置为：在所述周期信号被使能的情况下，当顺序地生成所述第二连接信号和所述第一连接信号时生成被使能的第二退出信号；以及
周期信号驱动电路，所述周期信号驱动电路被配置为生成被禁止的周期信号，所述被禁止的周期信号基于所述第一退出信号和所述第二退出信号而被禁止。
15.根据权利要求14所述的半导体器件，其中，所述第一退出信号是基于与所述第一连接信号、然后是所述第二连接信号、且然后是所述第一连接信号同步地对所述第一退出命令的连续锁存而生成的，以及
其中，所述第二退出信号是基于与所述第二连接信号、然后是所述第一连接信号、且然后是所述第二连接信号同步地对所述第二退出命令的连续锁存而生成的。
16.根据权利要求14所述的半导体器件，其中，当第一进入命令或第二进入命令被使能时，所述周期信号被使能。
17.根据权利要求16所述的半导体器件，
其中，基于第一内部芯片选择信号和第一内部控制信号来生成所述第一进入命令和所述第一退出命令；以及
其中，基于第二内部芯片选择信号和第二内部控制信号来生成所述第二进入命令和所述第二退出命令。
18.根据权利要求17所述的半导体器件，
其中，通过与第一内部时钟信号同步地锁存芯片选择信号来生成所述第一内部芯片选择信号；
其中，通过与所述第一内部时钟信号同步地锁存外部控制信号来生成所述第一内部控制信号；
其中，通过与第二内部时钟信号同步地锁存所述芯片选择信号来生成所述第二内部芯片选择信号；以及
其中，通过与所述第二内部时钟信号同步地锁存所述外部控制信号来生成所述第二内部控制信号。
19.根据权利要求18所述的半导体器件，其中，通过对时钟信号进行分频来生成所述第一内部时钟信号和所述第二内部时钟信号。
20.根据权利要求14所述的半导体器件，其中，当所述周期信号被使能时，通过缓冲所述第一退出命令来生成所述第一连接信号。
21.根据权利要求14所述的半导体器件，其中，所述第一退出信号生成电路包括：
第一传输信号锁存器，所述第一传输信号锁存器被配置为：基于所述第一连接信号而锁存所述第一退出命令以生成第一传输信号；以及
第二传输信号锁存器，所述第二传输信号锁存器被配置为：基于所述第二连接信号而锁存所述第一传输信号以生成第二传输信号
22.根据权利要求14所述的半导体器件，
其中，所述周期信号驱动电路被配置为基于合成进入信号和合成退出信号而驱动所述周期信号；
其中，通过合成第一进入命令和第二进入命令来生成所述合成进入信号；以及
其中，通过合成所述第一退出信号和所述第二退出信号来生成所述合成退出信号。
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