CN113539336B - 存储器电路系统、设备及写入方法 - Google Patents

Abstract

本申请提出一种存储器电路系统、设备及写入方法，该存储器电路系统，包括：呈矩阵排列的多个存储电路，每个存储电路的输入端均分别连接字线、位线、控制栅线以及片选信号线；写放大器电路，其输入端与译码器电路连接，输出端分别与位线和片选信号线连接；控制线产生电路，其输入端与译码器电路连接，输出端分别与字线和控制栅线连接；译码器电路，记载和向写放大器电路或控制线产生电路传输地址信息；综合控制电路，向写放大器电路和控制线产生电路传输控制信号，与译码器电路共同控制字线、位线、控制栅线以及片选信号线，使存储电路连续多次执行写入操作。本申请可以直接写入，无需在写入前进行擦除，从而提高写入速度和EEPROM的存储空间利用率。

Description

存储器电路系统、设备及写入方法

技术领域

本申请属于存储器技术领域，具体涉及一种存储器电路系统、设备及写入方法。

背景技术

EEPROM（Electrically Erasable Programmable read only memory）通常是指带电可擦可编程的只读存储器，由于其具有用户可更改，电信号可擦可编程，并且掉电后数据不丢失等优点，往往被应用于芯片中，以储存大量重要数据。在芯片正常工作过程中，EEPROM会被多次读取、擦除与写入，且读取、擦除或者写入EEPROM的时间长短都会影响芯片执行指令的时间长短。

目前，现有的EEPROM的写入过程大多是：每次进行写入之前，先把整页的数据读出，并写入缓存，再进行页擦（也可进行字节擦除或块擦除），然后按Byte写入数据。如此，EEPROM的整体写入过程比较繁琐，且写入速度较慢，且会导致EEPROM存储空间利用率降低。

因此，现亟需一种存储器电路系统、设备及写入方法，以提高写入速度和EEPROM的存储空间的利用率。

发明内容

本申请提出一种存储器电路系统、设备及写入方法，可以直接写入，无需在写入前进行擦除，从而提高写入速度和EEPROM的存储空间的利用率。

本申请第一方面实施例提出了一种存储器电路系统，包括：

呈矩阵排列的多个存储电路，每个所述存储电路的输入端均分别连接字线、位线、控制栅线以及片选信号线，并在所述字线表征当前的译码地址和外部输入的地址一致、所述片选信号线表征采用当前的存储器电路进行存储，且所述位线和所述控制栅线之间具有压差时执行写入操作；

写放大器电路，其输入端与译码器电路连接，输出端分别与所述位线和所述片选信号线连接；

控制线产生电路，其输入端与译码器电路连接，输出端分别与所述字线和所述控制栅线连接；

译码器电路，用于记载和向所述写放大器电路或所述控制线产生电路传输地址信息；所述地址信息包括当前译码地址和外部输入地址。

综合控制电路，用于向所述写放大器电路和所述控制线产生电路传输控制信号，以与所述译码器电路共同控制所述字线、所述位线、所述控制栅线以及所述片选信号线，使所述存储电路连续多次执行写入操作。

可选地，每个所述存储电路存储一个比特数据，且每个所述存储电路均包括：依次连接的选通晶体管、存储浮栅管以及控制晶体管；

所述选通晶体管的栅极连接字线，所述控制晶体管的栅极与片选信号线连接，所述控制晶体管的源极和漏极分别与所述控制栅线和所述存储浮栅管的栅极连接，所述存储浮栅管的源极和漏极中的一者与位线连接。

可选地，所述选通晶体管为第一NMOS晶体管，所述存储浮栅管为第二NMOS晶体管，所述控制晶体管为第一PMOS晶体管；

当所述片选信号线和所述位线为第一驱动电压，所述字线和所述控制栅线为第二驱动电压时，所述存储电路执行写1的过程；当所述片选信号线和所述控制栅线为所述第一驱动电压，所述字线和所述位线为所述第二驱动电压时，所述存储电路执行写0的过程；所述第一驱动电压小于所述第二驱动电压。

可选地，所述写放大器电路包括并列的第一锁存器电路和第二锁存器电路，其中：

所述第一锁存器电路和所述第二锁存器电路的输入端分别与所述综合控制电路连接，所述第一锁存器电路的输出端与所述位线连接；

所述第二锁存器电路的输入端与译码器电路的列译码器电路连接，输出端与所述片选信号线连接，用于锁存所述列译码器电路输出的地址信息，并通过所述片选信号线将所述地址信息发送至所述存储电路。

可选地，所述写放大器电路还包括第一锁存控制晶体管，所述写放大器电路还包括数据输入子电路和设置在所述数据输入子电路上的第一锁存控制晶体管，所述数据输入子电路用于接收和传输外部输入数据；

所述控制信号包括第一写使能信号，所述第一锁存控制晶体管接收到所述第一写使能信号后，能够将自所述数据输入子电路传输的所述外部输入数据锁存至所述第一锁存器电路。

可选地，所述写放大器电路还包括第二锁存控制晶体管，所述第二锁存控制晶体管设置在所述第一锁存器电路的输出端，并与所述位线连接；

所述控制信号还包括第二写使能信号，所述第二锁存控制晶体管接收到所述第二写使能信号后，能够将所述第一锁存器电路锁存的数据输入所述存储电路。

可选地，所述写放大器电路还包括第三锁存控制晶体管，所述第三锁存控制晶体管设置在所述第一锁存器电路的输入端；

所述控制信号还包括刷新使能信号，所述第三锁存控制晶体管接收到所述刷新使能信号后，能够使所述第一锁存器电路锁存的数据进行刷新。

可选地，所述第二锁存器电路为或非门电路，其输入端分别与所述列译码器电路的输出端、所述第一锁存控制晶体管以及所述第三锁存控制晶体管连接。

可选地，所述写放大器电路还包括第三锁存器电路，所述第三锁存器电路的输入端与所述第二锁存器电路的输出端连接，所述第三锁存器电路的输出端与所述片选信号线连接，用于锁存和传输片选信号，所述片选信号用于表征是否采用当前的存储器电路进行存储。

可选地，所述写放大器电路还包括第一传输门电路，所述第一传输门电路设置在所述第二锁存器电路和所述第三锁存器电路之间，且所述第一传输门电路与所述第二锁存器电路之间设有非门电路，用于在接收到所述综合控制电路发送的第一传输信号后，将所述第二锁存器电路锁存的地址信息经所述第三锁存器电路传输至所述存储电路。

可选地，所述控制线产生电路的输入端与所述译码器电路的行译码器电路连接，输出端分别与所述字线和控制栅线连接，用于生成并传输字线信号和控制栅线信号；其中，所述行译码器电路为与非门电路；所述字线信号用于表征当前的译码地址和外部输入的地址是否一致，所述控制栅线信号用于表征是否采用当前的存储器电路进行存储。

可选地，所述控制线产生电路包括第一非门电路、第二非门电路、第二传输门电路以及第四锁存器电路，所述第一非门电路与所述字线连接，用于生成并传输所述字线信号；

所述第二传输门电路和所述第四锁存器电路串联后与所述控制栅线连接，并与上述第一非门电路并联，用于生成并传输所述控制栅线信号。

可选地，所述第二传输门电路包括并列的第一传输门子电路和第二传输门子电路，以及分别与所述第一传输门子电路和第二传输门子电路串联的第三传输门电路；

所述控制信号还包括行地址译码信号和控制栅线产生信号，所述行地址译码信号用于控制所述第一传输门子电路和所述第二传输门子电路的通断，所述控制栅线产生信号用于控制所述第三传输门电路的通断。

可选地，所述综合控制电路包括逻辑控制单元和电荷泵，所述逻辑控制单元用于向所述写放大器电路和所述控制线产生电路，以及所述电荷泵传输控制信号，所述电荷泵用于向所述写放大器电路和所述控制线产生电路提供工作电压。

可选地，所述逻辑控制单元包括计数器和状态机，所述状态机包括多个触发器，多个所述触发器依次动作形成时钟周期，所述时钟周期包括按下述顺序进行的：

锁存数据期，所述逻辑控制单元向所述写放大器电路发送刷新使能信号，使第一锁存器电路中数据刷新为1；所述逻辑控制单元分别向所述写放大器电路和所述控制线产生电路发送第一写使能信号，以将外部输入数据锁存至所述第一锁存器电路和将所述地址信息锁存至所述第二锁存器电路；且当所述地址信息中当前译码地址和外部输入地址一致时，生成的字线信号为1，当所述地址信息中当前译码地址和外部输入地址不一致时，生成的字线信号为0；生成的控制栅线产生信号控制所述第三传输门电路断开；

传输期，所述逻辑控制单元分别向所述写放大器电路发送使所述第一传输门电路连通的第一传输信号，将第二锁存器电路中锁存的地址信息传输至所述片选信号线；以及将所述第一锁存器电路中锁存的数据传输至所述位线；以及将表征所述字线信号和所述控制栅线产生信号分别传输至所述字线和所述控制栅线；

第一写入期，在所述字线表征当前的译码地址和外部输入的地址一致，且均为第一指定数目位地址，所述片选信号线表征采用当前的存储器电路进行存储，且所述位线的电压高于所述控制栅线的电压，执行写0操作；

等待期，所述逻辑控制单元分别向所述写放大器电路发送使所述第一传输门电路断开的第一传输信号，且所述位线和所述控制栅线之间没有压差，为执行写1操作做准备；

第二写入期，保持所述电荷泵开启状态，所述位线的电压低于所述控制栅线的电压，执行写1操作；

写入完成期，所述电荷泵关闭，所述计数器自所述电荷泵关闭后计数到达指定计数次。

本申请第二方面的实施例提供了一种存储器电路，包括呈阵列排布的多个存储电路，每个所述存储电路存储一个比特数据，且每个所述存储电路均包括：依次连接的选通晶体管、存储浮栅管以及控制晶体管；

所述选通晶体管的栅极连接字线，所述控制晶体管的栅极与片选信号线连接，所述控制晶体管的源极和漏极分别与控制栅线和所述存储浮栅管的栅极连接，所述存储浮栅管的源极和漏极中的一者与位线连接；

所述字线表征当前的译码地址和外部输入的地址一致、所述片选信号线表征采用当前的存储器电路进行存储，且所述位线和所述控制栅线之间具有压差时执行写入操作。

本申请第三方面的实施例提供了一种存储器，包括第二方面所述的存储器电路。

本申请第四方面的实施例提供一种存储器设备，包括第一方面所述的存储器电路系统。

本申请第五方面的实施例提供一种存储器写入方法，应用于第一方面所述的存储器电路系统，所述方法包括：

综合控制电路向写放大器电路传输第一控制信号，以使所述地址信息中当前译码地址和外部输入地址一致时，所述写放大器电路生成第一片选信号，并向所述位线提供第一驱动电压；所述地址信息中当前译码地址和外部输入地址不一致时，所述写放大器电路生成第二片选信号，并向所述位线提供第二驱动电压；

所述综合控制电路向控制线产生电路传输第二控制信号，以使所述地址信息中当前译码地址和外部输入地址一致时，所述控制线产生电路生成第一字线信号，并向所述位线提供所述第二驱动电压；所述地址信息中当前译码地址和外部输入地址不一致时，控制线产生电路生成第二字线信号，并向所述位线提供所述第一驱动电压。

本申请实施例中提供的技术方案，至少具有如下技术效果或优点：

本申请实施例提供的存储器电路系统，包括存储电路、写放大器电路、控制线产生电路、译码器电路以及综合控制电路，综合控制电路可以向写放大器电路和控制线产生电路发送控制信号，使写放大器电路和控制线产生电路在译码器电路输出结果的基础上，向存储电路输出相应的电压，以能够连续多次执行写入操作，从而解决现有的EEPROM整体写入过程比较繁琐的问题，且无需每次写入前都进行擦除，从而提高了存储器的写入速度速度，也提高了存储器存储空间的利用率。

附图说明

通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本申请的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：

图1示出了本申请实施例提供的存储器电路系统结构示意图；

图2示出了本申请实施例提供的存储电路的结构示意图；

图3示出了本申请实施例中逻辑控制单元的状态机结构示意图；

图4a示出了本申请实施例中写放大器电路的结构示意图；

图4b示出了本申请实施例中写放大器电路的局部结构示意图一；

图4c示出了本申请实施例中写放大器电路的局部结构示意图二；

图5示出了本申请实施例中控制线产生电路的结构示意图。

具体实施方式

下面将参照附图更详细地描述本申请的示例性实施方式。虽然附图中显示了本申请的示例性实施方式，然而应当理解，可以以各种形式实现本申请而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本申请，并且能够将本申请的范围完整的传达给本领域的技术人员。

需要注意的是，除非另有说明，本申请使用的技术术语或者科学术语应当为本申请所属领域技术人员所理解的通常意义。

下面结合附图来描述根据本申请实施例提出的一种存储器电路系统、设备及写入方法。该存储器可以但不限于为上述EEPROM，以解决EEPROM的整体写入过程比较繁琐的问题，可无需每次写入前都进行擦除，从而提高了EEPROM的写入速度速度，也提高了EEPROM存储空间的利用率。

如图1所示，为本申请实施例提供的存储器电路系统，该包括存储电路、写放大器电路、控制线产生电路、译码器电路以及综合控制电路，其中，存储电路通常包括多个，且呈矩阵排列，每个存储电路的输入端均分别连接字线WL、位线BL、控制栅线CL以及片选信号线CL_ENN，并在字线WL表征当前的译码地址和外部输入的地址一致、片选信号线CL_ENN表征采用当前的存储器电路进行存储，且位线BL和控制栅线CL之间具有压差时执行写入操作。

具体地，对于二进制的存储器，每个上述存储电路可用于存储一个比特（bit）数据，各存储电路的具体结构可以一致，也可以不一致，只要能实现其存储功能即可。为便于实现，本实施例中各存储电路的具体结构一致，如图2所示，可均包括：依次连接的选通晶体管、存储浮栅管以及控制晶体管，选通晶体管的栅极连接字线WL，控制晶体管的栅极与片选信号线CL_ENN连接，控制晶体管的源极和漏极分别与控制栅线CL和存储浮栅管的栅极连接，存储浮栅管的源极和漏极中的一者与位线BL连接。结合电子电路原理，该存储电路的存储原理为：当字线WL的驱动电压为高压（该电压能够使选通晶体管导通即可），记作WL=1，选通管导通，也即选中该存储电路；当片选信号线的驱动电压为低压，记作CL_ENN=0，控制管导通，存储管的栅极电位与控制栅线CL的电位相同，当CL=1（高压）且BL=0，电子注入到存储管的浮栅，即写1的过程；当CL=0且BL=1(高压)，存储管浮栅中的电子被释放，即写0的过程；当CL与BL之间不存在压差，存储管浮栅中的电子不移动，不写0也不写1。

进一步地，如图2所示，选通晶体管可以为第一NMOS（N-Metal-Oxide-Semiconductor，N型金属氧化物半导体）晶体管（栅极与源极间电压差大于一定值会导通），存储浮栅管可以为第二NMOS晶体管，控制晶体管可以为第一PMOS（P-Metal-Oxide-Semiconductor，P型金属氧化物半导体）晶体管（栅极与源极间电压差小于一定值会导通）；则当片选信号线CL_ENN和位线BL为第一驱动电压，字线WL和控制栅线CL为第二驱动电压时，存储电路执行写1的过程；当片选信号线CL_ENN和控制栅线CL为第一驱动电压，字线WL和位线BL为第二驱动电压时，存储电路执行写0的过程；第一驱动电压小于第二驱动电压。其中，第一驱动电压和第二驱动电压分别可表示一类电压，且对于不同部件（包括各种信号线或者晶体管）其具体取值可以相同也可以不同。

需要说明的是，上述存储电路的具体结构只是本实施例的一种较佳实施方式，本实施例并不以此为限，只要能够实现上述存储电路的存储功能即可，例如上述选通晶体管和存储浮栅管也可以是PMOS晶体管，控制晶体管也可以是NMOS晶体管，两个晶体管之间还可以包括其它电子元件等。

译码器电路，可对输入的地址线进行译码，即，根据指定的存储器地址（一般由CPU输出）在数据总线上选中其对应的存储电路，其作用是选中对应的存储电路，在本实施例中，译码器电路可包括行译码器电路和列译码器电路，地址一共有9位，即0~8位，其中，高5位地址（4~8位）的译码作为字线WL、控制栅线CL的控制选择线，应用上述行译码器电路进行译码。低4位（0~3位）地址的译码作为位线BL的控制选择线，应用上述列译码器电路进行译码。其可记载和向写放大器电路或控制线产生电路传输地址信息，以便于写放大器电路或控制线产生电路根据该地址信息向上述字线WL、控制栅线CL及片选信号线CL_ENN传输数据和驱动电压。

其中，地址信息可以包括当前译码地址和外部输入地址，该外部输入地址可以是上述外部输入地址，当前译码地址可理解为译码器电路当前输出的译码地址。

综合控制电路，用于向写放大器电路和控制线产生电路传输控制信号，以与译码器电路共同控制字线WL、位线BL、控制栅线CL以及片选信号线CL_ENN，使存储电路连续多次执行写入操作。

具体地，如图1所示，综合控制电路可以包括逻辑控制单元和电荷泵，逻辑控制单元输出的控制信号可作为电荷泵、控制线产生电路和写放大器电路的控制信号，即逻辑控制单元可向写放大器电路和控制线产生电路，以及电荷泵传输控制信号，电荷泵用于向写放大器电路和控制线产生电路提供工作电压，以对写放大器电路和控制线产生电路的输出电压进行调节，使其符合上述存储原理。

进一步，逻辑控制单元主要由数字电路组成，可以包括计数器1（例如ACNT<A:0>，其中，A为自然数，表示最高计数阈值）和计数器2（例如BCNT<B:0>，其中，B为自然数，表示最高计数阈值）以及状态机（例如Ast<C:0>，其中，C为自然数，能够体现状态机包含的触发器数量）。其中，状态机的结构可如图3所示。本实施例中，状态机Ast<C:0>由多个触发器组成（图3中以3个为例进行展示说明），多个触发器依次动作形成时钟周期，多个触发器从高位到低位组成的数值即本文中所说的状态机的状态。状态机的跳转条件包括存储器外部的信号以及自有的状态，图3中，逻辑0、逻辑1和逻辑2分别表征每个触发器的数值变化的逻辑条件。

写放大器电路，其输入端与译码器电路连接，输出端分别与位线BL和片选信号线CL_ENN连接。如图1所示，具体写放大器电路的输入端可与译码器电路的列译码器电路连接，除此之外，写放大器电路的输入端还分别与逻辑控制单元和电荷泵连接，还接收外部输入数据。具体地，写放大器电路可以包括结构相同的n（如16）个子电路，以能够对n个比特的外部输入数据Din<n-1:0>（例如Din<15:0>）分别进行锁存和传输，从而进一步提高存储器的写入速度和质量。

如图4a所示，写放大器电路包括并列的第一锁存器电路和第二锁存器电路，其中：第一锁存器电路和第二锁存器电路的输入端分别与综合控制电路连接，第一锁存器电路的输出端与位线BL连接；第二锁存器电路的输入端与译码器电路的列译码器电路连接，输出端与片选信号线CL_ENN连接，用于锁存列译码器电路输出的地址信息，并通过片选信号线CL_ENN将地址信息发送至存储电路。如此，通过设置第一锁存器电路和第二锁存器电路，综合控制电路可通过对两个锁存器电路的控制实现数据和地址的分别锁存及传输，从而实现对外部输入数据和地址信息的分别锁存，以便实现后续连续写入操作。

进一步地，该写放大器电路还包括第三锁存器电路，第三锁存器电路的输入端与第二锁存器电路的输出端连接，第三锁存器电路的输出端与片选信号线CL_ENN连接，用于锁存和传输片选信号，片选信号用于表征是否采用当前的存储器电路进行存储，如此，采用第三锁存器电路单独锁存片选信号，可以仅向选中的存储电路输出CL_ENN=0的信号，以防止该存储电路进行存储动作对其他存储电路产生影响。

于本实施例一具体实施方式中，写放大器电路还可以包括数据输入子电路和设置在数据输入子电路上的第一锁存控制晶体管，数据输入子电路用于接收和传输外部输入数据，可包括输入数据的晶体管和电路连接线，第一锁存控制晶体管可与输入数据的晶体管串联；控制信号包括第一写使能信号Wr_ENP0，第一锁存控制晶体管接收到第一写使能信号Wr_ENP0后，当输入数据Din为1时，第一锁存器电路的电压被拉低，能够将自输入数据的晶体管的外部输入数据锁存至第一锁存器电路。反之（当输入数据Din为0），第一锁存器电路的电压保持不变。

进一步地，写放大器电路还可以包括第二锁存控制晶体管，第二锁存控制晶体管设置在第一锁存器电路的输出端，并与位线BL连接；控制信号还包括第二写使能信号Wr_ENP1，第二锁存控制晶体管接收到第二写使能信号Wr_ENP1后，第二锁存控制晶体管导通，能够将第一锁存器电路锁存的数据输入存储电路。

更近一步地，写放大器电路还包括第三锁存控制晶体管，第三锁存控制晶体管设置在第一锁存器电路的输入端；控制信号还包括刷新使能信号Er_EN，第三锁存控制晶体管接收到刷新使能信号Er_EN后，能够使第一锁存器电路锁存的数据进行刷新。

于本实施例另一具体实施方式中，写放大器电路还包括第一传输门电路，第一传输门电路设置在第二锁存器电路和第三锁存器电路之间，且第一传输门电路与第二锁存器电路之间设有非门电路，用于在接收到综合控制电路发送的第一传输信号后，将第二锁存器电路锁存的地址信息经第三锁存器电路传输至存储电路。其中，第一传输信号可以包括EN1和ENN1，可理解为锁存地址信息的控制信号，EN1可以为0或1，且在为1时有效，可使该第一传输门电路打开；ENN1为EN1的反向信号，其也可以为0或1，并在ENN1为0时有效。

具体地，如图4a-图4c所示（图中AD_3-0_1和AD_3-0_2均表示地址线的3到0bit译码，图5中AD_8-4_4和AD_8-4_6均表示地址线的8到4bit译码），上述第一锁存器电路、第二锁存器电路以及第三锁存器电路均可采用MOS管电路，例如，第一锁存器电路可采用两个反相器，即两对PMOS管和NMOS管。第二锁存器电路可为或非门电路，其输入端分别与列译码器电路的输出端、第一锁存控制晶体管以及第三锁存控制晶体管连接。第三锁存器电路的具体工作部位的结构可参照第一锁存器电路，即可包括PMOS管和NMOS管组成的两个反相器，且第三锁存器电路中连接Vdd（电源电压）的MOS晶体管恒导通，连接Gnd（接地）的MOS晶体管恒导通。

更具体地，第一锁存控制晶体管、第二锁存控制晶体管以及第三锁存控制晶体管可以均为NMOS晶体管。另外，上述第一写使能信号Wr_ENP0、第二写使能信号Wr_ENP1以及刷新使能信号Er_EN均可以为逻辑控制单元传输的数字信号，例如，均可以为0或1，且在为1时有效，可促使写放大器电路执行相应操作。

需要说明的是，上述写放大器电路的结构及各锁存器的具体结构均是本实施例的较佳实施方式，本实施例并不以此为限，只要能够实现上述各部分的作用即可。上述各控制信号也不限于本文中所表示的方式，只要能够实现上述功能即可。

根据电子电路原理，结合图4a-图4c，可知，在电荷泵生效的情况下，图4a-图4c中的Vdd2电压是电荷泵输出的高压；在电荷泵未生效的情况下，Vdd2电压是正常电压（可理解为低于电荷泵输出的较高压，能够使与之连接的晶体管导通）。在该存储器电路系统进行数据写入前，逻辑控制单元的状态机处于初态0状态，随着时钟周期的运转，存储器电路系统开始启动数据写入操作，逻辑控制单元向写放大器电路发送刷新使能信号Er_EN，根据图4b，接收该刷新使能信号Er_EN的第三锁存控制晶体管的栅极电压被拉高，从而可以将第一锁存器电路中的数据刷新为1，如此，可以为后续将数据存入第一锁存器电路做准备。同时，逻辑控制单元还向写放大器电路发送第一写使能信号Wr_ENP0，根据图4b，地址译码器选中的地址处，接收该第一写使能信号Wr_ENP0的第一锁存控制晶体管的栅极电压会被拉高（未被选中的地址处不进行数据锁存和写入等），外部输入存储器的数据Din中为1的bit位会把相应的第一锁存器电路的数据拉低为0，外部输入存储器的数据Din中为0的bit位不会改变相应的第一锁存器电路的数据；地址译码器未选中的地址处Wr_ENP0仍然保持低电平，第一锁存器电路的数据仍然保持1。同时，列地址译码器选中的地址处的第二锁存器电路将锁存数据0，列地址译码器未选中的地址处的第二锁存器电路将锁存数据1。

根据逻辑控制单元中状态机Ast的功能，若状态机从0状态跳转至1状态，逻辑控制单元还向写放大器电路发送第二写使能信号Wr_ENP1，根据图4b，接收该第二写使能信号Wr_ENP1的第二锁存控制晶体管的栅极电压会被拉高，使第一锁存器电路与位线BL之间连通，第一锁存器电路锁存的数据可以传输至位线BL。在列地址译码器选中的地址处，外部输入存储器电路的数据Din中为1的bit位，传输到位线BL时对应为0，数据Din中为0的bit位，传输到位线BL时对应为1；在地址译码器未选中的地址处，位线BL表现为第一锁存器电路锁存的电压，即为1。且在1状态下，逻辑控制单元还向写放大器电路发送第一传输信号EN1和ENN1，其中EN1=1，ENN1=0，使得第二锁存器电路与第三锁存器电路之间的传输门电路打开，第二锁存器电路中锁存的地址信息会进入片选信号线CL_ENN。其中，列地址译码器选中的地址处CL_ENN=0，地址译码器未选中的地址处CL_ENN=1，结合图2存储电路的结构可知，CL_ENN=1，控制晶体管不能打开，无法向对应的存储电路中写数据，CL_ENN=0是向对应存储电路写数据的条件之一。

然后，状态机Ast从1状态跳转至2状态，在状态2下，电荷泵使能打开，电荷泵的输出电压开始升高，状态1下被拉高的位线BL的电压逐渐被抬升至电荷泵的极值电压（可以理解为电荷泵的最高输出电压，例如15V、20V等）。

综上可知，状态机的0->1->2状态下，在列地址译码器选中的地址处，外部输入数据Din中的数据1以0的形式进入位线BL，外部输入数据Din中的数据0以1的形式进入位线BL，位线BL的电压被抬升至电荷泵的极值电压；在列地址译码器未选中的地址处，位线BL的电压被抬升至上述电荷泵的极值电压，位线BL为1。

另外，控制线产生电路的输入端与译码器电路连接，输出端分别与字线WL和控制栅线CL连接。控制线产生电路用于生成并传输字线信号和控制栅线信号，其输入端可与译码器电路的行译码器电路连接，输出端分别与字线WL和控制栅线CL连接，除此之外，控制线产生电路的输入端还分别与逻辑控制单元和电荷泵连接。

在本实施例中，字线信号用于表征当前的译码地址和外部输入的地址是否一致，控制栅线信号用于表征是否采用当前的存储器电路进行存储。具体地，字线信号和控制栅线信号均可以用1或0表示（即WL=1或WL=0，CL=1或CL=0），1表示高压信号，0表示低压信号。存储电路可根据该字线信号、控制栅线信号及片选信号对位线传输的数据进行存储。

如图5所示，控制线产生电路还可以包括第一非门电路、第二非门电路、第二传输门电路以及第四锁存器电路，第一非门电路与字线WL连接，用于生成并传输字线信号；第二传输门电路和第四锁存器电路串联后与控制栅线CL连接，且与第一非门电路并联，用于生成并传输控制栅线信号。

具体地，如图5所示，控制线产生电路可以包括结构相同的16个子电路，以能够对应16个比特数据分别同时进行处理，从而进一步提高存储器的写入速度和质量。第二传输门电路包括并列的第一传输门子电路和第二传输门子电路，该控制线产生电路还包括分别与第一传输门子电路和第二传输门子电路串联的第三传输门电路。其中，第一传输门子电路的输入端设置在第一非门电路、第二非门电路之间，第二传输门子电路的输入端设置在第二非门电路之后（沿数据传输方向），第一传输门子电路和第二传输门子电路并列后与第三传输门电路串联。控制信号还包括行地址译码信号和控制栅线产生信号，行地址译码信号用于控制第一传输门子电路和第二传输门子电路的通断，控制栅线产生信号用于控制第三传输门电路的通断。

其中，行地址译码信号可以包括D0和D1，D0表示[8:4]位地址未选中时控制栅线CL的数据来源，D1表示[8:4]位地址选中时控制栅线CL的数据来源，D0和D1来源于综合控制电路，均有为0或1的情况。具体地，在[8:4]位地址选中时，控制栅线CL的值是D1的反向，在[8:4]位地址未选中时，控制栅线CL的值是D0的反向。而控制栅线产生信号可以包括TG_OE和TG_OEN，TG_OE和TG_OEN为反向信号，且在TG_OE=1时（TG_OEN=0时），第三传输门电路导通，能够产生和传输控制栅线信号。

如图5所示，在电荷泵生效的情况下，Vdd2电压为电荷泵输出的高压；在电荷泵未生效的情况下，Vdd2电压是正常电压（可以使与之连接的晶体管导通），所以，控制线产生电路的输出只与地址的高5位有关。在状态机处于初态0状态时，地址译码器选中的地址处，WL=1，TG_OE=0；在状态机的1状态下，地址译码器选中的地址处，WL=1，逻辑控制单元输出的D1=1，因此CL=0；地址译码器未选中的地址处，WL=0，逻辑控制单元输出的D0=0，因此CL=1。状态机从1状态跳转至2状态，在状态2下，电荷泵使能打开，电荷泵开始升压，在状态1下被拉高的字线WL和控制栅线CL的电压此时会逐渐被抬升至上述电荷泵极值电压。

所以，综合图1-图5及上述分析可知，在上述状态2下：

1）高位地址和低位地址全选中处，WL=1，CL=0，CL_ENN=0，因此，BL为高压（BL=1）处，存储电路中存储管的浮栅释放电子，即写数据0，BL为0处，存储电路中存储浮栅管的浮栅既不释放电子也不注入电子；

2）低位地址选中高位地址不选中处，WL=0， CL=1，CL_ENN=0，存储电路中的选通晶体管不导通；

3）高位地址选中低位地址不选中处，WL=1，CL=0，由于状态2下图4a中的EN1=0，因此片选信号线CL_ENN仍保持状态1情况下的数值（低位地址选中处CL_ENN=0，低位地址未选中处CL_ENN=1），所以此时仍然向高低位地址全部选中的地址处写数据，因此，BL为高压处，存储电路中存储浮栅管的浮栅释放电子，即写数据0，BL为0处，存储电路中存储管的浮栅既不释放电子也不注入电子；本实施例中采用的是状态2和下述状态4写数据条件下高位地址选中低位地址不选中的情况。

4）高低位地址均不选中处，WL=0， CL=1，CL_ENN=1，存储电路中的选通晶体管和控制晶体管均不导通。

因此，在上述状态2下，外部输入存储器的数据Din中的0将被写入状态1下的高5位地址相同的所有地址对应的位置上，其他位置保持原来数据不变，即状态2下写0，且由于高位地址位5位，低位地址为4位，在写数据时可以最多一次写入16个地址。需要说明的是，一次写16个地址只是本实施例的一种实施方式，本实施例并不以此为限，若地址位数改变，则一次能够最多写入的地址数也会改变，其可以大也可以小于16。

然后，当电荷泵电压升高至极值电压后，电压将维持一定一段时间，时间长短由逻辑控制单元中的计数器ACNT<10:0>控制，为写数据提供高压，此后电压不再升高，同时电荷泵高压完成信号拉低，电荷泵不再输出高压，拉低后逻辑控制单元中的计数器BCNT<5:0>开始计数，计数到’h2a（十六进制形式的数据），状态机跳出2状态进入3状态。在状态3下，地址线上的地址与状态2下地址线上的地址相同，即高位选中低位不选中。Wr_ENP0=0，位线BL的数据仍然保持状态1下的数据；EN1=0，CL_ENN仍然保持状态1下的数据。地址译码器选中的地址处，WL=1，逻辑控制单元输出的D1=0，因此CL=1；地址译码器未选中的地址处，WL=0，逻辑控制单元输出的D0=1，因此CL=0。

之后进入状态4，在状态4下，电荷泵使能打开，电荷泵开始升压。结合上述状态1中BL和CL_ENN的数据，地址译码器选中的地址处CL=1，外部输入存储器的数据Din中的1将被写入状态1下的高5位地址相同的所有地址对应的位置上，其他位置保持原来数据不变，即状态4下写1，且一次最多可写16个地址。

状态4之后，在电荷泵电压升高至极值电压后，电压将维持一段时间，时间长短可由逻辑控制单元中的计数器ACNT<10:0>控制，为写数据提供高压，此后电压不再升高，同时电荷泵高压完成信号拉低，电荷泵不再输出高压，拉低后逻辑控制单元中的计数器BCNT<5:0>开始计数，计数到’h2a（十六进制形式的数据），状态机跳出4状态进入状态5，即完成一次完整的写数据操作。该状态5表示一次完整的写操作完成（上述状态0表示初始状态）。

由以上分析可知，位线BL携带的是数据信息，其且只与地址的低4位有关；字线WL与控制栅线CL携带的是控制信息，且只与地址的高5位有关，因此在状态0下，BL可以依次锁存高5位地址相同低4位地址不同的共计16个地址的数据，状态2下，同时把每个地址中要写的数据Din中的数据0写入对应的16个地址中，状态4下，同时把每个地址中要写的数据Din中的数据1写入对应的16个地址中，也即本实施例提供的存储器可以不用在每次写入之前都进行擦除，而是可以直接写入数据，并且一次最多可以写16个地址。

综上，该存储器电路系统完成一个完整写入时钟周期，包括以下阶段：

锁存数据期，即上述的状态0到状态1的过程，逻辑控制单元向写放大器电路发送刷新使能信号，使第一锁存器电路中的数据刷新为1；逻辑控制单元分别向写放大器电路和控制线产生电路发送第一写使能信号，以将外部输入数据锁存至第一锁存器电路和将地址信息锁存至第二锁存器电路；且当地址信息中当前译码地址和外部输入地址一致时，生成的字线信号为1，当地址信息中当前译码地址和外部输入地址不一致时，生成的字线信号为0；生成的控制栅线产生信号控制第三传输门电路断开；

传输期，即上述的状态1的过程，逻辑控制单元分别向写放大器电路发送使第一传输门电路连通的第一传输信号，将第二锁存器电路中锁存的地址信息传输至片选信号线CL_ENN；以及将第一锁存器电路中锁存的数据传输至位线BL；以及将表征字线信号和控制栅线产生信号分别传输至字线WL和控制栅线CL；

第一写入期，即上述的状态2的过程，在字线WL表征当前的译码地址和外部输入的地址一致，且均为第一指定数目位地址，片选信号线CL_ENN表征采用当前的存储器电路进行存储，且位线BL的电压高于控制栅线CL的电压，执行写0操作；

等待期，即上述的状态3的过程，逻辑控制单元分别向写放大器电路发送使第一传输门电路断开的第一传输信号，并且逻辑控制单元输出的D0和D1的值会变化，从而使CL=1，根据上述写入条件，BL=0（代表此时数据为1）时，写1，该等待期可为后面执行写1的操作做准备。

第二写入期，即上述的状态4的过程，保持电荷泵开启状态，且位线BL的电压低于控制栅线CL的电压，执行写1操作；

写入完成期，即上述的状态5的过程，电荷泵关闭，计数器自电荷泵关闭后计数到达指定计数次。

需要说明的是，上述各电路结构只是本实施例的较佳实施方式，本实施例的存储器电路系统根据实际情况还可以包括其他需要设置的部件或线路，例如输出放大器电路，以用于输出数据（dataOut<15:0>）。另外，本实施例对上述各锁存器电路和传输门电路的具体结构不做具体限定，只要其能实现上述各电路的功能即可。

本实施例提供的存储器电路系统，包括存储电路、写放大器电路、控制线产生电路、译码器电路以及综合控制电路，综合控制电路可以向写放大器电路和控制线产生电路发送控制信号，使写放大器电路和控制线产生电路在译码器电路输出结果的基础上，向存储电路输出相应的电压，以能够连续多次执行写入操作，从而解决现有的EEPROM整体写入过程比较繁琐的问题，且无需每次写入前都进行擦除，从而提高了存储器的写入速度速度，也提高了存储器存储空间的利用率。

基于上述存储器电路系统相同的构思，本实施例还提供一种存储器电路，包括呈阵列排布的多个存储电路，每个存储电路存储一个比特数据，且每个存储电路均包括：依次连接的选通晶体管、存储浮栅管以及控制晶体管；选通晶体管的栅极连接字线WL，控制晶体管的栅极与片选信号线CL_ENN连接，控制晶体管的源极和漏极分别与控制栅线CL和存储浮栅管的栅极连接，存储浮栅管的源极和漏极中的一者与位线BL连接；字线WL表征当前的译码地址和外部输入的地址一致、片选信号线CL_ENN表征采用当前的存储器电路进行存储，且位线BL和控制栅线CL之间具有压差时执行写入操作。

本实施例提供的存储器电路，其每个存储电路均包括选通晶体管、存储浮栅管以及控制晶体管，通过选通晶体管和控制晶体管同时控制存储浮栅管，相对于仅采用选通晶体管控制的存储电路，增加了控制条件，可以对存储器的写入过程进行更细粒度的调节管控，使得写入过程的管控范围更广，有利于解决现有的EEPROM整体写入过程比较繁琐的问题。

基于上述存储器电路相同的构思，本实施例还提供一种存储器设备，包括上述任一实施方式的存储器电路系统。

其中，该存储器设备可以为任意包括上述存储器电路系统的存储设备，例如可以为闪存或EEPROM等。

本实施例提供的存储器设备，包括上述存储器电路系统，至少能够实现上述存储器电路系统能够实现的有益效果，在此不再赘述。

基于上述存储器电路相同的构思，本实施例还提供一种存储器写入方法，应用于上述任一实施方式的存储器电路系统，方法包括：

综合控制电路向写放大器电路传输第一控制信号，以使地址信息中当前译码地址和外部输入地址一致时，写放大器电路生成第一片选信号，并向位线BL提供第一驱动电压；地址信息中当前译码地址和外部输入地址不一致时，写放大器电路生成第二片选信号，并向位线BL提供第二驱动电压；

综合控制电路向控制线产生电路传输第二控制信号，以使地址信息中当前译码地址和外部输入地址一致时，控制线产生电路生成第一字线信号，并向位线BL提供第二驱动电压；地址信息中当前译码地址和外部输入地址不一致时，控制线产生电路生成第二字线信号，并向位线BL提供第一驱动电压。

本实施例提供的存储器写入方法，基于上述存储器电路系统相同的构思，故至少能够实现上述存储器电路系统能够实现的有益效果，在此不再赘述。

应该注意的是上述实施例对本申请进行说明而不是对本申请进行限制，并且本领域技术人员在不脱离所附权利要求的范围的情况下可设计出替换实施例。在权利要求中，不应将位于括号之间的任何参考符号构造成对权利要求的限制。单词“包含”不排除存在未列在权利要求中的元件或步骤。位于元件之前的单词“一”或“一个”不排除存在多个这样的元件。本申请可以借助于包括有若干不同元件的硬件以及借助于适当编程的计算机来实现。在列举了若干装置的单元权利要求中，这些装置中的若干个可以是通过同一个硬件项来具体体现。单词第一、第二、以及第三等的使用不表示任何顺序。可将这些单词解释为名称。

以上，仅为本申请较佳的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以权利要求的保护范围为准。

Claims (16)

1.一种存储器电路系统，其特征在于，包括：

呈矩阵排列的多个存储电路，每个所述存储电路的输入端均分别连接字线、位线、控制栅线以及片选信号线，并在所述字线表征当前的译码地址和外部输入的地址一致、所述片选信号线表征采用当前的存储器电路进行存储，且所述位线和所述控制栅线之间具有压差时执行写入操作；

写放大器电路，其输入端与译码器电路连接，输出端分别与所述位线和所述片选信号线连接；

控制线产生电路，其输入端与译码器电路连接，输出端分别与所述字线和所述控制栅线连接；

译码器电路，用于记载和向所述写放大器电路或所述控制线产生电路传输地址信息；所述地址信息包括当前译码地址和外部输入地址；

综合控制电路，用于向所述写放大器电路和所述控制线产生电路传输控制信号，以与所述译码器电路共同控制所述字线、所述位线、所述控制栅线以及所述片选信号线，使所述存储电路连续多次执行写入操作；

所述写放大器电路包括第一锁存器电路、数据输入子电路和设置在所述数据输入子电路上的第一锁存控制晶体管，所述第一锁存器电路的输入端与所述综合控制电路连接，所述第一锁存器电路的输出端与所述位线连接；所述数据输入子电路用于接收和传输外部输入数据；所述控制信号包括第一写使能信号，所述第一锁存控制晶体管接收到所述第一写使能信号后，能够将自所述数据输入子电路传输的所述外部输入数据锁存至所述第一锁存器电路。

2.根据权利要求1所述的存储器电路系统，其特征在于，每个所述存储电路存储一个比特数据，且每个所述存储电路均包括：依次连接的选通晶体管、存储浮栅管以及控制晶体管；

所述选通晶体管的栅极连接字线，所述控制晶体管的栅极与片选信号线连接，所述控制晶体管的源极和漏极分别与所述控制栅线和所述存储浮栅管的栅极连接，所述存储浮栅管的源极和漏极中的一者与位线连接。

3.根据权利要求2所述的存储器电路系统，其特征在于，所述选通晶体管为第一NMOS晶体管，所述存储浮栅管为第二NMOS晶体管，所述控制晶体管为第一PMOS晶体管；

当所述片选信号线和所述位线为第一驱动电压，所述字线和所述控制栅线为第二驱动电压时，所述存储电路执行写1的过程；当所述片选信号线和所述控制栅线为所述第一驱动电压，所述字线和所述位线为所述第二驱动电压时，所述存储电路执行写0的过程；所述第一驱动电压小于所述第二驱动电压。

4.根据权利要求1所述的存储器电路系统，其特征在于，所述写放大器电路还包括与所述第一锁存器电路并列的第二锁存器电路；

所述第二锁存器电路的输入端与所述综合控制电路连接，所述第二锁存器电路的输入端还与译码器电路的列译码器电路连接，所述第二锁存器电路的输出端与所述片选信号线连接，用于锁存所述列译码器电路输出的地址信息，并通过所述片选信号线将所述地址信息发送至所述存储电路。

5.根据权利要求4所述的存储器电路系统，其特征在于，所述写放大器电路还包括第二锁存控制晶体管，所述第二锁存控制晶体管设置在所述第一锁存器电路的输出端，并与所述位线连接；

所述控制信号还包括第二写使能信号，所述第二锁存控制晶体管接收到所述第二写使能信号后，能够将所述第一锁存器电路锁存的数据输入所述存储电路。

6.根据权利要求5所述的存储器电路系统，其特征在于，所述写放大器电路还包括第三锁存控制晶体管，所述第三锁存控制晶体管设置在所述第一锁存器电路的输入端；

所述控制信号还包括刷新使能信号，所述第三锁存控制晶体管接收到所述刷新使能信号后，能够使所述第一锁存器电路锁存的数据进行刷新。

7.根据权利要求6所述的存储器电路系统，其特征在于，所述第二锁存器电路为或非门电路，其输入端分别与所述列译码器电路的输出端、所述第一锁存控制晶体管以及所述第三锁存控制晶体管连接。

8.根据权利要求6所述的存储器电路系统，其特征在于，所述写放大器电路还包括第三锁存器电路，所述第三锁存器电路的输入端与所述第二锁存器电路的输出端连接，所述第三锁存器电路的输出端与所述片选信号线连接，用于锁存和传输片选信号，所述片选信号用于表征是否采用当前的存储器电路进行存储。

9.根据权利要求8所述的存储器电路系统，其特征在于，所述写放大器电路还包括第一传输门电路，所述第一传输门电路设置在所述第二锁存器电路和所述第三锁存器电路之间，且所述第一传输门电路与所述第二锁存器电路之间设有非门电路，用于在接收到所述综合控制电路发送的第一传输信号后，将所述第二锁存器电路锁存的地址信息经所述第三锁存器电路传输至所述存储电路。

10.根据权利要求9所述的存储器电路系统，其特征在于，所述控制线产生电路的输入端与所述译码器电路的行译码器电路连接，输出端分别与所述字线和控制栅线连接，用于生成并传输字线信号和控制栅线信号；其中，所述行译码器电路为与非门电路；所述字线信号用于表征当前的译码地址和外部输入的地址是否一致，所述控制栅线信号用于表征是否采用当前的存储器电路进行存储。

11.根据权利要求10所述的存储器电路系统，其特征在于，所述控制线产生电路包括第一非门电路、第二非门电路、第二传输门电路以及第四锁存器电路，所述第一非门电路与所述字线连接，用于生成并传输所述字线信号；

所述第二传输门电路和所述第四锁存器电路串联后与所述控制栅线连接，并与上述第一非门电路并联，用于生成并传输所述控制栅线信号。

12.根据权利要求11所述的存储器电路系统，其特征在于，所述第二传输门电路包括并列的第一传输门子电路和第二传输门子电路，以及分别与所述第一传输门子电路和第二传输门子电路串联的第三传输门电路；

所述控制信号还包括行地址译码信号和控制栅线产生信号，所述行地址译码信号用于控制所述第一传输门子电路和所述第二传输门子电路的通断，所述控制栅线产生信号用于控制所述第三传输门电路的通断。

13.根据权利要求12所述的存储器电路系统，其特征在于，所述综合控制电路包括逻辑控制单元和电荷泵，所述逻辑控制单元用于向所述写放大器电路和所述控制线产生电路，以及所述电荷泵传输控制信号，所述电荷泵用于向所述写放大器电路和所述控制线产生电路提供工作电压。

14.根据权利要求13所述的存储器电路系统，其特征在于，所述逻辑控制单元包括计数器和状态机，所述状态机包括多个触发器，多个所述触发器依次动作形成时钟周期，所述时钟周期包括按下述顺序进行的：

锁存数据期，所述逻辑控制单元向所述写放大器电路发送刷新使能信号，使外部输入数据中为0的bit位在相应的第一锁存器电路中刷新为1；所述逻辑控制单元分别向所述写放大器电路和所述控制线产生电路发送第一写使能信号，以将外部输入数据锁存至所述第一锁存器电路和将所述地址信息锁存至所述第二锁存器电路；且当所述地址信息中当前译码地址和外部输入地址一致时，生成的字线信号为1，当所述地址信息中当前译码地址和外部输入地址不一致时，生成的字线信号为0；生成的控制栅线产生信号控制所述第三传输门电路断开；

传输期，所述逻辑控制单元分别向所述写放大器电路发送使所述第一传输门电路连通的第一传输信号，将第二锁存器电路中锁存的地址信息传输至所述片选信号线；以及将所述第一锁存器电路中锁存的数据传输至所述位线；以及将表征所述字线信号和所述控制栅线产生信号分别传输至所述字线和所述控制栅线；

第一写入期，在所述字线表征当前的译码地址和外部输入的地址一致，且均为第一指定数目位地址，所述片选信号线表征采用当前的存储器电路进行存储，且所述位线的电压高于所述控制栅线的电压，执行写0操作；

等待期，所述逻辑控制单元分别向所述写放大器电路发送使所述第一传输门电路断开的第一传输信号，且所述位线和所述控制栅线之间具有没有压差，为执行写1操作做准备；

第二写入期，保持所述电荷泵开启状态，且所述位线的电压低于所述控制栅线的电压，执行写1操作；

写入完成期，所述电荷泵关闭，所述计数器自所述电荷泵关闭后计数到达指定计数次。

15.一种存储器设备，其特征在于，包括权利要求1-14任一项所述的存储器电路系统。

16.一种存储器写入方法，其特征在于，应用于权利要求1-14任一项所述的存储器电路系统，所述方法包括：

综合控制电路向写放大器电路传输第一控制信号，以使所述地址信息中当前译码地址和外部输入地址一致时，所述写放大器电路生成第一片选信号，并向所述位线提供第一驱动电压；所述地址信息中当前译码地址和外部输入地址不一致时，所述写放大器电路生成第二片选信号，并向所述位线提供第二驱动电压；

所述综合控制电路向控制线产生电路传输第二控制信号，以使所述地址信息中当前译码地址和外部输入地址一致时，所述控制线产生电路生成第一字线信号，并向所述位线提供所述第二驱动电压；所述地址信息中当前译码地址和外部输入地址不一致时，控制线产生电路生成第二字线信号，并向所述位线提供所述第一驱动电压。

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