CN101071641A - 非易失存储装置及其操作方法 - Google Patents

非易失存储装置及其操作方法 Download PDF

Info

Publication number
CN101071641A
CN101071641A CNA2007101282772A CN200710128277A CN101071641A CN 101071641 A CN101071641 A CN 101071641A CN A2007101282772 A CNA2007101282772 A CN A2007101282772A CN 200710128277 A CN200710128277 A CN 200710128277A CN 101071641 A CN101071641 A CN 101071641A
Authority
CN
China
Prior art keywords
storage unit
memory cell
conventional storage
data
flag memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2007101282772A
Other languages
English (en)
Other versions
CN101071641B (zh
Inventor
姜东求
李熙元
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN101071641A publication Critical patent/CN101071641A/zh
Application granted granted Critical
Publication of CN101071641B publication Critical patent/CN101071641B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/564—Miscellaneous aspects
    • G11C2211/5642—Multilevel memory with buffers, latches, registers at input or output

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)

Abstract

在一个实施例中，非易失存储装置包括多个常规存储单元，以及至少一个与多个常规存储单元中的一个相关联的标记存储单元。常规页缓冲器被配置为存储从多个常规存储单元中的一个读取的数据。常规页缓冲器包括存储读取数据的主锁存器。控制电路被配置为在读取操作期间基于标记存储单元的状态选择性地改变存储在主锁存器中的数据。

Description

非易失存储装置及其操作方法
技术领域
本发明的实施例涉及非易失半导体存储装置及相关的操作方法。
背景技术
通常，在非易失半导体存储装置中的存储单元的读取和写入(编程/擦除)操作是通过控制与所选择的存储单元相对应的位线电压来执行的。为了在读取或编程操作期间适当地驱动位线电压，现有的非易失半导体存储装置提供一个或多个页缓冲器以暂时存储将要写入存储单元或从存储单元读出的数据。
图1是显示传统非易失半导体存储装置的图，图2是显示图1的存储装置中典型的列栅YG和对应的页缓冲器PBP的图。传统半导体存储装置包括由多个存储单元组成的存储单元阵列10，连接到多个“n”页缓冲器PBP。每个页缓冲器PBP通过列栅YG连接到全局数据线GDL。
每个页缓冲器PBP包括读出锁存器150、预充电电路140、位线(BL)屏蔽模块120和BL偏置电路110。在传统页缓冲器PBP中，将要写入所选择的存储单元的数据被加载并锁存在读出锁存器150中。存储在读出锁存器150中的数据从而通过BL屏蔽模块120和BL偏置电路110提供给位线BLe或BLo。之后，对于选择的存储单元可以执行编程操作。以类似的方式，将要从所选择的存储单元中读出的数据，暂时存储在读出锁存器150中。存储在读出锁存器150中的数据从而可以响应于列栅信号(未示出)传输到全局数据线GDL。
发明内容
本发明的原理已经应用到现存的和新技术中预期使用的各种类型的非易失存储器中。然而，参考闪速电可擦除可编程只读存储器(EEPROM)作为典型来描述本发明的实施方式，其中存储元件是浮栅。
在现有的商用产品中，通常是闪速EEPROM阵列的每个浮栅存储元件通过以二进制模式操作存储一位数据，其中浮栅晶体管的两个范围被定义为存储级。存储一位的存储单元通常被称为单级单元(SLC)。
除了缩小存储阵列的尺寸之外，趋势是通过在每个浮栅晶体管中存储不止一位数据来进一步增加这种存储阵列的数据存储密度。这是通过定义更多的阈值水平作为每个浮栅晶体管的存储状态而实现的。例如，可以定义四个这样的状态，从而每个浮栅存储元件表示2位数据。每个浮栅存储晶体管具有阈值电压的一定总范围(窗口)，在该范围中可以实际操作该晶体管，该范围分为针对该晶体管定义的数量的状态，状态之间留出边界以保证状态之间彼此明显区分。这些多状态存储单元具有多阈值，通常被称为多级单元(MLCs)。
这些多级存储单元在存储电路设计中带来了新的挑战。例如，将两位或多位写入到这种多级存储单元中可能需要多个却相关的操作。类似地，从MLC中读取两位或多位可能需要多步却相关的读取操作。当对存储单元的读取发生在较高有效位写入存储单元之前，可能出现问题。
在一个实施例中，非易失存储装置包括多个常规存储单元，以及与常规存储单元中的一个关联的至少一个标记存储单元。常规页缓冲器被配置为存储从多个常规存储单元中的一个读取的数据。常规页缓冲器包括存储读取数据的主锁存器。控制电路被配置为在读取操作中基于标记存储单元的状态选择性地改变存储在主锁存器中的数据。
在一个实施例中，多个常规存储单元具有多个状态，从而每个状态至少表示最低有效位和下一较高有效位。
在一个实施例中，读取操作包括最低有效位读取操作和之后的下一较高有效位读取操作，并且控制电路被配置为选择性地改变存储在第一锁存器中的数据，作为下一较高有效位读取操作的结果。
例如，在一个实施例中，控制电路被配置为如果标记存储单元处于擦除状态则改变存储在主锁存器中的数据。此处，如果相关联的常规存储单元的下一较高有效位写入操作还未发生，则标记存储单元可以处于擦除状态，而如果相关联的常规存储单元的下一较高有效位写入操作已经发生，则标记存储单元处于非擦除状态。
非易失存储装置的进一步的实施例包括多个常规存储单元和与多个常规存储单元中的一个相关联的至少一个标记存储单元。常规页缓冲器被配置为存储用于写入多个常规存储单元中的一个的数据，并被配置为存储从多个常规存储单元中的一个读取的数据。常规页缓冲器包括主锁存器和辅锁存器。主锁存器在写入操作期间将写入数据提供给多个常规存储单元。控制电路被配置为在读取操作期间基于标记存储单元的状态选择性地设置存储在主锁存器中的数据。
非易失存储装置的另一个实施例包括多个常规存储单元和与多个常规存储单元中的一个相关联的至少一个标记存储单元。选择器选择性地输出从与标记存储单元相关联的常规存储单元读取的数据值和固定数据值中的一个。控制电路被配置为基于标记存储单元的状态控制选择器。
在一个实施例中，多个常规存储单元具有多个状态，从而每个状态至少表示最低有效位和下一较高有效位。
在一个实施例中，常规存储单元的读取操作包括最低有效位读取操作和之后的下一较高有效位读取操作。控制电路被配置为基于标记存储单元的状态，控制选择器选择性地输出在下一较高有效位读取操作期间读取的数据值以及固定数据值中的一个。例如，在下一个高有效位读取操作期间，如果标记存储单元处于擦除状态，控制电路被配置为控制选择器输出固定数据值，并且如果相关联的常规存储单元的下一较高有效位读取操作还未发生，则标记存储单元处于擦除状态。
本发明进一步涉及从常规存储单元中读取数据的方法。
在一个实施例中，该方法包括将从多个常规存储单元中的一个读取的数据存储在与多个常规存储单元连接的页缓冲器中。页缓冲器包括第一锁存器和第二锁存器，并且读出的数据只存储在第一锁存器。存储在第一锁存器中的数据，基于与读取的常规存储单元相关联的标记存储单元的状态，被选择性地改变。
在另一个实施例中，从常规存储单元中读取数据的方法包括在选择器中接收从多个常规存储单元中的一个读取的数据值和固定数据值。基于与读取的常规存储单元相关联的标记存储单元的状态，控制选择器输出从常规存储单元读取的数据值和固定数据值中的一个。
附图说明
通过下面的详细说明和附图，可以更充分地理解本发明，其中相同的元件用同样的附图标记表示，其仅仅是用来说明，这些并不限制本发明，其中：
图1是显示传统非易失半导体存储装置的图；
图2是显示图1所示的传统非易失半导体存储装置中的传统列栅和页缓冲器结构的图；
图3显示四状态存储单元的基本原理；
图4A-4B显示了按照本发明实施例的管理MLC状态及与之相关联的位之间的对应的另一种方案；
图5是显示按照本发明实施例的非易失半导体存储装置的图；
图6是进一步显示图5中所示的存储单元阵列的图；
图7是进一步显示图5中所示的页缓冲器的电路图；
图8是进一步显示图5中所示的输入数据控制器和输出控制器的图；
图9显示在LSB读取操作期间图5中的页缓冲器的操作；
图10显示在MSB读取期间，如果对应的标记数据显示MSB已经被写入，图5中的页缓冲器的常规操作；
图11显示在MSB读取期间，如果对应的标记数据显示MSB还未被写入，图5中的页缓冲器的操作；
图12显示按照本发明实施例在图5中的非易失半导体存储装置中读取MSB的方法的流程图；
图13是显示按照本发明另一实施例的非易失半导体存储装置的图；以及
图14显示按照本发明实施例在图13中的非易失半导体存储装置中读取MSB的方法的流程图。
具体实施方式
下面将参考附图详细介绍本发明的示例性实施例。然而，本发明可以不同形式实施，并不应解释为受限于此处所列的实施例。
多级单元原理
本发明的原理可应用于各种类型的非易失存储器，包括当前存在的和在今后开发的技术中预期使用的。
然而，参考闪速电可擦除可编程只读存储器(EEPROM)作为典型来描述本发明的实施方式，其中存储单元是浮栅。
在现有的商用产品中，通常是闪速EEPROM阵列的每个浮栅存储元件通过以二进制模式操作存储一位数据，其中浮栅晶体管的两个范围被定义为存储级。存储一位的存储单元通常被称为单级单元(SLC)。
除了缩小存储阵列的尺寸之外，趋势是通过在每个浮栅晶体管中存储不止一位数据来进一步增加这种存储阵列的数据存储密度。这是通过定义更多的阈值水平作为每个浮栅晶体管的存储状态而实现的。例如，可以定义四个这样的状态，从而每个浮栅存储元件表示2位数据。每个浮栅存储晶体管具有阈值电压的一定总范围(窗口)，在该范围中可以实际操作该晶体管，该范围分为针对该晶体管定义的数量的状态，状态之间留出边界以保证状态之间彼此明显区分。这些多状态存储单元具有多阈值，通常被称为多级单元(MLC)。
仅仅为了示例，描述具有四个状态能够存储2位数据的MLC。然而，应理解，本发明不限于这种MLC。图3显示了四状态存储单元的基本原理。更具体地，图3显示了四状态NAND单元。如图所示，擦除单元具有负阈值电压，这对应于第一状态。单元的第二、第三和第四状态分别对应于单元的编程状态，其中依次每个状态具有更高的阈值电压。
参考图4A-4B描述按照本发明实施例用于管理MLC状态及与其相关联的位之间的对应的另一种方案。在图4A的管理方案中，1的最低有效位(LSB)在第一或擦除单元中不会导致变化，而0的LSB导致将单元编程为第三状态。接着，如果最高有效位(MSB)是1，如果LSB是1，单元保持在第一或擦除状态。对于LSB是0，如果MSB是1，单元被编程到第四状态。对于MSB是0，如果LSB是1，单元被编程到第二状态，而如果LSB是0，保持在第三状态。
图4B显示从按照图4A的方案写入的MLC读出数位。如图所示，读取电压Vread2施加到单元以读取LSB。然而，为了读取MSB，施加读取电压Vread1和Vread3。施加电压Vread1区分第一与第二状态，施加电压Vread3区分第三和第四状态。
为了示例，使用图4A-4B的方案，进一步介绍本发明。
第一实施例
非易失存储装置结构
图5显示了按照本发明的一个实施例的非易失存储装置。如图所示，该装置包括存储单元阵列10’。存储单元阵列10’包括多个偶数和奇数组的位线(BLe<n:1>和BLo<n:1>)，以及对应的用来存储从位线(BLe<n:1>和BLo<n:1>)接收的数据并输出读取数据到位线(BLe<n:1>和BLo<n:1>)的存储单元串St。存储单元阵列10’进一步包括偶数和奇数标记位线FBLe和FBLo以及对应的多个存储单元，称为标记存储单元。标记位线和存储单元与常规位线(BLe<n:1>和BLo<n:1>)和存储单元是一样的。图6更详细地显示了存储单元阵列10’中的常规存储单元的部分。
现在参考图6，存储单元阵列10’包括多个单元串(Ste<n:1>和STo<n:1>)，每个分别连接到位线(BLe<n:1>和BLo<n:1>)中的一个。在所示示例中的每个单元串，是由连接到其对应的位线的串选择晶体管(SST)、连接到公共源线(CSL)的接地选择晶体管(GST)和在串选择晶体管(SST)和接地选择晶体管(GST)之间串连的多个存储单元(MC)形成的。如图5中所示，不止一个串可以连接到位线(图6为了清楚，显示了每个位线只连接了一个串)。此外，图5和图6显示了位线(BLe<n:1>和BLo<n:1>)电连接到页缓冲器组200。
每个存储单元(MC)包括具有源、漏、浮栅和控制栅的浮栅晶体管。存储单元(MC)可以使用沟道热电子(CHE)效应或Fowler-Nordheim(F-N)隧道效应编程。这些都是公知的技术。如上所述，各个存储单元(MC)处于表示两位的不同组合的四个多级状态中的一个，其对应于在位线(BLe<n:1>和BLo<n:1>)中显示的特定电压电平。
在本发明的实施例中，两个相邻位线配置为组成一对位线。然而，每个位线可以按照唯一的列地址被选择。从而，在此后描述的示例性实施例中，两个位线(即，偶数位线和奇数位线)被分别地或共同地称为“位线”，不做进一步区分。
在读取操作期间，串选择晶体管(SST)、接地选择晶体管(GST)以及所有多个存储单元(MC)，除了正在被读取的存储单元，都导通。读取电压被施加到字线，从而，存储单元的栅被读取。如果读取电压高于存储单元的阈值电压，则存储单元也导通，公共源线的电压连接到位线。即，电流路径将存在于从位线到CSL之间。在此处描述的本发明的示例性实施例中，假设公共源线提供接地电压VSS。然而，应理解，基于存储装置的设计，也可以提供除了接地电压之外的电压。此外，如果读取电压低于存储单元的阈值电压，则存储单元不导通。从而，在位线和CSL之间不产生电流路径。
图5进一步显示了除了连接到常规位线(BLe<n:1>和BLo<n:1>)的常规存储单元之外，存储单元阵列10’还包括连接到标记位线FBLe和FBLo的标记存储单元。标记存储单元和标记位线FBLe和FBLo的结构与常规存储单元和位线相同。此处使用的术语“标记”和“常规”仅仅是为了区别存储单元如何使用。常规存储单元和位线用来读取和写入数据。每个标记存储单元位于常规存储单元的行中，表示第二有效位(例如，图4A-4B的方案中的最高有效位)是否被写入。例如，如果标记存储单元存储逻辑“0”，则对应行的常规存储单元尚未被写入最高有效位。如果标记存储单元存储逻辑“1”，则对应行的常规存储单元已经被写入最高有效位。下面将更详细地介绍标记存储单元的写入和其中存储的数据的使用。
此外，应理解，与常规存储单元行相对应的标记单元的数量取决于一个存储单元可以表示的位的数量。更具体地，针对超过一个的每一位，可以提供标记存储单元，以表示对应的位是否被写入。
回到图5，存储装置包括行选择器510、页缓冲器组200、标记页缓冲器520、信号发生器530、输入数据控制器300、输出控制器400以及控制逻辑500。控制逻辑500接收命令和地址信息(例如，从主机系统)，并产生控制信号以控制行选择器510、页缓冲器组200、标记页缓冲器520、信号发生器530、输入数据控制器300和输出控制器400的操作。命令可以是读取命令和写入命令中的至少一个。地址信息表示在存储单元阵列10’中的至少一个存储单元的地址。特别地，控制逻辑500将地址信息解码为行地址和列地址。
基于命令和行地址，控制逻辑500控制行选择器510以断言适当的字线WLi、串选择晶体管(SST)和接地选择晶体管(GST)，以选择用来进行读取或写入操作的存储单元MC的行。
基于命令和列地址，控制逻辑500产生控制信号，提供给如图7中所示并且下面将详细介绍的页缓冲器PGN中的晶体管的栅。这样，控制逻辑500在页缓冲器组200中选择页缓冲器PB。下面将更详细地说明。基于命令和地址信息，控制逻辑500还产生同样的控制信号以控制标记页缓冲器520的操作。下面将详细说明。
此外，基于数据是写入还是读取自存储单元阵列10’，控制逻辑500产生信号/BLDEC和/WOREN(下面将介绍)用来控制输入数据控制器300和输出控制器400的操作。同样，下面将对此进行更详细的说明。
控制逻辑500还进一步产生最高有效位读取信号MSB_RD，表示最高有效位的读取操作是否正在进行。信号发生器530使用从标记存储单元读取的数据和最高有效位读取信号MSB_RD产生设置信号SET<1:n>，以选择性地控制页缓冲器组200中的页缓冲器PB的个别操作。下面也将对此进行更详细的说明。
然而，首先将描述页缓冲器组200中的页缓冲器PB的结构和操作。回到图7，页缓冲器组200包括多个页缓冲器(PB<n:1>)，按照对应的位线(BLe<n:1>和BLo<n:1>)配置。这样，在一个实施例中，页缓冲器(PB<n:1>)相对于存储单元阵列10’位于不同的连接位置，但每个具有实质上相同的电路结构。从而，在多个页缓冲器中的各个页缓冲器，在本说明书中不再进一步区分。而是，使用附图标记(PB)表示每一个，并不添加排序后缀“n:1”。此外，标记页缓冲器FPB可以具有与常规页缓冲器PB同样的结构和操作，下面的介绍同样适用于标记页缓冲器FPB。
页缓冲器结构
图7是显示按照实施例的页缓冲器(PB)的更详细的电路图。页缓冲器(PB)包括位线(BL)屏蔽模块210、位线(BL)阻断模块220、预充电模块240、主锁存模块250、输出驱动器260和辅锁存模块270。
BL屏蔽模块210选择性地从页缓冲器PB连接和断开两个位线(BLe和BLo)。BL选择模块220控制位线(BLe和BLo)是否连接到主锁存模块250中出现的读出节点N1。预充电模块240响应于读出预充电信号(LOAD)，将读出节点N1预充电到电源电压(VCC)。
BL屏蔽模块210、BL选择模块220和预充电模块240的示例性电路结构和操作是公知的，本领域技术人员参考图7可以很容易理解。从而，简明起见，在下面不再更详细地描述这些电路模块。
主锁存模块250包括用来锁存从位线读取的数据的主锁存器252，读取的数据出现在读出节点N1处作为主锁存数据(MLD)。主锁存数据由输出驱动器260输出。下面将更详细地描述主锁存模块250的操作和结构。
输出驱动器260以与主锁存数据(MLD)的电压(即，逻辑)电平相关的单向激活操作模式，驱动内部输出线(IDOUT)。也就是说，内部输出线(IDOUT)响应于具有高逻辑值的主锁存数据(MLD)被驱动到输出驱动电压(即，在所述实施例中为接地电压VSS)。
被驱动到内部输出线(IDOUT)上的数据最终通过输出控制器400传输到外部装置。(见图5)。更详细地，每个内部输出线(IDOUT)可以通过多个页缓冲器中的每一个内对应的主锁存数据(MLD)将数据驱动进入。从而，当多个页缓冲器中的一个主锁存数据(MLD)具有高逻辑值，其对应的连接到全局输出线(GDOUT)的内部输出线(IDOUT)，可以以与输出驱动电压一致的电压电平来驱动，即使其余页缓冲器的其余主缓冲数据(MLD)的值全部具有低逻辑值。
辅锁存模块270包括辅锁存器272，在MSB的编程期间使用。
本发明涉及在读取操作期间页缓冲器PB的操作。从而，简明起见，公知的用来进行擦除和编程操作的页缓冲器的结构和操作，不再进行详细说明。从而，不介绍辅锁存模块270的结构和操作。
取而代之，将更详细地介绍主锁存模块250和输出驱动器260。具体地，首先说明主锁存模块250和输出驱动器的结构。主锁存模块250包括读出节点N1、主锁存电路251(包括主锁存器252)，以及读出响应电路257。读出节点N1保持(或发展出)与从位线(BLe和BLo)接收的数据相对应的电压，通过BL选择模块220电连接到位线(BLe和BLo)。在读取操作期间，读出响应电路257选择性地将接地电压VSS施加到主锁存电路251。
在主锁存电路251中，第一和第二反相器I1和I2以公知方式连接以形成锁存器。即，第二反相器I2的输出连接到第一反相器I1的输入，并且第一反相器I1的输出连接到第二反相器I2的输入。读出节点N1是第一反相器I1的输出。
第一控制晶体管253连接在第二反相器I2的输出和读出响应电路257之间。第二控制晶体管254连接在第二反相器I2的输入和读出响应电路257之间。如下面将要详细描述的，在读取操作期间，第一和第二控制晶体管253和254由从控制逻辑500输出的第一和第二控制信号DI和nDI控制，以发展出与在读出节点N1从位线(Ble或BLo)接收到的数据相对应的电压。
选择晶体管255连接在读出响应电路257和地VSS之间。选择晶体管255的操作由从控制逻辑500输出的主锁存选择地址信号(YMr)控制。选择地址信号YMr被断言，例如被驱动为高逻辑，以选择页缓冲器PB。
输出驱动器260连接内部输出线(IDOUT)，以在读取操作期间传送主锁存数据(MLD)。在所示示例中，输出驱动器260包括第一输出驱动晶体管261和第二输出驱动晶体管263。第一输出驱动晶体管261由主锁存数据(MLD)进行门控。即，当主锁存数据(MLD)设为逻辑高电平时，第一输出驱动晶体管261导通。第二输出驱动晶体管263是由主锁存选择地址信号(YMr)进行门控，从而驱动内部输出线(IDOUT)到接地电压(VSS)。
这样，在所示实施例中，当主锁存数据(MLD)设为高逻辑，内部输出线(IDOUT)响应于主锁存地址选择信号(YMr)的逻辑高电平转变而被驱动到接地电压(VSS)。
输入数据控制器和输出控制器
现在回到图5，该存储装置进一步包括输入数据控制器300和输出控制器400。输入数据控制器300响应于具有低逻辑值的块解码信号(/BLDEC)而使能。此处块解码信号(/BLDEC)是提供来具体指定内部输出线(IDOUT)。也就是说，块解码信号(/BLDEC)是地址信号，用来选择页缓冲器(例如，页缓冲器组200)连接到单个内部输出线(IDOUT)。
输入数据控制器300按照第一和第二全局输入线(GDI和nGDI)上的数据，激活第一和第二内部输入线(IDI和nIDI)中的一个。将第一和第二内部输入线(IDI和nIDI)上的数据提供给高速缓冲锁存模块270。此处，第一和第二全局输入线(GDI和nGDI)上的数据对应于输入数据，然而，在所述示例中，逻辑上互补。
从而，按照输入数据激活第一内部输入线(IDI)或第二内部输入线(nIDI)。结果，对应于输入数据的数据被提供给辅锁存模块270。
输出控制器400响应于连线或(wired-ORing)信号(/WOREN)和块解码信号(/BLDEC)，将内部输出线(IDOUT)电连接到全局输出线(GDOUT)。此处，连线或信号(/WOREN)在连线或操作中以低逻辑值激活，连线或操作同时验证来自连接到单个内部输出线(IDOUT)的所有页缓冲器的数据。块解码信号(/BLDEC)指定内部输出线(IDOUT)。
从而，输出控制器400在连线或操作模式期间当页缓冲器组200被块解码信号(/BLDEC)选中时，将内部输出线(IDOUT)电连接到全局输出线(GDOUT)。
图8是进一步显示图7中所示的输入数据控制器300和输出控制器400的图。参考图10，输入数据控制器300包括第一和第二解码逻辑门301和302。
第一解码逻辑门301，由块解码信号(/BLDEC)使能，将来自第一全局输入线(GDI)的数据反相，并将该反相数据提供到第一内部输入线(IDI)。第二解码逻辑门303，由块解码信号(/BLDEC)使能，将来自第二全局输入线(nGDI)的数据反相，并将该反相数据提供到第二内部输入线(nIDI)。
输出控制器400包括开关逻辑门410和开关晶体管420。开关逻辑门410逻辑上将块解码信号(/BLDEC)乘以连线或信号(/WOREN)，从而产生开关控制信号(SW)以调节开关晶体管420。
开关晶体管420当块解码信号(/BLDEC)或连线或信号(/WOREN)激活为低逻辑值时，将来自内部输出线(IDOUT)的数据提供给全局输出线(GDOUT)。
写入/编程操作
MLC存储单元的写入或编程操作在本领域是公知的，从所附的详细电路图中可以容易理解。从而，简明起见，不再对其进行详细的描述。然而，接着将介绍与传统写入/编程操作的不同。
在图5的非易失半导体存储装置中，在写入MSB之后或在写入MSB同时，控制逻辑500还对与写入MSB的常规存储单元相对应的标记存储单元进行写入或编程。从而，标记存储单元的编程或写入状态表示对应的常规存储单元已经写入MSB，而标记存储单元的擦除状态表示对应的常规存储单元还未写入MSB。此外，如果常规存储单元被擦除了，则控制逻辑500也擦除相关联的标记存储单元。
读取操作
如上所述，本发明涉及从非易失半导体存储装置中读取数据。按照本发明实施例的读取操作涉及图9-12。本说明将着重于被读取的单个存储单元和相关联的页缓冲器PB。同样，简明起见，不再详细地描述读取操作公知的方面。
参考图9，介绍读取MLC存储单元的LSB的读取操作。如图所示，控制逻辑500通过施加高电压作为第二控制信号nDI和主锁存选择地址信号Ymr，复位页缓冲器PB。这样导通第二控制晶体管254和选择晶体管255，从而读出节点N1连接到地VSS。结果，主锁存器252存储读出节点N1处的低逻辑。
接着，控制逻辑500将控制信号施加给存储阵列10’，从而从上面详细描述的MLC存储单元读取数据。具体地，读取电压Vread2施加给MLC存储单元的字线，控制信号BLSLT_e、BLSLT_o和PBSLT施加给BL屏蔽模块210和BL阻断模块220，使得读出节点N1连接到MLC存储单元的位线。控制逻辑500进一步将LOAD信号施加给预充电模块240，将LCH控制信号施加给读出响应电路257，以及将第一控制信号DI施加给第一控制晶体管253，从而形成从主锁存器252到地VSS的电流路径。这样允许由主锁存器252存储的数据基于MLC存储单元的状态而改变。即，如果由MLC存储的LSB是0(例如，在图4A-4B中的MLC状态2、3和4)，那么MLC存储单元不导通，因为Vread2低于MLC存储单元的阈值电压。然而，通过将对第一反相器I1的输入拉到地，这导致读出节点N1变为高逻辑。反之，由MLC存储的LSB是1时(例如，在图4A-4B中的MLC状态1)，那么MLC存储单元导通，因为Vread2高于MLC存储单元的阈值电压，这样驱动读出节点N1到逻辑低电压(逻辑0)。
选择地址信号YMr被断言，基于读出节点N1决定IDOUT是否被拉到地。如果主锁存器252的读出节点N1存储逻辑高电压(例如，逻辑1)，那么输出接地电压VSS作为IDOUT。如果主锁存器252的读出节点N1存储逻辑低电压(例如，逻辑0)，那么IDOUT未变为逻辑低电压，意味着高逻辑的输出。
接着，介绍MSB读取操作。此处，控制逻辑500产生控制信号，从而读取存储在与MLC存储单元相关联的标记存储单元中的数据。读取的标记数据通过标记页缓冲器FPB输出到信号发生器530。控制逻辑500也通过发送表示MSB正被读取的MSB_RD信号而使能信号发生器530的操作。当使能时，信号发生器530基于标记数据的状态产生SET信号。如果标记数据表示MLC的MSB已经被写入，页缓冲器PB的SET信号是逻辑低电压，从而页缓冲器PB的操作不受影响。如下面的图10和11所示，SET信号被提供给第二控制晶体管254和选择晶体管255的栅。从而，逻辑低电压的SET信号不导通这些晶体管。
图10显示了在读取MLC存储单元的MSB时页缓冲器PB的常规操作。如图所示，在如以上关于读取LSB所述复位页缓冲器PB之后，读取MSB是两个阶段过程。第一阶段与读取LSB相同，除了Vread1电压施加给MLC存储单元的字线。即，控制逻辑500将Vread1电压施加给MLC存储单元的字线，将LOAD信号施加给预充电模块240，将LCH控制信号施加给读出响应电路257，以及将第一控制信号DI施加给第一控制晶体管253，从而形成从主锁存器252到地VSS的电流路径。对于MLC状态2、3和4，阈值电压高于Vread1电压，如以上关于LSB的读取所述，读出节点N1存储逻辑高电压。对于MLC状态1，阈值电压低于Vread1电压，如以上关于LSB的读取所述，读出节点N1存储逻辑低电压。
在第二阶段，控制逻辑500将Vread3电压施加到MLC存储单元的字线，并将LOAD信号施加到预充电模块240，将LCH控制信号施加到读出响应电路257，以及将第二控制信号nDI施加到第二控制晶体管254，从而通过第二控制晶体管254而不是第一控制晶体管253形成从主锁存器252到地VSS的电流路径。对于MLC状态4，阈值电压高于Vread3电压，形成到地的电流路径，从而读出节点N1改变到逻辑低电压。对于MLC状态1、2和3，阈值电压低于Vread3电压，不形成电流路径，从而读出节点N1的状态不变。
接着断言选择地址信号Ymr，以使输出驱动器260如以上关于LSB的读取所述来读出MSB。
回到标记单元数据和信号发生器530的操作的讨论，如果从与MLC存储单元对应的标记单元读取的标记单元数据表示MSB还未写入MLC存储单元，那么信号发生器530产生高逻辑SET信号。将SET信号施加到第二控制晶体管254和选择晶体管255，如图11所示。结果，这一操作与复位操作相同，其导致读出节点N1存储逻辑低电压。并且，如上所述，读出节点N1处的逻辑低电压导致输出驱动器260输出逻辑高电压。
从而，不管由控制逻辑500施加到MLC存储单元的字线的电压和施加给页缓冲器PB的控制信号，页缓冲器PB输出逻辑1。
应注意，信号发生器530的功能可以合并进控制逻辑530。从而，并非产生SET信号，而是控制逻辑530可以直接产生第二控制信号nDI和选择信号YMr以复位页缓冲器PB。
图12显示了按照本发明的实施例的读取MSB的方法。如图所示，在步骤S10中，读取与将要进行MSB读取操作的MLC存储单元相对应的标记单元。在步骤S12中，确定标记单元数据是否表示MSB已经被写入MLC存储单元。如果是，那么在步骤S14进行按上述关于图10的常规MSB读取操作。如果在步骤S12中不是，那么在步骤S16中执行操作使得页缓冲器PB输出逻辑1。
第二实施例
非易失存储装置结构
图13显示了按照本发明的另一实施例的非易失存储装置。如图所示，该实施例与图5的实施例相同，除了信号发生器530由信号发生器530’取代，并且增加了选择器550。简明起见，只介绍与图5的实施例不同的结构和操作。
信号发生器530’，不同于图5的信号发生器530，不发送SET信号到页缓冲器PB。反之，选择信号是发送给选择器550。如图所示，选择器550从输出控制器400接收输出GDOUT，并接收逻辑1。选择器550选择其中一个输入作为输出数据GDOUT’输出。如果MSB位读取信号MSB_RD表示MSB不是正在被读取，信号发生器530’产生选择信号，使得选择器550输出来自输出控制器400的GDOUT。此外，如果MSB读取信号MSB_RD表示MSB正在被读取，并且与读取的MLC存储单元相关联的标记数据表示MSB已经被写入，信号发生器530’产生选择信号，使得选择器550输出来自输出控制器400的GDOUT。然而，如果MSB读取信号MSB_RD表示MSB正在被读取，并且与读取的MLC存储单元相关联的标记数据表示MSB还未被写入，信号发生器530’产生选择信号，使得选择器550输出逻辑1。
从而，尽管图13的实施例使用与图5中一样的页缓冲器PB和标记页缓冲器FPB，在图13的实施例中还可以使用传统和/或已知的页缓冲器。
图14是显示按照本发明的实施例在读取操作期间对非易失半导体存储装置进行操作的方法的流程图。应注意，控制逻辑500接收读取命令和地址信息，由地址信息识别的存储单元将首先如图9所描述的被读取LSB。为了读取LSB，在步骤S50中，控制逻辑500读取被寻址的常规存储单元，还有对应的标记存储单元。此外，控制逻辑500在步骤S52输出MSB读取信号MSB_RD以表示MSB不是正在被读取。应理解，步骤S50和步骤S52可以同时进行。
接着，在步骤S54，信号发生器530’根据MSB读取信号MSB_RD确定MSB是否正在被读取。如果不是，那么信号发生器530’产生选择信号，使得在步骤S56中，选择器550选择来自输出控制器400的输出。从而，在步骤S58中，输出被读取的LSB。
当MSB正在被读取时，控制逻辑500将输出MSB读取信号MSB_RD以表示MSB的读取。
如果在步骤S54中，信号发生器530’根据MSB读取信号MSB_RD确定MSB正在被读取，那么在步骤S60中，信号发生器530’根据在步骤S50中读取的标记数据确定MSB是否之前被写入。如果是，那么信号发生器530’产生选择信号，使得在步骤S62中，选择器550选择来自输出控制器400的输出。
从而，在步骤S64中，输出被读取的MSB。
然而，如果在步骤S60中，读取的标记数据表示MSB未被写入，信号发生器530’产生选择信号，使得在步骤S66中选择器550选择并输出逻辑1。此外，选择器550是提供有逻辑1还是逻辑0，取决于非易失半导体存储装置采用的MLC方案。此处，采取图4A-4B的MLC方案，其中输出1的MSB，不改变在读取LSB中获取的MLC状态。
尽管本发明已经结合数个示意实施例进行了介绍，但是并不仅限于此。本领域技术人员应理解，对此进行各种置换、修正和改变，均不脱离权利要求所限定的本发明的范围。

Claims (25)

1.一种非易失存储装置，包括：
多个常规存储单元；
至少一个标记存储单元，与所述多个常规存储单元中的一个相关联；
常规页缓冲器，被配置为存储从所述多个常规存储单元中的一个读取的数据，该常规页缓冲器包括存储所读取的数据的主锁存器；以及
控制电路，被配置为在读取操作期间基于标记存储单元的状态选择性地改变存储在主锁存器中的数据。
2.如权利要求1所述的装置，其中，所述多个常规存储单元具有多个状态，从而每个状态至少表示最低有效位和下一较高有效位。
3.如权利要求2所述的装置，其中，读取操作包括最低有效位读取操作和之后的下一较高有效位读取操作，并且控制电路被配置为选择性地改变存储在主锁存器中的数据作为下一较高有效位读取操作的结果。
4.如权利要求3所述的装置，其中，控制电路被配置为如果标记存储单元处于擦除状态，则改变存储在主锁存器中的数据。
5.如权利要求4所述的装置，其中，如果相关联的常规存储单元的下一较高有效位写入操作还未发生，则标记存储单元处于擦除状态。
6.如权利要求4所述的装置，其中，控制电路被配置为如果标记存储单元处于非擦除状态，则不改变存储在主锁存器中的数据。
7.如权利要求6所述的装置，其中，如果相关联的常规存储单元的下一较高有效位写入操作还未发生，则标记存储单元处于擦除状态，而如果相关联的常规存储单元的下一较高有效位写入操作已经发生，则标记存储单元处于非擦除状态。
8.如权利要求3所述的装置，其中，控制电路被配置为如果标记存储单元处于非擦除状态，则不改变存储在主锁存器中的数据。
9.如权利要求8所述的装置，其中，如果相关联的常规存储单元的下一较高有效位写入操作已经发生，则标记存储单元处于非擦除状态。
10.如权利要求3所述的装置，其中，控制电路通过复位主锁存器来改变存储在主锁存器中的数据。
11.如权利要求3所述的装置，其中，如果相关联的常规存储单元的下一较高有效位写入操作还未发生，则标记存储单元处于擦除状态，而如果相关联的常规存储单元的下一较高有效位写入操作已经发生，则标记存储单元处于非擦除状态。
12.一种非易失存储装置，包括：
多个常规存储单元；
至少一个标记存储单元，与所述多个常规存储单元中的一个相关联；
常规页缓冲器，被配置为存储用于写入所述多个常规存储单元中的一个的数据，并被配置为存储从所述多个常规存储单元中的一个读取的数据，该常规页缓冲器包括主锁存器和辅锁存器，主锁存器在写入操作期间将写入数据提供给所述多个常规存储单元；以及
控制电路，被配置为在读取操作期间基于标记存储单元的状态选择性地设置存储在主锁存器中的数据。
13.一种非易失存储装置，包括：
多个常规存储单元；
至少一个标记存储单元，与所述多个常规存储单元中的一个相关联；
选择器，选择性地输出从与标记存储单元相关联的常规存储单元读取的数据值和固定数据值中的一个；以及
控制电路，被配置为基于标记存储单元的状态控制选择器。
14.如权利要求13所述的装置，其中，所述多个常规存储单元具有多个状态，从而每个状态至少表示最低有效位和下一较高有效位。
15.如权利要求14所述的装置，其中，常规存储单元的读取操作包括最低有效位读取操作和之后的下一较高有效位读取操作，并且控制电路被配置为基于标记存储单元的状态，控制选择器选择性地输出在下一较高有效位读取操作期间读取的数据值和固定数据值中的一个。
16.如权利要求15所述的装置，其中，控制电路被配置为控制选择器输出在最低有效位读取操作期间读取的数据值。
17.如权利要求15所述的装置，其中，控制电路被配置为在下一较高有效位读取操作期间，如果标记存储单元处于擦除状态，则控制选择器输出固定数据值。
18.如权利要求17所述的装置，其中，如果相关联的常规存储单元的下一较高有效位写入操作还未发生，则标记存储单元处于擦除状态。
19.如权利要求17所述的装置，其中，控制电路被配置为如果标记存储单元处于非擦除状态，则控制选择器输出在下一较高有效位读取操作期间读取的数据值。
20.如权利要求19所述的装置，其中，如果相关联的常规存储单元的下一较高有效位写入操作还未发生，则标记存储单元处于擦除状态，而如果相关联的常规存储单元的下一较高有效位写入操作已经发生，则标记存储单元处于非擦除状态。
21.如权利要求15所述的装置，其中，控制电路被配置为如果标记存储单元处于非擦除状态，则控制选择器输出在下一较高有效位读取操作期间读取的数据值。
22.如权利要求21所述的装置，其中，如果相关联的常规存储单元的下一较高有效位写入操作已经发生，则标记存储单元处于非擦除状态。
23.如权利要求15所述的装置，其中，如果相关联的常规存储单元的下一较高有效位写入操作还未发生，则标记存储单元处于擦除状态，而如果相关联的常规存储单元的下一较高有效位写入操作已经发生，则标记存储单元处于非擦除状态。
24.一种从常规存储单元中读取数据的方法，包括：
将从多个常规存储单元中的一个读取的数据存储在与所述多个常规存储单元连接的页缓冲器中，所述页缓冲器包括存储所读取的数据的主锁存器；以及
基于与读取的常规存储单元相关联的标记存储单元的状态，选择性地改变存储在主锁存器中的数据。
25.  一种从常规存储单元中读取数据的方法，包括：
在选择器接收从常规存储单元读取的数据值以及固定数据值；
基于与读取的常规存储单元相关联的标记存储单元的状态，控制选择器输出从常规存储单元读取的数据值和固定数据值中的一个。
CN2007101282772A 2006-01-24 2007-01-22 非易失存储装置及其操作方法 Active CN101071641B (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
KR1020060007406 2006-01-24
KR10-2006-0007406 2006-01-24
KR1020060007406A KR100684909B1 (ko) 2006-01-24 2006-01-24 읽기 에러를 방지할 수 있는 플래시 메모리 장치
US11/651,990 US7589998B2 (en) 2006-01-24 2007-01-11 Non-volatile memory device and method of operation therefor
US11/651,990 2007-01-11

Publications (2)

Publication Number Publication Date
CN101071641A true CN101071641A (zh) 2007-11-14
CN101071641B CN101071641B (zh) 2012-01-11

Family

ID=38104134

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2007101282772A Active CN101071641B (zh) 2006-01-24 2007-01-22 非易失存储装置及其操作方法

Country Status (3)

Country Link
US (2) US7589998B2 (zh)
KR (1) KR100684909B1 (zh)
CN (1) CN101071641B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101807428A (zh) * 2009-02-13 2010-08-18 精工电子有限公司 存储器电路
CN103165182A (zh) * 2011-12-09 2013-06-19 爱思开海力士有限公司 非易失性存储器件
CN103578538A (zh) * 2012-08-08 2014-02-12 爱思开海力士有限公司 半导体存储器件及其操作方法

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100784867B1 (ko) * 2006-12-13 2007-12-14 삼성전자주식회사 엠에스비 프로그램 상태를 저장하는 플래그 셀들을구비하는 비휘발성 메모리 장치
KR100875979B1 (ko) 2007-04-19 2008-12-24 삼성전자주식회사 비휘발성 메모리 장치, 그것을 포함한 메모리 시스템 및그것의 엘에스비 읽기 방법
US7688634B2 (en) * 2007-08-06 2010-03-30 Qimonda Ag Method of operating an integrated circuit having at least one memory cell
KR100933852B1 (ko) * 2007-12-28 2009-12-24 주식회사 하이닉스반도체 불휘발성 메모리 소자 및 그 동작 방법
KR101432108B1 (ko) * 2008-06-03 2014-08-21 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 구동 방법
KR101493873B1 (ko) * 2008-12-17 2015-02-16 삼성전자주식회사 멀티-레벨 셀 플래시 메모리 장치 및 이의 독출 방법
KR101069114B1 (ko) * 2009-06-29 2011-09-30 주식회사 하이닉스반도체 불휘발성 메모리 소자
KR101703279B1 (ko) * 2010-08-05 2017-02-06 삼성전자 주식회사 플래시 메모리 장치 및 플래시 메모리 장치의 독출 방법
KR20130060749A (ko) * 2011-11-30 2013-06-10 에스케이하이닉스 주식회사 불휘발성 메모리 장치, 그것의 읽기 방법 및 그것을 포함하는 데이터 저장 장치
KR20140007990A (ko) 2012-07-09 2014-01-21 삼성전자주식회사 불휘발성 램을 포함하는 사용자 장치 및 그것의 데이터 관리 방법
KR20140144989A (ko) * 2013-06-12 2014-12-22 에스케이하이닉스 주식회사 메모리 시스템, 반도체 메모리 장치 및 그것들의 동작 방법
KR20210024269A (ko) 2019-08-21 2021-03-05 삼성전자주식회사 빠른 읽기 페이지를 포함하는 불휘발성 메모리 장치 및 이를 포함하는 스토리지 장치
KR20210105734A (ko) * 2020-02-19 2021-08-27 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법
KR20220023263A (ko) * 2020-08-20 2022-03-02 에스케이하이닉스 주식회사 메모리 장치 및 그 동작 방법
KR20220023264A (ko) * 2020-08-20 2022-03-02 에스케이하이닉스 주식회사 메모리 장치 및 그 동작 방법

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0142367B1 (ko) * 1995-02-04 1998-07-15 김광호 열 리던던씨를 가지는 불휘발성 반도체 메모리의 소거 검증회로
KR0172366B1 (ko) * 1995-11-10 1999-03-30 김광호 불휘발성 반도체 메모리 장치의 독출 및 프로그램 방법과 그 회로
JP2001093288A (ja) 1999-09-20 2001-04-06 Toshiba Corp 不揮発性半導体記憶装置
US6295004B1 (en) * 2000-12-07 2001-09-25 S. Mark Burnett Appliance warning light device
KR100381957B1 (ko) * 2001-01-04 2003-04-26 삼성전자주식회사 비휘발성 반도체 메모리 장치 및 그것의 데이터 입/출력제어 방법
US6522580B2 (en) 2001-06-27 2003-02-18 Sandisk Corporation Operating techniques for reducing effects of coupling between storage elements of a non-volatile memory operated in multiple data states
US7042770B2 (en) * 2001-07-23 2006-05-09 Samsung Electronics Co., Ltd. Memory devices with page buffer having dual registers and method of using the same
US6671204B2 (en) * 2001-07-23 2003-12-30 Samsung Electronics Co., Ltd. Nonvolatile memory device with page buffer having dual registers and methods of using the same
JP3932166B2 (ja) * 2001-08-07 2007-06-20 シャープ株式会社 同期型半導体記憶装置モジュールおよびその制御方法、情報機器
JP2003067244A (ja) * 2001-08-24 2003-03-07 Matsushita Electric Ind Co Ltd 不揮発性記憶装置及びその制御方法
US6456528B1 (en) 2001-09-17 2002-09-24 Sandisk Corporation Selective operation of a multi-state non-volatile memory system in a binary mode
KR100454119B1 (ko) * 2001-10-24 2004-10-26 삼성전자주식회사 캐쉬 기능을 갖는 불 휘발성 반도체 메모리 장치 및 그것의 프로그램, 읽기, 그리고 페이지 카피백 방법들
KR100437461B1 (ko) * 2002-01-12 2004-06-23 삼성전자주식회사 낸드 플래시 메모리 장치 및 그것의 소거, 프로그램,그리고 카피백 프로그램 방법
JP4454925B2 (ja) * 2002-10-29 2010-04-21 富士通マイクロエレクトロニクス株式会社 半導体記憶装置
US6657891B1 (en) 2002-11-29 2003-12-02 Kabushiki Kaisha Toshiba Semiconductor memory device for storing multivalued data
JP3935139B2 (ja) 2002-11-29 2007-06-20 株式会社東芝 半導体記憶装置
KR100512181B1 (ko) 2003-07-11 2005-09-05 삼성전자주식회사 멀티 레벨 셀을 갖는 플래시 메모리 장치와 그것의 독출방법 및 프로그램 방법
JP2005116132A (ja) * 2003-10-10 2005-04-28 Toshiba Corp 不揮発性半導体記憶装置
JP4427361B2 (ja) * 2004-03-16 2010-03-03 株式会社東芝 不揮発性半導体メモリ
KR100567158B1 (ko) 2005-01-10 2006-04-03 삼성전자주식회사 캐쉬기능을 가지는 와이어드 오어 타입의 페이지 버퍼 및이를 포함하는 불휘발성 반도체 메모리 장치, 그리고,이를 이용한 프로그램 방법
DE102005011386B4 (de) * 2005-03-11 2013-10-24 Qimonda Ag Schaltungseinheit zur Datenbitinvertierung
DE102005013322B3 (de) * 2005-03-22 2006-10-05 Infineon Technologies Ag Schaltung zur Erzeugung eines Datenbitinvertierungsflags (DBI)
JP4157562B2 (ja) * 2006-01-31 2008-10-01 株式会社東芝 半導体集積回路装置
US7917685B2 (en) * 2006-05-04 2011-03-29 Micron Technology, Inc. Method for reading a multilevel cell in a non-volatile memory device
KR100769770B1 (ko) * 2006-09-29 2007-10-23 주식회사 하이닉스반도체 메모리 장치의 페이지 버퍼 회로 및 프로그램 방법

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101807428A (zh) * 2009-02-13 2010-08-18 精工电子有限公司 存储器电路
CN101807428B (zh) * 2009-02-13 2014-04-23 精工电子有限公司 存储器电路
CN103165182A (zh) * 2011-12-09 2013-06-19 爱思开海力士有限公司 非易失性存储器件
CN103165182B (zh) * 2011-12-09 2017-05-03 爱思开海力士有限公司 非易失性存储器件
CN103578538A (zh) * 2012-08-08 2014-02-12 爱思开海力士有限公司 半导体存储器件及其操作方法
CN103578538B (zh) * 2012-08-08 2018-04-03 爱思开海力士有限公司 半导体存储器件及其操作方法

Also Published As

Publication number Publication date
KR100684909B1 (ko) 2007-02-22
US7589998B2 (en) 2009-09-15
US8050115B2 (en) 2011-11-01
US20090296482A1 (en) 2009-12-03
US20070171711A1 (en) 2007-07-26
CN101071641B (zh) 2012-01-11

Similar Documents

Publication Publication Date Title
CN101071641B (zh) 非易失存储装置及其操作方法
US7596027B2 (en) Semiconductor storage device having page copying function
US8234440B2 (en) Nonvolatile semiconductor memory device with advanced multi-page program operation
US8625376B2 (en) Semiconductor memory device and method of operation the same
US7457158B2 (en) Flash memory device having single page buffer structure and related programming operations
US20080144370A1 (en) Method of programming multi-level cells and non-volatile memory device including the same
JP2009059453A (ja) 不揮発性半導体記憶装置及びメモリシステム
US6661709B2 (en) Nonvolatile semiconductor memory device
KR100204803B1 (ko) 단일 비트셀 및 다중비트셀 동작의 동시적인 수행이 가능한 불휘발성 반도체 메모리 장치
US7872918B2 (en) Nonvolatile memory device and program or erase method using the same
US7573751B2 (en) Flash memory device having single page buffer structure
US20090055579A1 (en) Semiconductor memory device for simultaneously programming plurality of banks
KR20080104838A (ko) 플래시 메모리 장치에서의 ｅ - ｆｕｓｅ 데이터 독출 방법
US8842474B2 (en) Nonvolatile memory device and nonvolatile memory system including the same
JP2013069392A (ja) 不揮発性半導体記憶装置及び不揮発性半導体記憶装置のデータ書き込み方法
US7668015B2 (en) Nonvolatile memory devices capable of reducing data programming time and methods of driving the same
KR100938044B1 (ko) 불휘발성 메모리 장치 및 그 멀티 레벨 셀 프로그램 방법
JP4521618B2 (ja) 不揮発性メモリ装置
JPH09326199A (ja) 不揮発性半導体記憶装置
JP2010218623A (ja) 不揮発性半導体記憶装置
US8125839B2 (en) Memory device and method reducing fluctuation of read voltage generated during read while write operation
JP3519542B2 (ja) 半導体記憶装置
CN116798487A (zh) 页缓冲器电路及其操作方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant