KR20170141596A

KR20170141596A - 반도체 장치

Info

Publication number: KR20170141596A
Application number: KR1020170070740A
Authority: KR
Inventors: 히로키 무라카미; 마코토 세누
Original assignee: 윈본드 일렉트로닉스 코포레이션
Priority date: 2016-06-15
Filing date: 2017-06-07
Publication date: 2017-12-26
Also published as: TWI614878B; KR101974595B1; CN107527658A; JP2017224367A; US10096369B2; TW201801290A; US20170365351A1; CN107527658B; JP6170596B1

Abstract

본 발명의 전압 생성 회로(100)는 제어 로직(110), 전압 생성부(120), 및 접속부(130)를 포함한다. 전압 생성부(120)은 제어 로직(110)으로부터 제공되는 데이터를 홀딩하는 복수의 레지스터(A-1, B-1, C-1, D-1)와, 레지스터(A-1, B-1, C-1)에 홀딩된 전압 제어 데이터에 기초하여 전압을 생성하는 전압 생성 블록(A-2, B-2, C-2)과, 레지스터(D-1)에 홀딩된 선택 제어 데이터에 기초하여 전압을 선택하는 전압 스위치(32)를 포함하는 접속부(130)는 전압 제어 데이터나 선택 제어 데이터를 시리얼 반송하는 신호선과, 클록 신호(CLK)를 시리얼 반송하는 신호선과, 레지스터에 홀딩된 데이터의 출력을 제어하는 신호선을 포함한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}

본 발명은 반도체 장치에 관한 것으로, 특히 내부 제어 신호에 기초하여 동작에 필요한 전압 등의 출력을 생성하는 회로를 구비한 반도체 장치에 관한 것이다.

NAND형 플래시 메모리나 NOR형 플래시 메모리 등에서는, 데이터의 독출, 프로그램, 소거 동작시에 다양한 레벨의 전압을 필요로 한다. 통상, 플래시 메모리에서는 외부로부터 공급되는 전압을 차지 펌프에 의해 승압하고, 승압된 전압을 이용하여 프로그램 전압이나 소거 전압을 생성하고 있다. 예컨대, 특허 문헌 1은 기생 용량에 의한 전하 손실이 저감된 직렬 접속 방식에 의한 차지 펌프 회로를 개시하고 있다.

NAND형이나 NOR형 플래시 메모리에서는, 신뢰성 높은 동작을 보상하기 위해 각 동작에서 엄격하고 또한 복잡한 전압 조건을 필요로 한다. 그러므로, 최근의 플래시 메모리는 지능적이지만, 매우 큰 전압 제어 로직을 가지고, 다수의 전압 제어 신호선이 주변 회로에 배선되어 있다.

도 1은 종래의 전압 생성 회로의 일 구성예를 나타내는 블록도이다. 전압 생성 회로(10)는 제어 로직(20), 로컬 블록(30), 및 양자를 전기적으로 접속하는 신호선(40)을 포함한다. 제어 로직(20)은 플래시 메모리의 동작시에 필요한 전압(예컨대, 독출 동작시의 패스 전압, 프로그램 동작시의 ISPP(Incremental Step Pulse Program)에 의한 스텝 전압, ISPE(Incremental Step Pulse Erase)에 의한 스텝 전압 등)를 계산하고, 그 계산 결과인 전압 제어 데이터나 선택 제어 데이터를 신호선(40)을 통해 로컬 블록(30)에 패러랠 출력한다.

로컬 블록(30)은 제어 로직(20)으로부터의 전압 제어 데이터(A-0, B-0, C-0)를 패러랠 입력받고, 전압 제어 데이터(A-0, B-0, C-0)에 기초하여 전압(A-3, B-3, C-3)을 생성하는 전압 생성 블록(A-2, B-2, C-2)과, 제어 로직(20)으로부터의 선택 제어 데이터(SW)를 입력받고, 당해 선택 제어 데이터(SW)에 기초하여 전압(A-3), 전압(B-3), 전압(C-3) 중 어느 하나를 선택하는 전압 스위치(32)를 포함한다.

제어 로직(20)은 9비트의 전압 제어 데이터(A-0), 6비트의 전압 제어 데이터(B-0), 5비트의 전압 제어 데이터(C-0), 및 2비트의 선택 제어 데이터(SW)를 각각 패러랠 출력하기 때문에, 신호선(40)의 합계는 22개이다. 전압 제어 데이터(A-0, B-0, C-0)는 각각 전압을 생성하기 위한 계조 데이터이고, 전압 생성 로직(A)는 9비트의 계조 데이터에 기초하여 전압(A-3)을 생성하고, 전압 생성 로직(B)는 6비트의 계조 데이터에 기초하여 전압(B-3)을 생성하고, 전압 생성 로직(C)는 5비트의 계조 데이터에 기초하여 전압(C-3)을 생성한다. 전압 스위치(32)는 2비트의 선택 제어 데이터(SW)에 기초하여 전압(A-3, B-3, C-3) 중 어느 하나를 선택한다.

제어 로직(20)은, 예컨대, CPU 등의 마이크로 콘트롤러로부터 구성되고, 제어 로직(20)은 저전압 구동의 트랜지스터로부터 구성된다. 한편, 로컬 로직(30)은, 예컨대, 고전압을 발생하는 차지 펌프 회로나 아날로그 회로 등을 포함하고, 고전압 구동의 트랜지스터가 사용된다. 그러므로, 제어 로직(20)과 로컬 로직(30)은 각각 다른 반도체 영역 내에 각각 다른 프로세스로 형성되고, 제어 로직(20)과 로컬 로직(30)는 금속 등의 배선층(신호선(40))에 의해 전기적으로 접속된다.

한편, 플래시 메모리의 독출 동작, 프로그램 동작 및 소거 동작에 필요한 시간은 요구되는 시간 내에 실행되어야 한다. 이 때문에 신호선(40)의 선폭을 크게 하고, 저저항화하는 것이 바람직하나, 신호선(40)의 개수가 증가하거나 배선층의 폭이 커지면, 신호선(40)을 위한 점유 스페이스가 커져, 결국, 전압 생성 회로(10)를 포함하는 주변 회로의 점유 스페이스가 증가하고, 메모리칩의 소형화에 지장이 될 수 있다.

일본특허공개 2010－130781호 공보

본 발명은 이러한 종래의 과제를 해결하는 것이고, 전압 등의 다양한 레벨을 생성하는 회로의 공간 절약화를 도모하는 반도체 장치를 제공하는 것을 목적으로 한다.

본 발명에 따른 반도체 장치는, 적어도 클록 신호 및 데이터를 각각 시리얼 출력하는 제1 회로; 제1 회로로부터 출력되는 클록 신호에 따라 상기 데이터를 시리얼 입력받고, 또한 입력된 데이터를 홀딩하는 홀딩부, 및 상기 홀딩부로부터 패러랠 출력된 데이터에 기초하여 출력을 생성하는 생성부를 포함하는 제2 회로; 및 제1 회로와 제2 회로를 전기적으로 접속하는 접속 수단;을 포함하고, 상기 접속 수단은, 제1 회로로부터 출력되는 클록 신호를 반송하는 제1 신호선과, 제1 회로로부터 출력되는 데이터를 반송하는 제2 신호선을 포함한다.

바람직하게는, 제1 회로로부터 출력되는 데이터는 n비트의 계조 데이터를 포함하고, 상기 생성부는 상기 계조 데이터에 따른 레벨의 출력을 생성한다. 바람직하게는, 제1 회로는 또한 상기 홀딩부에 홀딩된 데이터의 패러랠 출력을 제어하는 제어 데이터를 출력하고, 상기 접속 수단은 상기 제어 데이터를 반송하는 제3 신호선을 포함하고, 상기 홀딩부는 상기 제어 데이터에 응답하여 홀딩한 데이터를 상기 생성부로 패러랠 출력한다. 바람직하게는, 제1 회로는 상기 생성부가 출력을 생성하는 동안에, 다음 데이터를 상기 홀딩부에 시리얼 출력한다. 바람직하게는 제1 회로는 반도체 장치가 일련의 동작을 실행할 때, 당해 일련의 동작의 각각에 대응하는 데이터를 출력한다. 바람직하게는 제1 회로는 또한 클록 인에이블 신호를 출력하고, 상기 접속 수단은 상기 클록 인에이블 신호를 반송하는 제4 신호선을 포함하며, 상기 홀딩부는 상기 클록 인에이블 신호에 응답하여 제1 회로로부터 시리얼 출력된 데이터를 시리얼 입력받는다. 바람직하게는 제1 회로는 또한 복수의 홀딩부 중 어느 하나를 선택하기 위한 어드레스 신호를 출력하고, 복수의 홀딩부 각각은 상기 어드레스 신호에 의해 선택 가능하고, 상기 어드레스 신호에 의해 선택된 홀딩부는 제1 회로로부터 출력된 데이터를 시리얼 입력받는다. 바람직하게는 상기 어드레스 신호는 복수의 홀딩부에 공통으로 입력되고, 복수의 홀딩부 각각은 상기 어드레스 신호에 의해 자신이 선택되었는지 여부를 판정하는 판정부를 포함한다. 바람직하게는 상기 접속 수단은 상기 어드레스 신호를 반송하는 제5 신호선을 포함한다. 바람직하게는 상기 어드레스 신호는 제2 신호선에 의해 반송된다.

본 발명에 따른 다른 반도체 장치는 적어도 어드레스 신호 및 n비트의 데이터를 패러랠 출력하는 제1 회로; 복수의 홀딩부, 및 복수의 홀딩부에 의해 홀딩된 데이터에 기초하여 출력을 생성하는 생성부를 포함하는 제2 회로; 및 제1 회로와 제2 회로를 전기적으로 접속하는 접속 수단;을 가지고, 상기 접속 수단은 어드레스 신호를 반송하는 신호선과, n비트의 데이터를 패러랠 반송하는 n개의 신호선을 포함하고, 복수의 홀딩부 각각은 상기 어드레스 신호에 의해 선택 가능하고, 상기 어드레스 신호에 의해 선택된 홀딩부는 제1 회로로부터 출력된 데이터를 패러랠 입력받는다.

바람직하게는 복수의 홀딩부 각각은 상기 어드레스 신호에 의해 자신이 선택되었는지 여부를 판정하는 판정부를 포함한다. 바람직하게는 제1 회로로부터 출력되는 데이터는 상기 생성부에서 생성된 복수의 출력을 선택하기 위한 선택 데이터를 포함하고, 제2 회로는 상기 홀딩부로부터 패러랠 출력되는 선택 데이터에 기초하여 상기 생성부에서 생성된 복수의 출력 중 어느 하나를 선택하는 선택부를 포함한다. 바람직하게는 제1 회로는 제1 반도체 영역 내에 형성되고, 제2 회로는 제1 반도체 영역으로부터 물리적으로 이격된 제2 반도체 영역 내에 형성되고, 상기 신호선은 도전성 재료의 배선층에 의해 형성된다. 바람직하게는 제1 회로는 반도체 장치의 동작에 필요한 전압을 계산하고, 계산 결과에 기초하여 데이터를 출력하고, 제2 회로는 입력된 데이터에 기초하여 전압을 생성한다. 바람직하게는, 제1 회로 및 제2 회로는 플래시 메모리 내에 형성되고, 제1 회로는 독출, 프로그램 또는 소거에 필요한 전압을 계산하고, 제2 회로는 계산된 데이터에 기초하여 전압을 생성한다.

본 발명에 의하면, 제1 회로로부터 제2 회로로 클록 신호 및 데이터를 시리얼 출력하도록 하였으므로, 종래의 구성과 비교하여 제1 회로와 제2 회로를 접속하는 접속 수단의 신호선 개수를 줄일 수 있고, 신호선에 의한 점유 스페이스를 감소시킬 수 있다. 더욱 바람직한 형태에 있어서, 제1 회로는 제2 회로가 출력을 생성하는 동안, 다음 데이터를 홀딩부에 홀딩시키도록 하였으므로, 제2 회로가 출력을 연속적으로 생성할 수 있고, 반도체 장치에 대해 요구되는 동작에 대해 제2 회로에 의해 생성된 출력을 신속히 제공할 수 있다.

도 1은 종래의 전압 생성 회로의 일 구성을 나타내는 블록도이다.
도 2는 본 발명의 제1 실시예에 따른 전압 생성 회로의 구성을 나타내는 블록도이다.
도 3은 제1 실시예에 따른 레지스터(A-1)의 내부 구성을 나타내는 도면이다.
도 4는 본 발명의 제1 실시예에 따른 전압 생성 회로의 동작을 설명하는 타이밍 차트이다.
도 5는 본 발명의 제2 실시예에 따른 레지스터(A-1)의 내부 구성을 나타내는 도면이다.
도 6은 본 발명의 제2 실시예에 따른 전압 생성 회로의 동작을 설명하는 타이밍 차트이다.
도 7은 본 발명의 제3 실시예에 따른 전압 생성 회로의 구성을 나타내는 도면이다.
도 8은 본 발명의 제3 실시예에 따른 레지스터(A-1)의 내부 구성을 나타내는 도면이다.
도 9는 본 발명의 제3 실시예에 따른 전압 생성 회로의 동작을 설명하는 타이밍 차트이다.
도 10은 본 발명의 제4 실시예에 따른 전압 생성 회로의 구성을 나타내는 도면이다.
도 11은 본 발명의 제4 실시예에 따른 레지스터(A-1)의 내부 구성을 나타내는 도면이다.
도 12는 본 발명의 제4 실시예에 따른 전압 생성 회로의 동작을 설명하는 타이밍 차트이다.
도 13은 본 발명의 제5 실시예에 따른 전압 생성 회로의 구성을 나타내는 도면이다.
도 14는 본 발명의 제5 실시예에 따른 레지스터(A-1)의 내부 구성을 나타내는 도면이다.
도 15는 본 발명의 제5 실시예에 따른 전압 생성 회로의 동작을 설명하는 타이밍 차트이다.

이하, 본 발명의 실시의 형태에 대해 도면을 참조하여 상세하게 설명한다. 본 발명에 따른 반도체 장치는, 바람직하게는 실행하는 동작에 응답하여 구해진 내부 데이터에 기초하여 출력을 생성하는 회로를 포함한다. 예컨대, 반도체 장치는 전압 생성 회로를 포함하고, 전압 생성 회로는 메모리의 독출, 프로그램, 소거 등의 동작에 응답하여 구해진 내부 데이터에 기초하여 필요한 전압을 생성한다. 단, 본 발명은 반드시 전압 생성 회로에 한정되는 것은 아니며, 반도체 장치의 동작에 필요한 출력을 생성하는 모든 회로에 적용할 수 있다. 또한, 바람직한 실시 형태에서는, 본 발명은 NAND형이나 NOR형 플래시 메모리, DRAM과 같은 반도체 기억 장치에 적용할 수 있고, 또한 그러한 메모리 소자가 매립된 반도체 장치에도 적용할 수 있다.

[실시예]

도 2는, 본 발명의 제1 실시예에 플래시 메모리에 포함되는 전압 생성 회로의 구성을 나타내는 블록도이다. 동 도면에 도시한 바와 같이, 전압 생성 회로(100)는 제어 로직(110)과, 전압 생성부(120)와, 제어 로직(110) 및 전압 생성부(120)를 전기적으로 접속하는 접속부(130)를 포함한다. 전압 생성부(120)는 제어 로직(110)으로부터 전압 제어 데이터를 받아, 당해 전압 제어 데이터에 기초하여 필요한 전압을 생성한다.

제어 로직(110)은 플래시 메모리의 동작에 필요한 전압을 계산하고, 그 계산 결과인 전압 제어 데이터를 전압 생성부(120)로 시리얼 출력한다. 전압 생성부(120)는 전압을 생성하기 위해 필요한 회로를 포함하고, 예컨대, 고전압을 생성하기 위한 차지 펌프나 레벨 시프트 회로 등을 포함한다. 전압 생성부(120)는 전압 제어 데이터에 기초하여 독출 전압, 프로그램 전압, 소거 전압 등을 생성한다.

바람직한 실시 형태에 있어서, 전압 생성 회로(100)는 메모리칩의 주변 회로 내에 형성된다. 제어 로직(110)은 반도체 기판의 제1 반도체 영역 내에 형성되고, 전압 생성부(120)는 제1 반도체 영역으로부터 물리적으로 이간된 제2 반도체 영역 내에 형성된다. 예컨대, 제어 로직(110)은 비교적 저전압으로 동작 가능한 트랜지스터를 포함하여 구성되고, 한편, 전압 생성부(120)는 비교적 고전압으로 동작 가능한 트랜지스터를 포함하여 구성된다. 접속부(130)는 제어 로직(110)과 전압 생성부(120)를 전기적으로 접속하는 로컬 접속이다. 제1 실시예에 있어서, 접속부(130)는 3개의 신호선으로 구성된다. 신호선은, 예컨대, 금속 등의 도전성 재료로 구성된 배선층이다.

전압 생성부(120)는 제어 로직(110)으로부터 시리얼 출력되는 전압 제어 데이터를 홀딩하는 레지스터(A-1), 레지스터(B-1) 및 레지스터(C-1)와, 제어 로직(110)으로부터 시리얼 출력되는 선택 제어 데이터를 홀딩하는 레지스터(D-1)를 포함한다. 레지스터(A-1)는 9비트의 계조 데이터인 전압 제어 데이터를 홀딩하고, 레지스터(B-1)는 6비트의 계조 데이터인 전압 제어 데이터를 홀딩하며, 레지스터(C-1)는 5비트의 계조 데이터인 전압 제어 데이터를 홀딩하고, 레지스터(D-1)는 2비트의 선택 제어 데이터를 홀딩한다. 레지스터(A-1, B-1, C-1)는 후술하는 출력 제어 데이터(LAT)에 응답하여 홀딩한 전압 제어 데이터를 각각 전압 생성 블록(A-2, B-2, C-2)으로 출력하고, 레지스터(D-1)는 홀딩한 선택 제어 데이터를 전압 스위치(32)로 출력한다.

전압 생성부(120)는 또한 9비트의 전압 제어 데이터에 기초하여 전압(A-3)을 생성하는 전압 생성 블록(A-2), 6비트의 전압 제어 데이터에 기초하여 전압(B-3)을 생성하는 전압 생성 블록(B-2), 5비트의 전압 제어 데이터에 기초하여 전압(C-3)을 생성하는 전압 생성 블록(C-2)과, 2비트의 선택 제어 데이터에 기초하여 전압(A-3), 전압(B-3) 또는 전압(C-3) 중 어느 하나를 선택하고, 선택한 전압을 출력하는 전압 스위치(32)를 포함함으로써 구성된다. 전압 생성 블록(A-2, B-2, C-2)은, 예컨대, 차지 펌프 회로나 레벨 시프트 회로 등을 포함한다.

접속부(130)는 상기한 바와 같이 3개의 신호선을 갖는다. 제1 신호선은 제어 로직(110)으로부터 시리얼 출력되는 클록 신호(CLK)를 반송하고, 제2 신호선은 제어 로직(110)으로부터 시리얼 출력되는 전압 제어 데이터 및 선택 제어 데이터를 반송하고(이하, 편의상, 전압 제어 데이터 및/또는 선택 제어 데이터를 총칭하여 시리얼 데이터(SIO)라 칭함), 제3 신호선은 제어 로직(110)으로부터 출력되는 출력 제어 데이터(LAT)를 반송한다. 출력 제어 데이터(LAT)는 레지스터(A-1~D-1)에 홀딩된 시리얼 데이터(SIO) 및 선택 제어 데이터(SW)의 출력을 제어한다.

클록 신호(CLK)는 레지스터(A-1~D-1)에 공통 접속되고, 시리얼 데이터(SIO)는 레지스터(A-1)에 접속된다. 레지스터(A-1, B-1, C-1, D-1)는 시리얼/패러랠 변환 가능한 시프트 레지스터와 같이 동작하고, 시리얼 데이터(SIO)는 클록 신호(CLK)에 동기하여 레지스터(A-1~D-1)에 시리얼 입력되고, 레지스터(A-1~D-1)에 22비트의 시리얼 데이터(SIO)가 홀딩된다. 레지스터(A-1~D-1)에 홀딩된 22비트의 데이터는 제어 로직(110)으로부터의 출력 제어 데이터(LAT)에 응답하여 레지스터(A-1~D-1)로부터 전압 생성 블록(A-2, B-2, C-2) 및 전압 스위치(32)에 패러랠 출력된다.

도 3에, 레지스터(A-1)의 내부 구성을 나타낸다. 레지스터(A-1)는 직렬로 접속된 9개의 플립플롭(FF－1, FF－2, FF－3, FF－4,…FF－9)과 플립플롭(FF－1~FF－9)의 출력(Q1, Q2,…Q9)을 홀딩하는 래치 회로(122A)를 포함한다. 래치 회로(122A)는 출력 제어 데이터(LAT)에 응답하여 홀딩한 9비트의 전압 제어 데이터를 전압 생성 블록(A-2)으로 패러랠 출력한다. 플립플롭(FF－1~FF－9)에는, 클록 신호(CLK)가 공통 공급되고, 플립플롭(FF－1)의 데이터 입력에는 시리얼 데이터(SIO)가 공급된다. 플립플롭(FF－1)은, 예컨대, 클록 신호(CLK)의 상승 에지에 응답하여 시리얼 데이터(SIO)의 최초의 1비트를 입력하고, 다음의 클록 신호(CLK)의 상승 에지에 응답하여 홀딩한 1비트를 다음 단의 플립플롭(FF－2)으로 전송함과 동시에, 다음의 1비트를 입력한다. 이와 같이 하여, 9개의 클록 신호(CLK)가 입력되었을 때, 플립플롭(FF－1~FF－9)에는, 9비트의 시리얼 데이터(SIO)가 홀딩된다. 래치 회로(122A)는 클록 신호(CLK)가 입력될 때마다, 각 플립플롭으로부터의 출력(Q1, Q2,…Q9)을 덮어쓰기(overwrite) 보존한다.

또한, 레지스터(B-1, C-1, D-1)도 레지스터(A-1)와 마찬가지로 플립플롭과 래치 회로(122B, 122C, 122D)(도면에는 생략)를 포함하여 구성된다. 레지스터(A-1)의 최종단의 플립플롭(FF－9)은 레지스터(B-1)의 첫단의 플립플롭(FF－1)에 접속되고, 레지스터(B-1)의 최종단의 플립플롭(FF－6)은 레지스터(C-1)의 첫단의 플립플롭(FF－1)에 접속되고, 레지스터(C-1)의 최종단의 플립플롭(FF－5)은 레지스터(D-1)의 첫단의 플립플롭(FF－1)에 접속된다. 이와 같이 하여, 22개의 클록 신호(CLK)가 입력되었을 때, 레지스터(A-1~D-1)에는 22비트의 시리얼 데이터(SIO)가 홀딩된다. 또한, 레지스터(A-1)에 홀딩된 9비트의 전압 제어 데이터가 래치 회로(122A)에 홀딩되고, 레지스터(B-1)에 홀딩된 6비트의 전압 제어 데이터가 래치 회로(122B)에 홀딩되며, 레지스터(C-1)에 홀딩된 5비트의 전압 제어 데이터가 래치 회로(122C)에 홀딩되고, 레지스터(D-1)에 홀딩된 2비트의 선택 제어 데이터가 래치 회로(122D)에 홀딩된다.

래치 회로(122A~D)는 출력 제어 데이터(LAT)가 인에이블일 때, 22비트 데이터를 패러랠 출력한다. 이와 같이 하여, 레지스터(A-1~D-1)는 시리얼/패러랠 변환하는 시프트 레지스터로서 기능한다.

이어서, 본 실시예의 전압 생성 회로(100)의 동작에 대해 도 4의 타이밍 차트를 참조하여 설명한다. 여기서는, 플래시 메모리의 독출 동작의 일예를 나타낸다. 독출 동작이 개시될 때, 레지스터(A-1~D-1)에는 각각 초기값이 홀딩되고, 레지스터(A-1~C-1)의 초기값이 전압 생성 블록(A-2~C-2)으로 출력되고, 레지스터(D-1)의 초기값에 의해 전압 스위치(32)의 선택이 제어되고, 그 결과, 시간 기간(T1)에 대해 전압(Va)이 출력되어 있는 것으로 한다. 시간 기간(T1)에 있어서, 전압(Va)에 의한 제1 독출 동작이 실행된다.

제1 독출 동작이 개시된 후, 제어 로직(110)은 제2 독출 동작에 필요한 전압을 계산하고, 당해 계산 결과에 따라 22비트의 시리얼 데이터(SIO)를 전압 생성부(120)로 출력한다. 시리얼 데이터(SIO)는 22개의 클록 신호(CLK)에 의해 진행되고, 레지스터(A-1~D-1)의 값이 갱신된다. 제어 로직(110)은 제2 독출 동작이 개시되는 것을 기다리고, 제1 독출 동작이 종료되면, 기간(Ta)에서 출력 제어 데이터(LAT)를 인에이블로 한다. 래치 회로(122A~122D)는 출력 제어 데이터(LAT)가 H레벨이 된 것에 응답하여, 홀딩하고 있는 22비트의 데이터를 전압 생성 블록(A-2~C-2) 및 전압 스위치(32)로 패러랠 출력한다.

제1 독출 동작이 종료된 후, 시간 기간(T2)에서 제2 독출 동작이 개시된다. 제2 독출 동작은 전압 스위치(32)로부터 출력되는 전압(Vb)이 이용된다. 시간 기간(T2)에 있어서, 제어 로직(110)은 제3 독출 동작에 필요한 전압을 계산하고, 당해 계산 결과에 따라 22비트의 시리얼 데이터(SIO)를 전압 생성부(120)로 출력한다. 시리얼 데이터(SIO)는 22개의 클록 신호(CLK)에 의해 진행되고, 레지스터(A-1~D-1)의 값이 갱신된다. 제어 로직(110)은 제3 독출 동작이 개시되는 것을 기다리고, 제2 독출 동작이 종료되면, 기간(Tb)에 있어서 출력 제어 데이터(LAT)를 인에이블로 한다. 래치 회로(122A~122D)는 출력 제어 데이터(LAT)가 H레벨이 된 것에 응답하여, 홀딩하고 있는 22비트의 데이터를 전압 생성 블록(A-2~C-2) 및 전압 스위치(32)에 패러랠 출력한다. 제2 독출 동작이 종료된 후, 시간 기간(T3)에 있어서 제3 독출 동작이 개시된다. 제3 독출 동작은 전압 스위치(32)로부터 출력되는 전압(Vc)이 이용된다.

이후, 마찬가지로 제어 로직(110)은 제3 독출 동작이 종료되기까지 제4 독출 동작을 위한 시리얼 데이터(SIO)에 의해 레지스터(A-1~D-1)를 갱신하고, 시간 기간(T4)에 있어서, 전압(Vd)에 의한 제4 독출 동작이 실행된다. 이와 같이 하여, 제어 로직(110)은 플렉서블한 전압의 설정을 시리얼 데이터(SIO) 및 레지스터를 통해 용이하게 실시하고, 또한 다음의 시리얼 데이터(SIO)를 레지스터(A-1~D-1)에 세팅해 둠으로써, 전압의 생성 및 출력에 필요한 시간을 단축한다.

바람직한 실시 형태에서는, 제어 로직(110)은 독출 동작 종료시에, 레지스터(A-1~D-1)에 독출 동작을 위한 초기값을 설정한다. 이에 따라, 다음에 독출 동작을 할 때, 제어 로직(110)은 독출 동작시의 초기 상태의 값을 전송하고, 이것을 레지스터(A-1~D-1)에 설정하는 기간을 생략할 수 있다. 특히, 독출 동작의 경우, 사양상, 가장 짧은 시간에서의 동작이 요구되므로, 동작 종료시에 초기값을 설정해 두는 것은 효과적이다. 단, 레지스터(A-1~D-1)에 설정하는 초기값은 독출 동작의 것에 한정하지 않고, 반도체 장치에서 가장 동작 빈도가 높은 동작의 초기값을 설정하게 할 수도 있다. 또한, 상기에서는 독출 동작의 예를 설명하였지만, 프로그램 동작이나 소거 동작에서의 프로그램 전압이나 소거 전압의 생성도 동일하게 실시하는 것이 가능하다. 이 경우에도, 프로그램 동작 종료시에, 프로그램 동작을 위한 초기값을 레지스터(A-1~D-1)에 설정하거나, 소거 동작 종료시에 소거 동작을 위한 초기값을 레지스터(A-1~D-1)에 설정하게 할 수도 있다.

제1 실시예에 있어서, 제어 로직(110)은 시리얼 데이터(SIO)를 진행시키기 위해 시리얼 데이터(SIO)를 출력하는 기간과 동기하여 클록 신호(CLK)를 출력하였지만, 클록 신호(CLK)를 다른 회로에서 공용하는 경우에는, 클록 신호(CLK)를 온/오프 하는 것은 바람직하지 않다. 따라서, 제2 실시예에 있어서, 제어 로직(110)은 시리얼 데이터(SIO)의 시리얼 입력을 실시하는 기간만큼 레지스터(A-1~D-1)에서 클록 신호(CLK)가 유효해지도록 클록 인에이블 신호(CLKE)를 출력하고, 클록 신호(CLK)의 연속적인 출력을 가능하게 한다.

도 5에, 제2 실시예에 의한 레지스터(A-1)의 구성을 나타낸다. 제2 실시예에 있어서, 접속부(130)는 제1 실시예일 때의 3개의 신호선에 더하여, 클록 인에이블 신호(CLKE)를 반송하는 하나의 신호선을 더 포함한다. 클록 인에이블 신호(CLKE)는 클록 신호(CLK)와 마찬가지로 각 레지스터(A-1~D-1)에 공통 공급된다. 레지스터(A-1)는 클록 신호(CLK)와 클록 인에이블 신호(CLKE)를 입력받는 AND 게이트(124A)를 9개 포함한다. 각 AND 게이트(124A)의 출력은 플립플롭(FF－1~FF－9)의 클록 입력에 접속된다. 다른 레지스터(B-1, C-1, D-1)도 마찬가지로 플립플롭의 수에 따른 AND 게이트를 포함한다.

도 6은 제2 실시예에 의한 전압 생성 회로의 타이밍 차트이다. 제어 로직(110)은 22비트의 시리얼 데이터(SIO)가 레지스터(A-1~D-1)에 시리얼 입력될 때, 22개의 클록 신호(CLK)가 각각의 레지스터(A-1~D-1)에서 유효하게 되도록 H레벨의 클록 인에이블 신호(CLKE)를 출력한다. 이에 따라, 클록 인에이블 신호(CLKE)가 H레벨의 기간, 레지스터(A-1~D-1)가 시프트 레지스터와 같이 동작된다.

이어서, 본 발명의 제3 실시예에 대해 설명한다. 제1, 제2 실시예에서는, 레지스터(A-1~D-1)를 모두 동작시킴으로써 22비트의 시리얼 데이터(SIO)를 레지스터(A-1~D-1)에 세팅하였지만, 제3 실시예에서는, 레지스터(A-1~D-1)의 선택된 어느 하나의 레지스터로의 데이터 입력을 가능하게 한다. 제3 실시예에 있어서, 도 7도시한 바와 같이, 접속부(130)는 제1 실시예일 때의 3개의 신호선에 더하여, 어드레스 신호(ADD)를 반송하기 위한 하나의 신호선을 더 포함한다. 어드레스 신호(ADD)는 각 레지스터(A-1~D-1)에 공통 공급된다.

레지스터(A-1~D-1)는 각각 고유의 식별 정보(ID)를 가지고, 제어 로직(110)으로부터 출력되는 어드레스 신호(ADD)와 자신의 식별 정보(ID)가 일치하는지 여부를 판정하고, 일치하는 경우, 시리얼 데이터(SIO)의 시리얼 입력을 가능하게 한다. 바람직한 예에 있어서, 제어 로직(110)은 4개의 레지스터(A-1~D-1)를 선택하기 위해 2비트의 어드레스 신호(ADD)를 시리얼 출력한다. 한편, 레지스터(A-1~D-1)는 입력된 2비트의 어드레스 신호(ADD)가 자신의 식별 정보(ID)에 일치하는지 여부를 판정하기 위한 어드레스 판정부(200)를 포함한다.

도 8에, 어드레스 판정부(200)의 하나의 구성예를 나타낸다. 어드레스 판정부(200)는 자신의 레지스터의 식별 정보(ID)를 홀딩하는 ID 홀딩부(210), 제어 로직(110)으로부터 시리얼 출력되는 2비트의 어드레스 신호(ADD)를 홀딩하는 ADD 홀딩부(220), 식별 정보(ID)와 어드레스 신호(ADD)를 비교하는 비교부(230), 및 비교부(230)의 비교 결과에 기초하여 온/오프가 제어되는 트랜지스터(240)를 포함한다. ADD 홀딩부(220)는, 예컨대, 2비트의 어드레스 신호(ADD)를 시리얼 입력받는 2개의 플립플롭으로 구성된다. 비교부(230)는 식별 정보(ID)와 어드레스 신호(ADD)가 일치할 때 H레벨의 신호를 출력하고, 트랜지스터(240)를 온시키고, 불일치할 때 L레벨의 신호를 출력하고, 트랜지스터(240)를 오프시킨다. 트랜지스터(240)는 시리얼 데이터(SIO)를 반송하는 신호 라인과 레지스터(A-1)의 첫단의 플립플롭(FF－1)과의 사이에 직렬로 접속되고, 식별 정보(ID)와 어드레스 신호(ADD)가 일치할 때, 시리얼 데이터(SIO)를 플립플롭(FF－1)으로 입력시킨다. 여기서 유의해야 할 점은, 제3 실시예에서는, 레지스터(A-1, B-1, C-1, D-1)가 모두 직렬 접속되어 시프트 레지스터와 같이 동작되는 것이 아니라, 레지스터(A-1, B-1, C-1, D-1) 각각이 시프트 레지스터와 같이 동작된다. 따라서, 레지스터(A-1)의 최종단의 플립플롭(FF－9)의 출력은 레지스터(B-1)의 첫단의 플립플롭(FF－1)의 입력에 접속되지 않는다.

도 9는 제3 실시예의 타이밍 차트이다. 제어 로직(110)은, 예컨대, 레지스터(A-1)에 데이터를 세팅할 때, 레지스터(A-1)의 어드레스 신호(ADD＿A)를 송신하고, 이어서 레지스터(A-1)에 세팅해야 할 9비트의 시리얼 데이터(SIO＿A)를 송신한다. 이 때, 레지스터(A-1)의 어드레스 신호(ADD＿A)가 자신의 식별 정보(ID)와 일치하기 때문에, 비교부(230)에 의해 트랜지스터(240)가 온 되고, 9비트의 시리얼 데이터가 클록 신호(CLK)에 동기하면서 플립플롭(FF－1~FF－9)에 세팅된다. 한편, 다른 레지스터(B-1, C-1, D-1)에서는, 어드레스 신호(ADD＿A)가 자신의 식별 정보(ID)에 일치하지 않기 때문에, 비교부(230)에 의해 트랜지스터(240)가 오프되고, 레지스터(B-1, C-1, D-1)의 첫단의 플립플롭(FF－1)에는 데이터가 입력되지 않는다. 또한, 레지스터(A-1)의 다음에 레지스터(C-1)에 데이터를 세팅하는 경우, 제어 로직(110)은 레지스터(C-1)의 어드레스 신호(ADD＿C)를 송신하고, 그 후, 5비트의 시리얼 데이터(SIO＿C)를 송신한다.

이와 같이 본 실시예에 의하면, 갱신의 필요가 있는 레지스터를 선택하고, 선택한 레지스터에 데이터를 시리얼 입력하고, 세팅할 수 있다. 이 때문에, 레지스터로의 데이터 세트에 필요한 시간을 단축할 수 있고, 플래시 메모리의 동작의 고속화에 대응할 수 있다. 또한, 상기 실시예에서는 시리얼 데이터(SIO)의 입력을 트랜지스터(240)에 의해 제어하였지만, 이는 일예로서, 예컨대, 트랜지스터(240) 대신에, 시리얼 데이터(SIO)와 비교부(230)의 비교 결과를 입력하는 NAND 게이트와, 당해 NAND 게이트의 출력에 접속된 인버터를 포함하는 로직에 의해 시리얼 데이터(SIO)의 입력을 제어할 수도 있고, 비교부(230)의 비교 결과에 따라 온/오프 하는 CMOS 트랜스퍼 게이트에 의해 시리얼 데이터(SIO)의 입력을 제어하도록 할 수도 있다.

이어서, 본 발명의 제4 실시예에 대해 설명한다. 제4 실시예는, 제3 실시예에서 이용한 어드레스 신호(ADD)를 반송하는 신호선과, 시리얼 데이터(SIO)를 반송하는 신호선을 공유한다. 따라서, 제어 로직(110)과 전압 생성부(120)를 접속하는 신호선은 3개이다.

도 11에 레지스터(A-1)의 내부 구성을 나타낸다. 어드레스 판정부(200A)는 제3 실시예일 때와 마찬가지로, ID 홀딩부(210), ADD 홀딩부(220) 및 비교부(230)를 갖는다. 어드레스 판정부(200A)는 또한 비교부(230)에 의해 제어되는 한 쌍의 PMOS 및 NMOS의 패스 트랜지스터로 이루어진 패스 게이트(250)를 포함한다. 비교부(230)는 초기 상태로서 L레벨의 신호를 패스 게이트로 공급하고, 따라서, PMOS 트랜지스터가 도통 상태, NMOS 트랜지스터가 비도통 상태에 있다. 제어 로직(110)으로부터 어드레스 신호(ADD)가 출력될 때, 이 어드레스 신호(ADD)는 ADD 홀딩부(220)로 공급되고, 따라서 어드레스 신호(ADD)가 자신의 식별 정보(ID)에 일치하는지 여부의 판정을 한다. 일치하는 경우, 비교부(230)는 일정 기간, 하이레벨의 신호를 패스 게이트에 출력하고, 따라서, 그 기간, PMOS 트랜지스터가 비도통 상태, NMOS 트랜지스터가 도통 상태가 된다. 이 기간, 제어 로직(110)은 9비트의 시리얼 데이터를 출력함으로써, 9비트의 시리얼 데이터가 패스 게이트(250)를 통해 플립플롭(FF－1)으로 입력된다.

어드레스 신호(ADD)와 식별 정보(ID)가 일치하지 않는 경우에는, 비교부(230)에 의한 패스 게이트(250)로의 출력은 변하지 않으므로, 시리얼 데이터(SIO)는 플립플롭(FF－1)으로 입력되지 않는다.

도 12는 제4 실시예의 타이밍 차트이다. 제어 로직(110)은, 예컨대, 레지스터(A-1)에 데이터를 세팅할 때, 신호선으로부터 레지스터(A-1)의 어드레스 신호(ADD＿A)를 송신하고, 이어서 레지스터(A-1)에 세팅해야 할 9비트의 시리얼 데이터(SIO＿A)를 송신한다. 이 때, 레지스터(A-1)의 어드레스 신호(ADD＿A)가 자신의 식별 정보(ID)와 일치하기 때문에, 패스 게이트(250)를 통해 플립플롭(FF－1)으로의 시리얼 데이터의 입력이 가능하게 된다. 제어 로직(110)으로부터 출력된 9비트의 시리얼 데이터는 클록 신호(CLK)에 동기하면서 플립플롭(FF－1~FF－9)에 세팅되고, 거기에 홀딩된다. 한편, 다른 레지스터(B-1, C-1, D-1)에서는, 어드레스 신호(ADD＿A)가 자신의 식별 정보(ID)에 일치하지 않기 때문에, 패스 게이트(250)를 통한 플립플롭(FF－1)으로의 패스가 차단된 상태이고, 레지스터(B-1, C-1, D-1)에는 데이터가 입력되지 않는다. 또한, 레지스터(A-1)의 다음에 레지스터(C-1)에 데이터를 세팅하는 경우, 마찬가지로 제어 로직(110)은 레지스터(C-1)의 어드레스 신호(ADD＿C)를 송신하고, 그 후, 5비트의 시리얼 데이터(SIO＿C)를 송신한다. 이와 같이 제4 실시예에 의하면, 제3 실시예일 때와 비교하여 신호선의 개수를 줄일 수 있다. 또한 상기 실시예에서는 패스 게이트(250)를 이용하여 시리얼 데이터의 입력을 제어하였지만, 이는 일예로서, 패스 게이트(250) 대신에, 상기한 바와 같이 NAND 게이트와 인버터의 로직이나 CMOS 트랜스퍼 게이트 등에 의해 시리얼 데이터의 입력을 제어하게 할 수도 있다.

이어서, 본 발명의 제5 실시예에 대해 설명한다. 제4 실시예에서는, 어드레스 신호(ADD)와 시리얼 데이터(SIO)를 하나의 신호선에서 공용하기 때문에, 어드레스 신호로부터 시리얼 데이터(SIO)의 입력까지 일정한 시간을 필요로 하게 된다. 따라서, 제5 실시예는 레지스터에 세팅해야 할 데이터를 패러랠 출력한다.

도 13은 제5 실시예의 구성을 나타내고 있다. 제5 실시예에서는, 어드레스 신호를 반송하는 신호선, 제어 데이터를 반송하는 신호선, 및 레지스터(A-1~D-1) 중 최대의 비트수를 홀딩하는 레지스터와 동일한 비트수의 데이터를 패러랠 반송하는 신호선을 갖는다. 본 예에서는, 레지스터(A-1)가 9비트 홀딩하므로, 9개의 신호선이 된다.

도 14는 본 실시예의 레지스터(A-1)의 내부 구성이다. 어드레스 판정부(200B)는 제3 내지 제4 실시예와 마찬가지로, ID 홀딩부(210), ADD 홀딩부(220) 및 비교부(230)를 구비한다. 본 실시예에서는 또한 9비트의 패러랠 데이터(PIO)가 패스 트랜지스터(260)를 통해 래치 회로(122)에 입력 가능한 구성이다. 즉, 패러랠 데이터를 반송하는 9개의 신호 라인과 래치 회로(122)의 입력 단자와의 사이에는 9개의 패스 트랜지스터(260)가 접속되고, 9개의 패스 트랜지스터의 각 게이트에는 비교부(230)로부터의 출력이 공통 접속된다. 비교부(230)는 어드레스 신호(ADD)와 자신의 식별 정보(ID)가 일치할 때, 패스 트랜지스터(260)의 게이트에 H레벨을 출력하고, 패스 트랜지스터(260)를 도통 상태로 하며, 불일치할 때, L레벨을 출력하고, 패스 트랜지스터(260)를 비도통 상태로 한다. 이에 따라, 어드레스 신호(ADD)에 의해 선택된 레지스터에 패러랠 데이터를 한 번에 세팅할 수 있다. 레지스터(B-1, C-1, D-1)도 레지스터(A-1)과 동일하게 구성할 수 있는데, 패러랠 데이터를 반송하는 신호선은 최대 9개 있으므로, 레지스터(B-1, C-1, D-1)에서 부족할 일은 없다. 예컨대, 레지스터(B-1)는 6비트 데이터를 홀딩하기 때문에, 3개의 신호선이 불필요해지고, 이것들은 레지스터(B-1)에는 접속되지 않는다.

도 15는 제5 실시예의 타이밍 차트이다. 제어 로직(110)은 레지스터(A-1)에 데이터를 세팅할 때, 어드레스 신호(ADD＿A)를 출력하고, 그 후, 9비트의 패러랠 데이터를 9개의 신호선을 통해 래치 회로(122)에 홀딩시킨다. 또한, 레지스터(C-1)에 데이터를 세팅하는 경우에는, 5비트의 패러랠 데이터가 5개의 신호선을 통해 레지스터(C-1)의 래치 회로(122)에 홀딩된다.

이와 같이 본 실시예에 의하면, 패러랠 데이터(PIO)를 송신하도록 하였으므로, 레지스터로의 데이터 세트를 고속으로 수행할 수 있고, 전압 생성 속도를 향상시킬 수 있다. 또한 상기 실시예에서는, 패스 트랜지스터(260)를 이용하여 패러랠 데이터의 입력을 제어하였지만, 이는 일예로서, 패스 트랜지스터(260) 대신에, 상기한 바와 같이 NAND 게이트와 인버터의 로직이나 CMOS 트랜스퍼 게이트 등에 의해 패러랠 데이터의 입력을 제어하도록 할 수도 있다.

상기 실시예는 전압 생성 회로를 예시하였지만, 본 발명이 이에 한정되는 것은 아니며, 복수의 레벨 또는 아날로그의 설정 등을 수행하는 회로에도 적용할 수 있다. 또한, 전압 생성 회로에서의 시리얼 데이터(SIO)의 비트수는 예시로서, 그 이외의 비트수일 수도 있다. 또한 전압 생성 회로에 있어서 복수의 레지스터를 예시하였지만, 이에 한정되지 않으며, 레지스터는 하나일 수도 있다.

이상과 같이 본 발명의 바람직한 실시의 형태에 대해 상술하였지만, 본 발명은 특정한 실시 형태에 한정되는 것은 아니며, 특허 청구의 범위에 기재된 본 발명의 요지의 범위 내에서 다양한 변형·변경이 가능하다.

100 전압 생성 회로
110 제어 로직
120 전압 생성부
122 래치 회로
130 접속부
200, 200A, 200B 어드레스 판정부
210 ID 홀딩부
220 ADD 홀딩부
230 비교부
240 트랜지스터

Claims

클록 신호 및 데이터를 각각 시리얼 출력하는 제1 회로;
제1 회로로부터 출력되는 클록 신호에 따라 상기 데이터를 시리얼 입력받고, 입력된 데이터를 홀딩하는 홀딩부, 및 상기 홀딩부로부터 패러랠 출력된 데이터에 기초하여 출력을 생성하는 생성부를 포함하는 제2 회로; 및
제1 회로와 제2 회로를 전기적으로 접속하는 접속 수단을 포함하고,
상기 접속 수단은 제1 회로로부터 출력되는 클록 신호를 반송하는 제1 신호선과, 제1 회로로부터 출력되는 데이터를 반송하는 제2 신호선을 포함하는 반도체 장치.
청구항 1에 있어서,
제1 회로로부터 출력되는 데이터는 n비트의 계조 데이터를 포함하고,
상기 생성부는 상기 계조 데이터에 따른 레벨의 출력을 생성하는 반도체 장치.
청구항 1 또는 2에 있어서,
제1 회로는 상기 홀딩부에 홀딩된 데이터의 패러랠 출력을 제어하는 제어 데이터를 출력하고,
상기 접속 수단은 상기 제어 데이터를 반송하는 제3 신호선을 포함하고,
상기 홀딩부는 상기 제어 데이터에 응답하여 홀딩한 데이터를 상기 생성부에 패러랠 출력하는 반도체 장치.
청구항 1 또는 2에 있어서,
제1 회로는 상기 생성부가 출력을 생성하는 동안에, 다음 데이터를 상기 홀딩부에 시리얼 출력하는 반도체 장치.
청구항 4에 있어서,
제1 회로는 반도체 장치가 일련의 동작을 실행할 때, 당해 일련의 동작의 각각에 대응하는 데이터를 출력하는 반도체 장치.
청구항 1 또는 2에 있어서,
제1 회로는 반도체 장치의 동작 종료시에, 초기값의 데이터를 시리얼 출력하고,
제2 회로는 시리얼 입력된 초기값의 데이터를 홀딩하는 반도체 장치.
청구항 1 또는 2에 있어서,
제1 회로는 클록 인에이블 신호를 출력하고,
상기 접속 수단은 상기 클록 인에이블 신호를 반송하는 제4 신호선을 포함하고,
상기 홀딩부는 상기 클록 인에이블 신호에 응답하여 제1 회로로부터 시리얼 출력된 데이터를 시리얼 입력받는 반도체 장치.
청구항 1 또는 2에 있어서,
제1 회로는 복수의 홀딩부 중 어느 하나를 선택하기 위한 어드레스 신호를 출력하고,
복수의 홀딩부 각각은 상기 어드레스 신호에 의해 선택 가능하고,
상기 어드레스 신호에 의해 선택된 홀딩부는 제1 회로로부터 출력된 데이터를 시리얼 입력받는 반도체 장치.
청구항 8에 있어서,
상기 어드레스 신호는 복수의 홀딩부에 공통으로 입력되고, 복수의 홀딩부 각각은 상기 어드레스 신호에 의해 자신이 선택되었는지 여부를 판정하는 판정부를 포함하는 반도체 장치.
청구항 8에 있어서,
상기 접속 수단은 상기 어드레스 신호를 반송하는 제5 신호선을 포함하는 반도체 장치.
청구항 8에 있어서,
상기 어드레스 신호는 제2 신호선에 의해 반송되는 반도체 장치.
어드레스 신호 및 n비트의 데이터를 패러랠 출력하는 제1 회로;
복수의 홀딩부, 및 복수의 홀딩부에 의해 홀딩된 데이터에 기초하여 출력을 생성하는 생성부를 구비하는 제2 회로; 및
제1 회로와 제2 회로를 전기적으로 접속하는 접속 수단;을 포함하고,
상기 접속 수단은 어드레스 신호를 반송하는 신호선과, n비트의 데이터를 패러랠 반송하는 n개의 신호선을 포함하고,
복수의 홀딩부 각각은 상기 어드레스 신호에 의해 선택 가능하고, 상기 어드레스 신호에 의해 선택된 홀딩부는 제1 회로로부터 출력된 데이터를 패러랠 입력받는 반도체 장치.
청구항 12에 있어서,
복수의 홀딩부 각각은 상기 어드레스 신호에 의해 자신이 선택되었는지 여부를 판정하는 판정부를 구비하는 반도체 장치.
청구항 13에 있어서,
제1 회로로부터 출력되는 데이터는 상기 생성부에서 생성된 복수의 출력을 선택하기 위한 선택 데이터를 포함하고,
제2 회로는 상기 홀딩부로부터 패러랠 출력되는 선택 데이터에 기초하여 상기 생성부에서 생성된 복수의 출력 중 어느 하나를 선택하는 선택부를 포함하는 반도체 장치.
청구항 13에 있어서,
제1 회로는 제1 반도체 영역 내에 형성되고,
제2 회로는 제1 반도체 영역으로부터 물리적으로 이격된 제2 반도체 영역 내에 형성되고,
상기 신호선은 도전성 재료의 배선층에 의해 형성되는 반도체 장치.
청구항 13에 있어서,
제1 회로는 반도체 장치의 동작에 필요한 전압을 계산하고, 계산 결과에 기초하여 데이터를 출력하고,
제2 회로는 입력된 데이터에 기초하여 전압을 생성하는 반도체 장치.
청구항 13에 있어서,
제1 회로 및 제2 회로는 플래시 메모리 내에 형성되고,
제1 회로는 독출, 프로그램 또는 소거에 필요한 전압을 계산하고,
제2 회로는 계산된 데이터에 기초하여 전압을 생성하는 반도체 장치.