JP4919775B2

JP4919775B2 - 不揮発性半導体記憶装置

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Publication number: JP4919775B2
Application number: JP2006311778A
Authority: JP
Inventors: 間充洋本; 部克明磯
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2006-11-17
Filing date: 2006-11-17
Publication date: 2012-04-18
Anticipated expiration: 2026-11-17
Also published as: US7554849B2; JP2008130123A; US20080117687A1

Description

本発明は、ＢＩＳＴ（Bｕｉｌｔ−Iｎ Sｅｌｆ−Tｅｓｔ）による電圧トリミングを行う不揮発性半導体記憶装置に関する。

不揮発性半導体記憶装置の基準電圧、読み出し電圧、及び書き込み電圧などの制御電圧はチップによるばらつきの差が大きい。したがって、これらの電圧を、出荷前にターゲットとなる電圧に調整を行う必要がある。

従来、そのような調整などの時間短縮のために、チップ内部にテスト用回路を組み込んでおく。そして、試験者がコマンドを該テスト用回路に入力することにより、不揮発性半導体記憶装置自体が自動でこの種のテストを行うことができるようになっている。

従来に基準電圧の調整方法には、外部からターゲットとなる電圧を該テスト用回路に入力し、このターゲットとなる電圧を内部のパラメタに対応する電圧と比較するものがある（例えば、特許文献１参照）。

上記従来技術において、該テスト用回路は、調整が成功した場合は完了したフラグを立たせ（トリミングフラグ信号を出力し）て、調整を終了する。

一方、調整が不成功の場合は、該テスト回路は、パラメタに対応する電圧を増加(または減少)させることにより、外部のターゲット電圧に近い値に該基準電圧等の調整を行う。

上記従来技術では、調整を調べるタイミングで該トリミングフラグ信号にノイズが乗ってしまうと、ターゲット電圧から外れて所望の制御電圧を得ることができないという問題がある。
特開２００１−２５５９４８号公報

本発明は、より適切に電圧トリミングして所望の制御電圧を得ることが可能な不揮発性半導体記憶装置を提供することを目的とする。

本発明の一態様に係る実施例に従った不揮発性半導体記憶装置は、
内部回路に供給するための制御電圧を外部から入力された外部基準電圧に設定する不揮発性半導体記憶装置であって、
選択行方向のワード線と選択列方向のビット線とに接続され、ビット情報を記憶することが可能な複数のメモリセルを有し、このメモリセルがマトリックス状に配置されたメモリセルアレイと、
前記ワード線に接続され、前記ワード線に電圧を供給し前記メモリセルを動作させるためのロウデコーダと、
前記ビット線に接続され、前記メモリセルに格納されたデータを読み出し、この読み出されたデータ及び前記メモリセルに書き込んだデータを保持するセンスアンプ装置と、
複数の前記制御電圧にそれぞれ対応した複数のパラメタを格納するパラメタレジスタと、
前記パラメタレジスタから入力された前記パラメタに対応して前記制御電圧を生成するとともに、前記制御電圧と前記外部基準電圧との大小を比較し、この比較結果に応じてトリミングフラグ信号を出力する電圧生成制御回路と、
前記トリミングフラグ信号に応じて、前記パラメタレジスタを制御して、選択した前記パラメタを前記電圧生成制御回路に出力させるパラメタ制御回路と、を備え、
前記パラメタ制御回路は、
前記パラメタレジスタから複数の前記パラメタを前記電圧生成制御回路に順次出力させ、
各パラメタに対応して電圧生成制御回路が順次出力した前記トリミングフラグ信号の発振回数をそれぞれ一定期間カウントし、
このカウント値を各パラメタに対応させて記憶し、
前記カウント値が最大になる前記パラメタを前記外部基準電圧に最も近い制御電圧に対応するパラメタとして選択することを特徴とする。

本発明に係る不揮発性半導体記憶装置によれば、より適切に電圧トリミングして所望の制御電圧を得ることができる。

以下、本発明に係る実施例について図面に基づいて説明する。なお、以下の実施例においては、ＮＡＮＤ型フラッシュメモリに適用した場合について説明するが、ＮＯＲ型フラッシュメモリ等の不揮発性半導体記憶装置にも同様に適用することができる。

図１は、本発明の一態様である実施例１に係る不揮発性半導体記憶装置１００の要部構成を示すブロック図である。

図１に示すように、不揮発性半導体記憶装置１００は、メモリセルアレイ１と、ロウデコーダ２と、センスアンプ装置３と、カラムデコーダ４と、データ入出力バッファ５と、第１の入出力制御回路６と、制御信号生成回路７と、アドレスデコーダ８と、電圧生成制御回路９と、パラメタ制御回路１０と、パラメタレジスタ１１と、同期クロック生成回路１２と、を備える。

ロウデコーダ２は、ワード線に接続されている。このロウデコーダ２は、ワード線駆動回路（図示せず）を含み、メモリセルアレイ１のワード線選択及び駆動を行う。

センスアンプ装置３は、メモリセルアレイ１のビット線に接続され、メモリセルに格納されたデータを読み出し、この読み出されたデータ及びメモリセルに書き込んだデータを保持する。

カラムデコーダ４はメモリセルアレイ１のビット線選択を行う。

データ読み出し時、センスアンプ装置３に読み出されたデータは、データ入出力バッファ５を介し、第１の入出力制御回路６に出力される。

入出力制御回路６は、データ入出力バッファ５を介してコマンドを制御信号生成回路７に供給する。制御信号生成回路７は、このコマンドをデコードする。

また、制御信号生成回路７には、チップイネーブル信号ＣＥ、書き込みイネーブル信号ＷＥ、読み出しイネーブル信号ＲＥ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ等の外部制御信号が供給される。

制御信号生成回路７は、動作モードに応じて供給される外部制御信号及びコマンドに基づいて、データ書き込み及び消去のシーケンス制御、及びデータ読み出しの制御を行う。

制御信号生成回路７が読み出し、書き込み、消去などの各種動作を制御する信号を出力する。これにより、電圧生成制御回路９は各種動作のための制御電圧を生成する。

メモリセルのアドレスは、入出力制御回路６からデータ入出力バッファ５を介して供給される。このアドレスは、アドレスデコーダ８介してワード線制御回路２及びカラムデコーダ４に転送される。

パラメタレジスタ１０は、複数の制御電圧にそれぞれ対応した複数のパラメタを格納する。これらのパラメタは、後述するように、チップ毎の制御電圧のバラツキを補整するために用いられる。

ここで、電圧生成制御回路９は、パラメタレジスタ１１から入力されたパラメタに対応して該制御電圧を生成する。また、電圧生成制御回路９は、この制御電圧と外部基準電圧との大小を比較し、この比較結果に応じてトリミングフラグ信号を出力する。

パラメタ制御回路１１は、パラメタを不揮発性半導体記憶装置１００の出荷前に決定するためのトリミングテストを行う。このトリミングテストとは、パラメタレジスタ１１に格納されたパラメタに対応する制御電圧を電圧生成制御回路９に設定し、電圧生成制御回路９で生成される制御電圧が外部基準電圧と近いかどうかをテストするものである。このパラメタ制御回路１１は、トリミングフラグ信号に応じて、パラメタレジスタ１０を制御して、選択したパラメタを電圧生成制御回路９に出力させるようになっている。

ここで、図２は、実施例１に係る不揮発性半導体記憶装置の電圧生成制御回路が出力するトリミングフラグ信号とパラメタ制御回路がカウントするカウンタ値のタイミング波形を示す図である。

図２に示すように、パラメタ制御回路１１は、各パラメタに対応して電圧生成制御回路９が順次出力したトリミングフラグ信号の発振（ここでは、“Ｈｉｇｈ”から“Ｌｏｗ”への変化）回数をそれぞれ一定期間カウントする。そして、パラメタ制御回路１１は、このカウント値を各パラメタに対応させて記憶するようになっている。

また、図３は、図１のメモリセルアレイ１の要部構成を含む回路図である。

図３に示すように、メモリセルアレイ１は、選択行方向のワード線ＷＬ１〜ＷＬ３１と選択列方向のビット線ＢＬ０〜ＢＬ２ｎ＋１(nは０以上の整数)とにそれぞれ接続され、マトリックス状に配置された複数のメモリセル（ＮＡＮＤセル）１ａを有する。

このメモリセル１ａは、異なるｘビット（ｘは２以上の整数）の情報が２^ｘ個のしきい値電圧に対応して格納されている。そして、読み出し電圧をワード線ＷＬ１〜ＷＬ３１に印可することにより、メモリセル１ａから各ｘビットの情報を読み出し可能である。すなわち、メモリセル１ａは、多値化されている。

また、メモリセルアレイ１は、ソース線ＳＲＣとメモリセル１ａとを接続する選択ゲートトランジスタ１ｂを有する。この選択ゲートトランジスタ１ｂは、ゲートにソース側選択ゲート線ＳＧＳが接続され、このソース側選択ゲート線ＳＧＳにロウデコーダ２から電圧が印可されることにより制御される。

また、メモリセルアレイ１は、ビット線ＢＬ０〜ＢＬ２ｎ＋１とメモリセル１ａとを接続する選択ゲートトランジスタ１ｃを有する。この選択ゲートトランジスタ１ｃは、ゲートにドレイン側選択ゲート線ＳＧＤが接続され、このドレイン側選択ゲート線ＳＧＤにロウデコーダ２から電圧が印可されることにより制御される。

なお、メモリセル１ａは、上記ソース側選択ゲート線ＳＧＳと上記ドレイン側選択ゲート線ＳＧＤとの間で直列に接続されている。

ロウデコーダ２に接続されたワード線ＷＬ０〜ＷＬ３１から各メモリセルアレイ１のメモリセル１ａ、選択ゲートトランジスタ１ｂ、１ｃのゲートに電圧を印加することにより、書き込み動作や読み出し動作の制御を行っている。このように、ロウデコーダ２は、ワード線ＷＬ０〜ＷＬ３１、に電圧を供給しメモリセルを動作させる。

センスアンプ装置３は、ｎ個のセンスアンプ回路３ａを有している。各センスアンプ回路３ａは、各カラム選択ゲート１ｄを介してデータ入出力バッファ５に接続されている。これらのカラム選択ゲート１ｄはカラム選択信号ＣＳＬ０〜ＣＳＬｎにより制御される。各センスアンプ回路３ａには１対のビット線（例えば、ビット線ＢＬ０、ＢＬ１）が接続される。

センスアンプ回路３ａは、メモリセルアレイ１の列方向の制御を行う。具体的には、センスアンプ回路３ａは、ビット線ＢＬ０〜ＢＬ２ｎ＋１への充電を行うことにより、書き込み制御や読み出し動作を行う。

ブロック１ｅは、上記ソース側選択ゲート線ＳＧＳと上記ドレイン側選択ゲート線ＳＧＤとの間に配置された既述の複数のメモリセル１ａで構成される。このブロック単位でデータが消去される。

セクタ１ｆは、同１のワード線（例えば、ワード線ＷＬ３１）に接続され、同時に書き込みや読み出しされるメモリセル１ａで構成される。このセクタ１ｆには、ｘページ分（例えば、３ビットの場合は３ページ分）のデータが格納される。

次に、以上のような構成、基本動作をする不揮発性半導体記憶装置１００のメモリセルの各しきい値電圧に対するビット割付について説明する。

既述のように、不揮発性半導体記憶装置１００は、しきい値電圧の差により複数のビット情報がメモリセル１ａに格納できる。ここで、読み出し動作では、１つのセクタ１ｆに対し、単１ワード線に同様の手順で読み出し電圧が印加される。そして、ｎ個の全てのセンスアンプ回路３ａにより同様の手順でビット線から信号が入力される。そして、この信号がセンスアンプ回路３ａにより処理され、１ページ分に相当するデータの集合がカラム方向に一括して読み込まれる。

次に、以上のような構成を有する不揮発性半導体記憶装置１００のトリミングテストの動作について説明する。

図４は、実施例１に係る不揮発性半導体記憶装置のトリミングテストの動作を示すフローチャートである。また、図５は、パラメタと、制御電圧と、図４のトリミングテストの動作により得られたカウンタ値との関係を示す図である。

ここで、既述の従来技術のように、制御電圧と外部基準電圧とのアナログ的な電圧比較をした場合、該制御電圧と該外部基準電圧とが均衡すると、ノイズ起因により比較結果を示すフラグ信号が発振する可能性が高まり、比較結果の誤ラッチにより適切な値がトリミングされない可能性が生じてしまう。

そこで、本実施例では、この比較結果の発振が最も大きい場合に対応する制御電圧を、外部基準電圧に対して最も接近していると考える。これにより、ノイズで発振する回数をカウントして、最も発振回数の多い（発振回数カウントの最大値）制御電圧に対応するパラメタを、トリミングが完了したトリミングパラメタｔｒｉｍ＿ｐａｒａｍとして電圧生成制御回路に設定する。これより、従来よりも、より適切な電圧トリミングを行う。

本実施例では、電圧生成制御回路９が、制御電圧が外部基準電圧に対して大きい場合に、信号の状態が“Ｈｉｇｈ”となるトリミングフラグ信号を出力する場合について説明する。なお、制御電圧が外部基準電圧に対して大きい場合に、トリミングフラグ信号の状態が“Ｌｏｗ”となるようにしてもよい。

また、パラメタレジスタ１０には、図５に示すように、制御電圧Ｖ１〜Ｖ７に対応したパラメタＰ１〜Ｐ７が格納されているものとする。また、制御電圧Ｖ１、Ｖ２、・・・Ｖ７の順にその値が大きくなるように設定されているものとする。

トリミングテストは、外部基準電圧入力１３から基準となる外部基準電圧を電圧生成制御回路９に入力することにより、開始される。

先ず、図４に示すように、パラメタ制御回路１１は、最も低い制御電圧Ｖ１に対応するパラメタＰ１（始めにトリミングテストするパラメタ）を、パラメタレジスタ１０から電圧生成制御回路９に出力させる。さらに、パラメタ制御回路１１は、初期状態として、最大カウンタ値ｍａｘ＿ｃｎｔを１、現在のカウンタ値ｃｎｔを０に設定する（ステップＳ１）。

次に、電圧生成制御回路９が外部基準電圧と制御電圧Ｖ１との大小を比較して、トリミングフラグ信号を出力する（ステップＳ２）。すなわち、電圧生成制御回路９は、制御電圧が外部基準電圧に対して大きい場合に、信号の状態が“Ｈｉｇｈ”のトリミングフラグ信号を出力し、制御電圧が外部基準電圧に対して小さい場合に、信号の状態が“Ｌｏｗ”のトリミングフラグ信号を出力する。

次に、パラメタ制御回路１１は、パラメタＰ１に対応して電圧生成制御回路９が出力したトリミングフラグ信号の発振回数を一定期間カウントし、カウンタ値ｃｎｔを得て記憶する。そして、パラメタ制御回路１１は、このカウンタ値ｃｎｔと現在の最大カウンタ値ｍａｘ＿ｃｎｔ＝１とを比較する（ステップＳ３）。

そして、カウンタ値ｃｎｔが現在の最大カウンタ値ｍａｘ＿ｃｎｔよりも大きい場合は、現在のパラメタ（ここではＰ１）をトリミングパラメタｔｒｉｍ＿ｐａｒａｍに設定する（ステップＳ４）。

このステップＳ４の後、パラメタ制御回路１１は、パラメタレジスタ１０に格納されたパラメタについて全てトリミングテストが試行されたか否かを判断する（ステップＳ５）。

一方、ステップＳ３において、カウンタ値ｃｎｔが現在の最大カウンタ値ｍａｘ＿ｃｎｔ以下の場合は、上記ステップＳ５に進む。

パラメタＰ１以外にパラメタレジスタ１０に未試行のパラメタ（Ｐ２〜Ｐ７）が有るので、ステップＳ６に進んで、ここでは、パラメタ制御回路１１は、次に低い制御電圧Ｖ２に対応するパラメタＰ２を、パラメタレジスタ１０から電圧生成制御回路９に出力させる。さらに、パラメタ制御回路１１は、現在のカウンタ値ｃｎｔを０に設定する。そして、ステップＳ２に戻って、電圧生成制御回路９が外部基準電圧と制御電圧Ｖ２との大小を比較して、トリミングフラグ信号を出力する。以降のステップはパラメタＰ２〜Ｐ７について同様に実施される。

一方、ステップＳ５において、パラメタ制御回路１１により、パラメタレジスタ１０に格納されたパラメタＰ１〜Ｐ７について全てトリミングテストが試行されたと判断されるとフローは終了する。このとき最終的に得られた最大カウンタ値ｍａｘ＿ｃｎｔに対応するパラメタがトリミングパラメタｔｒｉｍ＿ｐａｒａｍとして得られる。

このように、パラメタ制御回路１１は、パラメタレジスタ１０から複数のパラメタを電圧生成制御回路９に順次出力させ（ステップＳ２、Ｓ３、Ｓ４、Ｓ５、Ｓ６）、各パラメタに対応して電圧生成制御回路９が順次出力したトリミングフラグ信号の発振回数をそれぞれ一定期間カウントする（ステップＳＳ２、Ｓ３）。そして、このカウント値を各パラメタに対応させて記憶し、カウント値が最大になるパラメタを外部基準電圧に最も近い制御電圧に対応するトリミングパラメタｔｒｉｍ＿ｐａｒａｍとして選択する（ステップＳ３、Ｓ４、Ｓ５）。

ここで、図５に示すように、ノイズ等による発振が無い場合のカウンタ値はパラメタＰ４〜Ｐ７のとき最大カウンタ値１になっている。パラメタＰ４のとき、はじめて制御電圧Ｖ４が外部基準電圧を越えたものと考えられる。したがって、パラメタＰ４に対応する制御電圧Ｖ４が外部基準電圧に最も近いものとして得られている。

さらに、ノイズ等による発振が有る場合のカウンタ値Ａ〜Ｃは、パラメタＰ４のとき１０、すなわち最大カウンタ値になっている。したがって、ノイズ等による発振が無い場合と同様に、パラメタＰ４に対応する制御電圧Ｖ４が外部基準電圧に最も近いものとして得られている。

このように、本実施例に係る不揮発性半導体記憶装置１００によるトリミングテストの動作により、ノイズ等による発振が有る場合およびこの発振がない場合のでも、より適切に電圧トリミングして所望の制御電圧を得られることがわかる。

以上のようにして、不揮発性半導体記憶装置１００は、電圧生成制御回路９、パラメタレジスタ１０、およびパラメタ制御回路１１を用いて、ロウデコーダ２、センスアンプ装置３、カラムデコーダ４等の内部回路に供給するための制御電圧を外部から入力された外部基準電圧に設定する。

本実施例においては、パラメタ制御回路１１は、複数のパラメタを、低い制御電圧に対応するパラメタから高い制御電圧に対応するパラメタの順に、パラメタレジスタ１０から電圧生成制御回路９に出力させる場合について説明した。しかし、パラメタ制御回路１１は、複数のパラメタを、高い制御電圧に対応するパラメタから低い制御電圧に対応するパラメタの順に、パラメタレジスタ１０から電圧生成制御回路９に出力させるようにしてもよい。また、任意にパラメタを選択して、全てのパラメタについてトリミングテストを試行するようにしてもよい。

以上のように、本実施例に係る不揮発性半導体記憶装置によれば、より適切に電圧トリミングして所望の制御電圧を得ることすることができる。

実施例１では、パラメタ制御回路がトリミングフラグ信号を直接カウントする構成について説明した。

本実施例では、該トリミングフラグ信号を所定の同期クロック信号に同期してカウントする構成について述べる。

図６は、本発明の一態様である実施例２に係る不揮発性半導体記憶装置２００の要部構成を示すブロック図である。なお、図中、実施例１と同じ符号は、実施例１と同様の構成を示す。

図６に示すように、不揮発性半導体記憶装置２００は、実施例１の構成と比較して、同期クロック信号をパラメタ制御回路１１に出力する同期クロック生成回路１２をさらに備える。

パラメタ制御回路１１は、電圧生成制御回路９が出力したトリミングフラグ信号の発振を同期クロック信号に同期して一定時間カウントし、カウント値を得るようになっている。

なお、不揮発性半導体記憶装置２００によるトリミングテストの動作は、実施例１と同様である。

図７は、実施例２に係る不揮発性半導体記憶装置の電圧生成制御回路が出力するトリミングフラグ信号、同期クロック生成回路が出力する同期クロック信号、およびパラメタ制御回路がカウントするカウンタ値のタイミング波形を示す図である。

図７に示すように、トリミングフラグ信号が出力されている間、同期クロック生成回路１２は、任意の周期の同期クロック信号を生成する。パラメタ制御回路１１は、同期クロック信号の立ち下がりエッジのタイミングでトリミングフラグ信号の値（“Ｈｉｇｈ”、または“Ｌｏｗ”）を取得したカウンタクロック信号を生成する。例えば、パラメタ制御回路１１は、このカウンタクロック信号が“Ｈｉｇｈ”から“Ｌｏｗ”あるいは“Ｌｏｗ”から“Ｈｉｇｈ”に変化した場合、この変化を一定期間カウントしてカウンタ値を得る。

該カウンタ値は、実施例１のカウンタ値よりも間引かれている。しかし、このカウンタ値を用いた本実施例２に係る不揮発性半導体記憶装置２００のトリミングテストの動作によっても、実施例１の図５と同様な傾向の結果を得ることができる。

また、同期クロック信号をトリミングテスト期間中の任意の位置で実行することが可能となっている。これはトリミングテスト初期の立上げ時間の誤動作などの防止のためである。

本発明の一態様である実施例１に係る不揮発性半導体記憶装置１００の要部構成を示すブロック図である。実施例１に係る不揮発性半導体記憶装置の電圧生成制御回路が出力するトリミングフラグ信号とパラメタ制御回路がカウントするカウンタ値のタイミング波形を示す図である。図１のメモリセルアレイ１の要部構成を含む回路図である。実施例１に係る不揮発性半導体記憶装置のトリミングテストの動作を示すフローチャートである。パラメタと、制御電圧と、トリミングテストにより得られたカウンタ値との関係を示す図である。本発明の一態様である実施例２に係る不揮発性半導体記憶装置２００の要部構成を示すブロック図である。実施例２に係る不揮発性半導体記憶装置の電圧生成制御回路が出力するトリミングフラグ信号、同期クロック生成回路が出力する同期クロック信号、およびパラメタ制御回路がカウントするカウンタ値のタイミング波形を示す図である。

符号の説明

１メモリセルアレイ
２ロウデコーダ
３センスアンプ装置
４カラムデコーダ
５データ入出力バッファ
６入出力制御回路
７制御信号生成回路
８アドレスデコーダ
９電圧生成制御回路
１０パラメタレジスタ
１１パラメタ制御回路
１２同期クロック生成回路
１３外部信号入力
１００、２００不揮発性半導体記憶装置

Claims

内部回路に供給するための制御電圧を外部から入力された外部基準電圧に設定する不揮発性半導体記憶装置であって、
選択行方向のワード線と選択列方向のビット線とに接続され、ビット情報を記憶することが可能な複数のメモリセルを有し、このメモリセルがマトリックス状に配置されたメモリセルアレイと、
前記ワード線に接続され、前記ワード線に電圧を供給し前記メモリセルを動作させるためのロウデコーダと、
前記ビット線に接続され、前記メモリセルに格納されたデータを読み出し、この読み出されたデータ及び前記メモリセルに書き込んだデータを保持するセンスアンプ装置と、
複数の前記制御電圧にそれぞれ対応した複数のパラメタを格納するパラメタレジスタと、
前記パラメタレジスタから入力された前記パラメタに対応して前記制御電圧を生成するとともに、前記制御電圧と前記外部基準電圧との大小を比較し、この比較結果に応じてトリミングフラグ信号を出力する電圧生成制御回路と、
前記トリミングフラグ信号に応じて、前記パラメタレジスタを制御して、選択した前記パラメタを前記電圧生成制御回路に出力させるパラメタ制御回路と、を備え、
前記パラメタ制御回路は、
前記パラメタレジスタから複数の前記パラメタを前記電圧生成制御回路に順次出力させ、
各パラメタに対応して電圧生成制御回路が順次出力した前記トリミングフラグ信号の発振回数をそれぞれ一定期間カウントし、
このカウント値を各パラメタに対応させて記憶し、
前記カウント値が最大になる前記パラメタを前記外部基準電圧に最も近い制御電圧に対応するパラメタとして選択する
ことを特徴とする不揮発性半導体記憶装置。
同期クロック信号を前記パラメタ制御回路に出力する同期クロック生成回路をさらに備え、
前記パラメタ制御回路は、前記トリミングフラグ信号の発振を前記同期クロック信号に同期して一定時間カウントし前記カウント値を得る
ことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
前記パラメタ制御回路は、複数の前記パラメタを、低い前記制御電圧に対応する前記パラメタから高い前記制御電圧に対応する前記パラメタの順に、前記パラメタレジスタから前記電圧生成制御回路に出力させる
ことを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
前記パラメタ制御回路は、複数の前記パラメタを、高い前記制御電圧に対応する前記パラメタから低い前記制御電圧に対応する前記パラメタの順に、前記パラメタレジスタから前記電圧生成制御回路に出力させる
ことを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。