JP2884275B2 - 電圧降下回路 - Google Patents
電圧降下回路Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に内蔵さ
れる出力電圧の調整作業を容易化した電圧降下回路に関
する。
れる出力電圧の調整作業を容易化した電圧降下回路に関
する。
【０００２】
【従来の技術】図１はIEEE Journal of Solid State Ci
rcuits Vol.25, No.5, October 19901129〜1130頁に示
された従来の半導体集積装置における電圧降下回路の回
路図であり、図中８は出力電圧ＶL を調整するためのト
リミング回路、９は差動増幅器、10は基準電圧発生回路
を示している。
rcuits Vol.25, No.5, October 19901129〜1130頁に示
された従来の半導体集積装置における電圧降下回路の回
路図であり、図中８は出力電圧ＶL を調整するためのト
リミング回路、９は差動増幅器、10は基準電圧発生回路
を示している。
【０００３】基準電圧発生回路10はＰチャネルMOS 電界
効果型トランジスタ（以下単にＰチャネルMOSFETと記
す）101,102 を備えており、夫々そのドレインは電流源
103 を介在させて電源に接続され、また前者のソースは
電流源104 を介して、また後者のソースは直接に夫々接
地されている。ＰチャネルMOSFET101 のゲート及びソー
スは差動増幅器９のＮチャネルMOSFET109 のゲートに接
続されている。差動増幅器９はＰチャネルMOSFET105,10
6 、ＮチャネルMOSFET108,109 からなるカレント・ミラ
ーとＰチャネルMOSFET107 とを備えている。Ｐチャネル
MOSFET105,106 のドレインは電源に、またソースは夫々
ＮチャネルMOSFET108,109 、電流源110 を介在させて接
地されている。
効果型トランジスタ（以下単にＰチャネルMOSFETと記
す）101,102 を備えており、夫々そのドレインは電流源
103 を介在させて電源に接続され、また前者のソースは
電流源104 を介して、また後者のソースは直接に夫々接
地されている。ＰチャネルMOSFET101 のゲート及びソー
スは差動増幅器９のＮチャネルMOSFET109 のゲートに接
続されている。差動増幅器９はＰチャネルMOSFET105,10
6 、ＮチャネルMOSFET108,109 からなるカレント・ミラ
ーとＰチャネルMOSFET107 とを備えている。Ｐチャネル
MOSFET105,106 のドレインは電源に、またソースは夫々
ＮチャネルMOSFET108,109 、電流源110 を介在させて接
地されている。
【０００４】両ＰチャネルMOSFET105,106 のゲートは相
互に接続され、一方ＮチャネルMOSFET108 のゲートはト
リミング回路８に、またＮチャネルMOSFET109 のゲート
は前述の如く基準電圧発生回路10に接続されている。Ｐ
チャネルMOSFET107 のドレインは電源に、またソースは
トリミング回路８の出力ライン111 に、そしてゲートは
前記チャネルMOSFET106 のソースに接続されている。
互に接続され、一方ＮチャネルMOSFET108 のゲートはト
リミング回路８に、またＮチャネルMOSFET109 のゲート
は前述の如く基準電圧発生回路10に接続されている。Ｐ
チャネルMOSFET107 のドレインは電源に、またソースは
トリミング回路８の出力ライン111 に、そしてゲートは
前記チャネルMOSFET106 のソースに接続されている。
【０００５】トリミング回路８は前記差動増幅器９のＰ
チャネルMOSFET107 のソースに繋がる出力ライン111 及
び前記差動増幅器９のＮチャネルMOSFET108 のゲートに
繋がるライン112 を備えている。出力ライン111 という
ライン112 との間にはＰチャネルMOSFET113,114 、Ｐチ
ャネルMOSFET115,116 を夫々直列接続した直列回路が並
列的に接続されており、前記ＰチャネルMOSFET114 のソ
ースとライン112 との間はヒューズＦ1 が介装されてい
る。ＰチャネルMOSFET113,115 の各ゲートは夫々そのソ
ース側に、またＰチャネルMOSFET114,116 の各ゲートは
ライン112 に夫々接続されている。
チャネルMOSFET107 のソースに繋がる出力ライン111 及
び前記差動増幅器９のＮチャネルMOSFET108 のゲートに
繋がるライン112 を備えている。出力ライン111 という
ライン112 との間にはＰチャネルMOSFET113,114 、Ｐチ
ャネルMOSFET115,116 を夫々直列接続した直列回路が並
列的に接続されており、前記ＰチャネルMOSFET114 のソ
ースとライン112 との間はヒューズＦ1 が介装されてい
る。ＰチャネルMOSFET113,115 の各ゲートは夫々そのソ
ース側に、またＰチャネルMOSFET114,116 の各ゲートは
ライン112 に夫々接続されている。
【０００６】一方ライン112 とアースとの間には複数の
ＰチャネルMOSFET117 〜120 が並列的に接続されてい
る。なお、ＰチャネルMOSFET117 〜119 とアースとの間
には夫々ヒューズＦ2 , Ｆ3 , Ｆ4 が介装されている。
ＰチャネルMOSFET117 〜120 が並列的に接続されてい
る。なお、ＰチャネルMOSFET117 〜119 とアースとの間
には夫々ヒューズＦ2 , Ｆ3 , Ｆ4 が介装されている。
【０００７】次にこのような従来の電圧降下回路の動作
について説明する。基準電圧発生回路10のノードN1の電
位は、ｐチャネルMOSFET102 の閾値をＶTH2 とすると｜
ＶTH2 ｜となる。また基準電圧発生回路10の出力電圧た
る差動増幅器９のＮチャネルMOSFET109 のゲートに対す
る印加電圧ＶR はノードN1よりもｐチャネルMOSFET101
の閾値の絶対値｜ＶTH1 ｜だけ低いから、印加電圧ＶR
＝｜ＶTH2 ｜−｜ＶTH1 ｜となる。
について説明する。基準電圧発生回路10のノードN1の電
位は、ｐチャネルMOSFET102 の閾値をＶTH2 とすると｜
ＶTH2 ｜となる。また基準電圧発生回路10の出力電圧た
る差動増幅器９のＮチャネルMOSFET109 のゲートに対す
る印加電圧ＶR はノードN1よりもｐチャネルMOSFET101
の閾値の絶対値｜ＶTH1 ｜だけ低いから、印加電圧ＶR
＝｜ＶTH2 ｜−｜ＶTH1 ｜となる。
【０００８】ところでｐチャネルMOSFET102 のチャネル
部にはｐチャネルMOSFET101 のチャネル部よりもｎ型不
純物のイオン打ち込み量を多くしてあるため、ｐチャネ
ルMOSFET102 の閾値の絶対値｜ＶTH2 ｜はｐチャネルMO
SFET101 の閾値の絶対値｜ＶTH1 ｜より大きく、印加電
圧ＶR は、例えば1.1 Ｖの如き値となる。
部にはｐチャネルMOSFET101 のチャネル部よりもｎ型不
純物のイオン打ち込み量を多くしてあるため、ｐチャネ
ルMOSFET102 の閾値の絶対値｜ＶTH2 ｜はｐチャネルMO
SFET101 の閾値の絶対値｜ＶTH1 ｜より大きく、印加電
圧ＶR は、例えば1.1 Ｖの如き値となる。
【０００９】また差動増幅器９はそのカレント・ミラー
により、ｎチャネルMOSFET109 のゲートに対する印加電
圧ＶR よりもｎチャネルMOSFET108 のゲートに対する印
加電圧ＶF が低いときにはそれだけノードN2の電位が低
下してＰチャネルMOSFET107がより強く導通し、出力電
圧ＶL が上昇し、これに伴って印加電圧ＶF を上昇させ
る。また逆に印加電圧ＶR が印加電圧ＶF よりも低い時
はそれだけノードN2の電位が上昇し、ＰチャネルMOSFET
107 の抵抗が大きくなって出力電圧ＶL が低下し、これ
に伴って印加電圧ＶF の電位が低下し、最終的にはＶR
＝ＶF で整定するようになっている。
により、ｎチャネルMOSFET109 のゲートに対する印加電
圧ＶR よりもｎチャネルMOSFET108 のゲートに対する印
加電圧ＶF が低いときにはそれだけノードN2の電位が低
下してＰチャネルMOSFET107がより強く導通し、出力電
圧ＶL が上昇し、これに伴って印加電圧ＶF を上昇させ
る。また逆に印加電圧ＶR が印加電圧ＶF よりも低い時
はそれだけノードN2の電位が上昇し、ＰチャネルMOSFET
107 の抵抗が大きくなって出力電圧ＶL が低下し、これ
に伴って印加電圧ＶF の電位が低下し、最終的にはＶR
＝ＶF で整定するようになっている。
【００１０】一方トリミング回路８は出力電圧ＶL を抵
抗分割し、印加電圧ＶF を発生するよう構成されてお
り、例えば分割比をｋとすると両者はＶF ＝ｋＶL 、換
言すれば出力電圧ＶL ＝１／ｋ・ＶR の関係となる。従
って前述した如くＶR ＝1.1 Ｖの時、例えばＶL ＝3.3
Ｖにするためにはｋ＝1/3 とすればよい。これは、例え
ばＰチャネルMOSFET113 〜120 のチャネル幅Ｗを夫々図
１に示す如くＰチャネルMOSFET112,115 、ＰチャネルMO
SFET114,116 、ＰチャネルMOSFET117 〜120 夫々のチャ
ネル幅合計が112 μｍとすると、ヒューズＦ1 〜Ｆ4 が
いずれも導通している状態ではチャネル幅112 μｍのＰ
チャネルMOSFETを３段直列に接続したものの１段分に相
当するから、出力電圧は3.3 Ｖとなる。
抗分割し、印加電圧ＶF を発生するよう構成されてお
り、例えば分割比をｋとすると両者はＶF ＝ｋＶL 、換
言すれば出力電圧ＶL ＝１／ｋ・ＶR の関係となる。従
って前述した如くＶR ＝1.1 Ｖの時、例えばＶL ＝3.3
Ｖにするためにはｋ＝1/3 とすればよい。これは、例え
ばＰチャネルMOSFET113 〜120 のチャネル幅Ｗを夫々図
１に示す如くＰチャネルMOSFET112,115 、ＰチャネルMO
SFET114,116 、ＰチャネルMOSFET117 〜120 夫々のチャ
ネル幅合計が112 μｍとすると、ヒューズＦ1 〜Ｆ4 が
いずれも導通している状態ではチャネル幅112 μｍのＰ
チャネルMOSFETを３段直列に接続したものの１段分に相
当するから、出力電圧は3.3 Ｖとなる。
【００１１】ところでこのような各素子の製造過程には
若干のばらつきが避けられず、ＰチャネルMOSFET101 と
102 との閾値の差は必ずしも 1.1Ｖとはならない。この
ため従来にあってはトリミング回路８の抵抗分割比ｋを
ヒューズＦ1 〜Ｆ4 を溶断することによって調整、即ち
ヒューズＦ1 を溶断してｋを大きく、ヒューズＦ2 〜Ｆ
4 を溶断してｋを小さくすることで出力電圧ＶL の調整
を行っている。
若干のばらつきが避けられず、ＰチャネルMOSFET101 と
102 との閾値の差は必ずしも 1.1Ｖとはならない。この
ため従来にあってはトリミング回路８の抵抗分割比ｋを
ヒューズＦ1 〜Ｆ4 を溶断することによって調整、即ち
ヒューズＦ1 を溶断してｋを大きく、ヒューズＦ2 〜Ｆ
4 を溶断してｋを小さくすることで出力電圧ＶL の調整
を行っている。
【００１２】
【発明が解決しようとする課題】しかしながらこのよう
な従来装置にあっては出力電圧ＶL を測定して予め定め
てある目標値と比較し、目標値と異なる場合にはヒュー
ズＦ1 又はＦ2 〜Ｆ4 の溶断する作業を繰り返す必要が
あり、生産性が悪いという問題があった。本発明はかか
る事情に鑑みなされたものであって、その目的とすると
ころは出力電圧の調整を自動化して、生産能率の向上を
図れるようにした電圧降下回路を提供するにある。
な従来装置にあっては出力電圧ＶL を測定して予め定め
てある目標値と比較し、目標値と異なる場合にはヒュー
ズＦ1 又はＦ2 〜Ｆ4 の溶断する作業を繰り返す必要が
あり、生産性が悪いという問題があった。本発明はかか
る事情に鑑みなされたものであって、その目的とすると
ころは出力電圧の調整を自動化して、生産能率の向上を
図れるようにした電圧降下回路を提供するにある。
【００１３】
【課題を解決するための手段】本発明に係る電圧降下回
路は、数列発生回路と、テストモード時に前記数列発生
回路の出力値に応じて出力電圧を調整するトリミング回
路とを備えた電圧降下回路において、前記出力電圧とそ
の目標値とを比較する比較回路と、該比較回路の比較結
果に基づいて選定されたトリミングの条件を保持する記
憶回路と、非テストモード時に前記記憶回路に保持され
た条件に対応した出力電圧を出力させるべく前記数列発
生回路の出力値に代えて前記記憶回路に保持された条件
を前記トリミング回路へ入力させる切替手段とを具備す
ることを特徴とする。
路は、数列発生回路と、テストモード時に前記数列発生
回路の出力値に応じて出力電圧を調整するトリミング回
路とを備えた電圧降下回路において、前記出力電圧とそ
の目標値とを比較する比較回路と、該比較回路の比較結
果に基づいて選定されたトリミングの条件を保持する記
憶回路と、非テストモード時に前記記憶回路に保持され
た条件に対応した出力電圧を出力させるべく前記数列発
生回路の出力値に代えて前記記憶回路に保持された条件
を前記トリミング回路へ入力させる切替手段とを具備す
ることを特徴とする。
【００１４】
【作用】本発明にあっては、数列発生回路と、トリミン
グ回路とを備え、テストモード時に出力電圧をその目標
値と比較し、比較結果から前記トリミング回路を数列発
生回路の出力値に応じて変化させ、出力電圧が目標値と
一致したときの数列発生回路からの出力値を記憶回路に
記憶させておき、非テストモード時にはこの記憶回路に
保持させてある条件に対応してトリミング回路で出力電
圧を調整させることで自動的に出力電圧を設定すること
が可能となる。
グ回路とを備え、テストモード時に出力電圧をその目標
値と比較し、比較結果から前記トリミング回路を数列発
生回路の出力値に応じて変化させ、出力電圧が目標値と
一致したときの数列発生回路からの出力値を記憶回路に
記憶させておき、非テストモード時にはこの記憶回路に
保持させてある条件に対応してトリミング回路で出力電
圧を調整させることで自動的に出力電圧を設定すること
が可能となる。
【００１５】
【実施例】以下本発明をその実施例を示す図面に基づき
具体的に説明する。図２は本発明に係る電圧降下回路の
ブロック図であり、図中１はコンパレータを示してい
る。コンパレータ１にはテストモード時にその一方の入
力端に目標電圧たる目標値ＶT が、また他方の入力端に
フィードバックされた出力電圧ＶL が入力され、その差
信号ＶT −ＶL ＝φS が夫々３入力のAND ゲート２，３
における各一の入力端に入力されるようになっている。
具体的に説明する。図２は本発明に係る電圧降下回路の
ブロック図であり、図中１はコンパレータを示してい
る。コンパレータ１にはテストモード時にその一方の入
力端に目標電圧たる目標値ＶT が、また他方の入力端に
フィードバックされた出力電圧ＶL が入力され、その差
信号ＶT −ＶL ＝φS が夫々３入力のAND ゲート２，３
における各一の入力端に入力されるようになっている。
【００１６】各AND ゲート２，３夫々のの他の入力端に
はクロックCL0 ，CL1 が、更に他の入力端にはテストモ
ード活性化信号TEが夫々入力され、また各AND ゲート
２，３夫々の出力端は数列発生回路であるカウンタ回路
５に接続され、夫々クロック信号信号φ1 ，φ2 をカウ
ンタ回路５へ出力するようになっている。
はクロックCL0 ，CL1 が、更に他の入力端にはテストモ
ード活性化信号TEが夫々入力され、また各AND ゲート
２，３夫々の出力端は数列発生回路であるカウンタ回路
５に接続され、夫々クロック信号信号φ1 ，φ2 をカウ
ンタ回路５へ出力するようになっている。
【００１７】４はパワー・オン・リセット(PORと記す）
回路であり、その入力端には電源電圧ＶCCが入力され、
またその出力端は前記カウンタ回路５及びPROM回路６に
接続されており、リセット信号φR を夫々これらに出力
するようになっている。
回路であり、その入力端には電源電圧ＶCCが入力され、
またその出力端は前記カウンタ回路５及びPROM回路６に
接続されており、リセット信号φR を夫々これらに出力
するようになっている。
【００１８】カウンタ回路５は０〜７程度まで計数可能
に構成されており、前記AND ゲート２，３からのクロッ
ク信号φ1 ，φ2 をカウントし、３ビット表示されたカ
ウント信号Ａ0 ，Ａ1 ，Ａ2 をPROM回路６及びセレクタ
回路ユニット７へ出力するようになっている。
に構成されており、前記AND ゲート２，３からのクロッ
ク信号φ1 ，φ2 をカウントし、３ビット表示されたカ
ウント信号Ａ0 ，Ａ1 ，Ａ2 をPROM回路６及びセレクタ
回路ユニット７へ出力するようになっている。
【００１９】PROM回路６はテストモード時の終了時、即
ち出力電圧ＶL が目標値ＶT に一致又はこれを越えたと
きに前記カウンタ回路５から入力されたカウント信号Ａ
0 ，Ａ1 ，Ａ2 を記憶し、通常動作時には記憶してある
カウント信号Ａ0 ，Ａ1 ，Ａ2 を信号Ｂ0 ，Ｂ1 ，Ｂ2
としてセレクタ回路ユニット７へ出力するようになって
いる。セレクタ回路ユニット７はテストモード時にはカ
ウンタ回路５からの入力であるカウント値Ａ0 ，Ａ1 ，
Ａ2 を、また通常動作時にはPROM回路６からの入力であ
る信号Ｂ0 ，Ｂ1 ，Ｂ2 を夫々トリミング回路８へ出力
するようになっている。
ち出力電圧ＶL が目標値ＶT に一致又はこれを越えたと
きに前記カウンタ回路５から入力されたカウント信号Ａ
0 ，Ａ1 ，Ａ2 を記憶し、通常動作時には記憶してある
カウント信号Ａ0 ，Ａ1 ，Ａ2 を信号Ｂ0 ，Ｂ1 ，Ｂ2
としてセレクタ回路ユニット７へ出力するようになって
いる。セレクタ回路ユニット７はテストモード時にはカ
ウンタ回路５からの入力であるカウント値Ａ0 ，Ａ1 ，
Ａ2 を、また通常動作時にはPROM回路６からの入力であ
る信号Ｂ0 ，Ｂ1 ，Ｂ2 を夫々トリミング回路８へ出力
するようになっている。
【００２０】以下各回路についてその具体的構成を説明
する。図３はPOR 回路の具体的構成を示す回路図であ
る。電源電圧ＶCCに直列接続された抵抗21, キャパシタ
22及び前記抵抗21とキャパシタ22との中間にカソードを
接続された反転増幅器23を備えており、電源が投入され
るとノードN3の電位は抵抗21とキャパシタ22との時定数
に従って緩やかにハイレベル「Ｈ」となり、反転増幅器
23の閾値を超える迄の所定時間ハイレベル「Ｈ」のリセ
ット信号φR を出力するようになっている。
する。図３はPOR 回路の具体的構成を示す回路図であ
る。電源電圧ＶCCに直列接続された抵抗21, キャパシタ
22及び前記抵抗21とキャパシタ22との中間にカソードを
接続された反転増幅器23を備えており、電源が投入され
るとノードN3の電位は抵抗21とキャパシタ22との時定数
に従って緩やかにハイレベル「Ｈ」となり、反転増幅器
23の閾値を超える迄の所定時間ハイレベル「Ｈ」のリセ
ット信号φR を出力するようになっている。
【００２１】図４はカウンタ回路５の具体的構成を示す
回路図であり、レジスタ回路31,32,33を備えている。各
レジスタ回路31,32,33は夫々フリップフロップ34, リセ
ット付フリップフロップ35を備えており、各フリップフ
ロップ34の各Ｃ接点は前記AND ゲート２の出力端に接続
され、ここにクロック信号φ1 が入力され、またＳ接点
は夫々排他的論理和36,37 、反転増幅器38の出力端に、
更に各Ｄ接点は夫々対応するリセット付フリップフロッ
プ35のＳ接点に接続されている。
回路図であり、レジスタ回路31,32,33を備えている。各
レジスタ回路31,32,33は夫々フリップフロップ34, リセ
ット付フリップフロップ35を備えており、各フリップフ
ロップ34の各Ｃ接点は前記AND ゲート２の出力端に接続
され、ここにクロック信号φ1 が入力され、またＳ接点
は夫々排他的論理和36,37 、反転増幅器38の出力端に、
更に各Ｄ接点は夫々対応するリセット付フリップフロッ
プ35のＳ接点に接続されている。
【００２２】一方、各リセット付フリップフロップ35の
各Ｃ接点は夫々前記AND ゲート３の出力端に、またリセ
ット端子Ｒは夫々POR 回路の出力端に接続され、ここに
クロック信号φ2 , リセット信号φR が夫々入力される
ようになっている。
各Ｃ接点は夫々前記AND ゲート３の出力端に、またリセ
ット端子Ｒは夫々POR 回路の出力端に接続され、ここに
クロック信号φ2 , リセット信号φR が夫々入力される
ようになっている。
【００２３】リセット付フリップフロップ35のＤ端子は
セレクタ回路ユニット７に接続され、これに対し夫々カ
ウント信号Ａ0 ，Ａ1 ，Ａ2 を出力する外、レジスタ回
路31におけるリセット付フリップフロップ35は排他的論
理和ゲート36の一方の入力端に、またレジスタ回路32に
おけるリセット付フリップフロップ35のＤ端子は排他的
論理和ゲート37, AND ゲート39の各一方の入力端に、更
にレジスタ回路33におけるリセット付フリップフロップ
35のＤ端子は反転増幅器38及び前記排他的論理和ゲート
37, AND ゲート39の各他方の入力端に夫々接続されてい
る。AND ゲート39の出力端は排他的論理和ゲート36の他
方の入力端に接続されている。
セレクタ回路ユニット７に接続され、これに対し夫々カ
ウント信号Ａ0 ，Ａ1 ，Ａ2 を出力する外、レジスタ回
路31におけるリセット付フリップフロップ35は排他的論
理和ゲート36の一方の入力端に、またレジスタ回路32に
おけるリセット付フリップフロップ35のＤ端子は排他的
論理和ゲート37, AND ゲート39の各一方の入力端に、更
にレジスタ回路33におけるリセット付フリップフロップ
35のＤ端子は反転増幅器38及び前記排他的論理和ゲート
37, AND ゲート39の各他方の入力端に夫々接続されてい
る。AND ゲート39の出力端は排他的論理和ゲート36の他
方の入力端に接続されている。
【００２４】図５はレジスタ回路31のにおけるラッチ回
路の詳細を示す回路図であり、フリップフロップ34にお
けるＳ端子はＮチャネルMOS 電界効果型トランジスタ
（以下単にＮチャネルMOSFETと記す），ＰチャネルMOS
電界効果型トランジスタ（以下単にＰチャネルMOSFETと
記す）とを組合せて構成されたトランスミッションゲー
ト41、反転増幅器42,43 及びこれら反転増幅器42,43 と
並列に接続されたトランスミッションゲート44に接続さ
れ、前記反転増幅器43の出力端はＤ端子に繋がり、この
Ｄ端子はリセット付フリップフロップ35のＳ端子に繋が
っている。
路の詳細を示す回路図であり、フリップフロップ34にお
けるＳ端子はＮチャネルMOS 電界効果型トランジスタ
（以下単にＮチャネルMOSFETと記す），ＰチャネルMOS
電界効果型トランジスタ（以下単にＰチャネルMOSFETと
記す）とを組合せて構成されたトランスミッションゲー
ト41、反転増幅器42,43 及びこれら反転増幅器42,43 と
並列に接続されたトランスミッションゲート44に接続さ
れ、前記反転増幅器43の出力端はＤ端子に繋がり、この
Ｄ端子はリセット付フリップフロップ35のＳ端子に繋が
っている。
【００２５】リセット付フリップフロップ35のＳ端子は
同じくＮチャネルMOSFET，ＰチャネルMOSFETで構成され
たトランスミッションゲート46、反転増幅器47,48 及び
これこれら反転増幅器47,48 と並列に接続されたトラン
スミッションゲート49に接続され、トランスミッション
ゲート49, 反転増幅器48の出力端はＤ端子に繋がってい
る。
同じくＮチャネルMOSFET，ＰチャネルMOSFETで構成され
たトランスミッションゲート46、反転増幅器47,48 及び
これこれら反転増幅器47,48 と並列に接続されたトラン
スミッションゲート49に接続され、トランスミッション
ゲート49, 反転増幅器48の出力端はＤ端子に繋がってい
る。
【００２６】フリップフロップ34におけるＣ端子は直
接、又は反転増幅器45を介在させて間接に各トランスミ
ッションゲート43,44 の各ゲート端子に接続され、これ
らに夫々クロック信号φ1 を入力するようになってい
る。
接、又は反転増幅器45を介在させて間接に各トランスミ
ッションゲート43,44 の各ゲート端子に接続され、これ
らに夫々クロック信号φ1 を入力するようになってい
る。
【００２７】またリセット付フリップフロップ35におけ
るＣ端子は同様に直接、又は反転増幅器50を介在させて
間接的に各トランスミッションゲート46,49 の各ゲート
端子に接続され、これらにクロック信号φ2 を入力する
ようになっている。
るＣ端子は同様に直接、又は反転増幅器50を介在させて
間接的に各トランスミッションゲート46,49 の各ゲート
端子に接続され、これらにクロック信号φ2 を入力する
ようになっている。
【００２８】リセット付フリップフロップ35のＲ端子は
ドレインを前記反転増幅器47, トランスミッションゲー
ト49の各入力端に、またソースを接地されたＮチャネル
MOSFET51のゲートに繋がっており、ここにリセット信号
φR を与えるようになっている。他のレジスタ回路32,3
3 については具体的に示していないが実質的に同じであ
る。
ドレインを前記反転増幅器47, トランスミッションゲー
ト49の各入力端に、またソースを接地されたＮチャネル
MOSFET51のゲートに繋がっており、ここにリセット信号
φR を与えるようになっている。他のレジスタ回路32,3
3 については具体的に示していないが実質的に同じであ
る。
【００２９】このようなカウンタ回路５にあってはリセ
ット信号φR がハイレベル「Ｈ」になると、Ｎチャネル
MOSFET51がオン状態となり、カウント信号Ａ2 , Ａ1 ,
Ａ0はいずれも零となる。一方この状態でクロック信号
φ1 , φ2 が入力されると、カウント値Ａ2 , Ａ1 , Ａ
0 は夫々１だけカウントアップされ、以後はクロック信
号φ1 ，φ2 が入力される都度、カウント値は逓増して
ゆくこととなる。
ット信号φR がハイレベル「Ｈ」になると、Ｎチャネル
MOSFET51がオン状態となり、カウント信号Ａ2 , Ａ1 ,
Ａ0はいずれも零となる。一方この状態でクロック信号
φ1 , φ2 が入力されると、カウント値Ａ2 , Ａ1 , Ａ
0 は夫々１だけカウントアップされ、以後はクロック信
号φ1 ，φ2 が入力される都度、カウント値は逓増して
ゆくこととなる。
【００３０】図６はPROM回路の具体的構成を示す回路図
であり、実質的に同じ構成の複数の半導体メモリのブロ
ック52,53,54を備えており、ブロック52について具体的
に示す。図中55,56 は夫々ＮチャネルMOSFETであり、前
者のドレインは通常の電源に、また後者のドレインは高
電源電圧ＶPPに接続され、またソースは共にヒューズ57
の一端部に接続されている。ヒューズ57の他端部はＮチ
ャネルMOSFET58、また抵抗59, ＮチャネルMOSFET60を介
して夫々接地されている。
であり、実質的に同じ構成の複数の半導体メモリのブロ
ック52,53,54を備えており、ブロック52について具体的
に示す。図中55,56 は夫々ＮチャネルMOSFETであり、前
者のドレインは通常の電源に、また後者のドレインは高
電源電圧ＶPPに接続され、またソースは共にヒューズ57
の一端部に接続されている。ヒューズ57の他端部はＮチ
ャネルMOSFET58、また抵抗59, ＮチャネルMOSFET60を介
して夫々接地されている。
【００３１】更にヒューズ57と抵抗59との間にはＮチャ
ネルMOSFET61のドレインが接続され、そのソースは反転
増幅器62を介在させて出力端に接続されると共に、反転
増幅器63, ＮチャネルMOSFET64を介在させて前記反転増
幅器62の入力端側に接続されている。
ネルMOSFET61のドレインが接続され、そのソースは反転
増幅器62を介在させて出力端に接続されると共に、反転
増幅器63, ＮチャネルMOSFET64を介在させて前記反転増
幅器62の入力端側に接続されている。
【００３２】ＮチャネルMOSFET58のゲートには前記カウ
ンタ回路５の出力端が接続され、ここにカウント値Ａ0
が印加され、またＮチャネルMOSFET55,60,61,64 の各ゲ
ートは前述したPOR 回路４の出力端に接続され、夫々リ
セット信号φR 又は反転リセット信号φR バーが入力さ
れるようになっている。
ンタ回路５の出力端が接続され、ここにカウント値Ａ0
が印加され、またＮチャネルMOSFET55,60,61,64 の各ゲ
ートは前述したPOR 回路４の出力端に接続され、夫々リ
セット信号φR 又は反転リセット信号φR バーが入力さ
れるようになっている。
【００３３】このようなPROM回路６にあっては、カウン
タ回路５からのカウント値Ａ0 が、例えば「１」のとき
にリセット信号φR がローレベル「Ｌ」、また高電源電
圧ＶPPが高電位に設定されたとすると、ＮチャネルMOSF
ET56がオン状態となり、ヒューズ57に大電流が流れ、ヒ
ューズ57が溶断される。一方、カウンタ回路５からのカ
ウント値Ａ0 が、例えば「０」のときはリセット信号φ
R をローレベル「Ｌ」に、またＶPPを高電位に設定して
もＮチャネルMOSFET58がオフ状態のままであり、ヒュー
ズ57が溶断されることはない。つまり、PROM回路６は比
較回路の比較結果、具体的にはカウンタ回路５の出力に
基づいて、定められたトリミングの条件を保持し、これ
をセレクタ回路ユニット７を経てトリミング回路８へ出
力する。
タ回路５からのカウント値Ａ0 が、例えば「１」のとき
にリセット信号φR がローレベル「Ｌ」、また高電源電
圧ＶPPが高電位に設定されたとすると、ＮチャネルMOSF
ET56がオン状態となり、ヒューズ57に大電流が流れ、ヒ
ューズ57が溶断される。一方、カウンタ回路５からのカ
ウント値Ａ0 が、例えば「０」のときはリセット信号φ
R をローレベル「Ｌ」に、またＶPPを高電位に設定して
もＮチャネルMOSFET58がオフ状態のままであり、ヒュー
ズ57が溶断されることはない。つまり、PROM回路６は比
較回路の比較結果、具体的にはカウンタ回路５の出力に
基づいて、定められたトリミングの条件を保持し、これ
をセレクタ回路ユニット７を経てトリミング回路８へ出
力する。
【００３４】半導体集積回路の電源をオンしたときは、
POR 回路４のリセット信号φR が一定時間ハイレベル
「Ｈ」となり、ＮチャネルMOSFETが55,60,61のいずれも
オン状態となるが、ヒューズ57は抵抗59よりも抵抗値が
小さいから、カウント値Ａ0 が「０」でプログラムされ
てヒューズ57が溶断されていない場合には、ノードN4の
電位がハイレベル「Ｈ」となり、出力信号Ｂ0 は零とな
る。これに対してカウント値Ａ0 が「１」でプログラム
されてヒューズ57が溶断されている場合にはノードN4の
電位は零となり、出力信号Ｂ0 は「１」となる。
POR 回路４のリセット信号φR が一定時間ハイレベル
「Ｈ」となり、ＮチャネルMOSFETが55,60,61のいずれも
オン状態となるが、ヒューズ57は抵抗59よりも抵抗値が
小さいから、カウント値Ａ0 が「０」でプログラムされ
てヒューズ57が溶断されていない場合には、ノードN4の
電位がハイレベル「Ｈ」となり、出力信号Ｂ0 は零とな
る。これに対してカウント値Ａ0 が「１」でプログラム
されてヒューズ57が溶断されている場合にはノードN4の
電位は零となり、出力信号Ｂ0 は「１」となる。
【００３５】図７はセレクタ回路ユニット７の具体的構
成を示す回路図であり、複数個（図面では３個）のセレ
クタ回路65,66,67を備えている。各セレクタ回路65〜67
は実質的に同じ構造であり、セレクタ回路65について示
す。セレクタ回路65はＮチャネルMOSFET, ＰチャネルMO
SFETからなる２組のトランスミッションゲート68,69 を
備えており、トランスミッションゲート68の入力端には
カウント値Ａ0 が、またトランスミッションゲート69の
入力端にはPROM回路６からの出力信号Ｂ0 が夫々入力さ
れるようになっている。
成を示す回路図であり、複数個（図面では３個）のセレ
クタ回路65,66,67を備えている。各セレクタ回路65〜67
は実質的に同じ構造であり、セレクタ回路65について示
す。セレクタ回路65はＮチャネルMOSFET, ＰチャネルMO
SFETからなる２組のトランスミッションゲート68,69 を
備えており、トランスミッションゲート68の入力端には
カウント値Ａ0 が、またトランスミッションゲート69の
入力端にはPROM回路６からの出力信号Ｂ0 が夫々入力さ
れるようになっている。
【００３６】各トランスミッションゲート68,69 のゲー
ト端子には、直接又は反転増幅器70を介してテストモー
ド活性化信号TEが入力されるようになっている。テスト
モード時にはテストモード活性化信号TEがハイレベル
「Ｈ」になり、カウンタ回路５のカウント値Ａ0 が、ま
た通常動作時にはテストモード活性化信号TEがローレベ
ル「Ｌ」になり、PROM回路６の出力信号Ｂ0 が出力信号
Ｃ0 としてトリミング回路８へ選択的に出力されること
となる。
ト端子には、直接又は反転増幅器70を介してテストモー
ド活性化信号TEが入力されるようになっている。テスト
モード時にはテストモード活性化信号TEがハイレベル
「Ｈ」になり、カウンタ回路５のカウント値Ａ0 が、ま
た通常動作時にはテストモード活性化信号TEがローレベ
ル「Ｌ」になり、PROM回路６の出力信号Ｂ0 が出力信号
Ｃ0 としてトリミング回路８へ選択的に出力されること
となる。
【００３７】図８はトリミング回路８の具体的構成を示
す回路図であり、複数個（図面では８個）の３端子AND
ゲート71〜78、ＮチャネルMOSFET81〜88を備えている。
各AND ゲート71〜78の各入力端には前記セレクタ回路ユ
ニット７からの信号Ｃ0 ，Ｃ1 ，Ｃ2 が直接、又は反転
増幅器80を介在させて反転信号Ｃ0 バー，Ｃ1 バー，Ｃ
2 バーが、入力されるようになっている。各AND ゲート
71〜78の出力端はＮチャネルMOSFET81〜88のゲートに接
続されている。
す回路図であり、複数個（図面では８個）の３端子AND
ゲート71〜78、ＮチャネルMOSFET81〜88を備えている。
各AND ゲート71〜78の各入力端には前記セレクタ回路ユ
ニット７からの信号Ｃ0 ，Ｃ1 ，Ｃ2 が直接、又は反転
増幅器80を介在させて反転信号Ｃ0 バー，Ｃ1 バー，Ｃ
2 バーが、入力されるようになっている。各AND ゲート
71〜78の出力端はＮチャネルMOSFET81〜88のゲートに接
続されている。
【００３８】各ＮチャネルMOSFET81〜88のドレインは相
互の間に抵抗Ｒ2 〜Ｒ8 を介在させると共に、その一端
部は抵抗Ｒ1 を介在させて図１に示す差動増幅器９のＰ
チャネルMOSFET91のソースに接続され、また他端部は抵
抗Ｒ9 を介在させて接地されている。更に各Ｎチャネル
MOSFET81〜88のソースは同じく差動増幅器９におけるＮ
チャネルMOSFET94のゲートに接続されている。
互の間に抵抗Ｒ2 〜Ｒ8 を介在させると共に、その一端
部は抵抗Ｒ1 を介在させて図１に示す差動増幅器９のＰ
チャネルMOSFET91のソースに接続され、また他端部は抵
抗Ｒ9 を介在させて接地されている。更に各Ｎチャネル
MOSFET81〜88のソースは同じく差動増幅器９におけるＮ
チャネルMOSFET94のゲートに接続されている。
【００３９】抵抗Ｒ2 〜Ｒ8 の抵抗値を、例えばＲとし
て、抵抗Ｒ1 の抵抗値を15Ｒ、抵抗Ｒ9 の抵抗値を８Ｒ
となるよう夫々設定したとすると、信号Ｃ0 ，Ｃ1 ，Ｃ
2 が夫々「０」から「１」に変化するのに対応して各AN
D ゲート71〜78の出力信号がハイレベル「Ｈ」となるか
ら、差動増幅器９のＮチャネルMOSFET94のゲートにフィ
ードバックされた印加電圧ＶF は15／30・ＶL 〜 8／30
・ＶL の間で変化することとなる。
て、抵抗Ｒ1 の抵抗値を15Ｒ、抵抗Ｒ9 の抵抗値を８Ｒ
となるよう夫々設定したとすると、信号Ｃ0 ，Ｃ1 ，Ｃ
2 が夫々「０」から「１」に変化するのに対応して各AN
D ゲート71〜78の出力信号がハイレベル「Ｈ」となるか
ら、差動増幅器９のＮチャネルMOSFET94のゲートにフィ
ードバックされた印加電圧ＶF は15／30・ＶL 〜 8／30
・ＶL の間で変化することとなる。
【００４０】次に本発明に係る電圧降下回路の動作を図
９に示すタイミングチャートと共に説明する。いま時刻
ｔ1 において図９(a) ，図９(b) に示す如く半導体集積
装置に対し電源電圧ＶCCを投入し、またテストモードを
設定すると、電源電圧ＶCCの投入によりPOR 回路４から
のリセット信号φR が図９(b) に示す如く所定の時間ハ
イレベル「Ｈ」になる。
９に示すタイミングチャートと共に説明する。いま時刻
ｔ1 において図９(a) ，図９(b) に示す如く半導体集積
装置に対し電源電圧ＶCCを投入し、またテストモードを
設定すると、電源電圧ＶCCの投入によりPOR 回路４から
のリセット信号φR が図９(b) に示す如く所定の時間ハ
イレベル「Ｈ」になる。
【００４１】コンパレータ41において目標値ＶT と出力
電圧ＶL とに差が存在すると、その出力φS が図９(f)
に示す如くハイレベル「Ｈ」となり、クロック信号C
L0 ，CL1 がハイレベルとなる都度、AND ゲート２，３
の出力であるクロック信号φ1 ，φ2 がカウンタ回路５
でカウントアップを行い、トリミング回路８の出力ＶF
はｋ1 ＶL となる。そのカウント値がセレクタ回路ユニ
ット７を経てトリミング回路８に出力される。ＶF が15
／30・ＶL 〜 8／30・ＶL の範囲でカウンタ回路５から
のカウント値Ａ0 ，Ａ1 ，Ａ2 に対応して順次変化せし
められ、図９(e) に示す如く出力電圧ＶL が高められて
ゆく。
電圧ＶL とに差が存在すると、その出力φS が図９(f)
に示す如くハイレベル「Ｈ」となり、クロック信号C
L0 ，CL1 がハイレベルとなる都度、AND ゲート２，３
の出力であるクロック信号φ1 ，φ2 がカウンタ回路５
でカウントアップを行い、トリミング回路８の出力ＶF
はｋ1 ＶL となる。そのカウント値がセレクタ回路ユニ
ット７を経てトリミング回路８に出力される。ＶF が15
／30・ＶL 〜 8／30・ＶL の範囲でカウンタ回路５から
のカウント値Ａ0 ，Ａ1 ，Ａ2 に対応して順次変化せし
められ、図９(e) に示す如く出力電圧ＶL が高められて
ゆく。
【００４２】例えばカウンタ回路５からカウント値
Ａ0 ，Ａ1 ，Ａ2 が夫々「０」のときトリミング回路８
の出力信号ＶF はｋ0 ＶL 、従ってＶR ＝ＶF ＝ｋ0 Ｖ
L となり、出力電圧ＶL は(1／ｋ0 ) ＶR となる。
Ａ0 ，Ａ1 ，Ａ2 が夫々「０」のときトリミング回路８
の出力信号ＶF はｋ0 ＶL 、従ってＶR ＝ＶF ＝ｋ0 Ｖ
L となり、出力電圧ＶL は(1／ｋ0 ) ＶR となる。
【００４３】一般的にカウンタ回路５のカウント値をｉ
とすると、トリミング回路８からの出力である印加電圧
ＶF はｋi ＶL となるが、カウント値が大きくなるに従
ってｋi が小さくなるから出力電圧ＶL ＝(1／ｋi ）Ｖ
R の値は逆に大きくなってゆく。例えばカウンタ回路５
のカウント値が図９(i) において４（サイクル４）にな
ったとき、図９(e) に示す如く出力電圧ＶL の値が目標
値ＶT と一致又はこれよりも大きくなったとすると図１
においてコンパレータ１の出力φS は零となるから、そ
れ以後クロックCL1,CL2 が入力してもAND ゲート２，３
の出力φ1 ，φ2はローレベル「Ｌ」の状態に維持さ
れ、カウンタ回路５は休止状態となりカウント値は変わ
らずＶL ≒ＶT の状態に維持されたままとなる。
とすると、トリミング回路８からの出力である印加電圧
ＶF はｋi ＶL となるが、カウント値が大きくなるに従
ってｋi が小さくなるから出力電圧ＶL ＝(1／ｋi ）Ｖ
R の値は逆に大きくなってゆく。例えばカウンタ回路５
のカウント値が図９(i) において４（サイクル４）にな
ったとき、図９(e) に示す如く出力電圧ＶL の値が目標
値ＶT と一致又はこれよりも大きくなったとすると図１
においてコンパレータ１の出力φS は零となるから、そ
れ以後クロックCL1,CL2 が入力してもAND ゲート２，３
の出力φ1 ，φ2はローレベル「Ｌ」の状態に維持さ
れ、カウンタ回路５は休止状態となりカウント値は変わ
らずＶL ≒ＶT の状態に維持されたままとなる。
【００４４】更にこの状態で８サイクルを経過すると、
カウンタ回路５がオーバーフローし、時刻ｔ2 において
図９(b) に示す如くＶPPに高電圧が印加されヒューズ57
の溶断又は非溶断により図６に示した如くカウンタ回路
５のカウント値Ａ0 ，Ａ1 ，Ａ2 がPROM回路６の各半導
体メモリブロック52,53,54に記憶され、降圧回路プログ
ラムが形成される。
カウンタ回路５がオーバーフローし、時刻ｔ2 において
図９(b) に示す如くＶPPに高電圧が印加されヒューズ57
の溶断又は非溶断により図６に示した如くカウンタ回路
５のカウント値Ａ0 ，Ａ1 ，Ａ2 がPROM回路６の各半導
体メモリブロック52,53,54に記憶され、降圧回路プログ
ラムが形成される。
【００４５】プログラミングが終了した後、実際の使用
に際しては図９(g) に示す如くテストモード活性化信号
TEが常にローレベル「Ｌ」となるよう設定する。図１に
示すセレクタ回路ユニット７はカウンタ回路５のカウン
ト値Ａ0 ，Ａ1 ，Ａ2 に代わってPROM回路６の出力値Ｂ
0 ，Ｂ1 ，Ｂ2 を出力信号Ｃ0 ，Ｃ1 ，Ｃ2 としてトリ
ミング回路８へ出力する。
に際しては図９(g) に示す如くテストモード活性化信号
TEが常にローレベル「Ｌ」となるよう設定する。図１に
示すセレクタ回路ユニット７はカウンタ回路５のカウン
ト値Ａ0 ，Ａ1 ，Ａ2 に代わってPROM回路６の出力値Ｂ
0 ，Ｂ1 ，Ｂ2 を出力信号Ｃ0 ，Ｃ1 ，Ｃ2 としてトリ
ミング回路８へ出力する。
【００４６】この出力信号Ｃ0 ，Ｃ1 ，Ｃ2 はカウンタ
回路５のカウント値Ａ0 ，Ａ1 ，Ａ2 を記憶した信号Ｂ
0 ，Ｂ1 ，Ｂ2 である。従って実際の動作時には出力電
圧ＶL は目標値ＶT に近い値ＶL ≒ＶT として出力され
ることとなる。なお基準電圧発生回路10の構成は図１に
示す従来回路と実質的に同じであり、説明を省略する。
回路５のカウント値Ａ0 ，Ａ1 ，Ａ2 を記憶した信号Ｂ
0 ，Ｂ1 ，Ｂ2 である。従って実際の動作時には出力電
圧ＶL は目標値ＶT に近い値ＶL ≒ＶT として出力され
ることとなる。なお基準電圧発生回路10の構成は図１に
示す従来回路と実質的に同じであり、説明を省略する。
【００４７】なお前述のプログラミングは、例えばウエ
ハテストの時に実施すればパッケージのピン数に制限さ
れないで、外部からプローブによってテストモード活性
化信号TE，高電源電圧ＶPP，目標値ＶT を与えることが
可能となる。カウンタ回路５のクロック信号φ1 ，φ2
は、例えばアドレスピンを利用してもよい。またテスト
モード活性化信号TE, 高電源電圧ＶPP，目標値ＶT を他
の信号ピンと多重化してもよい。
ハテストの時に実施すればパッケージのピン数に制限さ
れないで、外部からプローブによってテストモード活性
化信号TE，高電源電圧ＶPP，目標値ＶT を与えることが
可能となる。カウンタ回路５のクロック信号φ1 ，φ2
は、例えばアドレスピンを利用してもよい。またテスト
モード活性化信号TE, 高電源電圧ＶPP，目標値ＶT を他
の信号ピンと多重化してもよい。
【００４８】更に図１のコンパレータ１を他の領域11と
同じ半導体集積回路チップ上にオン・チップし、また出
力電圧ＶL の出力パッドと信号φS を入力するパッドと
を同じ半導体集積回路チップ上に設置し、テスタ上に設
けたコンパレータ１を利用してもよい。この場合は図１
の点線で囲まれた領域11のみをオン・チップ化すること
となる。
同じ半導体集積回路チップ上にオン・チップし、また出
力電圧ＶL の出力パッドと信号φS を入力するパッドと
を同じ半導体集積回路チップ上に設置し、テスタ上に設
けたコンパレータ１を利用してもよい。この場合は図１
の点線で囲まれた領域11のみをオン・チップ化すること
となる。
【００４９】
【発明の効果】以上のように本発明によれば、複数のチ
ップ夫々に対する出力電圧の調整を同時に、しかも自動
的にできることとなり、製作段階での出力電圧の調整作
業が容易となり、生産性が向上する等本発明は優れた効
果を奏するものである。
ップ夫々に対する出力電圧の調整を同時に、しかも自動
的にできることとなり、製作段階での出力電圧の調整作
業が容易となり、生産性が向上する等本発明は優れた効
果を奏するものである。
【図１】従来の電圧降下回路を示す回路図である。
【図２】本発明回路の回路図である。
【図３】本発明回路に用いるPOR 回路の具体的構成を示
す回路図である。
す回路図である。
【図４】本発明回路に用いるカウンタ回路の具体的構成
を示す回路図である。
を示す回路図である。
【図５】図４に示すカウンタ回路におけるラッチ回路の
具体的構成を示す回路図である。
具体的構成を示す回路図である。
【図６】本発明回路に用いるPROM回路の具体的構成を示
す回路図である。
す回路図である。
【図７】本発明回路に用いるセレクタ回路ユニットの具
体的構成を示す回路図である。
体的構成を示す回路図である。
【図８】本発明回路に用いるトリミング回路の具体的構
成を示す回路図である。
成を示す回路図である。
【図９】本発明回路の動作を示すタイミングチャートで
ある。
ある。
１ コンパレータ ２，３ AND ゲート ４ POR 回路 ５ カウンタ回路 ６ PROM回路 ７ セレクタ回路ユニット ８ トリミング回路 ９ 差動増幅器 10 基準電圧発生回路
フロントページの続き (56)参考文献 特開 平１−217611（ＪＰ，Ａ) 特開 平５−265584（ＪＰ，Ａ) 特開 昭60−134921（ＪＰ，Ａ) 特開 平３−34361（ＪＰ，Ａ) 特開 平２−74067（ＪＰ，Ａ) 特開 昭63−75911（ＪＰ，Ａ) 特開 昭60−93531（ＪＰ，Ａ) 特開 平３−172906（ＪＰ，Ａ) 特開 昭50−18159（ＪＰ，Ａ) 特開 昭57−85110（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G05F 1/56 G11C 17/14
Claims (1)
- 【請求項１】 数列発生回路と、テストモード時に前記
数列発生回路の出力値に応じて出力電圧を調整するトリ
ミング回路とを備えた電圧降下回路において、前記出力
電圧とその目標値とを比較する比較回路と、該比較回路
の比較結果に基づいて選定されたトリミングの条件を保
持する記憶回路と、非テストモード時に前記記憶回路に
保持された条件に対応した出力電圧を出力させるべく前
記数列発生回路の出力値に代えて前記記憶回路に保持さ
れた条件を前記トリミング回路へ入力させる切替手段と
を具備することを特徴とする電圧降下回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6493192A JP2884275B2 (ja) | 1992-03-23 | 1992-03-23 | 電圧降下回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6493192A JP2884275B2 (ja) | 1992-03-23 | 1992-03-23 | 電圧降下回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05265579A JPH05265579A (ja) | 1993-10-15 |
| JP2884275B2 true JP2884275B2 (ja) | 1999-04-19 |
Family
ID=13272276
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6493192A Expired - Fee Related JP2884275B2 (ja) | 1992-03-23 | 1992-03-23 | 電圧降下回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2884275B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7023729B2 (en) | 1997-01-31 | 2006-04-04 | Renesas Technology Corp. | Microcomputer and microprocessor having flash memory operable from single external power supply |
| KR100569734B1 (ko) * | 1997-12-31 | 2006-08-18 | 삼성전자주식회사 | 프로그램 가능한 감마 기준전압 발생회로 및 이를 이용한 액정표시 장치 |
| KR100490047B1 (ko) * | 1998-05-22 | 2005-08-01 | 삼성전자주식회사 | 프로그램 가능한 계조 구동 장치 |
| JP2002318265A (ja) | 2001-04-24 | 2002-10-31 | Hitachi Ltd | 半導体集積回路及び半導体集積回路のテスト方法 |
| JP2006331085A (ja) * | 2005-05-26 | 2006-12-07 | Rohm Co Ltd | 半導体装置および電源装置 |
| JP4919775B2 (ja) * | 2006-11-17 | 2012-04-18 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| KR101377155B1 (ko) * | 2007-07-19 | 2014-03-26 | 삼성전자주식회사 | 내부 전원전압 발생장치 및 그것의 제어 방법, 그리고그것을 포함하는 반도체 메모리 장치 및 시스템 |
| CN113419589B (zh) * | 2021-07-13 | 2022-10-21 | 上海艾为电子技术股份有限公司 | 电路参量的修调方法、修调电路、芯片、电子设备 |
-
1992
- 1992-03-23 JP JP6493192A patent/JP2884275B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH05265579A (ja) | 1993-10-15 |
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