JP2006331085A - 半導体装置および電源装置 - Google Patents

Abstract

【課題】 高精度の電圧を出力することができる半導体装置、および、この半導体装置を備える電源装置を提供する。
【解決手段】 電圧調整時には、セレクタ２３は外部から受けるデータＤ０１（データＤ１）を電流調整部２４に出力する。電流調整部２４がデータＤ１に応じて電流Ｉ０１を変化させることで電圧ＶＯＵＴは変化する。電圧ＶＯＵＴがある値に決定された際のデータＤ１がデータＤ２として記憶部２２に記憶される。通常動作時には、セレクタ２３は記憶部２２から出力されるデータＤ２を電流調整部２４に与える。よって、通常動作時においても、電源回路１は高精度の電圧ＶＯＵＴを出力することができる。
【選択図】 図２

Description

本発明は半導体装置、および、電源装置に関し、特に、電圧を安定して出力することが可能な半導体装置、および、この半導体装置を備える電源装置に関する。

安定した電圧を負荷に供給するための半導体装置として、レギュレータ等の電源ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）が広く知られている。製品ごとに特性のばらつき、すなわち出力電圧のばらつきが大きくなるのを防ぐため、製品出荷前に特性のばらつきを低減するための調整が行なわれる。

このような半導体装置では、出力電圧を調整するために、複数のヒューズを含むヒューズ回路が一般的に設けられている。半導体ウェハの検査工程において、検査対象の半導体集積回路に含まれる複数のヒューズの一部または全部が切断される。対象のヒューズを切断して回路定数を変化させることにより、出力電圧の値が目標値に対して所定の範囲内に含まれるように調整することが可能になる。

図１４は、従来の半導体装置において、ヒューズを含む回路の一例を示す図である。図１４を参照して、出力部１１０は電圧ＶＯＵＴを外部に出力する。出力部１１０は複数の抵抗Ｒ１００と、抵抗Ｒ１０１と、抵抗Ｒ１０２と、複数のヒューズＦ１００と、緩衝増幅器Ｂ１００とを含む。

ノードＷ１００とノードＷ１０１との間には抵抗Ｒ１０１と複数の抵抗Ｒ１００とが直列に接続される。また、ノードＷ１０１と接地ノードとの間には抵抗Ｒ１０２と複数の抵抗Ｒ１００が直列に接続される。複数のヒューズＦ１００は複数の抵抗Ｒ１００に対応してそれぞれ設けられ、対応する抵抗Ｒ１００に並列に接続される。緩衝増幅器Ｂ１００の入力端子はノードＷ１０１に接続され、出力端子はノードＷ１０２に接続される。

電圧ＶＯＵＴはノードＷ１０１における電圧に等しい。ノードＷ１０１における電圧は、ノードＷ１００とノードＷ１０１との間の抵抗値およびノードＷ１０１と接地ノードとの間の抵抗値に依存する。複数のヒューズＦ１００のうちのいずれかを切断することで、これらの抵抗値を変化させることができる。よって、電圧ＶＯＵＴを変化させることができる。

ヒューズの切断はたとえばレーザ装置等を用いて行なわれる。ヒューズ切断後に電圧ＶＯＵＴが再度測定され、電圧ＶＯＵＴが目標電圧に対して所定の範囲内に収まっているか否かが判定される。

図１５は、従来の半導体装置において、ヒューズを含む回路の別の例を示す図である。図１５を参照して、出力部１２０は基準電圧発生回路１２１と、差動増幅回路ＡＭＰと、複数の抵抗Ｒ１００と、抵抗Ｒ１０１と、抵抗Ｒ１０２と、複数のヒューズＦ１００とを含む。差動増幅回路ＡＭＰの非反転入力端子には基準電圧発生回路１２１が接続され、反転入力端子はノードＷ１０１に接続され、出力端子はノードＷ１０２に接続される。

ノードＷ１０２とノードＷ１０１との間には、抵抗Ｒ１０１と複数の抵抗Ｒ１００とが直列に接続される。また、ノードＷ１０１と接地ノードとの間には抵抗Ｒ１０２と複数の抵抗Ｒ１００とが直列に接続される。複数のヒューズＦ１００は複数の抵抗Ｒ１００に対応してそれぞれ設けられ、対応する抵抗Ｒ１００に並列に接続される。

電圧ＶＲＥＦは基準電圧発生回路１２１から出力される電圧である。電圧ＶＯＵＴは電圧ＶＲＥＦとノードＷ１０１における電圧との差に応じて決定される。ノードＷ１０１における電圧を決定するために複数のヒューズＦ１００の中から切断すべきヒューズが選択され、レーザ装置等により選択されたヒューズが切断される。

出力電圧をヒューズにより補正する回路の例として、たとえば特開平９−３４５６２号公報（特許文献１）では、入力電圧と基準電圧との比較に基づいてヒューズ選択信号を出力するレベル比較回路と、ヒューズ選択信号に基づいて複数のヒューズの中からいずれかを選択しそのヒューズにヒューズ切断電流を流すヒューズ選択回路と、複数のヒューズのいずれかが切断されたかに基づいて入力電圧の補正値を選択しその補正値に基づいて入力電圧を補正する電圧調整回路とを備える電圧補正回路が開示される。
特開平９−３４５６２号公報

出力電圧は目標値に対してずれが少ないほど好ましい。換言すれば、出力電圧は高精度であることが求められる。ヒューズの切断により出力電圧を調整する場合の精度は、たとえば±１％程度になる。しかし、出力電圧の精度をより高くする場合（たとえば精度を±０．１％にする場合）、従来のようなヒューズ切断による調整方法では以下のような問題が生じる。

ヒューズの切断の前に、半導体テスタ等の試験装置により出力電圧が測定され、測定結果と目標電圧との誤差が検出される。検出された誤差に基づいて、切断すべきヒューズが特定される。切断すべきヒューズの特定は、たとえば切断されるヒューズの本数に対する出力電圧の変化を示すデータに基づいて行なわれる。このデータは予め別の半導体集積回路により測定されたデータである。よって、データに基づいて選択したヒューズを切断しても、出力電圧が予測結果と異なる可能性がある。このため、出力電圧の精度をより高くすることができない。

また、製造プロセスのばらつきにより、同一のウェハ面内の位置に応じてヒューズ抵抗の抵抗値が異なる。よって、ヒューズを切断して出力電圧を調整しても、出力電圧の精度をより高くすることができない。

さらに、レーザ光によりヒューズを切断した場合、レーザ光が照射された部分にダメージが生じ得る。ダメージを受けた部分にはリーク電流が発生する可能性がある。リーク電流の影響を受けて、ヒューズ切断後の出力電圧の値が予測値に対して大きくずれる可能性がある。

さらに、ヒューズを切断したにも拘らず、出力電圧と目標値との差が大きいチップがウェハに多数存在する場合、たとえば作業員がチップ表面を観察してヒューズが切断されているか否かを調べる必要がある。しかし、作業員による確認方法は多くの時間および労力を要するためコスト上昇の要因となる。

本発明の目的は、高精度の電圧を出力することができる半導体装置、および、この半導体装置を備える電源装置を提供することである。

本発明は要約すれば、半導体装置であって、入出力される制御電流に応じて出力電圧を変化させる電圧出力部と、制御データに応じて制御電流の電流値を決定し、電圧出力部に対して制御電流を入出力する電流制御部と、設定データを不揮発的に内部に記憶可能に構成され、電圧調整時においては、入力される電圧調整データを制御データとして出力し、通常動作時においては、設定データを制御データとして出力する制御データ出力部とを備える。

好ましくは、制御データは、出力電圧を第１の割合で変化させるための第１のデータと、出力電圧を第１の割合よりも小さい第２の割合で変化させるための第２のデータとを含み、電流制御部は、第１のデータに応じ、電圧出力部に対して制御電流を入出力する第１の電流調整部と、第２のデータに応じ、電圧出力部に対して制御電流を入出力する第２の電流調整部とを含む。

より好ましくは、電圧出力部は、電源ノードと、制御電流が入出力される第１のノードとの間に接続される第１の抵抗と、第１のノードと接地ノードとの間に接続される第２の抵抗と、第１のノードに入力端子が接続され、出力電圧を出力する第２のノードに出力端子が接続される緩衝増幅器とを含む。

より好ましくは、電圧出力部は、基準電圧を発生する基準電圧発生回路と、基準電圧を非反転入力端子に受け、制御電流が入出力される第１のノードに反転入力端子が接続され、出力電圧を出力する第２のノードに出力端子が接続される差動増幅回路と、第１のノードと第２のノードとの間に接続される第１の抵抗と、第１のノードと接地ノードとの間に接続される第２の抵抗とを含む。

より好ましくは、制御データ出力部は、外部から電圧調整データが入力される入力部と、設定データを不揮発的に記憶する記憶部と、電圧調整時と通常動作時とのいずれか一方を示す切替信号に応じ、電圧調整データと設定データとのいずれか一方を制御データとして選択する選択部とを含む。

さらに好ましくは、半導体装置は、選択部から受ける制御データを外部に出力するモニタデータ出力部をさらに備える。

さらに好ましくは、入力部は、通常動作時において、出力電圧が目標電圧になるように補正するための補正データを受け、電流制御部は、入力部を経由して与えられる補正データに応じ、電圧出力部に対して制御電流を入出力する第３の電流調整部をさらに含む。

さらに好ましくは、電源装置は、上述のいずれかの半導体装置を備える。

本発明の半導体装置および電源装置によれば、電圧調整時には入力される制御データに応じて出力電圧を変化させて出力電圧を目標値に設定するための制御データである最適データを記憶し、通常動作時にはこの最適データに応じた出力電圧を出力する。よって、本発明の半導体装置および電源装置によれば、通常動作時において高精度の電圧を出力することができる。

以下において、本発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一符号は同一または相当部分を示す。

［実施の形態１］
図１は、本発明の半導体装置を搭載する電源装置の適用例を示す図である。図１を参照して、電子機器１００は、たとえば画像表示装置である。電子機器１００は、電圧ＶＩＮを受けて電圧ＶＯＵＴを出力する電源回路１と、電圧ＶＯＵＴを受けて画像表示に必要な所定の処理を行なう表示回路２と、電圧ＶＩＮを受け表示回路２の動作を制御する制御回路３とを含む。電圧ＶＩＮは電源電圧である。なお、電源回路１は本発明の電源装置に相当する。

電源回路１は電圧ＶＩＮを受けると表示回路２を駆動するための電圧ＶＯＵＴを出力する。電圧ＶＯＵＴは、たとえば表示回路２に供給される電源電圧である。なお、電圧ＶＯＵＴは表示回路２の機能を設定するための信号として入力されてもよい。たとえば電圧ＶＯＵＴは表示回路２に表示される画像の色の階調を調整するための信号であってもよい。

なお、図１では電子機器１００の例として表示装置を示すが、本発明の半導体装置は一般的な電子機器に対して定電源を供給する装置として適用可能である。

図２は、図１の電源回路１の構成を示すブロック図である。図２を参照して、電源回路１は、制御データ出力部１１を含む。

制御データ出力部１１は、端子Ｔ１を介して外部からデータＤ０１を受けるためのインターフェース部２１と、データを不揮発的に記憶する記憶部２２と、セレクタ２３とを含む。

インターフェース部２１は電圧ＶＯＵＴの調整時に受けるデータＤ０１に応じ、データＤ１を出力する。後述するように、データＤ０１の変化に応じて電圧ＶＯＵＴは変化する。インターフェース部２１は、具体的には３線式シリアルインターフェースやＩ２Ｃバスインターフェース等のシリアルインターフェースである。インターフェース部２１は入力されるシリアルデータ（データＤ０１）をパラレルデータ（データＤ１）に変換して出力する。

記憶部２２は、データＤ２を不揮発的に記憶し、電源回路１の通常動作時に、データＤ２を出力する。データＤ２はパラレルデータである。記憶部２２は具体的には電気的に書換えや消去が可能なＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）や複数のヒューズを含むヒューズ回路などである。なお、「通常動作」とは、図１に示すように、電源回路１が電子機器１００に実装された状態での電源回路１の動作を意味する。

セレクタ２３は端子Ｔ２を介して入力される信号ＳＷに応じてデータＤ１とデータＤ２とのいずれを出力するかを選択する。信号ＳＷがＨレベルの場合には、セレクタ２３はデータＤ１を出力する。一方、信号ＳＷがＬレベルの場合にはセレクタ２３はデータＤ２を出力する。電圧調整時および通常動作時において、信号ＳＷのレベルはそれぞれＨレベルおよびＬレベルである。

電源回路１は、さらに、セレクタ２３から出力されるデータＤ１またはデータＤ２に応じて、電流Ｉ０１を出力するか、電流Ｉ０１を引き抜くかのいずれかを行なう電流調整部２４と、セレクタ２３から出力されるデータを外部に出力するモニタデータ出力部２５と、電流Ｉ０１の入出力に応じ、出力する電圧ＶＯＵＴを変化させる電圧出力部２６とを含む。

なお、電流調整部２４は本発明における電流制御部に相当する。データＤ１またはデータＤ２は本発明における制御データに相当する。電流Ｉ０１は本発明の制御電流に相当する。

電源回路１の動作の概略を説明する。電圧調整時には、セレクタ２３は外部から受けるデータＤ０１（データＤ１）を電流調整部２４に出力する。電流調整部２４がデータＤ１に応じて電流Ｉ０１を変化させることで電圧ＶＯＵＴは変化する。電圧ＶＯＵＴがある値に決定された際のデータＤ１がデータＤ２として記憶部２２に記憶される。通常動作時には、セレクタ２３は記憶部２２から出力されるデータＤ２を電流調整部２４に与える。よって、通常動作時においても、電源回路１は高精度の電圧ＶＯＵＴを出力することができる。

電源回路１における電圧ＶＯＵＴの調整方法について説明する。電圧ＶＯＵＴの調整は、半導体ウェハでの検査工程において行なわれる。この場合、端子Ｔ１〜Ｔ４の各々は回路内に設けられたパッドを示す。

まず、調整を行なう前の状態で電圧ＶＯＵＴが半導体テスタ（図示せず）により測定される。次に、半導体テスタは測定した電圧ＶＯＵＴの値と目標値との差に応じて、電圧ＶＯＵＴを調整するためのデータＤ０１を出力する。よって、インターフェース部２１にデータＤ０１が入力される。

また、電圧ＶＯＵＴの調整時には、半導体テスタからセレクタ２３にＨレベルの信号ＳＷが入力される。セレクタ２３はＨレベルの信号ＳＷに応じ、インターフェース部２１から受けるデータＤ１を電流調整部２４に対して出力する。

電流調整部２４はデータＤ１に応じて電流Ｉ０１を入力または出力する。データＤ１が電圧ＶＯＵＴを昇圧するためのデータであれば電流調整部２４は電流Ｉ０１を出力する。データＤ１が電圧ＶＯＵＴを降圧するためのデータであれば電流調整部２４は電圧出力部２６から電流Ｉ０１を受ける。

電圧出力部２６は電流Ｉ０１の入出力に応じて電圧ＶＯＵＴを変化させる。変化後の電圧ＶＯＵＴが目標電圧に対して所定の範囲内に達すると、そのときのデータＤ１がデータＤ２として記憶部２２に書込まれる。記憶部２２がＥＥＰＲＯＭであればデータＤ２が電気的に書込まれる。記憶部２２がヒューズ回路であればレーザ光を用いてヒューズを切断することによりデータＤ２が書込まれる。

ウェハ状態での検査が終了すると、ウェハは多数のチップに分割され、各チップはパッケージに実装される。パッケージへの実装の際に、端子Ｔ１〜Ｔ４の各々はパッケージのピンにワイヤボンディングされる。このとき、端子Ｔ２は接地電位が与えられるピンに接続される。よって完成品の状態で電源回路１を動作させると、セレクタ２３に入力される信号ＳＷは常時、Ｌレベルになる。

電源回路１の通常動作時、セレクタ２３は信号ＳＷがＬレベルであることに応じ、記憶部２２から受けるデータＤ２を出力する。電流調整部２４はデータＤ２に応じて電流Ｉ０１を入力または出力する。よって、通常動作時には、電圧出力部２６から高精度の電圧ＶＯＵＴが出力される。

なお、セレクタ２３から出力されるデータは、モニタデータ出力部２５を介して外部にデータＤＯＵＴとして出力される。これにより、通常動作時でもデータＤ２を参照することができる。なお、データＤＯＵＴはシリアルデータである。

図３は、図２に示す電源回路１の構成をさらに詳細に示す図である。図３を参照して、図２の記憶部２２、セレクタ２３、およびモニタデータ出力部２５の各ブロックの構成が示される。

記憶部２２は、データ保持部２２Ａ，２２Ｂを含む。データ保持部２２Ａ，２２ＢはデータＤ２１，Ｄ２２をそれぞれ保持し、通常動作時にはデータＤ２１，Ｄ２２をそれぞれ出力する。なお、インターフェース部２１から出力されるデータＤ１はデータＤ１１およびデータＤ１２を含む。

データＤ１１は電圧ＶＯＵＴを目標値に大まかに近づけるためのデータである。データＤ１２はデータＤ１１により電圧ＶＯＵＴを目標値に近づけた後に、電圧ＶＯＵＴを微調整するためのデータである。データの変化分に対する電圧ＶＯＵＴの変化の割合は、データＤ１１よりもデータＤ１２のほうが小さい。なお、データＤ２１は電圧調整時に決定されたデータＤ１１に等しい。またデータＤ２２は電圧調整時に決定されたデータＤ１２に等しい。

セレクタ２３はレジスタＲＡ，ＲＢおよび切換回路ＳＡ，ＳＢを含む。レジスタＲＡ，ＲＢはデータＤ１１，Ｄ１２をそれぞれ一時的に格納するために設けられる。切換回路ＳＡは入力される信号ＳＷに応じ、レジスタＲＡから出力されるデータＤ１１かデータ保持部２２Ａから出力されるデータＤ２１かのいずれかを出力するよう切換わる。同様に、切換回路ＳＢは信号ＳＷに応じ、レジスタＲＢから出力されるデータＤ１２かデータ保持部２２Ｂから出力されるデータＤ２２かのいずれかを出力するよう切換わる。

モニタデータ出力部２５は、入力されるパラレルデータをシリアルデータに変換して出力するデータ変換部２５Ａ，２５Ｂを含む。データＤ１１，Ｄ１２，Ｄ２１，Ｄ２２はいずれもパラレルデータである。データ変換部２５ＡはデータＤ１１またはデータＤ２１をシリアルデータに変換し、変換後のデータとしてデータＤＴＡを出力する。データ変換部２５ＢはデータＤ１２またはデータＤ２２をシリアルデータに変換し、変換後のデータとしてデータＤＴＢを出力する。データＤＴＡ，ＤＴＢはともにデータＤＯＵＴに含まれるデータである。

図４は、図２に示す電源回路１の構成をさらに詳細に示す別の図である。図４を参照して、電流調整部２４および電圧出力部２６の構成が示される。電流調整部２４は、調整部２４Ａ，２４Ｂを含む。

調整部２４Ａは入力されるデータＤ１１（またはデータＤ２１）に応じて電流ＩＡを入出力する。調整部２４Ｂは入力されるデータＤ１２（またはデータＤ２２）に応じて電流ＩＢを入出力する。調整部２４Ａ，２４Ｂからそれぞれ電流ＩＡ，ＩＢが出力される場合には電流調整部２４から電流ＩＡ，ＩＢを合わせた電流Ｉ０１が出力される。調整部２４Ａ，２４Ｂにそれぞれ電流ＩＡ，ＩＢが入力される場合には、電流調整部２４に電流ＩＡ，ＩＢを合わせた電流Ｉ０１が入力される。

電圧出力部２６はノードＷ０とノードＷ１との間に接続される抵抗ＲＡ１と、ノードＷ１と接地ノードとの間に接続される抵抗ＲＡ２と、ノードＷ１に入力端子が接続され、端子Ｔ４に出力端子が接続される緩衝増幅器Ｂ１とを含む。電圧ＶＯＵＴはノードＷ１における電圧に等しい。よって、電圧ＶＯＵＴはノードＷ０における電圧ＶＩＮ、抵抗ＲＡ１，ＲＡ２の抵抗値、および電流Ｉ０１により決定される。抵抗ＲＡ１，ＲＡ２の抵抗値をそれぞれＲ１，Ｒ２とすると、電圧ＶＯＵＴは、以下の式（１）〜（３）に従って表わされる。

ＶＯＵＴ＝（Ｒ２／Ｒ１＋Ｒ２）×ＶＩＮ±ΔＶＮ …（１）
ΔＶＮ＝（Ｒ１×Ｒ２）／（Ｒ１＋Ｒ２）×Ｉ０１ …（２）
Ｉ０１＝Ｉ１×Ｎ …（３）
ここで、Ｎは入力されるデータＤ０１により定まる１０進数の値である。ΔＶＮは電圧変動幅を示す。Ｉ１は電流Ｉ０１の増減の単位となる電流値を示す。式（１）において、電流調整部２４が電流Ｉ０１を出力する場合には、ΔＶＮの符号は正となり、電流調整部２４が電流Ｉ０１を受ける場合にはΔＶＮの符号は負となる。

図５は、図４の調整部２４Ａおよび調整部２４Ｂの構成を示す図である。図５を参照して、調整部２４Ａは、指示回路２４ＡＤと、電流入力部２４Ａ１と、電流出力部２４Ａ２とを含む。

指示回路２４ＡＤは入力されるデータＤ１１（またはデータＤ２１）に応じ、入力データに応じた電圧信号を電流入力部２４Ａ１または電流出力部２４Ａ２に送る。電流入力部２４Ａ１は指示回路２４ＡＤから信号を受けた場合に、ノードＷ１から電流ＩＡを受ける。電流出力部２４Ａ２は指示回路２４ＡＤから信号を受けた場合に、電流ＩＡをノードＷ１に出力する。

データＤ１１はｎビット（ｎは自然数）のデータである。電流入力部２４Ａ１は指示回路２４ＡＤから入力される信号に応じ、電流ＩＡを０から−（２ⁿ−１）×Ｉ１まで、Ｉ１ずつ変化させる。同様に電流出力部２４Ａ２は指示回路２４ＡＤから入力される信号に応じ、電流ＩＡを０から＋（２ⁿ−１）×Ｉ１まで、Ｉ１ずつ変化させる。なお、以下ではｎ＝７とする。

調整部２４Ｂは、指示回路２４ＢＤと、電流入力部２４Ｂ１と、電流出力部２４Ｂ２とを含む。

指示回路２４ＢＤは入力されるデータＤ１２（またはデータＤ２２）に応じ、入力データに応じた電圧信号を電流入力部２４Ｂ１または電流出力部２４Ｂ２に送る。電流入力部２４Ｂ１は指示回路２４ＢＤから信号を受けた場合に、ノードＷ１から電流ＩＢを受ける。電流出力部２４Ｂ２は指示回路２４ＢＤから信号を受けた場合に、電流ＩＢをノードＷ１に出力する。

電流入力部２４Ｂ１は、ノードＷ１から電流Ｉ１を各々受ける複数の電流ユニットＣ１を含む。電流出力部２４Ｂ２は、ノードＷ１に電流Ｉ１を各々出力する複数の電流ユニットＣ２を含む。電流ユニットＣ１，Ｃ２の個数は適切に定められる。

このように、調整部２４Ｂを構成することにより、制御データの値がＮである場合に、電流調整部２４は上述の式（３）で示す電流Ｉ０１を電圧出力部２６に対して出力したり、電圧出力部２６から電流Ｉ０１を引き抜いたりすることができる。

図６は、図５の電流入力部２４Ａ１の具体例を示す回路図である。図６を参照して、電流入力部２４Ａ１は、抵抗Ｒ０〜Ｒ７およびＰＮＰトランジスタＱ０〜Ｑ７を含む。

抵抗Ｒ０は一方の端子がノードＷ０に接続される。ＰＮＰトランジスタＱ０は、エミッタが抵抗Ｒ０の他方の端子に接続され、ベースおよびコレクタがノードＮ０に接続される。ＰＮＰトランジスタＱ０のコレクタからは電流Ｉ１が出力される。

抵抗Ｒ１は一方の端子がノードＷ０に接続される。ＰＮＰトランジスタＱ１はエミッタが抵抗Ｒ１の他方の端子に接続され、ベースがノードＮ０に接続され、コレクタがノードＮ１に接続される。

同様に、抵抗Ｒ２〜Ｒ７の各抵抗の一方の端子はノードＷ０に共通に接続される。ＰＮＰトランジスタＱ２〜Ｑ７のそれぞれのエミッタは抵抗Ｒ２〜Ｒ７のそれぞれの他方の端子に接続される。ＰＮＰトランジスタＱ２〜Ｑ７のそれぞれのベースは、ノードＮ０に共通に接続される。ＰＮＰトランジスタＱ２〜Ｑ７のそれぞれのコレクタは、ノードＮ２〜Ｎ７にそれぞれ接続される。

抵抗Ｒ０〜Ｒ７およびＰＮＰトランジスタＱ０〜Ｑ７により、７つの出力を有するカレントミラー回路が構成される。ＰＮＰトランジスタＱｍ（ｍは１〜７の自然数）には２^m-1×Ｉ１の電流が流れる。

電流入力部２４Ａ１は、さらに、各々が互いに同様の構成を有するカレントミラー回路ＣＭ１〜ＣＭ７を含む。

カレントミラー回路ＣＭ１は、ＮＰＮトランジスタＱ１Ａ，Ｑ１Ｂ、抵抗Ｒ１Ａ，Ｒ１ＢおよびＮチャネルＭＯＳトランジスタＭ１を含む。

ＮＰＮトランジスタＱ１ＡはコレクタおよびベースがノードＮ１に接続される。ＮＰＮトランジスタＱ１ＢはコレクタがノードＷ１に接続されベースがノードＮ１に接続される。抵抗Ｒ１Ａは一方の端子がＮＰＮトランジスタＱ１Ａのエミッタに接続され、他方の端子が接地ノードに接続される。抵抗Ｒ１Ｂは一方の端子がＮＰＮトランジスタＱ１Ｂのエミッタに接続され、他方の端子が接地ノードに接続される。ＮチャネルＭＯＳトランジスタＭ１はノードＮ１と接地ノードとの間に接続される。ＮチャネルＭＯＳトランジスタのゲートは図５の指示回路２４ＡＤに接続される。

なお、カレントミラー回路ＣＭ２の構成は、カレントミラー回路ＣＭ１の構成に対し、ＮＰＮトランジスタＱ１Ａ，Ｑ１Ｂに代えてＮＰＮトランジスタＱ２Ａ，Ｑ２Ｂとし、抵抗Ｒ１Ａ，Ｒ１Ｂに代えて抵抗Ｒ２Ａ，Ｒ２Ｂとし、ＮチャネルＭＯＳトランジスタＭ１に代えてＮチャネルＭＯＳトランジスタＭ２とし、ノードＮ１に代えてノードＮ２としたものである。ＮＰＮトランジスタＱ２Ａ，Ｑ２Ｂの電流能力はＮＰＮトランジスタＱ１Ａ，Ｑ１Ｂの電流能力の２倍である。カレントミラー回路ＣＭ２の他の部分の構成はカレントミラー回路ＣＭ１と同様であるので以後の説明は繰返さない。

同様に、カレントミラー回路ＣＭ３の構成は、カレントミラー回路ＣＭ１の構成に対し、ＮＰＮトランジスタＱ１Ａ，Ｑ１Ｂに代えてＮＰＮトランジスタＱ３Ａ，Ｑ３Ｂとし、抵抗Ｒ１Ａ，Ｒ１Ｂに代えて抵抗Ｒ３Ａ，Ｒ３Ｂとし、ＮチャネルＭＯＳトランジスタＭ１に代えてＮチャネルＭＯＳトランジスタＭ３とし、ノードＮ１に代えてノードＮ３としたものである。ＮＰＮトランジスタＱ３Ａ，Ｑ３Ｂの電流能力はＮＰＮトランジスタＱ１Ａ，Ｑ１Ｂの電流能力の４倍である。カレントミラー回路ＣＭ３の他の部分の構成はカレントミラー回路ＣＭ１と同様であるので以後の説明は繰返さない。

同様に、カレントミラー回路ＣＭ７の構成は、カレントミラー回路ＣＭ１の構成に対しＮＰＮトランジスタＱ１Ａ，Ｑ１Ｂに代えてＮＰＮトランジスタＱ７Ａ，Ｑ７Ｂとし、抵抗Ｒ１Ａ，Ｒ１Ｂに代えて抵抗Ｒ７Ａ，Ｒ７Ｂとし、ＮチャネルＭＯＳトランジスタＭ１に代えてＮチャネルＭＯＳトランジスタＭ７とし、ノードＮ１に代えてノードＮ７としたものである。ＮＰＮトランジスタＱ７Ａ，Ｑ７Ｂの電流能力はＮＰＮトランジスタＱ１Ａ，Ｑ１Ｂの電流能力の６４倍である。カレントミラー回路ＣＭ７の他の部分の構成はカレントミラー回路ＣＭ１と同様であるので以後の説明は繰返さない。

カレントミラー回路ＣＭ１の動作について説明する。なお、カレントミラー回路ＣＭ２〜ＣＭ７の各々の動作は、カレントミラー回路ＣＭ１の動作と同様であるので以後の説明は繰返さない。

ＮチャネルＭＯＳトランジスタＭ１は「０」のデータに応じた電圧がゲートに印加されると非導通となり、「１」のデータに応じた電圧がゲートに印加されると導通する。ＮチャネルＭＯＳトランジスタＭ１が非導通の場合には、ＮＰＮトランジスタＱ１Ａが動作する。この場合、ＰＮＰトランジスタＱ１は電流Ｉ１を出力し、ＮＰＮトランジスタＱ１ＡはＰＮＰトランジスタＱ１から電流Ｉ１を受ける。ＮＰＮトランジスタＱ１Ａに電流Ｉ１が流れることに応じ、ＮＰＮトランジスタＱ１Ｂにも電流Ｉ１が流れる。よって、ノードＷ１からＮＰＮトランジスタＱ１Ｂに向けて電流Ｉ１が流れる。

ＮチャネルＭＯＳトランジスタＭ１が導通した場合には、ノードＮ１の電位が接地電位に等しくなるのでＮＰＮトランジスタＱ１Ａは動作しない。ＮＰＮトランジスタＱ１Ａに電流Ｉ１が流れないので、ＮＰＮトランジスタＱ１Ｂは動作しない。よって、ノードＷ１からＮＰＮトランジスタＱ１Ｂに向けて電流は流れない。

図７は、図５の電流出力部２４Ａ２の構成を示す図である。図７を参照して、電流出力部２４Ａ２は、ＮＰＮトランジスタＱ１１Ａ，Ｑ１１Ｂ，Ｑ１２〜Ｑ１７、抵抗Ｒ１１Ａ，１１Ｂ，Ｒ１２〜Ｒ１７、およびＮチャネルＭＯＳトランジスタＭ１１〜Ｍ１７を含む。

ＮＰＮトランジスタＱ１１ＡはコレクタおよびベースがノードＮ１０に接続される。ＮＰＮトランジスタＱ１１ＢはコレクタがノードＮ１１に接続され、ベースがノードＮ１０に接続される。抵抗Ｒ１１ＡはＮＰＮトランジスタＱ１１Ａのエミッタと接地ノードとの間に接続される。抵抗Ｒ１１ＢはＮＰＮトランジスタＱ１１Ｂのエミッタと接地ノードとの間に接続される。

同様に、ＮＰＮトランジスタＱ２〜Ｑ７のそれぞれのコレクタは、ノードＮ１２〜Ｎ１７にそれぞれ接続される。ＮＰＮトランジスタＱ１２〜Ｑ１７のそれぞれのベースは、ノードＮ１０に共通に接続される。ＮＰＮトランジスタＱ１２〜Ｑ１７のそれぞれのエミッタは抵抗Ｒ１２〜抵抗Ｒ１７のそれぞれの一方の端子に接続される。抵抗Ｒ１２〜抵抗Ｒ１７の各々は他方の端子が接地ノードに接続される。

図６に示す電流入力部２４Ａ１と同様に、ＮＰＮトランジスタＱ１１Ａ，Ｑ１１Ｂ，Ｑ１２〜Ｑ１７および抵抗Ｒ１１Ａ，１１Ｂ，Ｒ１２〜Ｒ１７により、７つの出力を有するカレントミラー回路が構成される。ＮＰＮトランジスタＱ１１Ｂに流れる電流はＩ１である。ＮＰＮトランジスタＱ１ｍ（ｍは２〜７の自然数）には２^m-1×Ｉ１の電流が流れる。

ＮＰＮトランジスタＱ１１Ｂ，Ｑ１２〜Ｑ１７のそれぞれのコレクタと接地ノードとの間にＮチャネルＭＯＳトランジスタＭ１１〜Ｍ１７が接続される。ＮチャネルＭＯＳトランジスタＭ１１〜Ｍ１７の各ゲートは図５の指示回路２４ＢＤに接続される。

電流出力部２４Ａ２は、さらに、各々が互いに同様の構成を有するカレントミラー回路ＣＭ１１〜ＣＭ１７を含む。

カレントミラー回路ＣＭ１１は、ＰＮＰトランジスタＱ１０Ａ，Ｑ１０Ｂ、抵抗Ｒ１０Ａ，Ｒ１０Ｂを含む。ＰＮＰトランジスタＱ１０ＡはコレクタおよびベースがノードＮ１１に接続される。ＰＮＰトランジスタＱ１０ＢはコレクタがノードＷ０に接続されベースがノードＮ１１に接続される。抵抗Ｒ１０ＡはＰＮＰトランジスタＱ１０ＡのエミッタとノードＷ０との間に接続される。抵抗Ｒ１ＢはＰＮＰトランジスタＱ１０ＢのエミッタとノードＷ０との間に接続される。

カレントミラー回路ＣＭ１２の構成はカレントミラー回路ＣＭ１１の構成に対し、ＰＮＰトランジスタＱ１０Ａ，Ｑ１０Ｂに代えてＰＮＰトランジスタＱ１２Ａ，Ｑ１２Ｂとし、抵抗Ｒ１０Ａ，Ｒ１０Ｂに代えて抵抗Ｒ１２Ａ，Ｒ１２Ｂとし、ノードＮ１１に代えてノードＮ１２としたものである。なお、ＰＮＰトランジスタＱ１２Ａ，Ｑ１２Ｂの電流能力はＰＮＰトランジスタＱ１１Ａ，Ｑ１１Ｂの２倍である。カレントミラー回路ＣＭ１２の他の部分の構成はカレントミラー回路ＣＭ１１と同様であるので以後の説明は繰返さない。

同様に、カレントミラー回路ＣＭ１３の構成はカレントミラー回路ＣＭ１１の構成に対し、ＰＮＰトランジスタＱ１０Ａ，Ｑ１０Ｂに代えてＰＮＰトランジスタＱ１３Ａ，Ｑ１３Ｂとし、抵抗Ｒ１０Ａ，Ｒ１０Ｂに代えて抵抗Ｒ１３Ａ，Ｒ１３Ｂとし、ノードＮ１１に代えてノードＮ１３としたものである。なお、ＰＮＰトランジスタＱ１３Ａ，Ｑ１３Ｂの電流能力はＰＮＰトランジスタＱ１１Ａ，Ｑ１１Ｂの４倍である。カレントミラー回路ＣＭ１３の他の部分の構成はカレントミラー回路ＣＭ１１と同様であるので以後の説明は繰返さない。

同様に、カレントミラー回路ＣＭ１７の構成はカレントミラー回路ＣＭ１１の構成に対し、ＰＮＰトランジスタＱ１０Ａ，Ｑ１０Ｂに代えてＰＮＰトランジスタＱ１７Ａ，Ｑ１７Ｂとし、抵抗Ｒ１０Ａ，Ｒ１０Ｂに代えて抵抗Ｒ１７Ａ，Ｒ１７Ｂとし、ノードＮ１１に代えてノードＮ１７としたものである。なお、ＰＮＰトランジスタＱ１７Ａ，Ｑ１７Ｂの電流能力はＰＮＰトランジスタＱ１１Ａ，Ｑ１１Ｂの６４倍である。カレントミラー回路ＣＭ１７の他の部分の構成はカレントミラー回路ＣＭ１１と同様であるので以後の説明は繰返さない。

ＮチャネルＭＯＳトランジスタＭ１１は「０」のデータに応じた電圧がゲートに印加されると非導通となり、「１」のデータに応じた電圧がゲートに印加されると導通する。カレントミラー回路ＣＭ１１はＮチャネルＭＯＳトランジスタＭ１１が非導通であればノードＷ０に電流Ｉ０１を出力する。カレントミラー回路ＣＭ１１はＮチャネルＭＯＳトランジスタＭ１１が導通していれば、ＮＰＮトランジスタＱ１１Ｂが動作しないので電流Ｉ０１を出力しない。なお。カレントミラー回路ＣＭ１２〜ＣＭ１７の各々の動作はカレントミラー回路ＣＭ１１の動作と同様であるので以後の説明は繰返さない。

図８は、図５の電流ユニットＣ１の構成を示す図である。図８を参照して、電流ユニットＣ１は、抵抗Ｒ２１，Ｒ２２とＰＮＰトランジスタＱ２１，Ｑ２２とを含む。抵抗Ｒ２１は一方の端子がノードＷ０に接続される。ＰＮＰトランジスタＱ２１はエミッタが抵抗Ｒ２１の他方の端子に接続され、ベースおよびコレクタがノードＮ２１に接続される。抵抗Ｒ２２は一方の端子がノードＷ０に接続される。ＰＮＰトランジスタＱ２２はエミッタが抵抗Ｒ２２の他方の端子に接続され、ベースがノードＮ２１に接続され、コレクタがノードＮ２５に接続される。ＰＮＰトランジスタＱ２２のコレクタからは電流Ｉ１が出力される。

電流ユニットＣ１は、さらに、抵抗Ｒ２３と、ＮＰＮトランジスタＱ２３，Ｑ２４とを含む。抵抗Ｒ２３はノードＷ０とノードＮ２２との間に接続される。ＮＰＮトランジスタＱ２３はコレクタおよびベースがノードＮ２２に接続され、エミッタがノードＮ２３に接続される。ＮＰＮトランジスタＱ２４はコレクタがノードＮ２１に接続され、ベースがノードＮ２２に接続され、エミッタがノードＮ２４に接続される。

電流ユニットＣ１は、さらに、ＮＰＮトランジスタＱ２５，Ｑ２６と、抵抗Ｒ２５，Ｒ２６とを含む。ＮＰＮトランジスタＱ２５はコレクタがノードＮ２３に接続され、ベースがノードＮ２４に接続され、エミッタが抵抗Ｒ２５の一方の端子に接続される。ＮＰＮトランジスタＱ２６はコレクタがノードＮ２４に接続され、ベースがノードＮ２３に接続され、エミッタが抵抗Ｒ２６の一方の端子に接続される。抵抗Ｒ２５，Ｒ２６は各々の他方の端子が接地ノードに接続される。

電流ユニットＣ１は、さらに、ＮＰＮトランジスタＱ２７，Ｑ２８を含む。ＮＰＮトランジスタＱ２７はコレクタおよびベースがノードＮ２５に共通に接続され、エミッタが接地ノードに接続される。ＮＰＮトランジスタＱ２８はコレクタがノードＷ１に接続され、ベースがノードＮ２５に接続され、エミッタが接地ノードに接続される。

電流ユニットＣ１は、さらに、ノードＮ２３と接地ノードとの間に接続され、ゲートに「１」のデータに応じた電圧を受けて導通し、「０」のデータに応じた電圧を受けると非導通になるＮチャネルＭＯＳトランジスタＭ２１を含む。ＮチャネルＭＯＳトランジスタＭ２１のゲートは図５に示す指示回路２４ＢＤに接続される。

ＮＰＮトランジスタＱ２６の電流供給能力はＮＰＮトランジスタＱ２５の電流供給能力の５倍である。抵抗Ｒ２６の抵抗値をＲｂｉａｓとすると、電流Ｉ１は以下の式（４）のように示される。

Ｉ１＝ＶＴｌｎ５／Ｒｂｉａｓ …（４）
ここでＶＴは熱電圧を示す。

電流ユニットＣ１の動作は、図５、図６に示すカレントミラー回路ＣＭ１〜ＣＭ１７の各々の動作と同様である。すなわちＮチャネルＭＯＳトランジスタＭ２１の非導通時には電流ユニットＣ１はノードＷ１から電流Ｉ１を受ける。一方、ＮチャネルＭＯＳトランジスタＭ２１の導通時にはＮＰＮトランジスタＱ２５がオフするのでノードＷ１から電流ユニットＣ１に電流Ｉ１は流れない。

図９は、図５の電流ユニットＣ２の構成を示す図である。図９を参照して、電流ユニットＣ２はＰＮＰトランジスタＱ２２のコレクタがノードＷ１に接続される点、および、ＰＮＰトランジスタＱ２７，Ｑ２８を含まない点で図８の電流ユニットＣ１と異なるが他の部分の構成は同様であるので以後の説明は繰返さない。電流ユニットＣ２はＮチャネルＭＯＳトランジスタＭ２１の非導通時にはノードＷ１に電流Ｉ１を出力し、ＮチャネルＭＯＳトランジスタＭ２１の導通時には電流Ｉ１を出力しない。

電源回路１は電流Ｉ０１を電流Ｉ１ずつ変化させることで電圧ＶＯＵＴを目標値に対して±１／２ΔＶＮの範囲内に調整することができる。たとえば目標値が１５Ｖであり、ΔＶＮが５ｍＶであるとする。電源回路１は調整前の電圧ＶＯＵＴが１５Ｖ＋４ｍＶであれば電圧ＶＯＵＴをΔＶＮだけ下げることが可能である。よって調整後の電圧は１５Ｖ−０．１ｍＶとなる。すなわち電圧ＶＯＵＴは目標値に対して±１／２ΔＶＮの範囲内に調整される。

以上のように実施の形態１によれば入力データに応じて出力部に供給する電流を調整して出力電圧を調整し、最適なデータを記憶させることにより高精度に調整された電圧を常時出力することができる。

［実施の形態２］
図１０は、実施の形態２の半導体装置の構成を示す図である。図１０を参照して、電源回路１Ａは電圧出力部２６に代えて電圧出力部２６Ａを含む点において図２の電源回路１と異なる。電源回路１Ａの他の部分の構成は電源回路１の対応する部分の構成と同様であるので、以後の説明は繰返さない。

図１１は、図１０の電圧出力部２６Ａの構成を示す図である。図１１を参照して、電圧出力部２６Ａは基準電圧である電圧ＶＲＥＦを出力する基準電圧発生回路２７と、差動増幅回路２８と、抵抗ＲＢ１，ＲＢ２とを含む。差動増幅回路２８は非反転入力端子に基準電圧を受け、反転入力端子はノードＷ１に接続される。差動増幅回路２８の出力端子は端子Ｔ４に接続される。抵抗ＲＢ１は端子Ｔ４とノードＷ１との間に接続される。抵抗ＲＢ２はノードＷ１と接地ノードとの間に直列に接続される。

実施の形態２において電圧ＶＯＵＴは、以下の式（５）〜（７）で表わされる。
ＶＯＵＴ＝（Ｒ１＋Ｒ２）／Ｒ２×ＶＲＥＦ＋ΔＶＮ …（５）
ΔＶＮ＝Ｒ１×Ｎ×Ｉ０１ …（６）
または ΔＶＮ＝−Ｒ２×Ｎ×Ｉ０１ …（７）
式（６）に示すΔＶＮは電流調整部２４から電流Ｉ０１が出力される場合の電圧変動幅である。式（７）に示すΔＶＮは電流調整部２４に電流Ｉ０１が入力される場合の電圧変動幅である。

図４に示すように、実施の形態１において電圧出力部２６は抵抗ＲＡ１，ＲＡ２および緩衝増幅器Ｂ１とにより構成される。実施の形態１では電圧出力部の構成が簡単であるという利点が得られる。しかしながら、実施の形態１では電圧ＶＩＮが変動すると電圧ＶＯＵＴも変動する。

図１１に示すように電圧出力部２６Ａは差動増幅回路２８を含む。よって電圧ＶＩＮが変動したとしても電圧ＶＯＵＴは変動しにくくなるので電圧ＶＯＵＴを安定させることが可能になる。

以上のように、実施の形態２によれば出力部に差動増幅回路を設けることによって出力電圧を安定させることが可能になる。

［実施の形態３］
図１２は、実施の形態３の半導体装置の構成を示す図である。図１２を参照して、電源回路１Ｂはインターフェース部２１から出力されるデータを一時的に格納するレジスタ３１をさらに含む点において図２の電源回路１と異なる。また、電源回路１Ｂは電流調整部２４に代えて電流調整部２４１を含む点において電源回路１と異なる。電源回路１Ｂの他の部分の構成は電源回路１と同様であるので、以後の説明は繰返さない。

レジスタ３１は、信号ＳＷがＬレベルである状態、すなわち通常動作時においてインターフェース部２１から受けるデータを一時的に格納する。よって、外部から電源回路１Ｂにデータを一度与えれば、そのデータは電圧ＶＩＮが供給されている間、レジスタ３１に保持される。なおレジスタ３１に格納されたデータＤＴＣは電流調整部２４１に送られる。

実施の形態１、実施の形態２では半導体チップがパッケージに実装されると、セレクタ２３により、電流調整部２４には記憶部２２からデータＤ２が送られる。よって、長期間の使用によって電圧ＶＯＵＴの精度が下がった場合、実施の形態１および実施の形態２では電圧ＶＯＵＴを調整することができない。これに対し、実施の形態３では通常動作時においても入力されるデータＤ０１（補正データ）に応じて電圧ＶＯＵＴを調整し、電圧ＶＯＵＴを目標電圧に設定することができる。なお、データＤ０１は、たとえば図１における制御回路３やメモリ等から送られる。

図１３は、図１２の電流調整部２４１の構成を示す図である。図１２を参照して、電流調整部２４１は調整部２４Ｃをさらに含む点において図４の電流調整部２４と異なるが、他の部分の構成は同様であるので以後の説明は繰返さない。

調整部２４Ｃはインターフェース部２１からレジスタ３１を介して受けるデータＤＴＣに応じて電流ＩＣを入出力する。電流Ｉ０１は電流ＩＡ，ＩＢ，ＩＣを合わせた電流となる。なお、調整部２４Ｃの構成は調整部２４Ｂの構成と同様であるので、以後の説明は繰返さない。

以上のように、実施の形態３によればインターフェース部に入力されるデータを電流調整部に送ることにより通常動作時において出力電圧を調整することが可能になる。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

本発明の半導体装置を搭載する電源装置の適用例を示す図である。 図１の電源回路１の構成を示すブロック図である。 図２に示す電源回路１の構成をさらに詳細に示す図である。 図２に示す電源回路１の構成をさらに詳細に示す別の図である。 図４の調整部２４Ａおよび調整部２４Ｂの構成を示す図である。 図５の電流入力部２４Ａ１の具体例を示す回路図である。 図５の電流出力部２４Ａ２の構成を示す図である。 図５の電流ユニットＣ１の構成を示す図である。 図５の電流ユニットＣ２の構成を示す図である。 実施の形態２の半導体装置の構成を示す図である。 図１０の電圧出力部２６Ａの構成を示す図である。 実施の形態３の半導体装置の構成を示す図である。 図１２の電流調整部２４１の構成を示す図である。 従来の半導体装置において、ヒューズを含む回路の一例を示す図である。 従来の半導体装置において、ヒューズを含む回路の別の例を示す図である。

符号の説明

１，１Ａ，１Ｂ 電源回路、２ 表示回路、３ 制御回路、１１ 制御データ出力部、２１ インターフェース部、２２ 記憶部、２２Ａ，２２Ｂ データ保持部、２３ セレクタ、２４ＡＤ，２４ＢＤ 指示回路、２４，２４１ 電流調整部、２４Ａ〜２４Ｃ 調整部、２４Ａ１，２４Ｂ１ 電流入力部、２４Ａ２，２４Ｂ２ 電流出力部、２５ モニタデータ出力部、２５Ａ，２５Ｂ データ変換部、２６，２６Ａ 電圧出力部、２７，１２１ 基準電圧発生回路、２８，ＡＭＰ 差動増幅回路、３１，ＲＡ，ＲＢ レジスタ、１００ 電子機器、１１０，１２０ 出力部、Ｂ１，Ｂ１００ 緩衝増幅器、Ｃ１，Ｃ２ 電流ユニット、ＣＭ１〜ＣＭ１７ カレントミラー回路、Ｆ１００ ヒューズ、Ｍ１〜Ｍ２１ ＮチャネルＭＯＳトランジスタ、Ｎ０〜Ｎ２５，Ｗ０，Ｗ１，Ｗ１００〜Ｗ１０２ ノード、Ｑ０〜Ｑ７，Ｑ１０Ａ〜Ｑ１７Ａ，Ｑ１０Ｂ〜Ｑ１７Ｂ，Ｑ２１，Ｑ２２ ＰＮＰトランジスタ、Ｑ１Ａ〜Ｑ７Ａ，Ｑ１Ｂ〜Ｑ７Ｂ，Ｑ１１Ａ，Ｑ１１Ｂ，Ｑ１２〜Ｑ１７，Ｑ２３〜Ｑ２８ ＮＰＮトランジスタ、Ｒ０〜Ｒ７，Ｒ１２〜Ｒ１７，Ｒ２１〜Ｒ２３，Ｒ２５，Ｒ２６，Ｒ１００〜Ｒ１０２，Ｒ１Ａ〜Ｒ７Ａ，Ｒ１Ｂ〜Ｒ７Ｂ，Ｒ１０Ａ〜Ｒ１７Ａ，Ｒ１０Ｂ〜Ｒ１７Ｂ，ＲＡ１，ＲＡ２，ＲＢ１，ＲＢ２ 抵抗、ＳＡ，ＳＢ 切換回路、Ｔ１〜Ｔ４ 端子。

Claims (8)

1. 入出力される制御電流に応じて出力電圧を変化させる電圧出力部と、
   制御データに応じて前記制御電流の電流値を決定し、前記電圧出力部に対して前記制御電流を入出力する電流制御部と、
   設定データを不揮発的に内部に記憶可能に構成され、電圧調整時においては、入力される電圧調整データを前記制御データとして出力し、通常動作時においては、前記設定データを前記制御データとして出力する制御データ出力部とを備える、半導体装置。
2. 前記制御データは、
   前記出力電圧を第１の割合で変化させるための第１のデータと、
   前記出力電圧を第１の割合よりも小さい第２の割合で変化させるための第２のデータとを含み、
   前記電流制御部は、
   前記第１のデータに応じ、前記電圧出力部に対して前記制御電流を入出力する第１の電流調整部と、
   前記第２のデータに応じ、前記電圧出力部に対して前記制御電流を入出力する第２の電流調整部とを含む、請求項１に記載の半導体装置。
3. 前記電圧出力部は、
   電源ノードと、前記制御電流が入出力される第１のノードとの間に接続される第１の抵抗と、
   前記第１のノードと接地ノードとの間に接続される第２の抵抗と、
   前記第１のノードに入力端子が接続され、前記出力電圧を出力する第２のノードに出力端子が接続される緩衝増幅器とを含む、請求項２に記載の半導体装置。
4. 前記電圧出力部は、
   基準電圧を発生する基準電圧発生回路と、
   前記基準電圧を非反転入力端子に受け、前記制御電流が入出力される第１のノードに反転入力端子が接続され、前記出力電圧を出力する第２のノードに出力端子が接続される差動増幅回路と、
   前記第１のノードと前記第２のノードとの間に接続される第１の抵抗と、
   前記第１のノードと接地ノードとの間に接続される第２の抵抗とを含む、請求項２に記載の半導体装置。
5. 前記制御データ出力部は、
   外部から前記電圧調整データが入力される入力部と、
   前記設定データを不揮発的に記憶する記憶部と、
   前記電圧調整時と前記通常動作時とのいずれか一方を示す切替信号に応じ、前記電圧調整データと前記設定データとのいずれか一方を前記制御データとして選択する選択部とを含む、請求項２に記載の半導体装置。
6. 前記選択部から受ける前記制御データを外部に出力するモニタデータ出力部をさらに備える、請求項５に記載の半導体装置。
7. 前記入力部は、前記通常動作時において、前記出力電圧が目標電圧になるように補正するための補正データを受け、
   前記電流制御部は、
   前記入力部を経由して与えられる前記補正データに応じ、前記電圧出力部に対して前記制御電流を入出力する第３の電流調整部をさらに含む、請求項５に記載の半導体装置。
8. 請求項１から請求項７のいずれか１項に記載の半導体装置を備える、電源装置。

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