KR20000003355A - 테스트 패드를 이용한 반도체 장치의 내부 전압발생 회로 및방법 - Google Patents

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Abstract

테스트 장비 및 수리(repair) 장비를 여러 차례 옮길 필요 없이 테스트를 수행할 수 있는 반도체 장치의 내부 전압 발생 회로 및 방법에 관한 것이다. 반도체 장치의 내부 전압 발생 회로는 테스트 시에 외부 전원 전압(Vext) 및 접지 전압(Vss)이 선택적으로 인가될 수 있는 복수의 테스트용 전원 전압 패드와, 상기 복수의 테스트용 전원 전압 패드에 결합되어 테스트 시에 상기 복수의 테스트용 전원 전압 패드로 인가되는 신호에 따라 제어 신호(S)를 발생하고, 그 안에 포함된 퓨즈가 프로그램된 후에는 그 퓨즈 프로그램 상태에 근거하여 제어 신호(S)를 발생하는 퓨즈 프로그램가능 제어 신호 발생부와, 상기 외부 전원 전압(Vext)을 입력하여 일정한 레벨의 기준 전압(Vr1)을 발생하는 기준 전압 발생부와, 상기 퓨즈 프로그램가능 제어 신호 발생부의 출력에 따라 상기 기준 전압(Vr1)의 레벨을 조정하여 출력하는 전압 레벨 조정부를 포함하여 구성된다.

Description

테스트 패드를 이용한 반도체 장치의 내부 전압 발생 회로 및 방법
본 발명은 반도체 장치에 관한 것으로, 특히 반도체 장치의 내부 전압 발생 회로에 관한 것이다.
최근, 반도체 장치는 일반적으로 저전압, 저소비 전력화를 위하여, 외부 전원 전압을 입력하여 이보다 낮은 내부 전압을 발생하는 내부 전압 발생 회로를 채용하고 있다. 예를 들어, EDO DRAM과 같은 반도체 메모리 장치에서 내부 전압 발생 회로는 3.3 V의 외부 전원 전압을 약 2.8V의 내부 전원 전압으로 낮추는 역할을 한다.
그러나 제조 공정상의 편차 등으로 인하여 반도체 장치의 내부 전압 발생 회로에서 발생되는 전압의 레벨이 원하는 전압 레벨이 아닌 경우가 발생할 수 있다. 이러한 결점을 반도체 장치의 테스트 단계에서 수리(repair)하기 위하여, 퓨즈 프로그램가능 내부 전압 발생 회로가 제안되어 있다.
도 1은 일반적인 퓨즈 프로그램가능한 반도체 장치의 내부 전압 발생 회로를 나타내는 블록도이다.
도 1을 참조하면, 내부 전압 발생 회로(100)는 기준 전압 발생부(200), 전압 레벨 조정부(400), 내부 전압 구동부(500)를 포함하여 구성되며, 발생된 내부 전원 전압(Vint)은 내부 회로(600)로 인가된다.
기준 전압 발생부(200)는 온도 및 외부 전원 전압(Vext)의 변동에도 무관하여 일정한 레벨의 기준 전압(Vr1)을 발생하여 이를 전압 레벨 조정부(400)로 인가한다.
퓨즈 프로그램가능 제어 신호 발생부(300)는 복수의 퓨즈를 포함하여 구성되며, 테스트 단계에서 선택적으로 퓨즈가 프로그램된다. 그리하여, 프로그램된 퓨즈 상태에 따라 복수의 제어 신호(S)중 어느 하나를 액티브하여 출력한다. 전압 레벨 조정부(400)는 기준 전압(Vr1)의 레벨을 조정(trimming)하여 그 출력(Vr2)을 내부 전압 구동부(500)로 인가한다. 이 때, 어느 레벨로 조정(trimming)하는지는 복수의 제어 신호(S)의 상태에 따라 달라진다. 내부 전압 구동부(500)는 전압(Vr2)에 기초하여 내부 회로(600)를 구동할 수 있는 내부 전원 전압(Vint)을 발생한다. 즉, 퓨즈 프로그램가능 제어 신호 발생부(300)에 포함된 퓨즈를 적절히 프로그램(예를 들어, 선택적으로 단선함)함으로써 전압 레벨 조정부(400)의 출력 전압(Vr2)의 레벨을 조정하고, 그에 기초하여 발생되는 내부 전원 전압(Vint)의 레벨을 조정할 수 있다.
이러한, 종래의 퓨즈 프로그램가능한 내부 전압 발생 회로를 포함하는 반도체 장치에 대한 테스트는 다음과 같이 이루어져야 한다. 먼저, 테스트 장비를 내부 전원 전압(Vint) 레벨을 측정한다. 그런 다음, 반도체 장치를 수리 장비로 옮긴 후, 수리 장비로 내부 전압 발생 회로에 포함된 퓨즈를 선택적으로 단선시킴으로써 내부 전원 전압(Vint)을 조정한다. 내부 전원 전압(Vint)을 조정한 후, 다시 반도체 장치를 테스트 장비를 옮겨서, 반도체 장치의 기능을 프리테스트한다. 프리테스트란, 예를 들어, 반도체 메모리 장치에서 데이터 읽기/쓰기 등의 동작이 제대로 이루어지는지를 테스트하는 것이다. 불량이 있는 경우, 다시 수리 장비에 반도체 장치를 옮겨서 반도체 장치중 기능 블록에 포함된 퓨즈를 선택적으로 단선시킴으로써 불량을 수리한다. 이러한 수리는, 예를 들어, 반도체 메모리 장치에서 로우 및 칼럼 불량에 대한 수리가 포함된다. 반도체 장치의 기능 블록에 대한 수리를 한 후, 다시 반도체 장치를 테스트 장비로 옮겨서 포스트테스트를 실행한다.
이와 같이, 종래의 내부 전압 발생 회로를 포함하는 반도체 장치는, 테스트 및 수리를 위하여, 반도체 장치를 테스트 장비와 수리 장비로 여러 번에 걸쳐서 옮겨야 하는 문제점이 있다. 따라서, 테스트 및 수리에 시간이 오래 걸리고, 또한 작업이 번거롭다는 문제점이 있다.
따라서, 본 발명의 목적은 테스트 및 수리 시에 테스트 장비 및 수리 장비로 반도체 장치를 옮겨야 하는 횟수를 줄일 수 있는 반도체 장치의 내부 전압 발생 회로를 제공하는 것이다.
본 발명의 다른 목적은, 테스트 및 수리시의 작업의 번거로움을 감소시킬 수 있는 반도체 장치의 내부 전압 발생 회로를 제공하는 것이다.
본 발명의 또 다른 목적은 반도체 장치의 내부 전압 발생 방법을 제공하는 것이다.
도 1은 일반적인 반도체 장치의 내부 전압 발생 회로의 일 예를 나타낸 블록도.
도 2는 본 발명에 따른 반도체 장치의 내부 전압 발생 회로의 일 실시예를 나타낸 블록도.
도 3은 본 발명에 따른 반도체 장치의 내부 전압 발생 회로의 다른 실시예를 나타낸 블록도.
도 4는 본 발명에 따른 반도체의 장치의 내부 전압 발생 회로의 또 다른 실시예를 나타낸 블록도.
도 5는 도 2∼도 4에 도시된 기준 전압 발생부의 일 실시예에 따른 구체적인 회로도.
도 6은 도 2∼도 4에 도시된 퓨즈 프로그램가능 제어 신호 발생부의 일 실시예에 따른 구체적인 회로도.
도 7은 도 2∼도 4에 도시된 전압 레벨 조정부의 일 실시예에 따른 구체적인 회로도.
도 8은 도 6에 도시된 퓨즈 회로의 일 실시예에 따른 구체적인 회로도.
도 9는 도 3 및 도 4에 도시된 기준 전압 증폭부의 일 실시예에 따른 구체적인 회로도.
도 10 및 도 11은 본 발명에 따른 반도체 장치의 내부 전압 발생 회로를 시뮬레이션하여 얻은 전압 그래프.
도 12는 도 4에 도시된 스탠바이 내부 전압 구동부의 일 실시예에 따른 구체적인 회로도.
도 13은 도 4에 도시된 액티브 내부 전압 구동부의 일 실시예에 따른 구체적인 회로도.
도 14는 본 발명의 다른 실시예에 따른 퓨즈 프로그램가능 제어 신호 발생부를 나타낸 블록도.
도 15는 도 14의 퓨즈 회로부의 일 실시예를 나타내는 도면.
도 16은 도 15에 도시된 퓨즈 회로의 일 실시예를 나타내는 회로도.
도 17은 도 14의 가상 퓨즈 회로부의 일 실시예를 나타내는 회로도.
도 18은 본 발명에 의한 반도체 장치의 내부 전압 발생 방법의 일 실시예를 나타내는 순서도.
도 19 및 도 20은 각각 본 발명의 다른 실시예에 따른 반도체 장치의 내부 전압 발생 방법의 일부를 나타내는 순서도.
도 21은 본 발명의 또 다른 실시예에 따른 반도체 장치의 내부 전압 발생 방법을 설명하기 위한 순서도.
<도면의 주요 부분에 대한 부호의 설명>
100…내부 전압 발생 회로 200…기준 전압 발생부
300…퓨즈 프로그램가능 제어 신호 발생부
310…퓨즈 회로부 320…디코딩부
400…전압 레벨 조정부 500…내부 전압 구동부
600…내부 회로 700…기준 전압 증폭부
800…스트레스 전압 발생부 900…기준 전압 변형부
TP0, TP1, ..., TPn … 테스트용 전원 전압 패드
S, S0, S1, S2, S3, S4, S5, S6, S7… 제어 신호
상기 목적을 달성하기 위하여, 본 발명의 한 측면에 따르면, 내부 회로를 구동하기 위하여 반도체 장치의 외부에서 인가되는 외부 전원 전압(Vext)을 변환하여 내부 전원 전압(Vint)을 발생하는 반도체 장치의 내부 전압 발생 회로에 있어서, 테스트 시에 외부 전원 전압(Vext) 및 접지 전압(Vss)이 선택적으로 인가될 수 있는 복수의 테스트용 전원 전압 패드와; 상기 복수의 테스트용 전원 전압 패드에 결합되어 테스트 시에 상기 복수의 테스트용 전원 전압 패드로 인가되는 신호에 따라 제어 신호(S)를 발생하고, 그 안에 포함된 퓨즈가 프로그램된 후에는 그 퓨즈 프로그램 상태에 근거하여 제어 신호(S)를 발생하는 퓨즈 프로그램가능 제어 신호 발생부와; 상기 외부 전원 전압(Vext)을 입력하여 일정한 레벨의 기준 전압(Vr1)을 발생하는 기준 전압 발생부와; 상기 퓨즈 프로그램가능 제어 신호 발생부의 출력에 따라 상기 기준 전압(Vr1)의 레벨을 조정하여 출력하는 전압 레벨 조정부를 포함하는 반도체 장치의 내부 전압 발생 회로가 제공된다.
반도체 장치의 내부 전압 발생 회로는 전압 레벨 조정부의 출력을 수신하여 상기 내부 회로를 구동하기 위한 내부 전원 전압(Vint)을 발생하는 내부 전압 구동부를 더 포함할 수 있다. 또한, 기준 전압 발생부와 전압 레벨 조정부 사이에 결합되어, 상기 기준 전압(Vr1)을 증폭하여 증폭된 기준 전압(Vr3)을 상기 전압 레벨 조정부로 인가하는 기준 전압 증폭부를 더 포함할 수 있다.
본 발명의 실시예에 따르면, 반도체 장치의 내부 전압 발생 회로는 외부 전원 전압(Vext)을 입력하여 그에 비례하는 스트레스 전압(Vstress)을 발생하는 스트레스 전압 발생부와; 전압 레벨 조정부의 출력인 조정 기준 전압(Vr2)과 상기 스트레스 전압(Vstress)을 입력하여 상기 외부 전원 전압(Vext)이 소정 레벨 이하인 경우에는 상기 조정 기준 전압(Vr2)을 출력하고 소정 레벨 이상인 경우에는 상기 스트레스 전압(Vstress)을 출력하는 기준 전압 변형부를 더 포함한다. 이 때, 전압 레벨 조정부의 출력을 수신하여 상기 내부 회로를 구동하기 위한 내부 전원 전압(Vint)을 발생하는 내부 전압 구동부가 더 포함될 수 있다. 여기서, 내부 전압 구동부는, 상기 반도체 장치의 동작 모드가 액티브 모드인지 스탠바이 모드인지를 나타내는 동작 모드 신호를 발생하는 동작 모드 신호 발생부와; 상기 동작 모드 신호가 액티브 모드인 경우에 활성화되어 상기 기준 전압 변형부의 출력인 스트레스 기준 전압(Vr)에 근거하여 상기 내부 회로를 구동하는 내부 전원 전압(Vint)을 발생하는 액티브 내부 전압 구동부와; 액티브 모드 및 스탠바이 모드에서 모두 활성화되어 상기 스트레스 기준 전압(Vr)에 근거하여 상기 내부 회로를 구동하는 내부 전원 전압(Vint)을 발생하는 스탠바이 내부 전압 구동부를 포함할 수 있다.
본 발명의 실시예에 따르면, 퓨즈 프로그램가능 제어 신호 발생부는, 각각 그 안에 프로그램가능한 퓨즈를 포함하며 상기 복수의 테스트용 전원 전압 패드에 각각 결합되어 있는 복수의 퓨즈 회로를 포함하는 퓨즈 회로부와; 상기 퓨즈 회로부의 출력을 디코딩하여 상기 제어 신호(S)를 발생하는 디코딩부를 포함하여 구성될 수 있다.
본 발명의 실시예에 따르면, 전압 레벨 조정부는, 조정될 전압이 입력되는 입력 단자와; 레벨이 조정된 조정 기준 전압(Vr2)이 출력되는 출력 단자와; 상기 입력 단자와 접지 전압(Vss) 단자 사이에 직렬로 연결되어 있는 복수의 저항들과; 상기 입력 단자와 출력 단자 사이에, 그리고 상기 저항들의 연결점과 상기 출력 단자 사이에, 각각 결합되어 있으며 상기 제어 신호중 해당되는 것에 의해 온/오프되는 복수의 트랜스퍼게이트들을 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 퓨즈 프로그램가능 제어 신호 발생부는, 테스트 모드인지를 나타내는 테스트 모드 신호(Ptest)를 발생하는 테스트 모드 신호 발생부와; 상기 테스트 모드 신호(Ptest)를 입력하여 테스트 모드에서 활성화되어 상기 복수의 테스트용 전원 전압 패드로 인가되는 신호에 따라 정 출력(CUT) 및 부 출력(CUTB) 신호를 발생하는 가상 퓨즈 회로부와; 상기 테스트 모드 신호(Ptest)를 입력하여 테스트 모드가 아닌 경우에 활성화되고, 복수의 퓨즈를 포함하여 퓨즈가 프로그램된 상태에 따라 정 출력 및 부 출력 신호를 발생하는 퓨즈 회로부와; 상기 가상 퓨즈 회로부 및 상기 퓨즈 회로부의 출력에 결합되어, 상기 정 출력 및 상기 부 출력 신호를 디코딩하는 디코딩부를 포함할 수 있다.
여기서, 가상 퓨즈 회로부는, 상기 복수의 테스트용 전원 전압 패드(TP0, TP1, ..., TPn)에 그 입력이 각각 결합되어 복수의 제1 인버터들(INV42, INV44, INV46)과; 상기 복수의 제1 인버터들(INV42, INV44, INV46)의 출력과 상기 정 출력(CUTO, CUT1, ..., CUTn) 사이에 각각 결합되어 있으며, 상기 테스트 모드 신호(Ptest)가 테스트 모드를 나타낼 때 턴온되는 복수의 제1 트랜스퍼게이트들(T22, T26, T30)과; 상기 복수의 테스트용 전원 전압 패드(TP0, TP1, ..., TPn)와 상기 부 출력(CUTB0, CUTB1, ..., CUTBn) 사이에 각각 결합되어 있으며, 상기 테스트 모드 신호(Ptest)가 테스트 모드를 나타낼 때 턴온되는 복수의 제2 트랜스퍼게이트들(T24, T28, T32)을 포함하여 구성될 수 있다. 또한, 퓨즈 회로부는, 외부 전원 전압(Vext)에 그 소스가 연결되고 게이트로 테스트 모드 신호(Ptest)가 인가되는 PMOS 트랜지스터(Q48)와; 각각 그 안에 퓨즈를 포함하고, 상기 PMOS 트랜지스터의 드레인에 결합되어 상기 테스트 모드 신호(Ptest)가 "로우" 레벨인 경우에 외부 전원 전압(Vext)을 입력하여, 그 안에 포함된 퓨즈가 프로그램된 상태에 따라 정 출력 및 부 출력 신호를 출력하는 복수의 퓨즈 회로들(342, 344, 346)을 포함하여 구성될 수 있다.
본 발명의 다른 측면에 따르면, 내부 회로를 구동하기 위하여 반도체 장치의 외부에서 인가되는 외부 전원 전압(Vext)을 변환하여 내부 전원 전압(Vint)을 발생하는 반도체 장치의 내부 전압 발생 방법에 있어서, 외부 전원 전압(Vext)을 입력하여 일정한 레벨의 기준 전압을 발생하는 단계와; 상기 기준 전압에 근거하여 내부 전원 전압(Vint)을 발생하는 단계와; 상기 내부 전원 전압(Vint)을 측정하는 단계와; 상기 측정된 내부 전원 전압(Vint)과 바람직한 내부 전원 전압(Vint)을 비교하는 단계와; 상기 비교하는 단계의 결과에 근거하여, 복수의 테스트용 전원 전압 패드를 통하여 외부 전원 전압(Vext) 또는 접지 전압(Vss)을 선택적으로 인가하여 조정용 제어 신호를 발생하는 단계와; 상기 조정용 제어 신호에 근거하여 상기 기준 전압의 레벨을 조정하여 조정 기준 전압(Vr2)을 발생하는 단계와; 상기 조정 기준 전압에 근거하여 조정된 내부 전원 전압을 발생하는 단계를 포함하는 반도체 장치의 내부 전압 발생 방법이 제공된다. 또한, 상기 조정된 내부 전원 전압으로 상기 내부 회로를 구동하면서, 상기 내부 회로를 테스트하는 단계와; 테스트가 종료된 후 상기 조정용 제어 신호와 동일한 제어 신호가 발생되도록 제어 신호 발생을 위한 퓨즈를 프로그래밍하는 단계가 더 포함될 수 있다. 바람직하게는, 상기 프로그래밍하는 단계와 동시에, 상기 내부 회로에 대한 수리(repair)가 수행된다.
본 발명의 실시예에 따르면, 상기 기준 전압을 발생하는 단계와 상기 조정 기준 전압(Vr2)을 발생하는 단계 사이에, 상기 기준 전압을 증폭하는 단계를 더 포함하고, 상기 조정 기준 전압(Vr2)은 상기 증폭된 기준 전압을 상기 조정용 제어 신호에 따라 조정함으로써 발생되도록 할 수 있다. 여기서, 상기 측정하는 단계 전에 수행되는 상기 내부 전원 전압을 발생하는 단계는, 복수의 테스트용 전원 전압 패드에 디폴트 신호로서 외부 전원 전압(Vext)을 인가하여 측정용 제어 신호를 발생하는 단계와; 상기 증폭된 기준 전압을 상기 측정용 제어 신호에 따라 조정(trimming)하는 단계를 포함함이 바람직하다.
본 발명의 실시예에 따르면, 외부 전원 전압(Vext)에 비례하는 스트레스 전압(Vstress)을 발생하는 단계와; 상기 조정 기준 전압(Vr2)과 상기 스트레스 전압(Vstress)을 조합하여 스트레스 기준 전압(Vr)을 발생하는 단계를 더 포함하고, 상기 스트레스 기준 전압(Vr)에 근거하여 상기 내부 회로를 구동하기 위한 내부 전원 전압(Vint)을 발생하도록 할 수 있다.
이어서, 첨부한 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.
도 2는 본 발명에 따른 반도체 장치의 내부 전압 발생 회로의 일 실시예를 나타낸 블록도이다.
도 2를 참조하면, 내부 전압 발생 회로(100)는 복수의 테스트용 전원 전압 패드(TP0, TP1, ..., TPn), 퓨즈 프로그램가능 제어 신호 발생부(300), 기준 전압 발생부(200), 전압 레벨 조정부(400), 내부 전압 구동부(500)를 포함하고, 내부 전압 발생 회로(100)에서 발생된 내부 전원 전압(Vint)은 내부 회로(600)로 인가된다.
기준 전압 발생부(200)는 반도체 장치의 외부에서 인가되는 외부 전원 전압(Vext)으로부터 기준 전압(Vr1)을 발생한다. 외부 전원 전압(Vext)은 예를 들어 3.3 V일 수 있으며, 기준 전압(Vr1)은 외부 전원 전압(Vext) 및 온도에 의존하지 않는 특성을 갖는다. 기준 전압(Vr1)은 예를 들어 0.77V일 수 있다. 전압 레벨 조정부(400)는 제어 신호(S)에 따라 기준 전압(Vr1)의 레벨을 조정(trimming)하여 조정 기준 전압(Vr2)을 발생한다. 조정 기준 전압(Vr2)은 예를 들어 2.77V일 수 있다.
구체적인 실시예에서, 외부 전원 전압(Vext)이 일정 레벨(Vth1), 예를 들어 2.6V보다 작은 경우에 조정 기준 전압(Vr2)은 외부 전원 전압(Vext)과 동일한 레벨이 되도록 조정되고, 외부 전원 전압(Vext)이 2.6V 이상인 경우에는 조정 기준 전압(Vr2)은 소정 전위, 예를 들어 2.77V가 되도록 조정될 수 있다.
도 5는 기준 전압 발생부(200)의 일 실시예에 따른 구체적인 회로도를 나타낸 것으로, 기준 전압 발생부(200)는 2개의 PMOS 트랜지스터(M1, M2), 2개의 NMOS 트랜지스터(M3, M4), 저항(R10)으로 구성되어 있다. 도 5에서, PMOS 트랜지스터(M1)의 게이트는 PMOS 트랜지스터(M2)의 게이트 및 그 자신의 드레인에 공통으로 결합되어 있다. PMOS 트랜지스터(M2)의 드레인은 기준 전압 발생부(200)의 출력 단자로서 작용하며, NMOS 트랜지스터(M4)의 드레인 및 NMOS 트랜지스터(M4)의 게이트에 공통으로 결합되어 있다. 저항(R10)은 NMOS 트랜지스터(M3)의 소스와 접지 전압(Vss) 사이에 결합되어 있다. 이와 같이 구성된 기준 전압 발생부(200)는 온도 및 외부 전원 전압(Vext)의 변동에 무관하게 일정한 기준 전압(Vr1)을 발생할 수 있다.
다시 도 2를 참조하면, 복수의 테스트용 전원 전압 패드(TP0, TP1, ..., TPn)는 퓨즈 프로그램가능 제어 신호 발생부(300)에 결합되어 있다. 테스트 단계에서, 퓨즈 프로그램가능 제어 신호 발생부(300)에 포함되는 복수의 퓨즈는 프로그램이 되어 있지 않은 상태이다. 예를 들어, 선택적으로 퓨즈를 단선함으로써 프로그래밍을 수행하는 경우, 내부 전원 전압(Vint)의 조정을 위한 테스트 단계에서, 복수의 퓨즈는 모두 연결된 상태를 유지하고 있다. 이러한 상태에서, 마치 퓨즈가 프로그래밍된 것처럼, 즉 퓨즈가 선택적으로 단선된 것과 같은 신호를 테스트용 전원 전압 패드(TP0, TP1, ..., TPn)를 통해서 인가하도록 한다.
구체적으로, 테스트용 전원 전압 패드(TP0, TP1, ..., TPn)를 통해서 외부 전원 전압(Vext)을 인가하면서, 내부 전압 구동부(500)에서 출력되는 내부 전원 전압(Vint)의 레벨을 측정한다. 이 때, 내부 전원 전압(Vint)의 레벨은 원하는 전압 레벨이 아닐 수 있다. 내부 전원 전압(Vint) 레벨이 원하는 전압 레벨이 아닌 경우, 전압 레벨을 어느 정도 조정할 것인지를 결정한다. 그리고 결정된 조정 정도에 근거하여, 복수의 테스트용 전원 전압 패드(TP0, TP1, ..., TPn)에 선택적으로 외부 전원 전압(Vext) 또는 접지 전압(Vss)을 인가한다. 이와 같이 하면, 마치 퓨즈가 프로그래밍된 것과 마찬가지로, 복수의 제어 신호(S)중 어느 하나를 선택적으로 액티브시킬 수 있다.
또한, 퓨즈 프로그램가능 제어 신호 발생부(300)에 포함된 퓨즈가 프로그램되지 않은 상태에서 기능 블록에 대한 테스트를 수행한다. 이 때, 복수의 테스트용 전원 전압 패드(TP0, TP1, ..., TPn)에는 상기한 바와 같이 레벨 조정 정도에 근거하여 결정된 외부 전원 전압(Vext) 또는 접지 전압(Vss)이 선택적으로 인가된 상태에서, 기능 블록에 대한 테스트가 수행된다.
여기서, 테스트용 전원 전압 패드(TP0, TP1, ..., TPn)의 수는 레벨 조정의 정도에 따라 달라질 수 있다. 예를 들어, 테스트용 전원 전압 패드(TP0, TP1, ..., TPn)가 3개인 경우에는 제어 신호(S)는 23=8개가 되고, 조정되는 전압 레벨은 8개의 전압 레벨중 어느 하나가 될 수 있다. 마찬가지로, 테스트용 전원 전압 패드(TP0, TP1, ..., TPn)가 4개인 경우, 제어 신호(S)는 24=16개가 되고, 조정되는 전압 레벨은 16개의 전압 레벨중 어느 하나가 될 것이다.
도 3은 본 발명에 따른 반도체 장치의 내부 전압 발생 회로의 다른 실시예를 나타낸 블록도이다.
도 3에서, 도 2에서와 동일한 구성요소에는 동일한 참조부호를 첨부하고 그 설명을 생략하기로 한다. 도 3을 참조하면, 기준 전압 발생부(200)와 전압 레벨 조정부(400) 사이에 결합된 기준 전압 증폭부(700)를 더 포함하고 있다.
기준 전압 증폭부(700)는 예를 들어 차동증폭기로 구성될 수 있으며 기준 전압 발생부(200)의 출력인 기준 전압(Vr1)을 증폭하여 증폭된 기준 전압(Vr3)을 발생한다. 이러한 구성에 있어서도, 내부 전원 전압(Vint)의 레벨 조정을 위한 테스트 및 기능 블록에 대한 테스트는 도 2에서 설명한 바와 마찬가지로 이루어진다.
본 발명의 다른 실시예에 따르면, 도 3에서의 기준 전압 증폭부(700)는 전압 레벨 조정부(400)와 내부 전압 구동부(500) 사이에 결합될 수 있다. 이 경우, 기준 전압 증폭부(700)는 조정 기준 전압(Vr2)을 증폭하여 증폭된 기준 전압을 내부 전압 구동부(500)로 인가한다.
도 4는 본 발명에 따른 반도체의 장치의 내부 전압 발생 회로의 또 다른 실시예를 나타낸 블록도이다. 도 4에서, 도 2 및 도 3에서와 동일한 구성요소에는 동일한 참조 부호를 첨부하고 그 설명을 생략하기로 한다.
도 4를 참조하면, 내부 전압 발생 회로(100)는 기준 전압 발생부(200), 기준 전압 증폭부(700), 퓨즈 프로그램가능 제어 신호 발생부(300), 복수의 테스트용 전원 전압 패드(TP0, TP1, ..., TPn), 전압 레벨 조정부(400), 내부 전압 구동부(500), 스트레스 전압 발생부(800), 기준 전압 변형부(900)를 포함하여 구성되어 있으며, 내부 전압 구동부(500)에서 발생되는 내부 전원 전압(Vint)에 의해 내부 회로(600)가 구동된다.
도 4에서, 스트레스 전압 발생부(800)는 외부 전원 전압(Vext)을 입력하여, 스트레스 전압(Vstress)을 발생한다. 스트레스 전압(Vstress)은, 외부 전원 전압(Vext)이 일정 레벨(즉, 문턱치, Vth1)) 이하인 경우에는 대략 접지 전압(Vss)과 같은 레벨이며, 외부 전원 전압(Vext)이 문턱치(Vth1) 이상인 경우에는, 외부 전원 전압(Vext)에 비례하여 증가된다. 여기서, 문턱치(Vth1)는 바람직한 내부 전원 전압(Vint) 보다 작게 설정함이 바람직하다. 이와 같이, 스트레스 전압(Vstress)은 외부 전원 전압(Vext)에 따라 선형적으로(linear) 변하는 전압으로서 스트레스 모드(stress mode 또는 Burn-in mode)를 위해 필요하다.
기준 전압 변형부(900)는 전압 레벨 조정부(400)로부터 입력되는 조정 기준 전압(Vr2)과 스트레스 전압 발생부(800)로부터 입력되는 스트레스 전압(Vstress)을 조합하여, 스트레스 기준 전압(Vr)을 발생한다. 실시예에 따르면, 스트레스 기준 전압(Vr)은, 외부 전원 전압(Vext)이 소정 문턱치(Vth2), 예를 들어 4.6V보다 작으면 조정 기준 전압(Vr2)과 동일하며, 외부 전원 전압(Vext)이 소정 문턱치(Vth2), 예를 들어 4.6V보다 크면, 스트레스 기준 전압(Vr)은 스트레스 전압(Vstress)과 동일하게 된다. 여기서, 문턱치(Vth2)는 바람직한 내부 전원 전압(Vint)의 레벨보다 높게 설정되는 것이 바람직하다.
도 4에서, 내부 전압 구동부(500)는 동작 모드 신호 발생부(510), 스탠바이 내부 전압 구동부(520), 액티브 내부 전압 구동부(530)를 포함한다.
동작 모드 신호 발생부(510)는 반도체 장치의 외부에서 인가되는 신호들, 예를 들어 반도체 메모리 장치에서 /CAS, /RAS, /WE 등과 같은 신호에 근거하여 그 반도체 장치의 동작 모드가 액티브 모드인지 스탠바이 모드인지를 구별하는 동작 모드 신호(Pact)를 발생한다. 실시예에서, 동작 모드 신호(Pact)는 "하이" 레벨인 경우에는 액티브 모드를 나타내고, "로우" 레벨인 경우에는 스탠바이 모드를 나타낸다. 도 4에 도시된 실시예에서, 스탠바이 내부 전압 구동부(520)는 동작 모드에 관계없이 항상 활성화되는데 반하여, 액티브 내부 전압 구동부(530)는 동작 모드 신호(Pact)가 "하이" 레벨인 경우, 즉 액티브 모드인 경우에만 활성화된다. 따라서, 스탠바이 모드인 경우에는 스탠바이 내부 전압 구동부(520)만이 스트레스 기준 전압(Vr)에 근거하여 내부 전원 전압(Vint)을 발생하고, 액티브 모드인 경우에는 스탠바이 내부 전압 구동부(520) 및 액티브 내부 전압 구동부(530)가 모두 활성화되어 내부 전원 전압(Vint)을 발생한다.
여기서, 상기 스탠바이 내부 전압 구동부(520)는 전류 구동 능력(current drivability)이 높이기 위하여 전압 추종회로(Voltage follower)로 구성할 수 있다. 스탠바이 모드에서, 스탠바이 내부 전압 구동부(520)의 출력인 내부 전원 전압(Vint)에 의해, 예를 들어 반도체 메모리장치에서, /RAS 버퍼, /CAS 버퍼, 비트 라인 프리차지 전압(VBLP) 발생기, VCP발생기, 기준 전압(VREF) 발생기, VBB레벨 검출기 등을 구동할 수 있다.
액티브 내부 전압 구동부(530)도 또한 전압 추종 회로로 구성할 수 있으며, 이 경우에 액티브 내부 전압 구동부(530)의 전류 구동 능력을 상기 스탠바이 내부 전압 구동부(520)의 전류 구동 능력보다 크게 하는 것이 바람직하다.
도 6은 도 2∼도 4에 도시된 퓨즈 프로그램가능 제어 신호 발생부의 일 실시예에 따른 구체적인 회로도이다.
도 6을 참조하면, 퓨즈 프로그램가능 제어 신호 발생부(300)는 퓨즈 회로부(310)와 디코딩부(320)를 포함하여 구성되어 있다.
퓨즈 프로그램가능 제어 신호 발생부(300)에 결합되어 있다.
퓨즈 회로부(310)는 복수의 퓨즈 회로들(312, 314, 316)을 포함하며, 각 퓨즈 회로들(312, 314, 316)에는 3개의 테스트용 전원 전압 패드(TP0, TP1, TP2)가 각각 결합되어 있다. 퓨즈 회로들(312, 314, 316) 각각은 그 안에 퓨즈를 포함하여 구성되며, 퓨즈의 프로그램 상태에 따라 그 출력이 달라질 수 있다. 예를 들어, 초기 상태에는 퓨즈가 연결되어 있다가, 프로그래밍에 의해 선택적으로 퓨즈가 단선될 수 있다. 퓨즈 회로들(312, 314, 316)은 각각 정 출력(CUTO, CUT1, CUT2) 및 부 출력(CUTB0, CUTB1, CUTB2)을 갖고 있다. 정 출력(CUTO, CUT1, CUT2)은 퓨즈가 연결되어 있는 경우에는 테스트용 전원 전압 패드(TP0, TP1, ..., TPn)에 인가되는 신호에 상응하는 신호를 출력하고 퓨즈가 프로그래밍에 의해 단선된 경우에는 접지 전압(Vss)에 상응하는 신호를 출력한다. 또한 부 출력(CUTB0, CUTB1, CUTB2)은 정 출력(CUTO, CUT1, CUT2)에 각각 반대되는 신호를 출력한다. 디코딩부(320)는 8개의 NAND 게이트(GO, G1, G2, G3, G4, G5, G6, G7) 및 8개의 인버터(INV0, INV1, INV2, INV3, INV4, INV5, INV6, INV7)를 포함하여 구성되어 있다. 이와 같이 구성된 디코딩부(320)는 퓨즈 회로부(310)의 정 출력(CUTO, CUT1, CUT2) 및 부 출력(CUTB0, CUTB1, CUTB2)에 따라 각각 다음 표와 같이 어느 하나가 액티브되는 복수의 제어 신호(S0, S1, S2, S3, S4, S5, S6, S7)와 각각 그에 반전된 값을 가지는 복수의 반전 제어 신호(SB0, SB1, SB2, SB3, SB4, SB5, SB6, SB7)는 제어 신호(S0, S1, S2, S3, S4, S5, S6, S7)를 출력한다.
이와 같은 제어 신호(S0, S1, S2, S3, S4, S5, S6, S7) 및 반전 제어 신호(SB0, SB1, SB2, SB3, SB4, SB5, SB6, SB7)는 도 7에 도시된 바와 같은 전압 레벨 조정부(400)로 인가된다.
도 7은 본 발명의 일 실시예에 따른 전압 레벨 조정부를 나타낸 것으로, 통상의 저항을 이용한 전압 분배기로 구성되어 있다. 구체적으로, 도 7의 전압 레벨 조정부(400)는 복수의 저항(R0, R1, R2, R3, R4, R5, R6, R7, R8) 및 복수의 트랜스퍼게이트(T0, T1, T2, T3, T4, T5, T6, T7)를 포함하여 구성되어 있다. 트랜스퍼게이트(T0, T1, T2, T3, T4, T5, T6, T7)의 각각은 드레인 및 소스가 공통 결합되어 있는 한 쌍의 PMOS 트랜지스터 및 NMOS 트랜지스터로 구성되어 있다. 저항(R0, R1, R2, R3, R4, R5, R6, R7, R8)은 증폭된 기준 전압(Vr3)이 인가되는 입력 단자와 접지 전압(Vss) 사이에 직렬로 연결되어 있으며, 증폭된 기준 전압(Vr3)이 인가되는 입력 단자와 조정 기준 전압(Vr2)이 출력되는 출력 단자 사이, 그리고 저항들 사이의 연결점들과 출력 단자 사이에 트랜스퍼게이트(T0, T1, T2, T3, T4, T5, T6, T7)가 각각 연결되어 있다. 트랜스퍼게이트(T0, T1, T2, T3, T4, T5, T6, T7)의 스위칭을 제어하기 위하여 상응하는 제어 신호(S0, S1, S2, S3, S4, S5, S6, S7) 및 반전 제어 신호(SB0, SB1, SB2, SB3, SB4, SB5, SB6, SB7)가 각각 인가된다. 따라서, 제어 신호(S0, S1, S2, S3, S4, S5, S6, S7)중 액티브된 제어 신호에 따라 증폭된 기준 전압(Vr3)이 조정(trimming)되어 조정 기준 전압(Vr2)으로서 출력된다. 예를 들어, 제어 신호(S0)가 "하이" 레벨로 액티브된 경우에는 증폭된 기준 전압(Vr3)이 그대로 조정 기준 전압(Vr2)으로서 출력된다. 반면에 제어 신호(S5)가 "하이" 레벨로 액티브된 경우에, 조정 기준 전압(Vr2)의 레벨은 다음 식과 같다.
여기서, 모든 저항(R0, R1, R2, R3, R4, R5, R6, R7, R8)의 값이 동일한 경우에 조정 기준 전압(Vr2)의 레벨은 다음과 같다.
또한, 전압 레벨 조정을 소정 구간에서 미세하게 수행하고자 하는 경우에는, 저항(R7, R8)의 값을 상대적으로 크게 설정하고, 저항(R0∼R6)의 값을 상대적으로 작게 설정할 수 있다.
도 8은 도 6에 도시된 퓨즈 회로(312)의 일 실시예에 따른 구체적인 회로도이다. 도 6에서 다른 퓨즈 회로(314, 316)도 동일하게 구성된다.
도 8을 참조하면, 퓨즈(F0)는 테스트용 전원 전압 패드(TP0)와 노드(N1) 사이에 결합되어 있다. NMOS 트랜지스터(Q2)는 그 소스 드레인이 공통으로 접지 전압(Vss) 단자에 결합되고 게이트가 노드(N1)에 결합되어 커패시터로서 사용되고 있다. NMOS 트랜지스터(Q4)는 소스 드레인 경로가 노드(N1)와 접지 전압(Vss) 단자 사이에 형성되어 있으며 게이트는 노드(N2)에 결합되어 있다. 인버터들(INV22, INV24, INV26)에는 외부 전원 전압(Vext) 및 접지 전압(Vss)이 상호 직렬로 연결되어 버퍼로서 작용한다. 또한, 인버터(INV26)의 출력이 퓨즈 회로(312)의 정 출력(CUT0)이 되고, 인버터(INV24)의 출력이 퓨즈 회로(312)의 부 출력(CUTB0)이 된다.
이러한 구성을 가지는 퓨즈 회로(312)의 동작을 설명한다. 먼저, 퓨즈(F0)가 절단되지 않은 경우를 살펴본다. 퓨즈(F0)가 절단되지 않은 경우, 노드(N1)에는 테스트용 전원 전압 패드(TP0)에 인가되는 신호가 그대로 나타난다. 따라서, 테스트용 전원 전압 패드(TP0)에 외부 전원 전압(Vext)을 인가하면, 노드(N1)는 외부 전원 전압(Vext)과 동일한 전압 레벨을 나타낸다. 인버터(INV22)는 노드(N1)의 전위를 반전하므로, "로우" 레벨이 되고, 그에 따라 NMOS 트랜지스터(Q4)는 턴오프 상태를 유지한다. 노드(N2)의 전위는 인버터(INV24, 26)에 의해 버퍼링되어 출력되므로, 퓨즈 회로(312)의 정 출력(CUT0)은 "로우" 레벨, 예를 들어 접지 전압(Vss)이 된다. 또한, 퓨즈 회로(312)의 부 출력(CUTB0)은 "하이" 레벨, 예를 들어 외부 전원 전압(Vext)이 된다.
한편, 퓨즈(F0)가 절단되지 않은 상태에서, 테스트용 전원 전압 패드(TP0)로 접지 전압(Vss)을 인가하면, 노드(N1)의 전위는 접지 전압(Vss)의 레벨과 동일한 "로우" 레벨이 되고, 인버터(INV22)의 출력단이 노드(N2)는 "하이" 레벨이 된다. 그에 따라 NMOS 트랜지스터(Q4)는 턴-온되어 노드(N1)되어 접지 전압(Vss)으로 안정화된다. 노드(N2)의 신호는 인버터(INV24, INV26)에 의해 버퍼링되어 퓨즈 회로(312)의 정 출력(CUT0)으로서 "하이" 레벨이 출력된다. 또한, 인버터(INV24)의 출력은 "로우" 레벨이 된다.
이와 대조적으로, 퓨즈(102)가 레이저 빔에 의하여 절단되면, 노드(N1)는 테스트용 전원 전압 패드(TP0)에 인가되는 신호에 영향을 받지 않게 된다. 노드(N1)의 전위는 커패시터로서 작용하는 NMOS 트랜지스터(Q2)의 게이트에 축적된 전하에 의해 결정된다. 여기서, 노드(N1)에 축적되었던 전하는 시간이 경과함에 따라 자연적으로 방전된다. 따라서, 퓨즈(F0)를 절단하면 노드(N1)에 새로이 전하를 축적하는 경로가 없으므로, 노드(N1)는 "로우" 레벨이 된다. 노드(N1)가 "로우" 레벨이면 인버터(INV22)의 출력은 "하이" 레벨이 되고 그에 의해 NMOS 트랜지스터(Q4)는 턴-온되어 노드(N1)의 "로우" 레벨은 안정화된다. 또한, 노드(N2)의 "하이" 레벨은 인버터(INV24, INV26)에 의해 버퍼링되어 정 출력(CUTO)으로서 출력되고, 인버터(INV24)의 "로우" 레벨 출력이 부 출력(CUTB0)으로서 출력된다.
요컨대, 퓨즈 회로(312)는 퓨즈(F0)가 절단되지 않은 경우에는 테스트용 전원 전압 패드(TP0)에 인가되는 신호에 따라 출력 레벨이 달라지고, 퓨즈(FO)가 절단된 경우에는 정 출력(CUTO)이 "하이" 레벨이 되고 부 출력(CUTB0)이 "로우" 레벨이 된다. 따라서, 퓨즈(F0)를 프로그래밍하지 않은 상태에서도 테스트용 전원 전압 패드(TP0)에 외부 전원 전압(Vext) 또는 접지 전압(Vss)을 인가함으로써, 마치 프로그래밍이 되어 있는 것처럼 동작시킬 수 있다.
도 9는 도 3 및 도 4에 도시된 기준 전압 증폭부의 일 실시예에 따른 구체적인 회로도로서, 실질적으로 차동증폭기로 구성된다. 도 9에서, 기준 전압 증폭부(700)는 3개의 PMOS 트랜지스터(Q6, Q8, Q10), NMOS 트랜지스터(Q12, Q14, Q16), 저항(R12, R14) 및 소스와 드레인이 공통 접지되어 커패시터로서 작용하는 NMOS 트랜지스터(Q18)를 포함하여 구성되어 있다.
도 10 및 도 11은 본 발명에 따른 반도체 장치의 내부 전압 발생 회로를 시뮬레이션하여 얻은 전압 그래프들이다. 도 10 및 도 11에서 횡축은 외부 전원 전압(Vext)을 나타내고 종축은 각 전압의 크기를 나타내며, 온도가 90℃에서 시뮬레이션한 결과이다. 도 10은 기준 전압 발생부(200)의 출력인 기준 전압(Vr1)과, 전압 레벨 조정부(400)의 출력인 조정 기준 전압(Vr2)과, 스트레스 전압 발생부(800)의 출력인 스트레스 전압(Vstress)의 파형들을 나타낸 것이며, 도 11은 기준 전압 변형부(900)의 출력인 스트레스 기준 전압(Vr)을 나타낸 것이다.
도 12는 도 4에 도시된 스탠바이 내부 전압 구동부(520)의 일 실시예에 따른 구체적인 회로도로서, PMOS 트랜지스터(Q20, Q22, Q32)와 NMOS 트랜지스터(Q24, Q26, Q28, Q30)로 구성되어 있다. 여기서 NMOS 트랜지스터(Q28, Q30)를 턴온하기 위하여 전압 레벨이 낮은 기준 전압(Vr1)을 각 게이트로 인가함으로써 스탠바이 내부 전압 구동부(520)에 의해 소모되는 전력을 감소시킬 수 있다.
도 13은 도 4에 도시된 액티브 내부 전압 구동부(530)의 일 실시예에 따른 구체적인 회로도로서, PMOS 트랜지스터(Q34, Q36, Q38, Q40)와 NMOS 트랜지스터(Q42, Q44, Q46)로 구성되어 있다. NMOS 트랜지스터(Q42, Q46)의 게이트에는 기준 전압(Vr1)보다 전압 레벨이 높은 스트레스 기준 전압(Vr)을 인가함으로써, 액티브 내부 전압 구동부(530)의 구동 능력을 높이고 있다. 또한, 액티브 내부 전압 구동부(530)는, 내부 회로(600)의 크기에 따라, 도 13에 도시한 바와 같은 회로를 다수 포함하는 것이 일반적이다.
도 14는 본 발명의 다른 실시예에 따른 퓨즈 프로그램가능 제어 신호 발생부(300)를 나타낸 블록도이다.
도 14를 참조하면, 퓨즈 프로그램가능 제어 신호 발생부(300)는 테스트 모드 신호 발생부(350), 퓨즈 회로부(340), 가상 퓨즈 회로부(330), 디코딩부(320)를 포함하여 구성되어 있다. 복수의 테스트용 전원 전압 패드(TP0, TP1, ..., TPn)는 가상 퓨즈 회로부(330)에 결합되어 있다.
테스트 모드 신호 발생부(350)는 테스트 모드에서 액티브되는 테스트 모드 신호(Ptest)를 발생한다. 가상 퓨즈 회로부(330)는 테스트 모드 신호(Ptest)를 입력하며 테스트 모드인 경우에 활성화되어, 복수의 테스트용 전원 전압 패드(TP0, TP1, ..., TPn)로 인가되는 신호에 근거하여 정 출력(CUT) 및 부 출력(CUTB) 신호들을 발생한다.
한편 퓨즈 회로부(340)는 테스트 모드 신호(Ptest)가 논액티브인 경우, 즉 테스트 모드가 아닌 경우에 활성화되어, 그 안에 포함된 퓨즈가 프로그램된 상태에 따른 정 출력(CUT) 및 부 출력(CUTB) 신호들을 발생한다.
가상 퓨즈 회로부(330) 및 퓨즈 회로부(340)의 출력은 와이어-논리합되어 디코딩부(320)로 인가된다. 디코딩부(320)는 정 출력(CUT) 및 부 출력(CUTB) 신호를 디코딩하여 출력한다.
도 15는 도 14의 퓨즈 회로부(340)의 일 실시예를 나타내는 도면이다. 도 15에서, 퓨즈 회로부(340)는 PMOS 트랜지스터(Q48)와 복수의 퓨즈 회로들(342, 344, 346)로 구성되어 있다. PMOS 트랜지스터(Q48)는 테스트 모드 신호(Ptest)가 "하이" 레벨로 액티브된 경우에 턴온되어 퓨즈 회로들(342, 344, 346)로 외부 전원 전압(Vext)을 공급한다.
도 16은 도 15에 도시된 퓨즈 회로(342)의 일 실시예를 나타내는 회로도로서, 다른 퓨즈 회로(344, 346)도 이와 동일하게 구성할 수 있다. 도 16을 참조하면, 퓨즈 회로(342)는 NMOS 트랜지스터(Q50, Q52), 퓨즈(F20), 인버터(INV32, INV34, INV36)를 포함하여 구성된다. 퓨즈(F20)는 내부 회로의 기능 블록에 대한 테스트가 종료된 후 내부 회로에 대한 수리(repair)와 동시에 프로그래밍된다. 즉, 선택적으로 절단된다. 퓨즈(F20)는 예를 들어 폴리실리콘으로 구성할 수 있으며, 레이저 빔을 조사함으로써 선택적으로 절단된다. NMOS 트랜지스터(Q50)는 소스 및 드레인이 공통 접지되고 게이트가 노드(N4)에 결합되어 커패시터로서 작용한다. 인버터(INV32, INV34, INV36)는 노드(N4)와 정 출력 단자(CUT0) 사이에 직렬로 연결되어 있다.
이와 같은 회로에서, 퓨즈(F20)가 연결되어 있으면, 외부 전원 전압(Vext)이 노드(N4)로 전달된다. 따라서 노드(N4)는 "하이" 레벨이 된다. 이러한 인버터(INV32)에 의해 반전되므로, 노드(N5)는 "로우" 레벨이 된다. NMOS 트랜지스터(Q52)의 게이트는 노드(N5)에 결합되어 있으므로, NMOS 트랜지스터(Q52)는 턴-오프 상태를 유지하고, 그에 의해 노드(N4)의 "하이" 레벨 상태는 안정화된다. 노드(N5)의 "로우" 레벨은 인버터(INV34, INV36)에 의해 버퍼링되어 정 출력(CUTO)으로서 출력된다. 또한, 노드(N5)의 "로우" 레벨은 인버터(INV34)에 의해 반전되어 "하이" 레벨이 되어 부 출력(CUTB0)으로서 출력된다.
한편, 퓨즈(F20)가 절단되면, 노드(N4)는 "로우" 레벨이 되고, NMOS 트랜지스터(Q52)는 턴온된다. 따라서 정 출력(CUT)은 "하이" 레벨이 되고 부 출력(CUTB)은 "로우" 레벨이 된다.
도 17은 도 14의 가상 퓨즈 회로부(330)의 일 실시예를 나타내는 회로도이다. 도 17을 참조하면, 가상 퓨즈 회로부(330)는 복수의 트랜스퍼게이트들(T22, T24, T26, T28, T30, T32) 및 복수의 인버터(INV40, INV42, INV44, INV46)로 구성되어 있다. 트랜스퍼게이트들(T22, T24, T26, T28, T30, T32)은 각각 소스 및 드레인이 공통 결합되어 있는 하나의 PMOS 트랜지스터 및 하나의 NMOS 트랜지스터로 구성되어 있다. 트랜스퍼게이트들(T24, T28, T32)은 각각 복수의 테스트용 전원 전압 패드(TP0, TP1, ..., TPn)와 부 출력(CUTB0, CUTB1, ..., CUTBn) 사이에 결합되며, 트랜스퍼게이트들(T22, T26, T30)은 각각 상응하는 인버터의 출력과 정 출력(CUTO, CUT1, ..., CUTn) 사이에 결합된다. 트랜스퍼게이트들(T22, T24, T26, T28, T30, T32)을 구성하는 각각의 PMOS 트랜지스터의 게이트로는 인버터(INV40)에 의해 반전된 테스트 모드 신호(/Ptest)가 인가되고 NMOS 트랜지스터의 게이트로는 테스트 모드 신호(Ptest)가 인가된다. 그리하여, 테스트 모드 신호(Ptest)가 "하이" 레벨인 경우(즉 테스트 모드인 경우)에 트랜스퍼게이트들(T22, T24, T26, T28, T30, T32)이 턴온된다. 인버터(INV42, INV44, INV46)는 복수의 테스트용 전원 전압 패드(TP0, TP1, ..., TPn)로 인가되는 신호들을 각각 반전하여 상응하는 트랜스퍼게이트들(T22, T26, T30)로 인가한다.
따라서, 테스트 모드 신호(Ptest)가 "하이" 레벨로 액티브되는 경우에 트랜스퍼게이트들(T22, T24, T26, T28, T30, T32)이 턴온되어 테스트용 전원 전압 패드(TP0, TP1, ..., TPn)로 인가되는 신호들이 정 출력(CUTO, CUT1, ..., CUTn)에 각각 나타나고, 그의 반전 신호들이 부 출력(CUTB0, CUTB1, ..., CUTBn)에 각각 나타난다.
도 18은 본 발명에 의한 반도체 장치의 내부 전압 발생 방법의 실시예를 나타낸 순서도이다.
도 18을 참조하면, 단계(S10)에서 외부 전원 전압(Vext)을 입력하여 온도 및 외부 전원 전압(Vext)의 변동에 무관하게 일정한 레벨을 갖는 기준 전압(Vr1)을 발생한다. 이어서, 단계(S20)에서 상기 기준 전압(Vr1)에 근거하여 내부 전원 전압(Vint)을 발생한다. 단계(S20)에서 발생된 내부 전원 전압(Vint)은 조정(trimming)이 전혀 이루어지지 않은 상태의 내부 전원 전압(Vint)이다. 이러한 내부 전원 전압(Vint)을 발생하기 위해서 도 20에 나타낸 방법을 단계(S20) 전에 수행할 수 있다. 도 20을 참조하면, 단계(S12)에서 복수의 테스트용 전원 전압 패드(TP0, TP1, ..., TPn)에 디폴트(default)값으로서 외부 전원 전압(Vext)을 인가하여 제어 신호를 발생시킨다. 예를 들어, 도 4에 도시된 테스트용 전원 전압 패드(TP0, TP1, ..., TPn)에 외부 전원 전압(Vext)을 인가하여 제어 신호(S0, S1, S2, S3, S4, S5, S6, S7)중 제어 신호(SO)가 "하이" 레벨로 액티브되도록 하여 이를 도 6에 도시한 바와 같은 전압 레벨 조정부로 인가한다. 그런 다음, 단계(S14)에서 기준 전압(Vr1)을 상기 제어 신호에 따라 조정한다. 도 6에서와 같은 전압 레벨 조정부에서 레벨 조정을 수행하는 경우, 제어 신호(S0)가 "하이" 레벨이 되므로, 실질적으로는 비조정(untrimming)된 것과 동일하게 된다.
다시 도 18을 참조하면, 단계(S30)에서 단계(S20)에서 발생된 내부 전원 전압(Vint)을 측정한다. 이어서, 단계(S40)에서 측정된 내부 전원 전압(Vint)과 원하는 내부 전원 전압(Vint)을 비교한다. 단계(S50)에서는 단계(S40)에서의 비교 결과에 응답하여 테스트용 전원 전압 패드(TP0, TP1, ..., TPn)를 통해서 외부 전원 전압(Vext) 또는 접지 전압(Vss)을 선택적으로 인가하여 조정용 제어 신호를 발생한다. 여기서, 단계(S40) 및 단계(S50)는 테스트 단계에서 수행되는 것으로서, 테스트 장비에 의해 실행될 수 있다. 이어서, 단계(S60)에서 단계(S50)에서 발생된 조정용 제어 신호에 근거하여 기준 전압(Vr1)의 레벨을 조정하여 조정 기준 전압(Vr2)을 발생하고, 단계(S70)에서 조정 기준 전압에 근거하여 조정된 내부 전원 전압을 발생하고, 프로세스를 N3으로 넘긴다. 도 18에서, 단계(S10)가 수행된 후 단계(S20)가 수행되기 전에 상기 기준 전압(Vr1)을 증폭하는 단계를 더 포함할 수 있다. 이 경우, 상기 조정 기준 전압(Vr2)은 상기 증폭된 기준 전압을 상기 조정용 제어 신호에 따라 조정함으로써 발생된다.
이어서, 도 19를 참조하면, N3에 의해 프로세스가 개시된다. 단계(S80)에서 도 18의 단계(S70)에서 발생된 조정된 내부 전원 전압으로 내부 회로를 구동하면서, 내부 회로를 테스트한다. 이어서, 단계(S90)에서, 테스트가 종료된 후 조정용 제어 신호와 동일한 제어 신호가 발생되도록 제어 신호 발생을 위한 퓨즈를 프로그래밍하며, 내부 회로의 기능 블록에 대한 수리(repair)를 실행한다. 여기서, 내부 회로에 대한 수리 또한 내부 회로에 포함된 퓨즈를 프로그래밍하는 것일 수 있다.
도 21은 본 발명의 다른 실시예에 따른 반도체 장치의 내부 전압 발생 방법을 설명하기 위한 순서도이다. 도 21에서 도 18 내지 도 20과 동일한 단계에는 동일한 참조 부호를 첨부한다.
도 21을 참조하면, 단계(S10)에서 외부 전원 전압(Vext)을 입력하여 온도 및 외부 전원 전압(Vext)의 변동에 무관하게 일정한 레벨을 갖는 기준 전압(Vr1)을 발생한다. 이어서, 단계(S16)에서 단계(S10)에서 발생된 기준 전압(Vr1)을 증폭하여 증폭된 기준 전압(Vr3)을 발생한다. 단계(S12)에서 복수의 테스트용 전원 전압 패드(TP0, TP1, ..., TPn)에 디폴트(default)값으로서 외부 전원 전압(Vext)을 인가하여 측정용 제어 신호를 발생시킨다. 측정용 제어 신호는 실질적으로 조정(trimming)을 수행하지 않게 되는 제어 신호가 된다. 그런 다음, 단계(S14)에서 기준 전압(Vr1)을 상기 제어 신호에 따라 조정하도록 함으로써, 실질적으로 증폭된 기준 전압(Vr3)이 그대로 조정 기준 전압(Vr2)으로서 발생된다. 단계(S18)에서 외부 전원 전압(Vext)에 비례하는 스트레스 전압(Vstress)을 발생하고, 단계(S19)에서 단계(S14)에서 조정된 기준 전압(즉, 실질적으로 조정되지 않은 증폭 기준 전압과 같음)과 스트레스 전압(Vstress)을 조합하여 테스트용 스트레스 기준 전압(Vr)을 발생한다. 단계(S19)에서 발생된 스트레스 기준 전압(Vr)에 근거하여, 단계(S20)에서 내부 전원 전압(Vint)을 발생하고, 이를 단계(S30)에서 측정한다. 단계(S40)에서 단계(S30)에서 측정된 내부 전원 전압(Vint)과 바람직한 내부 전원 전압을 비교하고, 단계(S50)에서 그 비교 결과에 근거하여 테스트용 전원 전압 패드(TP0, TP1, ..., TPn)를 통해서 외부 전원 전압(Vext) 또는 접지 전압(Vss)을 선택적으로 인가하여 레벨 조정을 위한 제어 신호(S)를 발생한다. 단계(S60)에서, 단계(S50)에서 발생된 제어 신호에 근거하여, 단계(S16)의 증폭된 기준 전압(Vr3)을 조정(trimming)하여 조정 기준 전압(Vr2)을 발생한다. 단계(S62)에서는 단계(S18)의 스트레스 전압(Vstress)과 단계(S60)의 조정 기준 전압(Vr2)을 조합하여, 스트레스 기준 전압(Vr)을 발생하고, 이에 근거하여 단계(S70)에서 조정된 내부 전원 전압(Vint)을 발생한다. 단계(S70)에 이어서 도 19에 도시한 바와 같은 단계들을 더 수행하는 것이 바람직하다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 물론이다.
본 발명은 반도체 장치를 제조함에 있어서, 실질적으로 내부 전압 발생 회로에 포함된 퓨즈를 프로그램하지 않은 상태에서도, 내부 회로에 대한 기능 테스트를 수행할 수 있도록 한다. 그리하여, 테스트 장비와 수리 장비를 여러 차례 옮겨야 하는 불편을 없애는 이점이 있다. 또한, 내부 전압 발생 회로에 대한 퓨즈 프로그래밍과 내부 회로에 대한 수리(예를 들어, 반도체 메모리 장치의 로우 및 칼럼 수리(row & column repair))를 동시에 실시할 수 있다는 이점이 있다.
따라서, 본 발명에 의한 반도체 장치의 내부 전압 발생 회로 및 방법은 반도체 장치를 제조하는데 걸리는 시간을 단축시키게 되어, 그 만큼 생산 효율을 높이는 효과를 갖는다.

Claims (17)

  1. 내부 회로를 구동하기 위하여 반도체 장치의 외부에서 인가되는 외부 전원 전압을 변환하여 내부 전원 전압을 발생하는 반도체 장치의 내부 전압 발생 회로에 있어서,
    테스트 시에 외부 전원 전압 및 접지 전압이 선택적으로 인가될 수 있는 복수의 테스트용 전원 전압 패드와;
    상기 복수의 테스트용 전원 전압 패드에 결합되어 테스트 시에 상기 복수의 테스트용 전원 전압 패드로 인가되는 신호에 따라 제어 신호를 발생하고, 그 안에 포함된 퓨즈가 프로그램된 후에는 그 퓨즈 프로그램 상태에 근거하여 제어 신호를 발생하는 퓨즈 프로그램가능 제어 신호 발생부와;
    상기 외부 전원 전압을 입력하여 일정한 레벨의 기준 전압을 발생하는 기준 전압 발생부와;
    상기 퓨즈 프로그램가능 제어 신호 발생부의 출력에 따라 상기 기준 전압의 레벨을 조정하여 출력하는 전압 레벨 조정부
    를 포함하는 반도체 장치의 내부 전압 발생 회로.
  2. 제1항에 있어서,
    상기 전압 레벨 조정부의 출력을 수신하여 상기 내부 회로를 구동하기 위한 내부 전원 전압을 발생하는 내부 전압 구동부
    를 더 포함하는 반도체 장치의 내부 전압 발생 회로.
  3. 제1항에 있어서,
    상기 기준 전압 발생부와 상기 전압 레벨 조정부 사이에 결합되어, 상기 기준 전압을 증폭하여 증폭된 기준 전압을 상기 전압 레벨 조정부로 인가하는 기준 전압 증폭부
    를 더 포함하는 반도체 장치의 내부 전압 발생 회로.
  4. 제1항에 있어서,
    상기 외부 전원 전압을 입력하여 그에 비례하는 스트레스 전압을 발생하는 스트레스 전압 발생부와;
    상기 전압 레벨 조정부의 출력인 조정 기준 전압과 상기 스트레스 전압을 입력하여 상기 외부 전원 전압이 소정 레벨 이하인 경우에는 상기 조정 기준 전압을 출력하고 소정 레벨 이상인 경우에는 상기 스트레스 전압을 출력하는 기준 전압 변형부
    를 더 포함하는 반도체 장치의 내부 전압 발생 회로.
  5. 제4항에 있어서,
    상기 전압 레벨 조정부의 출력을 수신하여 상기 내부 회로를 구동하기 위한 내부 전원 전압을 발생하는 내부 전압 구동부
    를 더 포함하는 반도체 장치의 내부 전압 발생 회로.
  6. 제5항에 있어서,
    상기 내부 전압 구동부가,
    상기 반도체 장치의 동작 모드가 액티브 모드인지 스탠바이 모드인지를 나타내는 동작 모드 신호를 발생하는 동작 모드 신호 발생부와;
    상기 동작 모드 신호가 액티브 모드인 경우에 활성화되어 상기 기준 전압 변형부의 출력인 스트레스 기준 전압에 근거하여 상기 내부 회로를 구동하는 내부 전원 전압을 발생하는 액티브 내부 전압 구동부와;
    액티브 모드 및 스탠바이 모드에서 모두 활성화되어 상기 스트레스 기준 전압에 근거하여 상기 내부 회로를 구동하는 내부 전원 전압을 발생하는 스탠바이 내부 전압 구동부
    를 포함하는
    반도체 장치의 내부 전압 발생 회로.
  7. 제1항에 있어서,
    상기 퓨즈 프로그램가능 제어 신호 발생부가,
    각각 그 안에 프로그램가능한 퓨즈를 포함하며 상기 복수의 테스트용 전원 전압 패드에 각각 결합되어 있는 복수의 퓨즈 회로를 포함하는 퓨즈 회로부와;
    상기 퓨즈 회로부의 출력을 디코딩하여 상기 제어 신호를 발생하는 디코딩부
    를 포함하는
    반도체 장치의 내부 전압 발생 회로.
  8. 제1항에 있어서,
    상기 전압 레벨 조정부는,
    조정될 전압이 입력되는 입력 단자와;
    레벨이 조정된 조정 기준 전압이 출력되는 출력 단자와;
    상기 입력 단자와 접지 전압 단자 사이에 직렬로 연결되어 있는 복수의 저항들과;
    상기 입력 단자와 출력 단자 사이에, 그리고 상기 저항들의 연결점과 상기 출력 단자 사이에, 각각 결합되어 있으며 상기 제어 신호중 해당되는 것에 의해 온/오프되는 복수의 트랜스퍼게이트들
    을 포함하는
    반도체 장치의 내부 전압 발생 회로.
  9. 제1항에 있어서,
    퓨즈 프로그램가능 제어 신호 발생부는,
    테스트 모드인지를 나타내는 테스트 모드 신호를 발생하는 테스트 모드 신호 발생부와;
    상기 테스트 모드 신호를 입력하여 테스트 모드에서 활성화되어 상기 복수의 테스트용 전원 전압 패드로 인가되는 신호에 따라 정 출력(CUT) 및 부 출력(CUTB) 신호를 발생하는 가상 퓨즈 회로부와;
    상기 테스트 모드 신호를 입력하여 테스트 모드가 아닌 경우에 활성화되고, 복수의 퓨즈를 포함하여 퓨즈가 프로그램된 상태에 따라 정 출력 및 부 출력 신호를 발생하는 퓨즈 회로부와;
    상기 가상 퓨즈 회로부 및 상기 퓨즈 회로부의 출력에 결합되어, 상기 정 출력 및 상기 부 출력 신호를 디코딩하는 디코딩부
    를 포함하는
    반도체 장치의 내부 전압 발생 회로.
  10. 제9항에 있어서,
    상기 가상 퓨즈 회로부는,
    상기 복수의 테스트용 전원 전압 패드에 그 입력이 각각 결합되어 복수의 제1 인버터들과;
    상기 복수의 제1 인버터들의 출력과 상기 정 출력 사이에 각각 결합되어 있으며, 상기 테스트 모드 신호가 테스트 모드를 나타낼 때 턴온되는 복수의 제1 트랜스퍼게이트들과,
    상기 복수의 테스트용 전원 전압 패드와 상기 부 출력 사이에 각각 결합되어 있으며, 상기 테스트 모드 신호가 테스트 모드를 나타낼 때 턴온되는 복수의 제2 트랜스퍼게이트들
    을 포함하는
    반도체 장치의 내부 전압 발생 회로.
  11. 제9항에 있어서,
    상기 퓨즈 회로부는,
    외부 전원 전압에 그 소스가 연결되고 게이트로 테스트 모드 신호가 인가되는 PMOS 트랜지스터와;
    각각 그 안에 퓨즈를 포함하고, 상기 PMOS 트랜지스터의 드레인에 결합되어 상기 테스트 모드 신호가 "로우" 레벨인 경우에 외부 전원 전압을 입력하여, 그 안에 포함된 퓨즈가 프로그램된 상태에 따라 정 출력 및 부 출력 신호를 출력하는 복수의 퓨즈 회로들
    을 포함하는
    반도체 장치의 내부 전압 발생 회로.
  12. 내부 회로를 구동하기 위하여 반도체 장치의 외부에서 인가되는 외부 전원 전압을 변환하여 내부 전원 전압을 발생하는 반도체 장치의 내부 전압 발생 방법에 있어서,
    외부 전원 전압을 입력하여 일정한 레벨의 기준 전압을 발생하는 단계와;
    상기 기준 전압에 근거하여 내부 전원 전압을 발생하는 단계와;
    상기 내부 전원 전압을 측정하는 단계와;
    상기 측정된 내부 전원 전압과 바람직한 내부 전원 전압을 비교하는 단계와;
    상기 비교하는 단계의 결과에 근거하여, 복수의 테스트용 전원 전압 패드를 통하여 외부 전원 전압 또는 접지 전압을 선택적으로 인가하여 조정용 제어 신호를 발생하는 단계와;
    상기 조정용 제어 신호에 근거하여 상기 기준 전압의 레벨을 조정하여 조정 기준 전압을 발생하는 단계와;
    상기 조정 기준 전압에 근거하여 조정된 내부 전원 전압을 발생하는 단계
    를 포함하는 반도체 장치의 내부 전압 발생 방법.
  13. 제12항에 있어서,
    상기 조정된 내부 전원 전압으로 상기 내부 회로를 구동하면서, 상기 내부 회로를 테스트하는 단계와;
    테스트가 종료된 후 상기 조정용 제어 신호와 동일한 제어 신호가 발생되도록 제어 신호 발생을 위한 퓨즈를 프로그래밍하는 단계
    를 더 포함하는 반도체 장치의 내부 전압 발생 방법.
  14. 제13항에 있어서,
    상기 프로그래밍하는 단계와 동시에, 상기 내부 회로에 대한 수리(repair)가 수행되는
    반도체 장치의 내부 전압 발생 방법.
  15. 제12항에 있어서,
    상기 기준 전압을 발생하는 단계 후이고 상기 조정 기준 전압을 발생하기 전에, 상기 기준 전압을 증폭하는 단계
    를 더 포함하고,
    상기 조정 기준 전압은 상기 증폭된 기준 전압을 상기 조정용 제어 신호에 따라 조정함으로써 발생되는
    반도체 장치의 내부 전압 발생 방법.
  16. 제15항에 있어서,
    상기 측정하는 단계 전에 수행되는 상기 내부 전원 전압을 발생하는 단계는,
    복수의 테스트용 전원 전압 패드에 디폴트 신호로서 외부 전원 전압을 인가하여 측정용 제어 신호를 발생하는 단계와;
    상기 증폭된 기준 전압을 상기 측정용 제어 신호에 따라 조정(trimming)하는 단계를
    포함하는
    반도체 장치의 내부 전압 발생 방법.
  17. 제12항에 있어서,
    상기 외부 전원 전압에 비례하는 스트레스 전압을 발생하는 단계와;
    상기 조정 기준 전압과 상기 스트레스 전압을 조합하여 스트레스 기준 전압을 발생하는 단계
    를 더 포함하고,
    상기 스트레스 기준 전압에 근거하여 상기 내부 회로를 구동하기 위한 내부 전원 전압을 발생하는
    반도체 장치의 내부 전압 발생 방법.
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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100414739B1 (ko) * 2002-03-25 2004-01-13 주식회사 하이닉스반도체 반도체 메모리 소자의 내부전압 발생 장치
KR100626385B1 (ko) * 2004-09-13 2006-09-20 삼성전자주식회사 반도체 메모리 장치 및 그것을 포함하는 멀티칩 패키지
KR100799109B1 (ko) * 2006-06-30 2008-01-29 주식회사 하이닉스반도체 반도체 소자
KR100798797B1 (ko) * 2006-06-30 2008-01-29 주식회사 하이닉스반도체 내부전압 발생장치를 구비하는 반도체메모리소자 및 그의구동방법
KR100907019B1 (ko) * 2008-02-14 2009-07-08 주식회사 하이닉스반도체 반도체 메모리 장치의 기준전압 발생회로
KR100907020B1 (ko) * 2008-02-25 2009-07-08 주식회사 하이닉스반도체 반도체 집적회로의 전원 공급 장치 및 이를 이용한 입력임피던스 제어 방법
KR101010111B1 (ko) * 2009-06-30 2011-01-24 주식회사 하이닉스반도체 반도체 메모리 제어 회로
KR101080171B1 (ko) * 2005-09-22 2011-11-07 주식회사 하이닉스반도체 내부전원 드라이버
KR101153792B1 (ko) * 2005-09-26 2012-06-13 에스케이하이닉스 주식회사 내부 전압 트리밍 테스트 회로

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6472897B1 (en) * 2000-01-24 2002-10-29 Micro International Limited Circuit and method for trimming integrated circuits
DE10135964B4 (de) * 2001-07-24 2005-02-24 Infineon Technologies Ag Schaltungsbaustein mit hochfrequenten Ein-/Ausgabeschnittstellen
JP4278325B2 (ja) 2001-12-19 2009-06-10 株式会社ルネサステクノロジ 半導体集積回路装置
DE10246741B4 (de) * 2002-10-07 2007-04-19 Infineon Technologies Ag Verfahren und Halbleitereinrichtung zum Abgleich von Schnittstelleneinrichtungen
US6774612B1 (en) * 2002-10-18 2004-08-10 Cisco Technology, Inc. Device and method for reducing DC/DC converter initial set-point error and margining error
KR100596869B1 (ko) * 2003-02-10 2006-07-04 주식회사 하이닉스반도체 특성 조절 장치를 구비한 반도체 장치의 내부전압 발생장치
US7263027B2 (en) * 2004-10-14 2007-08-28 Broadcom Corporation Integrated circuit chip having non-volatile on-chip memories for providing programmable functions and features
JP2006209861A (ja) * 2005-01-27 2006-08-10 Matsushita Electric Ind Co Ltd 半導体集積回路およびそのテスト手法
US7356716B2 (en) * 2005-02-24 2008-04-08 International Business Machines Corporation System and method for automatic calibration of a reference voltage
KR100870423B1 (ko) * 2007-06-27 2008-11-26 주식회사 하이닉스반도체 반도체메모리소자
KR100974216B1 (ko) * 2008-10-14 2010-08-06 주식회사 하이닉스반도체 반도체 메모리 장치의 트리밍 회로
US9013202B2 (en) * 2012-05-23 2015-04-21 International Business Machines Corporation Testing structure and method of using the testing structure
KR102016727B1 (ko) * 2013-04-24 2019-09-02 에스케이하이닉스 주식회사 반도체 메모리 장치 및 반도체 메모리 장치의 외부전압 제어 방법
KR102100708B1 (ko) * 2013-08-30 2020-04-16 에스케이하이닉스 주식회사 반도체 메모리 장치
CN113096717B (zh) * 2020-01-08 2024-02-27 中芯国际集成电路制造(上海)有限公司 一种熔丝存储单元、存储阵列以及存储阵列的工作方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100209449B1 (ko) * 1990-05-21 1999-07-15 가나이 쓰토무 반도체 집적회로 장치
KR930008886B1 (ko) * 1991-08-19 1993-09-16 삼성전자 주식회사 전기적으로 프로그램 할 수 있는 내부전원 발생회로

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100414739B1 (ko) * 2002-03-25 2004-01-13 주식회사 하이닉스반도체 반도체 메모리 소자의 내부전압 발생 장치
KR100626385B1 (ko) * 2004-09-13 2006-09-20 삼성전자주식회사 반도체 메모리 장치 및 그것을 포함하는 멀티칩 패키지
KR101080171B1 (ko) * 2005-09-22 2011-11-07 주식회사 하이닉스반도체 내부전원 드라이버
KR101153792B1 (ko) * 2005-09-26 2012-06-13 에스케이하이닉스 주식회사 내부 전압 트리밍 테스트 회로
KR100799109B1 (ko) * 2006-06-30 2008-01-29 주식회사 하이닉스반도체 반도체 소자
KR100798797B1 (ko) * 2006-06-30 2008-01-29 주식회사 하이닉스반도체 내부전압 발생장치를 구비하는 반도체메모리소자 및 그의구동방법
US7590023B2 (en) 2006-06-30 2009-09-15 Hynix Semiconductor, Inc. Semiconductor memory device with internal voltage generator and method for driving the same
US7719907B2 (en) 2006-06-30 2010-05-18 Hynix Semiconductor, Inc. Test circuit for semiconductor memory device
KR100907019B1 (ko) * 2008-02-14 2009-07-08 주식회사 하이닉스반도체 반도체 메모리 장치의 기준전압 발생회로
KR100907020B1 (ko) * 2008-02-25 2009-07-08 주식회사 하이닉스반도체 반도체 집적회로의 전원 공급 장치 및 이를 이용한 입력임피던스 제어 방법
KR101010111B1 (ko) * 2009-06-30 2011-01-24 주식회사 하이닉스반도체 반도체 메모리 제어 회로

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Publication number Publication date
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