KR101153792B1 - 내부 전압 트리밍 테스트 회로 - Google Patents

내부 전압 트리밍 테스트 회로 Download PDF

Info

Publication number
KR101153792B1
KR101153792B1 KR1020050089340A KR20050089340A KR101153792B1 KR 101153792 B1 KR101153792 B1 KR 101153792B1 KR 1020050089340 A KR1020050089340 A KR 1020050089340A KR 20050089340 A KR20050089340 A KR 20050089340A KR 101153792 B1 KR101153792 B1 KR 101153792B1
Authority
KR
South Korea
Prior art keywords
trimming
signal
level
test mode
output
Prior art date
Application number
KR1020050089340A
Other languages
English (en)
Other versions
KR20070034786A (ko
Inventor
박상원
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020050089340A priority Critical patent/KR101153792B1/ko
Publication of KR20070034786A publication Critical patent/KR20070034786A/ko
Application granted granted Critical
Publication of KR101153792B1 publication Critical patent/KR101153792B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is dc as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
    • G05F1/465—Internal voltage generators for integrated circuits, e.g. step down generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/021—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in voltage or current generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/14—Implementation of control logic, e.g. test mode decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

본 발명은 테스트 회로에 관한 것으로, 특히 내부 전압을 트리밍하기 위한 내부 전압 트리밍 테스트 회로에 관한 것이다. 이 회로는, 외부에서 인가되는 다수의 제 1 트리밍 제어 신호를 수신하여, 상기 각각의 제 1 트리밍 제어 신호의 레벨에 따라 각각 다른 레벨을 가진 다수의 제 1 트리밍 신호를 출력하는 트리밍 레벨 조절부; 테스트 모드 인에이블 신호를 수신하며, 상기 테스트 모드 인에이블 신호가 디스에이블 될 때 상기 각각의 제 1 트리밍 신호를 수신하여 상기 각각의 제 1 트리밍 신호와 대응되는 다수의 제 2 트리밍 신호를 출력하는 테스트 모드 선택부; 상기 다수의 제 2 트리밍 신호를 수신하여 디코딩하는 디코딩부; 및 상기 디코딩부에서 출력된 신호와 제 2 트리밍 제어 신호를 수신하여, 상기 제 2 트리밍 제어 신호의 레벨에 따라 상기 디코딩부에서 출력된 신호의 레벨 조절 여부를 결정하는 카운터부;를 포함하며, 상기 테스트 모드 인에이블 신호는 패키지 레벨의 테스트 모드 진입 시에 인에이블되는 것을 특징으로 한다.

Description

내부 전압 트리밍 테스트 회로{INTERNAL VOLTAGE TRIMMING TEST CIRCUIT}
도 1은 본 발명에 따른 트리밍 레벨 조절부의 회로도이다.
도 2는 본 발명에 따른 테스트 모드 선택부의 회로도이다.
도 3은 본 발명에 따른 디코딩부의 회로도이다.
도 4는 본 발명에 따른 카운터부의 회로도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
110 : 스위칭 수단 121~123 : 퓨즈
210 : 풀 다운 수단 220 : 풀 업 수단
230 : 래치 수단 240 : 드라이버 수단
310 : 낸드 게이트 320 : 인버터
410 : 조합 수단 420 : 카운터
본 발명은 테스트 회로에 관한 것으로, 특히 내부 전압을 트리밍하기 위한 내부 전압 트리밍 테스트 회로에 관한 것이다.
일반적으로, 반도체 메모리 장치의 집적도가 증가함에 따라 전력 소모를 줄 이기 위해, 코어영역에서는 별도의 전압을 사용하거나, 고속 데이터 억세스를 위한 오버드라이빙 동작에 고전압을 사용하는 등, 메모리 장치에는 내부에서 필요로 하는 다양한 전압 레벨의 내부 전압을 생성하여 사용하고 있다.
하지만, 반도체 제조 공정상, 제조된 모든 반도체 칩들은 똑같은 내부 전압(VREF,VCORE,VPP,VDLL,VPERI등) 값을 갖지 못하고 다양한 값의 분포를 나타낸다. 그러므로, 반도체 칩은 패키지 공정 전 프로브 테스트(probe test)시, 내부 전압 값을 설계에 맞도록 퓨즈(fuse)를 커팅(cutting)하여 내부 전압 값을 조정한다.
한편, 종래에는 패키지 공정 후 테스트 모드로 내부 전압 트리밍(trimming) 테스트를 할 때, 내부 전압 퓨즈가 커팅된 것을 무시하고, 내부 전압 퓨즈가 트리밍되기 전 레벨에서 트리밍되도록 회로를 설계한다. 따라서, 반도체 칩의 내부 전압이 낮아서 퓨즈 커팅으로 내부 전압의 레벨을 3단계 올려서 설계 타겟값으로 맞추었을 경우, 반도체 패키지의 내부 전압 트리밍 테스트 진행시 내부 전압을 올리기 위해 레벨을 2단계 올렸을 때, 내부 전압의 레벨이 2단계가 올라간 것이 아니고 실제로 설계 타겟보다 1단계 떨어질 수 있다.
예를 들어, 반도체 칩은 설계된 기준 전압(VREF)이 1.6V일 때, 패키지 공정 전에 설계 타겟값으로 맞추기 위해 퓨즈 커팅으로 내부 전압을 1.9V로 올렸다고 가정하면, 패키지 공정 후 테스트 모드로 내부 전압 트리밍 테스트를 할 때 0.2V를 올려도 1.8V의 기준 전압(VREF) 값이 발생할 수 있다.
이와 같이, 종래에는 패키지의 내부 전압 트리밍 테스트 시에 전압 레벨을 올리거나 떨어뜨렸을 경우, 실제로 전압 레벨이 올라가거나 떨어지지 않을 수 있어 테스트 결과에 오류를 발생시킬 수 있다.
따라서, 본 발명은 상기한 바와 같은 선행기술에 내재된 문제점을 해결하기 위해 창작된 것으로, 본 발명의 목적은 내부 전압 트리밍 테스트 시, 퓨즈 트리밍된 레벨을 기준으로 내부 전압을 트리밍하여 실제 내부 전압 레벨을 정확히 추정 가능하고 테스트 결과에 신뢰성을 높일 수 있는 내부 전압 트리밍 테스트 회로를 제공함에 있다.
상기한 바와 같은 목적을 달성하기 위해 본 발명의 일면에 따라, 내부 전압 트리밍 테스트 회로가 제공되며: 이 회로는, 외부에서 인가되는 다수의 제 1 트리밍 제어 신호를 수신하여, 상기 각각의 제 1 트리밍 제어 신호의 레벨에 따라 각각 다른 레벨을 가진 다수의 제 1 트리밍 신호를 출력하는 트리밍 레벨 조절부; 테스트 모드 인에이블 신호를 수신하며, 상기 테스트 모드 인에이블 신호가 디스에이블 될 때 상기 각각의 제 1 트리밍 신호를 수신하여 상기 각각의 제 1 트리밍 신호와 대응되는 다수의 제 2 트리밍 신호를 출력하는 테스트 모드 선택부; 상기 다수의 제 2 트리밍 신호를 수신하여 디코딩하는 디코딩부; 및 상기 디코딩부에서 출력된 신호와 제 2 트리밍 제어 신호를 수신하여, 상기 제 2 트리밍 제어 신호의 레벨에 따라 상기 디코딩부에서 출력된 신호의 레벨 조절 여부를 결정하는 카운터부;를 포함하며, 상기 테스트 모드 인에이블 신호는 패키지 레벨의 테스트 모드 진입 시에 인에이블되는 것을 특징으로 한다.
상기 구성에서, 상기 트리밍 레벨 조절부는 상기 제 1 트리밍 제어 신호의 레벨 상태에 따라 하이 레벨의 전압의 출력 여부를 결정하는 스위칭 수단과, 상기 스위칭 수단의 출력 노드에 연결되어 상기 제 1 트리밍 신호를 출력하는 퓨즈를 다수개 포함하는 것을 특징으로 한다.
상기 구성에서, 상기 테스트 모드 선택부는, 상기 제 1 트리밍 신호가 인가되는 입력 노드; 상기 입력 노드가 플로팅 상태일 때 상기 입력 노드에 로우 레벨의 전압을 인가하는 풀 다운 수단; 상기 테스트 모드 인에이블 신호와 상기 제 1 트리밍 제어 신호를 수신하며, 상기 테스트 모드 인에이블 신호와 상기 제 1 트리밍 제어 신호의 레벨 상태에 따라 하이 레벨의 전압의 출력 여부를 결정하는 풀 업 수단; 상기 테스트 모드 인에이블 신호의 인에이블 여부에 따라 상기 입력 노드로 인가되는 신호와 상기 풀 업 수단의 출력을 선택적으로 래치하는 래치 수단; 및 상기 래치 수단에서 출력되는 제 2 트리밍 신호를 수신하여, 상기 제 2 트리밍 신호와 반전된 상기 제 2 트리밍 신호를 출력하는 드라이버 수단;을 다수개 포함하는 것을 특징으로 한다.
상기 구성에서, 상기 카운터부는 상기 테스트 모드 인에이블 신호와 상기 각각의 제 1 트리밍 제어 신호를 수신하여, 상기 테스트 모드 인에이블 신호가 인에이블 될 때 상기 각각의 제 1 트리밍 제어 신호를 상기 제 2 트리밍 제어 신호로 출력하는 조합 수단과, 상기 디코딩부에서 출력된 신호와 상기 각각의 제 2 트리밍 제어 신호를 수신하여, 상기 각각의 제 2 트리밍 제어 신호의 레벨에 따라 상기 디코딩부에서 출력된 신호의 레벨을 조절하는 카운터;를 포함하는 것을 특징으로 한 다.
상기 구성에서, 상기 카운터부는 상기 각각의 제 2 트리밍 제어 신호가 디스에이블 될 때, 상기 디코딩부에서 출력된 다수의 출력 신호를 그대로 출력하는 것을 특징으로 한다.
(실시예)
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상술하기로 한다. 참고로, 본 발명의 바람직한 실시예에서는 3개의 반도체 칩의 내부 전압 레벨을 조절하는 회로의 동작 및 구성에 관하여 설명하기로 한다.
도 1은 본 발명에 따른 트리밍 레벨 조절부의 회로도이다.
도시한 바와 같이, 본 발명에 따른 퓨즈 신호 발생부는 내부 전압의 트리밍 레벨을 결정하는 신호(PSCP0~PSCP2)를 수신하여 퓨즈 커팅 신호(AFI,AFJ,AFK)를 출력하는 스위칭 수단(110)과, 스위칭 수단(110)에 연결된 퓨즈(121~123)를 구비한다.
여기서, 스위칭 수단(110)은 PMOS 트랜지스터(111~113)를 포함하며, PMOS 트랜지스터(111~113)의 게이트 단자는 각각 내부 전압의 트리밍 레벨을 결정하는 신호(PSCP0~2)를 수신하고, PMOS 트랜지스터(111~113)의 소오스 단자는 전원 전압(VDD)를 수신하며, PMOS 트랜지스터(111~113)의 드레인 단자는 각각 퓨즈(121~123)와 연결된다.
이와 같은 구성으로 이루어진 본 발명에 따른 퓨즈 신호 발생부는 내부 전압의 트리밍 레벨을 결정하는 신호(PSCP0~2)의 레벨에 따라 각 퓨즈(121~123)의 커팅 여부가 결정된다. 예를 들어, PMOS 트랜지스터(111)는 내부 전압의 트리밍 레벨을 결정하는 신호(PSCP0)가 로우 레벨일 경우 턴 온되므로, 퓨즈(121)가 연결되어 하이 레벨의 퓨즈 커팅 신호(AFI)를 출력한다. 그리고, PMOS 트랜지스터(111)는 내부 전압의 트리밍 레벨을 결정하는 신호(PSCP0)가 하이 레벨일 경우 턴 오프되므로, 퓨즈(121)가 끊어진 상태로 된다.
도 2는 본 발명에 따른 테스트 모드 선택부의 부분 회로도이다. 여기서, 도 2는 내부 전압의 트리밍 레벨을 결정하는 신호(PSCP0)와 퓨즈 커팅 신호(AFI)를 수신하며, 퓨즈(121)와 노드 'A'가 연결된다. 그리고, 내부 전압의 트리밍 레벨을 결정하는 신호(PSCP1,PSCP2)와 퓨즈 커팅 신호(AFJ,AFK)를 각각 수신하는 회로는 도 2와 동일한 구성으로 이루어진다.
도시한 바와 같이, 본 발명에 따른 테스트 모드 선택부는 풀 다운 수단(210), 풀 업 수단(220), 래치 수단(230), 및 드라이버 수단(240)을 포함한다.
여기서, 풀 다운 수단(210)은 전원 인가(power up)시 발생하는 펄스 신호(SELIN)를 수신하는 NMOS 트랜지스터(211)와, 전원 전압(VDD)을 수신하여 항상 턴 온 상태를 유지하는 NMOS 트랜지스터(212,213)를 포함한다.
그리고, 풀 업 수단(220)은 반전된 테스트 모드 인에이블 신호(TLEVB)를 수신하여 테스트 모드 진입 여부를 결정하는 PMOS 트랜지스터(221)와, 내부 전압의 트리밍 레벨을 결정하는 신호(PSCP0)를 수신하는 PMOS 트랜지스터(222)를 포함한다.
또한, 래치 수단(230)은 퓨즈 커팅 신호(AFI) 또는 PMOS 트랜지스터(222)의 출력 신호를 수신하는 인버터(231)와, 인버터(231)의 출력 신호를 수신하여 래치하는 NMOS 트랜지스터(232)를 포함한다.
아울러, 드라이버 수단(240)은 인버터(231)의 출력 신호를 수신하여 출력 신호(FTI)를 출력하는 인버터(241), 출력 신호(FTI)를 수신하여 반전된 출력 신호(FTBI)를 출력하는 인버터(242)를 포함한다.
여기서, 반전된 테스트 모드 인에이블 신호(TLEVB)는 반도체 장치의 패키지 레벨에서 테스트 모드로 진입할 때 인가되는 신호이고, 출력 신호(FTI)는 6비트 코딩된 신호(FTI,FTJ,FTK,FTBI,FTBJ,FTBK) 중 하나이다.
아래의 표 1은 본 발명에 따른 테스트 모드 선택부의 동작을 나타내는 표이다.
Figure 112005053748152-pat00001
여기서, 'i'번째 내부 전압의 트리밍 레벨을 결정하는 신호(PSCPi)는 신호(PSCP0), 신호(PSCP1), 또는 신호(PSCP2)를 의미하고, 'i'번째 출력 신호(FTi)는 신호(FTI), 신호(FTJ), 또는 신호(FTK)를 의미한다.
이하, 도 2와 표 1을 참조하여 반전된 테스트 모드 인에이블 신호(TLEVB)의 레벨 상태에 따라 본 발명에 따른 테스트 모드 선택부의 동작을 상세히 살펴보기로 한다.
우선, 본 발명에 따른 테스트 모드 선택부는 반전된 테스트 모드 인에이블 신호(TLEVB)가 하이 레벨인 경우, PMOS 트랜지스터(221)는 턴 오프되므로, 인버터(231)와 NMOS 트랜지스터(232)를 통하여 퓨즈 커팅 신호(AFI)를 래치한 후, 출력 신호(FTI)로 출력한다. 그리고 나서, 본 발명에 따른 테스트 모드 선택부는 인버터(242)를 통하여 퓨즈 커팅 신호(AFI)를 반전하여 반전된 출력 신호(FTBI)로 출력한다.
여기서, 퓨즈 커팅 신호(AFI)가 로우 레벨 경우, 즉, 퓨즈(121)가 커팅된 경우, 노드 'A'는 플로팅 상태가 된다. 이때, NMOS 트랜지스터(211)는 전원 인가시 발생하는 펄스 신호(SELIN)를 수신하여 턴 온되고, NMOS 트래지스터(212,213)는 전원 전압(VDD)을 수신하여 항상 턴 온 상태를 유지하므로, 노드 'A'에 로우 레벨의 접지 전압(VSS)이 걸리게 된다. 따라서, 본 발명에 따른 테스트 모드 선택부는 퓨즈 커팅 신호(AFI)가 로우 레벨일 경우, 로우 레벨의 출력 신호(FTI)를 출력한다.
또한, 본 발명에 따른 테스트 모드 선택부는 퓨즈 커팅 신호(AFI)가 하이 레벨인 경우, 즉, 퓨즈(121)가 연결된 경우, 하이 레벨의 퓨즈 커팅 신호(AFI)를 출력 신호(FTI)로 출력한다.
이와 같이, 본 발명에 따른 테스트 모드 선택부는 반전된 테스트 모드 인에이블 신호(TLEVB)가 하이 레벨일 경우, 퓨즈(121)의 커팅 여부에 따른 출력 신호(FTI)를 출력한다. 즉, 본 발명에 따른 테스트 모드 선택부는 퓨즈(121)가 커팅된 경우 로우 레벨의 출력 신호(FTI)를 출력하고, 퓨즈(104)가 연결된 경우 하이 레벨의 퓨즈 커팅 신호(AFI)를 출력 신호(FTI)로 출력한다.
다음, 본 발명에 따른 테스트 모드 선택부는 반전된 테스트 모드 인에이블 신호(TLEVB)가 로우 레벨일 경우, PMOS 트랜지스터(221)가 턴 온 되므로, 퓨즈 커팅 신호(AFI)에 관계없이, 내부 전압의 트리밍 레벨을 결정하는 신호(PSCP0)에 따른 출력 신호(FTI)를 출력한다.
이를 상세히 살펴보면, 반전된 테스트 모드 인에이블 신호(TLEVB)가 로우 레벨일 경우, PMOS 트랜지스터(221)는 턴 온되어 전원 전압(VDD)을 PMOS 트랜지스터(221)의 소오스 단자로 전달한다. 이때, 내부 전압의 트리밍 레벨을 결정하는 신호(PSCP0)가 로우 레벨인 경우, PMOS 트랜지스터(222)는 턴 온되어 인버터(231)로 전원 전압(VDD)을 전달한다. 따라서, 본 발명에 따른 테스트 모드 선택부는 내부 전압의 트리밍 레벨을 결정하는 신호(PSCP0)가 로우인 경우, 하이 레벨의 출력 신호(FTI)를 출력한다.
그리고, 본 발명에 따른 테스트 모드 선택부는 내부 전압의 트리밍 레벨을 결정하는 신호(PSCP0)가 하이 레벨인 경우, PMOS 트랜지스터(222)는 턴 오프되고, 펄스 신호(SELIN)에 의해 NMOS 트랜지스터(211)는 턴 온된다. 따라서, 본 발명에 따른 테스트 모드 선택부는 내부 전압의 트리밍 레벨을 결정하는 신호(PSCP0)가 하이 레벨인 경우, 로우 레벨의 출력 신호(FTI)를 출력한다.
도 3은 본 발명에 따른 디코딩부의 회로도이다.
도시한 바와 같이, 본 발명에 따른 디코딩부는 테스트 모드 선택부의 출력신호(FTI,FTJ,FTK,FTBI,FTBJ,FTBK)를 수신하며, 다수의 낸드 게이트(310)와 인버터(320)를 통하여 논리 조합된 디코딩 신호(TRMN0~TRMN7)를 출력한다.
아래의 표 2는 본 발명에 따른 디코딩부의 동작을 나타내는 표이다.
Figure 112005053748152-pat00002
여기서, 'i'번째 디코딩 신호(TRMNi)는 디코딩 신호(TRMN0~TRMN7) 중 하나를 의미한다.
위 표에서 알 수 있듯이, 본 발명에 따른 디코딩부는 각 테스트 모드 선택부의 출력신호(FTI,FTJ,FTK)의 레벨에 따라 다양한 트리밍 정보(예컨데, 4단계 레벨 업)를 가진 디코딩 신호(TRMN0~TRMN7)를 출력한다.
예를 들어, 각 테스트 모드 선택부의 출력신호(FTI,FTJ,FTK)가 모두 로우 레벨일 경우, 본 발명에 따른 디코딩부는 트리밍 정보(4 step level up)를 가진 디코딩 신호(TRMN7)를 출력한다. 여기서, 디코딩 신호(TRMN7)의 트리밍 정보(4 step level up)는 일정 레벨의 내부 전압을 4 단계 승압한다는 것이다. 즉, 1 단계가 0.1V이라면, 트리밍 정보(4 step level up)를 가진 디코딩 신호(TRMN7)는 내부 전압에서 0.4V를 더하기 위해 인가되는 신호이다.
그리고, 각 테스트 모드 선택부의 출력신호(FTI,FTJ,FTK)가 모두 하이 레벨일 경우, 본 발명에 따른 디코딩부는 트리밍 정보(default value)를 가진 디코딩 신호(TRMN3)를 출력한다. 여기서, 디코딩 신호(TRMN3)의 트리밍 정보(default value)는 내부 전압을 트리밍하지 않는다는 의미이다.
도 4는 본 발명에 따른 카운터부의 회로도이다.
도시한 바와 같이, 본 발명에 따른 카운터부는 테스트 모드 인에이블 신호(TLFV)와 내부 전압의 트리밍 레벨을 결정하는 신호(PSCPi)를 수신하여 낸드 조합한 신호를 출력하는 낸드 게이트(411) 및 낸드 게이트(411)의 출력 신호를 수신하여 반전 후, 신호(PSCP0D~PSCP2D)로 출력하는 인버터(412)를 포함하는 조합 수단(410)과, 디코딩 신호(TRMN0~TRMN7)와 신호(PSCP0D~PSCP2D)를 수신하여 선택적으로 트리밍한 후, 출력 신호(TRMNj)로 출력하는 카운터(420)를 포함한다.
아래의 표 3은 본 발명에 따른 카운터부의 동작을 나타내는 표이다.
Figure 112005053748152-pat00003
여기서, 'j'번째 출력 신호(TRMNj)는 디코딩 신호(TRMNi)에 소정의 트리밍 정보를 추가한 신호이다.
이하, 도 4와 표 3을 참조하여 반전된 테스트 모드 인에이블 신호(TLFVB)에 따른 본 발명에 따른 카운터부의 동작을 상세히 살펴보기로 한다.
우선, 테스트 모드 인에이블 신호(TLFV)가 로우 레벨인 경우, 본 발명에 따른 카운터부는 퓨즈(121~123)가 커팅된 정보를 가진 디코딩 신호(TRMN0~TRMN7)를 그대로 출력한다. 즉, 본 발명에 따른 카운터부에 구비된 카운터(420)는 테스트 모드 인에이블 신호(TLFV)가 로우 레벨인 경우, 즉 패키지 레벨에서 다시 트리밍할 필요가 없을 때, 로우 레벨의 신호(PSCPiD)를 수신하여 동작을 하지 않는다. 따라서, 본 발명에 따른 카운터부는 테스트 모드 인에이블 신호(TLFV)가 로우 레벨인 경우, 퓨즈(121~123)가 커팅된 정보를 가진 디코딩 신호(TRMN0~TRMN7)를 그대로 출력한다.
다음, 테스트 모드 인에이블 신호(TLFV)가 하이 레벨인 경우, 본 발명에 따른 카운터부는 퓨즈(121~123)가 커팅된 정보를 가진 디코딩 신호(TRMN0~TRMN7)를 수신하여, 이를 다시 트리밍한 신호(TRMNj)를 출력한다.
이를 상세히 살펴보면, 본 발명에 따른 카운터부에 구비된 카운터(420)는 테스트 모드 인에이블 신호(TLFV)가 하이 레벨인 경우, 즉 패키지 레벨에서 테스트 모드 시, 퓨즈(121~123)가 커팅된 정보를 가진 디코딩 신호(TRMN0~TRMN7)와 하이 레벨의 신호(PSCPiD)를 수신한다. 이에 따라, 카운터(420)는 퓨즈(121~123)가 커팅된 정보를 가진 디코딩 신호(TRMN0~TRMN7)에서 트리밍 정보를 추가한 신호(TRMNj)를 출력한다.
예를 들어, 본 발명에 따른 카운터부는 테스트 모드 인에이블 신호(TLFV)가 하이 레벨인 경우, 디코딩 신호(TRMN7)를 수신하여 4 단계 승압(4 step level up)한 디코딩 신호(TRMN 'i+4')를 출력한다. 이는, 웨이퍼 레벨에서 퓨즈를 커팅하여 내부 전압 레벨을 4 단계 승압시킨 후, 패키지 레벨에서 테스트 시, 퓨즈를 커팅하여 트리밍된 내부 전압, 즉 4 단계 승압된 내부 전압을 측정할 수 없으므로, 본 발명에 따른 카운터부를 통하여 4 단계 승압된 내부 전압에 다시 4 단계를 추가로 승압시킨다.
이상에서 살펴본 바와 같이, 본 발명에 따른 내부 전압 트리밍 테스트 회로는 카운터부를 통하여 퓨즈 트리밍된 레벨을 기준으로 내부 전압을 트리밍하여, 설계자가 원하는 내부 전압 레벨을 얻을 수 있는 효과가 있다. 즉, 본 발명에 따른 내부 전압 트리밍 테스트 회로는 웨이퍼 레벨에서 퓨즈 커팅하여 내부 전압의 레벨을 변화시킨 후, 패키지 레벨에서 다시 내부 전압의 레벨을 변화시키고자 할 때, 웨이퍼 레벨에서 트리밍된 내부 전압의 레벨을 기준으로 다시 트리밍할 수 있다. 이에 따라, 본 발명에 따른 내부 전압 트리밍 테스트 회로는 내부 전압 레벨을 정확히 추정하여 테스트 결과의 신뢰성을 높일 수 있으므로, 테스트 시 오판에 의한 개발 지연을 막을 수 있는 효과가 있다.
본 발명의 상기한 바와 같은 구성에 따라, 내부 전압 트리밍 테스트 회로에서, 내부 전압 트리밍 테스트 시 퓨즈 트리밍된 레벨을 기준으로 내부 전압을 트리밍하여 실제 내부 전압 레벨을 정확히 추정 가능하고, 테스트 결과에 신뢰성을 높여 테스트 시 오판의 소지를 없애므로, 오판에 의해 개발일정이 지연되는 것을 막는 효과가 있다.
본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업자는 용이하게 알 수 있다.

Claims (5)

  1. 외부에서 인가되는 다수의 제 1 트리밍 제어 신호를 수신하여, 상기 각각의 제 1 트리밍 제어 신호의 레벨에 따라 각각 다른 레벨을 가진 다수의 제 1 트리밍 신호를 출력하는 트리밍 레벨 조절부;
    테스트 모드 인에이블 신호를 수신하며, 상기 테스트 모드 인에이블 신호가 디스에이블 될 때 상기 각각의 제 1 트리밍 신호를 수신하여 상기 각각의 제 1 트리밍 신호와 대응되는 다수의 제 2 트리밍 신호를 출력하는 테스트 모드 선택부;
    상기 다수의 제 2 트리밍 신호를 수신하여 디코딩하는 디코딩부; 및
    상기 디코딩부에서 출력된 신호와 제 2 트리밍 제어 신호를 수신하여, 상기 제 2 트리밍 제어 신호의 레벨에 따라 상기 디코딩부에서 출력된 신호의 레벨 조절 여부를 결정하는 카운터부;를 포함하며,
    상기 테스트 모드 인에이블 신호는 패키지 레벨의 테스트 모드 진입 시에 인에이블되는 것을 특징으로 하는 내부 전압 트리밍 테스트 회로.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 트리밍 레벨 조절부는 상기 제 1 트리밍 제어 신호의 레벨 상태에 따라 하이 레벨의 전압의 출력 여부를 결정하는 스위칭 수단과, 상기 스위칭 수단의 출력 노드에 연결되어 상기 제 1 트리밍 신호를 출력하는 퓨즈를 다수개 포함하는 것을 특징으로 하는 내부 전압 트리밍 테스트 회로.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 테스트 모드 선택부는,
    상기 제 1 트리밍 신호가 인가되는 입력 노드;
    상기 입력 노드가 플로팅 상태일 때 상기 입력 노드에 로우 레벨의 전압을 인가하는 풀 다운 수단;
    상기 테스트 모드 인에이블 신호와 상기 제 1 트리밍 제어 신호를 수신하며, 상기 테스트 모드 인에이블 신호와 상기 제 1 트리밍 제어 신호의 레벨 상태에 따라 하이 레벨의 전압의 출력 여부를 결정하는 풀 업 수단;
    상기 테스트 모드 인에이블 신호의 인에이블 여부에 따라 상기 입력 노드로 인가되는 신호와 상기 풀 업 수단의 출력을 선택적으로 래치하는 래치 수단; 및
    상기 래치 수단에서 출력되는 제 2 트리밍 신호를 수신하여, 상기 제 2 트리밍 신호와 반전된 상기 제 2 트리밍 신호를 출력하는 드라이버 수단;을 다수개 포함하는 것을 특징으로 하는 내부 전압 트리밍 테스트 회로.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 카운터부는 상기 테스트 모드 인에이블 신호와 상기 각각의 제 1 트리밍 제어 신호를 수신하여, 상기 테스트 모드 인에이블 신호가 인에이블 될 때 상기 각각의 제 1 트리밍 제어 신호를 상기 제 2 트리밍 제어 신호로 출력하는 조합 수단과, 상기 디코딩부에서 출력된 신호와 상기 각각의 제 2 트리밍 제어 신호를 수 신하여, 상기 각각의 제 2 트리밍 제어 신호의 레벨에 따라 상기 디코딩부에서 출력된 신호의 레벨을 조절하는 카운터;를 포함하는 것을 특징으로 하는 내부 전압 트리밍 테스트 회로.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제 4 항에 있어서,
    상기 카운터부는 상기 각각의 제 2 트리밍 제어 신호가 디스에이블 될 때, 상기 디코딩부에서 출력된 다수의 출력 신호를 그대로 출력하는 것을 특징으로 하는 내부 전압 트리밍 테스트 회로.
KR1020050089340A 2005-09-26 2005-09-26 내부 전압 트리밍 테스트 회로 KR101153792B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050089340A KR101153792B1 (ko) 2005-09-26 2005-09-26 내부 전압 트리밍 테스트 회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050089340A KR101153792B1 (ko) 2005-09-26 2005-09-26 내부 전압 트리밍 테스트 회로

Publications (2)

Publication Number Publication Date
KR20070034786A KR20070034786A (ko) 2007-03-29
KR101153792B1 true KR101153792B1 (ko) 2012-06-13

Family

ID=46607305

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050089340A KR101153792B1 (ko) 2005-09-26 2005-09-26 내부 전압 트리밍 테스트 회로

Country Status (1)

Country Link
KR (1) KR101153792B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100897274B1 (ko) 2007-06-28 2009-05-14 주식회사 하이닉스반도체 테스트 제어 회로 및 이를 포함하는 기준 전압 생성 회로

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000003355A (ko) * 1998-06-27 2000-01-15 김영환 테스트 패드를 이용한 반도체 장치의 내부 전압발생 회로 및방법
KR20020058434A (ko) * 2000-12-30 2002-07-12 박종섭 내부전압 레벨 트리밍 발생 장치의 퓨즈셋 박스

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000003355A (ko) * 1998-06-27 2000-01-15 김영환 테스트 패드를 이용한 반도체 장치의 내부 전압발생 회로 및방법
KR20020058434A (ko) * 2000-12-30 2002-07-12 박종섭 내부전압 레벨 트리밍 발생 장치의 퓨즈셋 박스

Also Published As

Publication number Publication date
KR20070034786A (ko) 2007-03-29

Similar Documents

Publication Publication Date Title
KR100733430B1 (ko) 반도체 메모리 장치
US7173480B2 (en) Device for controlling the operation of internal voltage generator
KR100265390B1 (ko) 자동 센싱시간 트래킹 회로를 구비한 플래쉬 메모리 셀의래치 회로
EP0718739B1 (en) Voltage reference circuit using an offset compensating current source
CN107743035B (zh) 一种芯片修调电路及修调方法
US9910072B2 (en) Power-supply voltage sensing device
US10332574B2 (en) Embedded memory with setup-hold time controlled internally or externally and associated integrated circuit
KR100656463B1 (ko) 파워-업 회로 및 이를 포함하는 반도체 메모리 장치
US9557788B2 (en) Semiconductor memory device including array e-fuse
KR101153792B1 (ko) 내부 전압 트리밍 테스트 회로
US20140219037A1 (en) Non-volatile semiconductor memory device and semiconductor device
CN111587458B (zh) 用于在半导体器件中提供偏置信号的装置和方法
KR100757411B1 (ko) 옵션 퓨즈 회로를 이용한 반도체 메모리 장치의 전압재설정 회로 및 그 방법
KR101197555B1 (ko) 마진 읽기를 제공하는 전기적인 퓨즈 회로
KR100334335B1 (ko) 반도체 집적회로 및 그 제조방법
KR20180047209A (ko) 레퍼런스 선택 회로
US9404964B2 (en) Semiconductor integrated circuit
KR100734306B1 (ko) 딥 파워 다운 모드 탈출 후 전원 레벨을 조기에안정화시키는 메모리 장치
KR100308197B1 (ko) 반도체 장치의 전압 부스팅 회로
US7714630B2 (en) Method and apparatus to limit circuit delay dependence on voltage
KR101153793B1 (ko) 내부 전압 발생 장치
KR100825021B1 (ko) 내부전압 생성기
KR100656426B1 (ko) 반도체 메모리 장치의 내부 전원 생성 회로
US20070258299A1 (en) Semiconductor memory apparatus having noise generating block and method of testing the same
US7543199B2 (en) Test device

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee