KR20170007036A - 입력 회로 및 이를 포함하는 반도체 장치 - Google Patents

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Abstract

입력회로 및 이를 포함하는 반도체 장치를 개시한다. 일 실시예에 의한 입력회로는 인에이블 신호에 응답하여 바이어스 전압을 생성하도록 구성되는 바이어스 생성부 및 바이어스 전압에 따라 구동되며, 기준신호 및 외부신호를 입력받아 내부신호를 생성하도록 구성되는 버퍼부를 포함하도록 구성될 수 있다.

Description

입력 회로 및 이를 포함하는 반도체 장치{Input Circuit and Semiconductor Apparatus Having the Same}
본 발명은 반도체 집적 장치에 관한 것으로, 보다 구체적으로는 입력 회로 및 이를 포함하는 반도체 장치에 관한 것이다.
반도체 장치는 외부로부터 인가되는 신호를 내부 회로에서 사용 가능한 레벨로 변환하기 위한 인터페이스로서 입력 회로를 이용한다.
입력 회로는 어드레스, 데이터, 클럭신호, 제어신호 등의 입력단에 구비될 수 있다. 입력 회로는 반도체 장치의 동작 전압, 기준전압 레벨, 입력 신호의 스윙 폭을 고려하여 설계할 수 있다.
입력 회로는 동작 전압을 기초로 생성되는 전류 소스에 의해 동작한다. 그리고 입력 회로는 외부로부터 인가되는 신호의 레벨이 변화하거나, 동작전압 또는 기준전압 레벨이 변화되는 등 동작 조건이 변화되어도 이와 무관하게 원하는 레벨의 내부 신호를 출력할 수 있어야 한다.
본 기술은 외부신호를 목적하는 레벨의 내부신호로 생성할 수 있는 입력 회로 및 이를 포함하는 반도체 장치를 제공할 수 있다.
본 기술은 동작 환경의 변화에 영향을 받지 않는 입력 회로 및 이를 포함하는 반도체 장치를 제공할 수 있다.
본 기술의 일 실시예에 의한 입력 회로는 인에이블 신호에 응답하여 바이어스 전압을 생성하도록 구성되는 바이어스 생성부; 및 상기 바이어스 전압에 따라 구동되며, 기준신호 및 외부신호를 입력받아 내부신호를 생성하도록 구성되는 버퍼부;를 포함하도록 구성될 수 있다.
본 기술의 일 실시예에 의한 반도체 장치는 외부신호를 제공받아 내부신호를 생성하는 입력회로; 및 상기 내부신호를 제공받아 동작하는 내부회로;를 포함하고, 상기 입력회로는, 인에이블 신호에 응답하여 바이어스 전압을 생성하도록 구성되는 바이어스 생성부; 및 상기 바이어스 전압에 따라 구동되며, 기준신호 및 외부신호를 입력받아 내부신호를 생성하도록 구성되는 버퍼부;를 포함하도록 구성될 수 있다.
본 기술에 의하면 낮은 동작 전압에서도 동작 전류를 안정적으로 생성할 수 있다. 따라서 외부 신호로부터 목적하는 레벨의 내부 신호를 오류 없이 생성할 수 있어 반도체 장치의 동작 신뢰성을 향상시킬 수 있다.
도 1은 일 실시예에 의한 입력 회로의 구성도이다.
도 2는 일 실시예에 의한 바이어스 생성부의 구성도이다.
도 3은 일 실시예에 의한 바이어스 생성부의 회로도이다.
도 4는 일 실시예에 의한 버퍼부의 구성도이다.
도 5는 일 실시예에 의한 반도체 장치의 구성도이다.
도 6은 다른 실시예에 의한 반도체 장치의 구성도이다.
이하, 첨부된 도면을 참조하여 본 기술의 실시예를 보다 구체적으로 설명한다.
도 1은 일 실시예에 의한 입력 회로의 구성도이다.
도 1을 참조하면, 일 실시예에 의한 입력 회로(10)는 바이어스 생성부(100) 및 버퍼부(110)를 포함할 수 있다.
바이어스 생성부(100)는 인에이블 신호(EN)에 응답하여 바이어스 전압을 생성하도록 구성된다. 바이어스 전압은 제 1 바이어스 전압(NBIAS) 및 제 2 바이어스 전압(PBIAS)을 포함할 수 있다. 일 실시예에서, 바이어스 생성부(100)는 비교적 작은 저항을 이용하여 작은 정전류를 생성할 수 있는 전류원이 이용될 수 있다. 일 실시예에서, 바이어스 생성부(100)는 위들러(Widlar) 전류원이 이용될 수 있다.
버퍼부(110)는 제 1 바이어스 전압(NBIAS) 및 제 2 바이어스 전압(PBIAS)에 따라 동작하며, 기준신호(VREF) 및 외부신호(IN)를 입력받아 내부신호(OUT)를 생성하도록 구성될 수 있다. 일 실시예에서, 제 1 바이어스 전압(NBIAS)는 버퍼부(110)의 싱크 전류를 구동하기 위한 전압으로 이용될 수 있고, 제 2 바이어스 전압(PBIAS)는 버퍼부(110)의 소스 전류를 구동하기 위한 전압으로 이용될 수 있다. 기준신호(VREF)는 반도체 장치 내부 또는 반도체 장치 외부에서 제공받을 수 있다.
일 실시예에서, 버퍼부(110)는 다단(Multi-stage) 버퍼회로일 수 있으며, 제 1 버퍼부(120) 및 제 2 버퍼부(130)를 포함할 수 있다. 제 1 버퍼부(120)는 제 1 바이어스 전압(NBIAS) 및 제 2 바이어스 전압(PBIAS)에 따라 구동되며, 기준신호(VREF) 및 외부신호(IN)를 입력받아 제 1 비교신호(OREFB)와 제 2 비교신호(OINB)를 생성할 수 있다.
제 2 버퍼부(130)는 제 1 바이어스 전압(NBIAS) 및 제 2 바이어스 전압(PBIAS)에 따라 구동되며, 제 1 비교신호(OREFB)와 제 2 비교신호(OINB)를 입력받아 내부신호(OUT)를 생성할 수 있다.
본 실시예에서, 버퍼부(110)를 구동하는 전류원은 바이어스 생성부(100)에서 제공되는 제 1 바이어스 전압(NBIAS) 및 제 2 바이어스 전압(PBIAS)에 의해 구동된다. 따라서, 동작 전압이 낮거나, 또는 입력 신호(VREF, IN)의 레벨이 변동되는 경우에도 바이어스 생성부(100)에서 제공되는 제 1 및 제 2 바이어스 전압(NBIAS, PBIAS)에 의해 버퍼부(110)가 정상적으로 동작할 수 있다.
도 2는 일 실시예에 의한 바이어스 생성부의 구성도이다.
도 2를 참조하면, 바이어스 생성부(100)는 레벨 설정부(210), 제 1 바이어스 제공부(220) 및 제 2 바이어스 제공부(230)를 포함할 수 있다.
레벨 설정부(210)는 인에이블 신호(EN)에 응답하여 기 설정된 레벨의 동작 전류를 생성하도록 구성될 수 있다.
제 1 바이어스 제공부(220)는 레벨 설정부(210)에서 생성된 동작전류에 응답하여 제 1 바이어스 전압(NBIAS)을 생성하도록 구성될 수 있다.
제 2 바이어스 제공부(220)는 인에이블 신호(EN) 및 제 1 바이어스 전압(NBIAS)에 응답하여 제 2 바이어스 전압(PBIAS)을 생성하도록 구성될 수 있다.
일 실시예에서, 인에이블 신호(EN)가 인에이블될 때, 제 1 바이어스 전압(NBIAS) 및 제 2 바이어스 전압(PBIAS)은 각각 버퍼부(110)를 구성하는 전류 싱크 소자 및 전류 소스 소자를 턴온시킬 수 있는 레벨로 생성될 수 있다. 한편, 인에이블 신호(EN)가 디스에이블될 때, 제 1 바이어스 전압(NBIAS)은 버퍼부(110)를 구성하는 스위칭 소자를 턴오프시킬 수 있는 레벨, 바람직하게는 접지전압 레벨로 생성될 수 있고, 제 2 바이어스 전압(PBIAS)은 버퍼부(110)를 구성하는 스위칭 소자를 턴오프시킬 수 있는 레벨, 바람직하게는 전원전압(VDD) 레벨로 생성될 수 있다.
도 3은 일 실시예에 의한 바이어스 생성부의 회로도이다.
도 3에 도시한 바이어스 생성부(100-1)는 레벨 설정부(210-1), 제 1 바이어스 제공부(220-1) 및 제 2 바이어스 제공부(230-1)를 포함할 수 있다.
레벨 설정부(210-1)는 인에이블 신호(EN)에 응답하여 구동되며 전원전압(VDD)을 공급받아 동작전류를 생성하도록 구성될 수 있다.
일 실시예에서, 레벨 설정부(210-1)는 펄스 생성부(211), 구동부(213) 및 동작전류 생성부(215)를 포함할 수 있다.
펄스 생성부(211)는 지연부(L11, L12, L13) 및 조합부(L14, L15)를 포함할 수 있다. 지연부(L11, L12, L13)는 인에이블 신호(EN)를 일정시간 지연시키도록 구성될 수 있다. 조합부(L14, L15)는 인에이블 신호(EN) 및 지연부(L11, L12, L13)의 출력 신호의 조합에 의해 펄스 신호를 생성하도록 구성될 수 있다.
구동부(213)는 인에이블 신호(EN) 및 펄스 생성부(211)에서 출력되는 펄스 신호에 응답하여 구동되어, 전원전압(VDD)의 레벨에 대응하는 구동전류를 생성하도록 구성될 수 있다. 펄스 생성부(211)와 구동부(213)는 동작전류 생성부(215)의 초기값을 설정해 주는 스타트 업(Start-up) 회로 역할을 할 수 있다.
일 실시예에서, 구동부(213)는 제 1 스위칭 소자(P11) 및 제 2 스위칭 소자(N11)를 포함하도록 구성될 수 있다. 제 1 스위칭 소자(P11)는 인에이블 신호(EN)에 응답하여 구동되며, 전원전압(VDD)을 제공받아 제 1 노드(ND1)로 구동전류를 제공할 수 있다. 제 2 스위칭 소자(N11)는 펄스 생성부(211)에서 출력되는 펄스 신호에 응답하여 구동되며, 제 1 노드(ND1)와 접지단자(VSS) 간에 접속되도록 구성될 수 있다.
동작전류 생성부(215)는 제 1 노드(ND1)에 인가되는 구동전류에 의해 구동되고, 기 설정된 저항값에 대응하여 제 1 노드(ND1)의 전류량을 변화시켜 동작전류를 생성하도록 구성될 수 있다. 일 실시예에서, 동작전류 생성부(215)는 저항소자(R)를 소스 축퇴저항(source degeneration resistor)으로 포함하는 전류 미러 회로일 수 있다.
일 실시예에서, 동작전류 생성부(215)는 제 3 내지 제 7 스위칭 소자(P12, P13, N12, N13, N14)와 저항소자(R)를 포함할 수 있다.
제 3 스위칭소자(P12)는 제 1 노드(ND1)에 인가되는 전압에 의해 구동되고, 전원전압(VDD) 공급단자와 제 1 노드(ND1) 간에 접속될 수 있다. 즉, 제 3 스위칭 소자(P12)는 제 1 노드(ND1)와 전원전압(VDD) 단자 간에 다이오드 접속될 수 있다.
제 4 스위칭 소자(P13)는 제 1 노드(ND1)에 인가되는 전압에 의해 구동되고, 전원전압(VDD) 공급단자와 제 2 노드(ND2) 간에 접속될 수 있다.
제 5 스위칭 소자(N12)와 저항소자(R)는 제 1 노드(ND1)와 접지단자(VSS) 간에 직렬 접속될 수 있다. 제 5 스위칭 소자(N12)는 제 2 노드(ND2)에 인가되는 전압에 의해 구동될 수 있다. 따라서, 제 5 스위칭 소자(N12)의 구동 여부 및 저항소자(R)의 크기에 따라 제 1 노드(ND1)에 인가되는 전류량이 결정될 수 있다.
제 6 스위칭 소자(N13)는 제 2 노드(ND2)에 인가되는 전압에 의해 구동되고, 제 2 노드(ND2)와 접지단자(VSS) 간에 접속될 수 있다. 즉, 제 6 스위칭 소자(N13)는 제 2 노드(ND2)와 접지단자(VSS) 간에 다이오드 접속될 수 있다.
제 7 스위칭 소자(N14)는 반전된 인에이블 신호(ENB)에 의해 구동되고, 제 2 노드(ND2)와 접지단자(VSS) 간에 접속될 수 있다. 제 7 스위칭 소자(N14)는 바이어스 생성부(100-1)의 리셋 회로로서 동작할 수 있다.
레벨 설정부(210)에서, 인에이블 신호(EN)가 인에이블됨에 따라, 구동부(213)에서 생성된 구동전류가 제 1 노드(ND1)에 인가될 수 있다. 동작전류 생성부(215)는 구동전류에 의해 구동되고, 저항소자(R)의 크기에 대응하여 구동전류량을 조절, 제 1 노드(ND1)에 동작전류가 인가되도록 할 수 있다.
예를 들어, 인에이블 신호(EN)가 하이 레벨로 인에이블될 때, 제 1 스위칭 소자(P11)는 턴오프 상태이고, 제 1 노드(ND1)에는 로우 레벨의 전압이 인가될 수 있다. 제 3 및 제 4 스위칭 소자(P12, P13)는 제 1 노드(ND1)에 인가된 로우 레벨의 전압에 따라 턴온될 수 있다.
제 2 노드(ND2)에는 전원전압(VDD)에서 제 4 스위칭 소자(P13)의 문턱전압을 차감한 만큼의 전압이 인가되고, 이에 따라 제 5 및 제 6 스위칭 소자(N12, N13)는 턴온될 수 있다. 또한, 반전된 인에이블 신호(ENB)는 로우 레벨이므로, 제 7 스위칭 소자(N14)는 턴오프 상태가 된다.
따라서 제 1 노드(ND1)에는 구동전류량이 저항소자(R)의 크기에 대응하는 만큼 변화된 동작전류가 인가될 수 있다.
한편, 제 1 바이어스 제공부(220-1)는 제 1 노드(ND1)에 인가되는 동작전류에 의해 구동되어 제 1 바이어스 전압(NBIAS)을 생성하도록 구성될 수 있다.
일 실시예에서, 제 1 바이어스 제공부(220-1)는 전원전압(VDD) 공급단자 및 접지단자(VSS) 간에 직렬 접속되는 제 8 및 제 9 스위칭 소자(P14, N15)를 포함할 수 있다.
제 8 스위칭 소자(P14)는 전원전압(VDD)을 공급받으며 제 1 노드(ND1)에 인가되는 전압 레벨에 따라 구동되어 제 1 바이어스 전압(NBIAS)을 출력하도록 구성될 수 있다.
제 9 스위칭 소자(N15)는 제 1 바이어스 전압(NBIAS) 출력 노드와 접지단자(VSS) 간에 다이오드 접속되도록 구성될 수 있다.
인에이블 신호(EN)가 인에이블 될 때, 즉 입력 회로(10)가 인에이블 될 때, 버퍼부(110)를 구성하는 스위칭 소자(예를 들어, NMOS 스위칭 소자)가 턴온될 수 있는 레벨로 제 1 바이어스 전압(NBIAIS)이 생성되어야 한다. 따라서, 동작전류 생성부(215)를 구성하는 저항소자(R)의 크기는 제 1 바이어스 전압(NBIAS)의 목표 레벨에 맞추어 결정될 수 있다.
한편, 제 2 바이어스 제공부(230-1)는 인에이블 신호(ENB)에 응답하여 구동되며, 전원전압(VDD)으로부터 제 2 바이어스 전압(PBIAS)을 생성하도록 구성될 수 있다.
일 실시예에서, 제 2 바이어스 제공부(230-1)는 제 10 내지 제 13 스위칭 소자(P15, P16, N16, N17)를 포함할 수 있다.
제 10 스위칭 소자(P15)는 인에이블 신호(EN)에 응답하여 구동되며, 전원전압(VDD) 공급단자와 제 2 바이어스 전압(PBIAS) 출력단자 간에 접속될 수 있다.
제 11 스위칭 소자(P16)는 전원전압(VDD) 공급단자와 제 2 바이어스 전압(PBIAS) 출력단자 간에 다이오드 접속되도록 구성될 수 있다.
제 12 스위칭 소자(N16)는 반전된 인에이블 신호(ENB)에 응답하여 구동되며, 제 1 바이어스 전압(NBIAS) 출력노드와 접지단자(VSS) 간에 접속될 수 있다.
제 13 스위칭 소자(N17)는 제 1 바이어스 전압(NBIAS)에 의해 구동되며 제 2 바이어스 전압(PBIAS) 출력노드와 접지단자(VSS) 간에 접속될 수 있다.
인에이블 신호(EN)가 하이 레벨일 때 즉, 입력 회로(10)가 인에이블 될 때 제 10 스위칭 소자(P15)는 턴오프되는 반면, 제 11 스위칭 소자(P16)는 턴온된다. 또한, 제 12 스위칭 소자(N16)는 턴오프되고, 제 13 스위칭 소자(N17)는 턴온된다.
따라서 제 11 및 제 13 스위칭 소자(P16, N17)의 사이즈에 따라 제 2 바이어스 전압(PBIAS)의 레벨을 조절할 수 있다. 일 실시예에서, 인에이블 신호(EN)가 인에이블될 때, 제 2 바이어스 전압(PBIAS)은 버퍼부(110)를 구성하는 스위칭 소자(예를 들어 PMOS 스위칭 소자)를 턴온시킬 수 있는 레벨로 생성될 수 있다. 바람직한 실시예에서, 제 2 바이어스 전압(PBIAS)은 버퍼부(110)를 구성하는 스위칭 소자(예를 들어 PMOS 스위칭 소자)의 턴온 레벨보다 0.05~0.15 정도 높은 레벨로 생성할 수 있으나, 이는 일 예일 뿐임은 자명하다.
도 4는 일 실시예에 의한 버퍼부의 구성도이다.
도 4에 도시한 버퍼부(110-1)는 2단 버퍼 회로일 수 있으며, 예를 들어 제 1 버퍼부(120-1) 및 제 2 버퍼부(130-1)를 포함할 수 있다.
제 1 버퍼부(120-1)는 제 1 바이어스 전압(NBIAS) 및 제 2 바이어스 전압(PBIAS)에 응답하여 구동되며, 기준신호(VREF)와 외부신호(IN)를 비교하여 제 1 비교신호(OREFB) 및 제 2 비교신호(OINB)를 생성하도록 구성될 수 있다.
일 실시예에서, 제 1 버퍼부(120-1)는 전류 소스부(121), 비교부(123) 및 싱크부(125)를 포함할 수 있다.
전류 소스부(121)는 제 14 스위칭 소자(P21) 및 제 15 스위칭 소자(P22)를 포함할 수 있다.
제 14 스위칭 소자(P21)는 제 2 바이어스 전압(PBIAS)에 응답하여 구동되며, 전원전압(VDD)을 공급받아 제 1 비교신호(OREFB) 출력 노드로 소스 전류를 공급하도록 구성될 수 있다. 제 15 스위칭 소자(P22)는 제 2 바이어스 전압(PBIAS)에 응답하여 구동되며, 전원전압(VDD)을 공급받아 제 2 비교신호(OINB) 출력 노드로 소스 전류를 공급하도록 구성될 수 있다.
비교부(123)는 제 16 스위칭 소자(N21) 및 제 17 스위칭 소자(N22)를 포함할 수 있다.
제 16 스위칭 소자(N21)는 제 1 비교신호(OREFB) 출력노드와 싱크부(125) 간에 접속되고 기준신호(VREF)를 입력받도록 구성될 수 있다. 제 17 스위칭 소자(N22)는 제 2 비교신호(OINB) 출력노드와 싱크부(125) 간에 접속되고 외부신호(IN)를 입력받도록 구성될 수 있다.
싱크부(125)는 비교부(123)와 접지단자(VSS) 간에 접속되고, 제 1 바이어스 전압(NBIAS)에 응답하여 구동되는 제 18 스위칭 소자(N23)를 포함할 수 있다. 즉, 싱크부(125)는 제 1 바이어스 전압(NBIAS)를 싱크 전류로 하여 동작하도록 구성된다.
입력 회로(10)가 인에이블 될 때, 예를 들어 인에이블 신호(EN)가 하이 레벨로 인에이블될 때, 제 1 바이어스 전압(NBIAS)은 싱크부(125)를 구성하는 제 18 스위칭 소자(N23)를 턴온시킬 수 있는 레벨로 생성된다. 또한, 제 2 바이어스 전압(PBIAS)은 전류 소스부(121)를 구성하는 제 14 및 제 15 스위칭 소자(P21, P22)를 턴온시킬 수 있는 레벨로 생성된다. 따라서, 제 1 버퍼부(120-1)를 구성하는 전류 소스부(121) 및 싱크부(125)는 외부 환경의 변동, 동작 전압의 저하에 무관하게 정상 동작하여, 기준신호(VREF)와 외부신호(IN)를 비교하여 제 1 및 제 2 비교신호(OREFB, OINB)를 생성할 수 있다.
일 실시예에서, 제 1 버퍼부(120-1)는 외부신호(IN)의 레벨이 기준신호(VREF)의 레벨보다 높은 경우 제 2 비교신호(OINB)의 레벨을 제 1 비교신호(OREFB)의 레벨보다 낮은 레벨로 출력할 수 있다. 반대로, 제 1 버퍼부(120-1)는 외부신호(IN)의 레벨이 기준신호(VREF)의 레벨보다 낮은 경우 제 2 비교신호(OINB)의 레벨을 제 1 비교신호(OREFB)의 레벨보다 높은 레벨로 출력할 수 있다.
한편, 제 2 버퍼부(130-1)는 전류 소스부(131), 전류 제공부(133), 비교부(135) 및 싱크부(137)를 포함할 수 있다.
전류 소스부(131)는 제 19 스위칭 소자(P23) 및 제 20 스위칭 소자(P24)를 포함할 수 있다.
제 19 스위칭 소자(P23)는 제 2 바이어스 전압(PBIAS)에 응답하여 구동되며, 전원전압(VDD) 공급단자와 제 3 노드(ND3) 간에 접속될 수 있다. 제 20 스위칭 소자(P24)는 제 2 바이어스 전압(PBIAS)에 응답하여 구동되며, 전원전압(VDD) 공급단자와 출력단자(OUT) 간에 접속될 수 있다.
전류 제공부(133)는 제 21 스위칭 소자(P25) 및 제 22 스위칭 소자(P26)를 포함할 수 있다.
제 21 스위칭 소자(P25)는 제 3 노드(ND3)에 인가되는 전압에 의해 구동되며 전원전압(VDD) 공급단자와 제 3 노드(ND3) 간에 접속될 수 있다. 제 22 스위칭 소자(P26)는 제 3 노드(ND3)에 인가되는 전압에 의해 구동되어, 전원전압(VDD) 공급단자와 출력노드(OUT) 간에 접속될 수 있다.
비교부(135)는 제 23 스위칭 소자(N24) 및 제 24 스위칭 소자(N25)를 포함할 수 있다.
제 23 스위칭 소자(N24)는 제 3 노드(ND3)와 싱크부(137) 간에 접속되고, 제 1 비교신호(OREFB)에 응답하여 구동될 수 있다. 제 24 스위칭 소자(N25)는 출력노드(OUT)와 싱크부(137) 간에 접속되고 제 2 비교신호(OINB)에 응답하여 구동될 수 있다.
싱크부(137)는 비교부(135)와 접지단자(VSS) 간에 접속되며 제 1 바이어스 전압(NBIAS)에 응답하여 구동되는 제 25 스위칭 소자(N26)를 포함할 수 있다. 즉, 싱크부(137)는 제 1 바이어스 전압(NBIAS)를 싱크 전류로 하여 동작하도록 구성된다.
제 2 버퍼부(130-1)의 전류원을 동작시키기 위한 구동전압으로서 제 1 바이어스 전압(NBIAS) 및 제 2 바이어스 전압(PBIAS)이 사용된다. 특히, 전류 제공부(133)의 출력 전류가 전류 소스부(131)에 의해 보강될 수 있다. 따라서, 전류 제공부(133)를 구성하는 스위칭 소자(P25, P26)이 높은 문턱값을 갖는 경우에도 전류 소스부(131)를 구성하는 스위칭 소자(P19, P20)은 제 2 바이어스 전압(PBIAS)에 의해 턴온되도록 설계되므로 제 2 버퍼부(130-1)가 오류 없이 정상 동작할 수 있다.
제 2 버퍼부(130-1)는 정상 동작하기 위하여 전류 소스부(131) 및 전류 제공부(133)가 포화 영역에서 동작하여야 하며, 본 실시예에서와 같이 바이어스 생성부(100, 100-1)에 의해 생성된 제 2 바이어스 전압(PBIAS)을 구동전압으로 사용하기 때문에 외부 환경의 변화에 무관하게 제 2 버퍼부(130-1), 나아가 버퍼부(110-1)가 정상 동작할 수 있다.
일 실시예에 의한 입력 회로(10)는 바이어스 생성부(100, 100-1)에서 제공되는 바이어스 전압(NBIAS, PBIAS)에 의해 동작한다. 따라서, 인에이블 신호(EN)를 디스에이블시키면 바이어스 생성부(100, 100-1)가 오프되고, 제 1 바이어스 전압(NBIAS)은 접지전압 레벨로, 제 2 바이어스 전압(PBIAS)은 전원전압(VDD) 레벨로 생성된다. 이를 통해 버퍼부(110) 또한 오프시킬 수 있으므로 입력 회로(10)의 불필요한 동작 및 이에 따른 전류 소모를 방지할 수 있다.
도 5는 일 실시예에 의한 반도체 장치의 구성도이다.
일 실시예에 의한 반도체 장치(30)는 입력회로(310) 및 내부회로(320)를 포함할 수 있다.
입력회로(310)는 외부신호(IN)를 제공받아 내부신호(OUT)를 생성할 수 있다.
내부회로(320)는 내부신호(OUT)를 제공받아 목적하는 동작을 수행할 수 있다. 일 실시예에서, 내부회로(320)는 반도체 메모리 장치를 포함할 수 있다. 그리고, 반도체 메모리 장치는 DRAM과 같은 휘발성 메모리 장치, FLASH 메모리나 저항성 메모리와 같은 비휘발성 메모리 장치일 수 있다.
입력회로(310)는 도 1 내지 도 4에서 설명한 입력회로(10)가 이용될 수 있다. 즉, 입력회로(310)는 바이어스 생성부(100)에서 생성된 바이어스에 따라 구동되는 전류원을 이용하여 동작할 수 있도록 구성될 수 있다.
도 6은 다른 실시예에 의한 반도체 장치의 구성도이다.
본 실시예에 의한 반도체 장치(40)는 컨트롤러(410) 및 메모리 장치(420)를 포함할 수 있다.
메모리 장치(420)는 입력 회로(421) 및 메모리 코어(423)를 포함할 수 있고, 메모리 코어(423)는 메모리 셀 어레이(425)를 포함할 수 있다. 메모리 장치(420)는 DRAM과 같은 휘발성 메모리 장치, 또는 플래시 메모리, 저항성 메모리와 같은 비휘발성 메모리 장치일 수 있으나, 이에 한정되는 것은 아니다.
메모리 코어(423)는 도시하지 않았지만 메모리 셀 어레이(425)에 데이터를 라이트(write)하고 리드(read)할 수 이는 여러 구성요소를 포함할 수 있다. 예를 들어, 메모리 코어(423)는 어드레스 디코더, 라이트 회로부, 리드 회로부 등을 포함할 수 있다.
메모리 장치(420)는 컨트롤러(410)로부터 클럭신호(CLK), 명령어(CMD), 어드레스(ADD), 데이터(DATA) 등을 제공받을 수 있고, 컨트롤러(410)의 요청에 따라 메모리 셀 어레이(425)에 저장된 데이터(DATA)를 컨트롤러(410)로 전송할 수 있다.
입력 회로(421)는 컨트롤러(410)로부터 제공되는 클럭신호(CLK)를 내부 클럭 신호로 변환하기 위한 클럭버퍼와, 명령어(CMD)를 내부 명령어로 변환하기 위한 명령어 버퍼와, 어드레스(ADD)를 내부 어드레스로 변환하기 위한 어드레스 버퍼와, 데이터(DATA)를 내부 데이터로 변환하기 위한 데이터 버퍼 등을 포함할 수 있다.
클럭버퍼, 명령어 버퍼, 어드레스 버퍼, 데이터 버퍼 등의 버퍼 각각, 또는 적어도 하나는 도 1 내지 도 4에서 설명한 입력 회로(10)를 이용하여 구성할 수 있다.
따라서 입력회로(421)를 구성하는 클럭버퍼, 명령어 버퍼, 어드레스 버퍼, 데이터 버퍼 등의 버퍼 각각, 또는 적어도 하나는 바이어스 생성부(100)에서 생성된 바이어스에 따라 구동되는 전류원을 이용하여 동작하여 외부신호를 내부신호로 변환할 수 있다.
본 기술에서는 입력 회로의 전류원으로서 위들러 전류원과 같은 바이어스 생성부를 이용한다. 위들러 전류원의 경우 비교적 작은 저항을 사용하여 작은 정전류를 생성하는 회로이며, 칩 면적을 상당히 절약할 수 있는 이점을 제공한다. 특히, 본 기술의 바이어스 생성부는 버퍼부를 구성하는 스위칭 소자를 턴온시킬 수 있는 레벨의 바이어스를 생성함에 의해, 외부환경의 변화에도 입력 회로가 정상 동작할 수 있어, 이를 채용하는 반도체 장치의 신뢰성을 보장할 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10 : 입력 회로
100, 100-1 : 바이어스 생성부
110, 110-1 : 버퍼부
30, 40 : 반도체 장치

Claims (14)

  1. 인에이블 신호에 응답하여 바이어스 전압을 생성하도록 구성되는 바이어스 생성부; 및
    상기 바이어스 전압에 따라 구동되며, 기준신호 및 외부신호를 입력받아 내부신호를 생성하도록 구성되는 버퍼부;
    를 포함하도록 구성되는 입력 회로.
  2. 제 1 항에 있어서,
    상기 바이어스 생성부는, 상기 버퍼부의 싱크 전류를 구동하기 위한 제 1 바이어스 전압; 및
    상기 버퍼부의 소스 전류를 구동하기 위한 제 2 바이어스 전압;
    을 상기 바이어스 전압으로 생성하도록 구성되는 입력 회로.
  3. 제 1 항에 있어서,
    상기 버퍼부는, 상기 바이어스 전압에 따라 구동되어 상기 기준신호 및 상기 외부신호를 비교하여 제 1 비교신호 및 제 2 비교신호를 생성하도록 구성되는 제 1 버퍼부; 및
    상기 제 1 비교신호 및 상기 제 2 비교신호를 비교하여 상기 내부신호를 생성하도록 구성되는 제 2 버퍼부;
    를 포함하는 입력 회로.
  4. 제 1 항에 있어서,
    상기 바이어스 전압은 제 1 바이어스 전압 및 제 2 바이어스 전압을 포함하고,
    상기 버퍼부는, 상기 제 2 바이어스 전압에 응답하여 소스 전류를 생성하고, 상기 제 1 바이어스 전압에 응답하여 싱크 전류를 생성하여, 상기 기준신호 및 상기 외부신호로부터 상기 내부신호를 생성하도록 구성되는 입력 회로.
  5. 제 1 항에 있어서,
    상기 바이어스 생성부는, 상기 인에이블 신호에 응답하여 기 설정된 레벨의 동작전류를 생성하는 레벨 설정부;
    상기 동작전류에 응답하여 제 1 바이어스 전압을 생성하도록 구성되는 제 1 바이어스 제공부; 및
    상기 인에이블 신호 및 상기 제 1 바이어스 전압에 응답하여 제 2 바이어스 전압을 생성하도록 구성되는 제 2 바이어스 제공부;
    를 포함하도록 구성되는 입력 회로.
  6. 제 5 항에 있어서,
    상기 레벨 설정부는, 상기 인에이블 신호에 응답하여 펄스 신호를 생성하는 펄스 생성부;
    상기 인에이블 신호 및 상기 펄스 신호에 응답하여 구동되며, 전원전압을 제공받아 구동전류를 생성하도록 구성되는 구동부; 및
    상기 구동전류에 응답하여 구동되며, 기 설정된 저항값에 대응하여 상기 구동전류를 변화시켜 동작전류를 생성하도록 구성되는 동작전류 생성부;
    를 포함하도록 구성되는 입력 회로.
  7. 제 1 항에 있어서,
    상기 바이어스 생성부는 위들러(Widlar) 전류원을 포함하도록 구성되는 입력 회로.
  8. 외부신호를 제공받아 내부신호를 생성하는 입력회로; 및
    상기 내부신호를 제공받아 동작하는 내부회로;를 포함하고,
    상기 입력회로는, 인에이블 신호에 응답하여 바이어스 전압을 생성하도록 구성되는 바이어스 생성부; 및
    상기 바이어스 전압에 따라 구동되며, 기준신호 및 외부신호를 입력받아 내부신호를 생성하도록 구성되는 버퍼부;
    를 포함하도록 구성되는 반도체 장치.
  9. 제 8 항에 있어서,
    상기 바이어스 생성부는, 상기 버퍼부의 싱크 전류를 구동하기 위한 제 1 바이어스 전압; 및
    상기 버퍼부의 소스 전류를 구동하기 위한 제 2 바이어스 전압;
    을 상기 바이어스 전압으로 생성하도록 구성되는 반도체 장치.
  10. 제 8 항에 있어서,
    상기 버퍼부는, 상기 바이어스 전압에 따라 구동되어 상기 기준신호 및 상기 외부신호를 비교하여 제 1 비교신호 및 제 2 비교신호를 생성하도록 구성되는 제 1 버퍼부; 및
    상기 제 1 비교신호 및 상기 제 2 비교신호를 비교하여 상기 내부신호를 생성하도록 구성되는 제 2 버퍼부;
    를 포함하는 반도체 장치.
  11. 제 8 항에 있어서,
    상기 바이어스 전압은 제 1 바이어스 전압 및 제 2 바이어스 전압을 포함하고,
    상기 버퍼부는, 상기 제 2 바이어스 전압에 응답하여 소스 전류를 생성하고, 상기 제 1 바이어스 전압에 응답하여 싱크 전류를 생성하여, 상기 기준신호 및 상기 외부신호로부터 상기 내부신호를 생성하도록 구성되는 반도체 장치.
  12. 제 8 항에 있어서,
    상기 바이어스 생성부는, 상기 인에이블 신호에 응답하여 기 설정된 레벨의 동작전류를 생성하는 레벨 설정부;
    상기 동작전류에 응답하여 제 1 바이어스 전압을 생성하도록 구성되는 제 1 바이어스 제공부; 및
    상기 인에이블 신호 및 상기 제 1 바이어스 전압에 응답하여 제 2 바이어스 전압을 생성하도록 구성되는 제 2 바이어스 제공부;
    를 포함하도록 구성되는 반도체 장치.
  13. 제 8 항에 있어서,
    상기 내부회로는 반도체 메모리 장치를 포함하도록 구성되는 반도체 장치.
  14. 제 13 항에 있어서,
    상기 반도체 메모리 장치는 휘발성 메모리 장치 또는 비휘발성 메모리 장치를 포함하도록 구성되는 반도체 장치.
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