JP7164264B2

JP7164264B2 - 半導体装置

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Publication number: JP7164264B2
Application number: JP2019063833A
Authority: JP
Inventors: 拓也松本
Original assignee: Lapis Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2019-03-28
Filing date: 2019-03-28
Publication date: 2022-11-01
Anticipated expiration: 2039-03-28
Also published as: US20200310483A1; CN111752326B; US10817008B2; JP2020166345A; CN111752326A

Description

本発明は、半導体装置、特にトリミング機能を備えた半導体装置に関する。

トリミング機能とは、半導体装置内の回路に付随して設けられた素子の素子値を外部から変えることによって、当該回路の特性を所望の特性に近づける機能をいう。例えば、アナログ回路を含む半導体装置において、該アナログ回路の特性を調整するとともにヒューズにより値を変えることができる分圧回路を内蔵させ、該アナログ回路の製造プロセスにおけるバラつきを調整することが行われている。この場合における分圧回路の分圧比の調整をヒューズを用いたトリミング機能という。分圧回路の抵抗値の調整はリペア装置によるレーザリペアによって行われる場合もある。

トリミング機能に関連した技術として、特許文献１には、基準電圧発生回路と、この基準電圧発生回路の基準電圧を受け、レギュレータ回路で増幅し、この増幅した出力を分圧して第１基準電圧および第２基準電圧を発生する基準電圧回路が開示されている。この基準電圧回路においては、レギュレータ回路は、演算増幅器と、この増幅出力を第１基準電圧として出力し、この増幅出力を抵抗R1とR2の直列回路で分圧し、この分圧電圧を第２基準電圧として出力する第１分圧回路と、第１分圧回路と並列に接続され、第１基準電圧を分圧し、この分圧した電圧は前記基準電圧発生回路の基準電圧に近い値を微調整して前記演算増幅器に負帰還する第１トリミング回路と、を有している。

上記のようなトリミング機能は様々な回路に用いられているが、応用分野の一例として特許文献１で代表される電源回路における出力電圧の調整を例示して説明する。半導体装置の内部ロジック回路への供給電圧は、内部ロジック回路の消費電流をできる限り少なくするために、外部電圧から降圧された内部電圧とされる場合がある。より具体的には、そのような電源回路は、外部電圧からバンドギャップ基準電圧（以下、「ＶＢＧ」という場合がある）を生成し、該ＶＢＧを基準として必要な内部電圧を発生するレギュレータ回路を搭載している。

上記レギュレータ回路を使用してロジック回路へ一定の内部電圧を供給する半導体装置では、プロセスバラつきの影響により内部電圧を一定にすることは一般に困難なため、レギュレータ回路内に分圧回路を設け、該分圧回路の調整を行うことで、プロセスバラつきに影響されない一定の内部電圧を保つ場合もある。

図４に比較例に係るレギュレータ回路１００の構成を示す。図４＜１＞に示すように、レギュレータ回路１００は、カレントミラー１０１、差動回路１０２、出力回路１０３、および分圧回路１０４を含んで構成されている。分圧回路１０４は、図４＜２＞に示すようにヒューズ出力（図４＜２＞では「ＦＵＳＥ出力」と表記）を受けて抵抗値を変更するヒューズ制御抵抗（図４＜２＞では「ＦＵＳＥ制御抵抗」と表記。以下、「制御抵抗」）１０５を備える。なお、以下においては、「ヒューズ」を「ＦＵＳＥ」と表記する場合がある。

特開２００２－９１５８１号公報

しかしながら、上記のレギュレータ回路１００の回路構成ではＦＵＳＥのトリミング評価を行う際、リペア装置を使いレーザリペアでのＦＵＳＥ切断が必要となるので、リペア装置が身近にない場合には評価に時間を要するという問題がある。また、ＦＵＳＥは一度切断すると元には戻せないので、トリミングテーブル（トリミング対象素子の素子値の組み合わせを示すテーブル）を変更する評価を何度も行う場合、多数の半導体装置（半導体チップ）が必要になるという問題も生じる。半導体チップの数に余裕がある場合は問題ないが、何度もトリミングテーブルを変えて評価を行う場合は膨大な数の半導体チップが必要になる。

評価用半導体チップの数を最小限に抑える対策の一例として、ＦＵＳＥのソフトトリミング機能を採用することが挙げられる。図５はソフトトリミングを採用した分圧回路を含むレギュレータ回路の一例であるレギュレータ回路１００Ａを示している。図５において、カレントミラー２０１、差動回路２０２、出力回路２０３は、レギュレータ回路１００のカレントミラー１０１、差動回路１０２、出力回路１０３と同じものである。図５に示すように、レギュレータ回路１００Ａはレギュレータ回路１００に制御回路２０６とＯＲ回路２０７を追加し、外部から入力したハイレベル（以下、「Ｈ」と表記する場合がある）またはロウレベル（以下、「Ｌ」と表記する場合がある）の任意のテストモード信号に基づいて制御回路２０６で生成した信号と、ＦＵＳＥ出力との論理和（ＯＲ）をとった信号で制御抵抗をコントロールすることで、リペア後と同様のレギュレータ回路１００Ａの出力値を取得することができる。

しかしながら、レギュレータ回路１００Ａでは、制御回路２０６の出力電圧（ノード１）はレギュレータ電圧のレベル（すなわち、降圧回路によって降圧された後のレベル）なので、電源投入時においてレギュレータ回路１００Ａがまだ立ち上がっていないときは不定になり、その不定信号が分圧回路２０４に入力されるので、レギュレータ回路１００Ａが正常に立ち上がらないという問題があった。

本発明は、上述した課題を解決するためになされたものであり、専用装置を用いることなく外部信号によって調整が可能なトリミング機能を含む半導体装置において、動作がより安定化された半導体装置を提供することを目的とする。

本発明に係る半導体装置は、ヒューズ信号に基づいて制御されるヒューズによって出力特性が調整可能とされた被調整回路と、外部電源の電圧を変換した変換電圧を有する内部電源を電源とし、入力された試験信号に基づいて生成される制御信号であって、前記ヒューズ信号の代わりに前記被調整回路を調整することが可能な制御信号を生成する制御回路と、前記外部電源の投入後前記内部電源が安定化する前は前記ヒューズ信号を選択するとともに、前記内部電源が安定化した後は前記制御信号を選択する選択回路と、を含むものである。

本発明によれば、専用装置を用いることなく外部信号によって調整が可能なトリミング機能を含む半導体装置において、動作がより安定化された半導体装置を提供することが可能となる。

第１の実施の形態に係る半導体装置の構成の一例を示すブロック図である。第１の実施の形態に係る半導体装置の構成の一例を示す回路図である。第２の実施の形態に係る半導体装置の構成の一例を示す回路図である。第１の比較例に係る半導体装置の構成を示す回路図である。第２の比較例に係る半導体装置の構成を示す回路図である。

以下、図面を参照して、本発明を実施するための形態について詳細に説明する。以下の実施の形態では、本発明に係る半導体装置としてトリミング機能を含むレギュレータ回路（電圧変換回路）、特に降圧回路を例示して説明する。すなわち、以下に説明する半導体装置は、ＦＵＳＥにより調整できる分圧回路を有したアナログ回路を搭載した半導体装置において、アナログ回路のプロセスバラつきを調整するＦＵＳＥを用いたトリミング機能（分圧回路の調整）を、リペア装置によるレーザリペアを行うことなく、外部から任意のテストモード信号を入力することにより実行する。つまり、以下に説明する半導体装置は、実際にＦＵＳＥを切断することなくトリミング後の値を取得することが可能となる、ソフトトリミング機能を備えた半導体装置である。

［第１の実施の形態］
図１を参照して、本実施の形態に係る半導体装置１０の全体の構成について説明する。
図１に示すように、半導体装置１０は、ＩＯ（入出力インタフェース）３０、ロジック回路３１、レギュレータ３２、レベルシフタ３３（図１では、「ＬＳ１．５Ｖ→３Ｖ」と表記）、ＦＵＳＥ３４、マルチプレクサ３５、およびレベルシフタ３６（図１では、「ＬＳ３Ｖ→１．５Ｖ」と表記）を含んで構成されている。半導体装置１０の各部に供給される電源電圧には、外部電圧（電圧降下する前の外部電源の電圧）Ｖ１と、内部電圧（電圧降下した後の内部電源の電圧）Ｖ２の２種類がある。また、半導体装置１０内の各回路ブロック間の信号レベルにも、外部電圧Ｖ１に対応したレベル（以下、「外部レベル」という場合がある）、内部電圧Ｖ２に対応したレベル（以下、「内部レベル」という場合がある）がある。本実施の形態では、外部電圧は一例として３Ｖとされ、内部電圧は一例として１．５Ｖとされている。

ＩＯ３０は半導体装置１０が外部からの信号を受け、また半導体装置１０が外部へ信号を送る際のインタフェースである。レベルシフタ３６は外部レベルから内部レベルに変換するレベル変換回路である。ＩＯ３０およびレベルシフタ３６には外部電圧Ｖ１が印加される。

レギュレータ３２は外部電圧Ｖ１から内部電圧Ｖ２への電圧降下を行う回路である。レギュレータ３２には外部電圧Ｖ１が印加される。

ＦＵＳＥ３４は実際に切断の候補となるヒューズである。ＦＵＳＥ３４には外部電圧Ｖ１が印加される。ＦＵＳＥ３４からは分圧回路を調整するためのヒューズ信号ＦＳが出力される。

ロジック回路３１は、半導体装置１０において本来の処理を行う回路である。ロジック回路３１には内部電圧Ｖ２が印加される。図１に示すように、内部電圧Ｖ２はレギュレータ３２から供給される。なお、以下の説明では、ロジック回路３１として降圧回路に関係した部分（具体的には、後述の制御回路３０６、４０６）について説明する。ロジック回路３１（すなわち、制御回路３０６、４０６）からは制御信号ＣＳが出力される。

マルチプレクサ３５は、選択信号ＳＳに基づいて、ヒューズ信号ＦＳおよび制御信号ＣＳの何れかを選択し、レギュレータ３２に送る選択回路である。マルチプレクサ３５には外部電圧Ｖ１が印加される。

レベルシフタ３３は、内部レベルから外部レベルに変換するレベル変換回路である。例えば、内部レベルの制御信号ＣＳを外部レベルに変換してマルチプレクサ３５に送る。レベルシフタ３３には外部電源Ｖ１が印加される。

図２を参照して、本実施の形態に係る半導体装置１０（すなわち、レギュレータ回路）についてより詳細に説明する。図２＜１＞に示すように、半導体装置１０は、カレントミラー３０１、差動回路３０２、出力回路３０３、および分圧回路３０４を含んで構成されている。カレントミラー３０１、差動回路３０２、出力回路３０３の各々は図４に示すカレントミラー１０１、差動回路１０２、出力回路１０３と同じものである。なお、本実施の形態では、出力回路３０３の出力電圧は一例として１．５Ｖとされている。

差動回路３０２の一方の入力にはバンドギャップ基準電圧（ＶＧＢ）が入力され、他方の入力には出力回路３０３の出力電圧を分圧回路３０４で分圧した電圧（以下、「分圧電圧」という場合がある）が入力される。カレントミラー３０１は、バンドギャップ基準電圧と分圧電圧との差分に応じた電流を、出力回路３０３のＰ型ＭＯＳ－ＦＥＴ（Ｐ型ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ－ＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ：以下、「ＰＭＯＳ」）に流す。

分圧回路３０４は、図２＜２＞に示すように、制御回路３０６、レベルシフタ３０７、３０８、マルチプレクサ３０９、および制御抵抗３０５を含んで構成されている。図２＜２＞における半導体装置１０、レベルシフタ３０７と３０８、およびマルチプレクサ３０９は、各々図１に示すレギュレータ３２、レベルシフタ３３、およびマルチプレクサ３５に相当する。また、制御回路３０６は、図１に示すロジック回路３１に含まれる。

制御抵抗３０５は、分圧回路３０４における分圧を調整する抵抗であり、一例として、直列に接続した複数の抵抗と、該抵抗の各々に並列に接続されたトランスファーゲートを含んで構成されている。図２＜２＞では直列に接続された２個の抵抗を用いた制御抵抗３０５を例示しているが、３個以上の抵抗で制御抵抗３０５を構成してもよい。トランスファーゲートの導通、非導通を切り替えることで、当該抵抗を切り離すか接続するかを切り替えることができる。

制御回路３０６は、テストモード信号から制御抵抗３０５の抵抗値を制御する信号Ａ、Ｂを生成する回路である。信号Ａは図１における制御信号ＣＳに対応し、信号Ｂは選択信号ＳＳに対応する。制御回路３０６には内部電圧Ｖ２が印加され、信号Ａ、Ｂは内部レベルの信号である。なお、図２＜２＞において、「ノード１」と表示されたノード（節点）のレベルは内部レベルであり、「ノード０」と表示されたノードのレベルは外部レベルである。ここで、「テストモード信号」および「信号Ａ」は、各々本発明に係る「試験信号」および「制御信号」の一例である。

レベルシフタ３０７は、内部レベルの信号Ａを外部レベルの信号に変換してマルチプレクサ３０９に送る。レベルシフタ３０８は、内部レベルの信号Ｂを外部レベルの信号に変換してマルチプレクサ３０９に送る。信号Ａ、Ｂは、制御抵抗３０５の抵抗値を制御するための信号である。レベルシフタ３０７、３０８の各々において、リセット端子からリセット信号が入力される。該リセット信号は外部電源の投入により入力される外部レベルの信号であり、後述するように、半導体装置１０の電源の立ち上がり時に、マルチプレクサ３０９の出力をヒューズ信号ＦＳに固定する。

マルチプレクサ３０９は、インバータ２０、ＡＮＤ回路２１、２２、ＯＲ回路２３を含んで構成されており、レベルシフタ３０７の出力とレベルシフタ３０８の出力がＡＮＤ回路２１の入力に接続される。また、インバータ２０を介したレベルシフタ３０８の出力とＦＵＳＥ出力がＡＮＤ回路２２の入力に接続され、ＡＮＤ回路２１の出力とＡＮＤ回路２２の出力がＯＲ回路２３の入力に接続される。ＯＲ回路２３の出力（すなわち、マルチプレクサ３０９の出力）は制御抵抗３０５に接続される。マルチプレクサ３０９は、機能的には図１に示すマルチプレクサ３５と同じである。

次に、分圧回路３０４の動作について説明する。ここで、ＦＵＳＥは切断前の状態であるとする。半導体装置１０の電源立ち上がり時（電源をオンにした直後）において、外部レベル（外部電源により定まるレベル）であるノード０は電位的に定まるが、内部レベル（外部電圧を降下させた内部電圧で定まるレベル）であるノード１は、レギュレータ回路がまだ立ち上がっていないので、不定となっている。つまり、レベルシフタ３０７の入力であるリセット信号は外部レベルなので電位が定まる一方、制御回路３０６からの信号Ａは不定である。この場合、リセット信号がＬのときＮＭＯＳ０はオンとなるので、レベルシフタ３０７の出力は、制御回路３０６からの信号Ａに関係なくＬとなる。ここで、ＮＭＯＳは、Ｎ型ＭＯＳ－ＦＥＴ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ－ＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）を意味している。

レベルシフタ３０８についても同様で、レベルシフタ３０８の入力であるリセット信号は外部レベルなので電位が定まる一方、制御回路３０６からの信号Ｂは不定である。リセット信号がＬのときＮＭＯＳ１はオンとなるのでレベルシフタ３０８の出力は、制御回路３０６からの信号Ｂに関係なく、Ｌとなる。

レベルシフタ３０７、３０８の出力がＬの場合、マルチプレクサ３０９の出力は切断前のヒューズ信号ＦＳの値（すべてＬ）がそのまま出力され、その結果制御抵抗３０５の抵抗値が定まるので、半導体装置１０は正常に立ち上がる。半導体装置１０が正常に立ち上がった後（内部電源が安定した後）は、ノード１は内部レベルとなる。その結果、制御回路３０６において、テストモード信号に基づき、制御抵抗３０５を制御するための信号が生成される。ここで、本実施の形態ではヒューズ信号ＦＳはアクティブＨとされている。
つまり、切断を指示するヒューズ信号ＦＳがＨとされ、未切断を指示する信号がＬとされている。むろん、この論理的対応は逆であってもよい。

すなわち、半導体装置１０において内部電源の立ち上がり前（安定化する前）は、制御抵抗３０５がヒューズ信号ＦＳを受け、その結果分圧回路３０４の分圧抵抗値が決定されて、半導体装置１０の出力電圧が決定される。一方、半導体装置１０の内部電源の立ち上がり後（安定化した後）はリセット信号が解除されるので、外部からのテストモード信号により、制御回路３０６から抵抗値を制御するための信号Ａ、Ｂを生成することができる。つまり、外部からＨまたはＬの任意のテストモード信号を制御回路３０６を介して制御抵抗３０５に入力することで、リペア装置でトリミングを行った後と同様のレギュレータ値（電圧）を取得することができる。なお、内部電源の立ち上がりは、例えば内部電源の電位の安定度をみて判断してもよいし、あるいは外部電源の投入後予め定められた時間の経過後としてもよい。

ここで、上述した電源および各信号の立ち上がりの順序をまとめると以下のようになる。
＜１＞外部電源投入、リセット信号の入力 → ＜２＞マルチプレクサの出力＝ヒューズ信号ＦＳ → ＜３＞ヒューズ信号ＦＳによるレギュレータ電圧の設定 → ＜４＞内部電源立ち上がり、リセット信号の解除 → ＜５＞テストモード信号による信号Ａ、Ｂの生成 → ＜６＞マルチプレクサの出力＝制御信号ＣＳ → ＜７＞制御信号ＣＳによるレギュレータ電圧の設定。

以上詳述したように、本実施の形態に係る半導体装置１０（レギュレータ回路）によれば、半導体装置１０が正常に立ち上がることが可能になるとともに、リペア装置を用いてレーザリペアによるＦＵＳＥ切断を行わなくても、外部からテストモード信号を入力することにより、分圧回路３０４の制御抵抗３０５の抵抗値を任意に選択（調整）することができ、実際にトリミングを行った後と同様のレギュレータ値を取得することができる。その結果、リペア装置がない環境でもレギュレータ回路のトリミング評価を行うことが可能となる。

［第２の実施の形態］
図３を参照して、本実施の形態に係る半導体装置１０Ａ（レギュレータ回路）について説明する。半導体装置１０Ａは、上記実施の形態に係る半導体装置１０と同様の回路で構成されている。すなわち、図３＜１＞に示すように、半導体装置１０Ａは、カレントミラー４０１、差動回路４０２、出力回路４０３、および分圧回路４０４を含んで構成されている。分圧回路４０４は、図３＜２＞に示すように、制御回路４０６、レベルシフタ４０７、４０８、マルチプレクサ４０９、および制御抵抗４０５を含んで構成されている。半導体装置１０Ａは、回路構成的には半導体装置１０と同じなので、同じ名称の構成は同じ機能を有する。

以下、半導体装置１０Ａの動作について説明するが、上記実施の形態とは異なり、ＦＵＳＥは切断後の状態とする。

半導体装置１０Ａの外部電源の立ち上げ時において、ノード０は外部レベルなので電位が定まるが、ノード１はレギュレータ回路がまだ立ち上がっていないので不定となっている。つまり、レベルシフタ４０７の入力であるリセット信号は外部レベルで電位が定まっているが、制御回路４０６からの信号Ａは不定となっている。リセット信号がＬのときＮＭＯＳ０はオンとなるので、レベルシフタ４０７の出力は制御回路４０６からの信号Ａに関係なくＬとなる。

レベルシフタ４０８についても同様で、入力であるリセット信号は外部レベルなので電位が定まり、制御回路４０６からの信号Ｂは内部レベルなので不定となっている。リセット信号がＬのときＮＭＯＳ１はオンとなるので、レベルシフタ４０８の出力は制御回路４０６からの信号Ｂに関係なくＬとなる。

レベルシフタ４０７、４０８の出力がＬの場合、マルチプレクサ４０９の出力からは切断後のＦＵＳＥの値がそのまま出力され、分圧回路４０４における分圧電圧が定まるので、半導体装置１０Ａは正常に立ち上がる。一方、半導体装置１０Ａが正常に立ち上がった後は、内部レベルとしてノード１の電位が定まり、その結果テストモード信号に基づいて、制御回路４０６において制御抵抗４０５を制御するための信号が生成される。

すなわち、半導体装置１０Ａの内部電源が立ち上がる前は、ヒューズ信号ＦＳを受けた制御抵抗４０５によって分圧回路４０４の分圧抵抗値が決定され、レギュレータ回路の出力電圧が決定される。一方、半導体装置１０Ａの内部電源が立ち上がった後は、制御回路４０６において、外部からのテストモード信号により分圧回路４０４の分圧抵抗値を制御するための信号Ａ、Ｂを生成することができる。つまり、外部から制御抵抗４０５にテストモード信号を入力することにより、リペア装置でリペアした後と同様の調整が施されたレギュレータ値を取得することができる。

以上詳述したように、本実施の形態に係る半導体装置１０Ａ（レギュレータ回路）によれば、ＦＵＳＥが切断された後においても半導体装置１０Ａが正常に立ち上がることが可能になるとともに、リペア装置を用いてレーザリペアによるＦＵＳＥ切断を行わなくても、外部からテストモード信号を入力することにより、分圧回路４０４の制御抵抗４０５の抵抗値を任意に選択（調整）することができ、実際にトリミングを行った後と同様のレギュレータ値を取得することができる。その結果、リペア装置がない環境でもレギュレータ回路のトリミング評価を行うことが可能となる。

なお、上記各実施の形態では、本発明に係る半導体装置をレギュレータ回路の調整に適用する形態を例示して説明したが、ＦＵＳＥによるトリミング機能を有していれば、レギュレータ回路に限定されるものではない。

また、上記各実施の形態では、マルチプレクサとして、１個のインバータ、２個のＡＮＤ回路、および１個のＯＲ回路を用いた構成を例示して説明したが、入出力の論理を同じとすればＮＡＮＤ回路、ＮＯＲ回路等を用いた構成としてもよい。

また、上記各実施の形態では、トリミングの対象として抵抗を例示して説明したが、これに限られず、容量やダイオード等をトリミングの対象とする形態としてもよい。

１０、１０Ａ半導体装置
２０インバータ
２１、２２ＡＮＤ回路
２３ＯＲ回路
３０ＩＯ
３１ロジック回路
３２レギュレータ
３３レベルシフタ
３４ＦＵＳＥ
３５マルチプレクサ
３６レベルシフタ
１００、１００Ａレギュレータ回路
１０１、２０１、３０１、４０１カレントミラー
１０２、２０２、３０２、４０２差動回路
１０３、２０３、３０３、４０３出力回路
１０４、２０４、３０４、４０４分圧回路
１０５、２０５、３０５、４０５制御抵抗
２０６、３０６、４０６制御回路
２０７ＯＲ回路
３０７、３０８、４０７、４０８レベルシフタ
３０９、４０９マルチプレクサ
ＦＳヒューズ信号
ＣＳ制御信号
ＳＳ選択信号
Ｖ１外部電圧
Ｖ２内部電圧

Claims

ヒューズ信号に基づいて制御されるヒューズによって出力特性が調整可能とされた被調整回路と、
外部電源の電圧を変換した変換電圧を有する内部電源を電源とし、入力された試験信号に基づいて生成される制御信号であって、前記ヒューズ信号の代わりに前記被調整回路を調整することが可能な制御信号を生成する制御回路と、
前記外部電源の投入後前記内部電源が安定化する前は前記ヒューズ信号を選択するとともに、前記内部電源が安定化した後は前記制御信号を選択する選択回路と、を含む
半導体装置。
前記選択回路には、前記外部電源の投入時に前記選択回路の出力として前記ヒューズ信号が選択されるように動作するリセット信号が入力される
請求項１に記載の半導体装置。
前記選択回路は、選択信号に基づいて前記ヒューズ信号および前記制御信号のいずれかを選択し、
前記制御回路は前記選択信号をさらに生成する
請求項１または請求項２に記載の半導体装置。
前記制御回路は前記変換電圧で動作し、
前記選択回路は前記外部電源の電圧で動作し、
前記制御回路と前記選択回路との間に、前記制御信号および前記選択信号のレベルを前記内部電源に対応するレベルから前記外部電源に対応するレベルに変換するレベル変換回路をさらに含む
請求項３に記載の半導体装置。
前記半導体装置が前記外部電源から前記変換電圧を生成する電圧変換回路であり、
前記出力特性が前記電圧変換回路の出力電圧であり、
前記被調整回路が前記出力電圧を定める分圧抵抗である
請求項１から請求項４のいずれか１項に記載の半導体装置。
前記制御回路は、前記ヒューズの切断前、後の区別なく前記制御信号を生成することが可能な
請求項１から請求項５のいずれか１項に記載の半導体装置。