JP2003152092A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 内部電圧発生回路のチューニングが短時間で
可能な半導体装置を提供する。 【解決手段】 内部電圧発生回路５２におけるチューニ
ング回路６４〜７０内部のヒューズによる設定によって
内部発生電圧Ｖｒｅｆが変化する。外部から変化させる
ことができる４ビットの信号ＴＳＩＧ１〜ＴＳＩＧ４に
よって擬似的にヒューズ切断状態にすることができる。
内部発生電圧Ｖｒｅｆを変化させ判定専用のコンパレー
タ４４８で比較して、保持させるべきヒューズの設定を
判定する。デジタル値に応じて変化する内部電圧は短時
間で安定するので、アナログ値の電圧を変えながらチュ
ーニングする構成と比べると大幅なテスト時間の短縮が
可能となる。好ましくは、信号ＴＳＩＧ１〜ＴＳＩＧ４
をテスト時のみアドレス端子から直接入力することで制
御と時間短縮がさらに容易となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体装置に関
し、より特定的には内部電源発生回路を搭載する半導体
装置に関する。

【０００２】

【従来の技術】近年、半導体装置の低電圧動作化が進め
られていく中で、半導体装置外部から印加される電源電
圧に対して、より低い電源電圧で半導体装置内部のトラ
ンジスタを駆動することが強く求められるようになって
きている。この原因は、半導体装置の消費電力の削減お
よびトランジスタの信頼性確保の要求によるところが大
きい。

【０００３】また、ダイナミックランダムアクセスメモ
リ（ＤＲＡＭ）においては、メモリセルにおいて電荷を
保持するキャパシタの誘電体膜の信頼性確保も重要な課
題となる。

【０００４】以上の要求からくる半導体装置における内
部電源電圧の上限は、世代を追うにつれより低下してお
り、システムで用いられる電源電圧との差が一層大きく
なってきている。そこで、システムで用いられる電源電
圧を降下させ安定した内部電源電圧を発生させる回路が
電圧降下回路（Voltage Down Converter）である。電圧
降下回路は、システムで用いられる電源電圧と半導体装
置内部で使用される内部電源電圧との間のギャップを埋
め、半導体装置内部で上記信頼性を確保するための役割
を果たす。

【０００５】一般的な従来における電圧降下回路の構成
を簡単に説明する。電圧降下回路は、チップ内部で発生
する内部電源電位の目安となる参照電位Ｖｒｅｆを発生
する参照電位発生回路と、参照電位Ｖｒｅｆを受けて内
部電源電位ｉｎｔ．Ｖｃｃを発生する電圧変換部とを含
む。

【０００６】電圧変換部は、参照電位Ｖｒｅｆと内部電
源電位ｉｎｔ．Ｖｃｃとのレベルを差動アンプ回路で比
較する。内部電源電位ｉｎｔ．Ｖｃｃとのレベルが参照
電位Ｖｒｅｆよりも低い場合は、スイッチトランジスタ
を導通させて、外部電源から内部電源電位ｉｎｔ．Ｖｃ
ｃを出力するノードに電流の供給を行なう。

【０００７】参照電位発生回路は、直列に接続される定
電流源と抵抗回路とを含む。抵抗回路の抵抗値はヒュー
ズによって変更することができる。たとえば、４つのヒ
ューズによって１６段階に変更可能である。定電流源の
電流値や抵抗回路の抵抗値は製造時にばらつきが生じる
ので、選択的にヒューズを切断することによって参照電
位Ｖｒｅｆのチューニングを行なう。

【０００８】しかし、いきなりヒューズを切断すること
はできないので、ヒューズを切断した場合に発生される
参照電位Ｖｒｅｆの値をヒューズ切断前に確認する必要
がある。このようなヒューズ切断前の確認動作を擬似チ
ューニングという。

【０００９】

【発明が解決しようとする課題】擬似チューニング時に
おいては、制御信号を与えることによりヒューズを切断
した状態と等価な状態を作り出し、そのときの内部電源
電位を観測することにより、ヒューズ素子の切断につい
て最適な組合せが求められる。その後、ヒューズ素子
は、専用のテスト装置を用いてレーザ光線により切断さ
れる。

【００１０】擬似チューニング試験では、制御信号をた
とえば１６段階（１６チューニングコード）連続して変
化させ、出力電圧を半導体テスタでモニタしながら、正
規の出力電圧が得られるコードを検索していく。

【００１１】しかし、テスタに入力される内部発生電圧
は、テスト用のプローブや配線などが介在するので外部
の測定系のノイズを拾ってしまう。このため、テスタで
の測定値は精度が良くない。この対策として、多数回の
測定を繰り返し行なって平均値を算出する手法が良く用
いられている。

【００１２】また、テスタ側での電圧値モニタ時間や比
較のための判定時間も必要となるため、現状ではウエハ
状態で実施する１６コード分の擬似チューニング試験に
は、内部電源一つあたり数秒以上のテスト時間がかかっ
てしまうのが一般的である。この時間は、ウエハ状態で
の合計テスト時間の数十パーセントに相当する。

【００１３】チップ内部での電圧比較などのノイズ対策
に関する先行技術は、たとえば特開2001-229697、特開
平5-19025、特開平7-140208号公報等に開示されている
が、チューニング時間に対する抜本的な時間短縮の対策
はなされていないのが実情である。

【００１４】たとえば、上記先行技術の中には、内部電
圧値をモニタするために外部から印加する基準電圧をテ
スタ装置から与え、この基準電圧を変化させる場合が示
されている。しかし、テスタ装置から与える基準電圧を
変化させる場合はテスタ装置の制約により一回変化させ
るために非常に時間がかかる。安価なテスタ装置だと、
安定化するまでの時間も含めると、一回の変化あたり数
百ミリ秒程度が必要とされる。高価なテスタ装置を用い
れば、その時間はマイクロ秒オーダで済むが、大量に評
価するには多大な設備投資が必要となり、半導体装置の
テストのためのコストを増大させることになる。したが
って、装置コストの点から安価なテスタが使用される場
合が多い現状では、安価なテスタで高速にチューニング
することができることが望ましい.この発明の目的は、
安価なテスタ装置でも高速にチューニング試験が可能な
半導体装置を提供することである。

【００１５】

【課題を解決するための手段】請求項１に記載の半導体
装置は、外部から与えられる比較電位を受ける第１の端
子と、外部から与えられる複数ビットの制御信号を入力
するための複数の第２の端子と、設定値を不揮発的に保
持し、設定値が未設定である初期状態において制御信号
に応じた内部電位を出力する内部電位発生回路と、内部
電位が比較電位に対して適切か否かの判定を行なうレベ
ル判定回路と、内部電位を受けて動作する内部回路とを
備える。

【００１６】請求項２に記載の半導体装置は、請求項１
に記載の半導体装置の構成に加えて、内部電位発生回路
は、複数のチューニング回路を含み、各複数のチューニ
ング回路は、設定値を不揮発的に保持するヒューズ素子
と、複数のヒューズ素子が初期状態であるときに、ヒュ
ーズ素子に設定値が既設定である状態を制御信号に応じ
て擬似的に発生する回路とを含む。

【００１７】請求項３に記載の半導体装置は、請求項２
に記載の半導体装置の構成に加えて、内部電位発生回路
は、複数のチューニング回路の状態に応じて抵抗が変化
する抵抗回路と、抵抗回路に一定の電流を供給する電流
源とをさらに含む。

【００１８】請求項４に記載の半導体装置は、請求項１
に記載の半導体装置の構成に加えて、レベル判定回路の
出力結果を外部に出力する第３の端子をさらに備える。

【００１９】請求項５に記載の半導体装置は、請求項１
に記載の半導体装置の構成に加えて、内部電位を出力す
るノードに接続されるキャパシタと、ノードの電位を所
定の固定電位に初期化するイニシャライズ回路とをさら
に備える。

【００２０】請求項６に記載の半導体装置は、請求項１
に記載の半導体装置の構成に加えて、内部電位は、外部
から与えられる電源電位と接地電位との中間の電位であ
る。

【００２１】請求項７に記載の半導体装置は、請求項１
に記載の半導体装置の構成に加えて、内部電位は、外部
から与えられる電源電位よりも高い昇圧電位であり、内
部電位発生回路は、出力ノードを昇圧電位に駆動する駆
動回路を含み、昇圧電位を電源電位より低い観測用の電
位に変換してレベル判定回路に出力する第１の電圧変換
回路をさらに備える。

【００２２】請求項８に記載の半導体装置は、請求項７
に記載の半導体装置の構成に加えて、駆動回路は、活性
化時に出力ノードを昇圧電位に向けて昇圧し、内部電位
発生回路は、第１の電圧変換回路の出力と設定値に応じ
た参照電位とを比較して駆動回路の活性化制御を行なう
比較回路をさらに含む。

【００２３】請求項９に記載の半導体装置は、請求項７
に記載の半導体装置の構成に加えて、駆動回路は、活性
化時に出力ノードを昇圧電位に向けて昇圧し、内部電位
発生回路は、昇圧電位を受けて電源電位より低い電位を
出力する第２の電圧変換回路と、第２の電圧変換回路の
出力と設定値に応じた参照電位とを比較して駆動回路の
活性化制御を行なう比較回路とをさらに含む。

【００２４】請求項１０に記載の半導体装置は、請求項
１に記載の半導体装置の構成に加えて、内部電位は、接
地電位よりも低い負の電位であり、レベル判定回路の入
力レンジは、接地電位から電源電位までの範囲以内であ
り、内部電位と比較電位とを受けて、レベル判定回路に
対して入力レンジに電位が収まる判定用の信号を出力す
る負電位比較回路をさらに備える。

【００２５】請求項１１に記載の半導体装置は、請求項
１に記載の半導体装置の構成に加えて、半導体装置は、
動作モードとして通常モードとテストモードとを有し、
通常モードにおいて複数の第２の端子に与えられるアド
レス信号に応じて記憶動作を行なうメモリアレイと、テ
ストモードにおいて複数の第２の端子と内部電位発生回
路とを接続し、通常モードにおいては複数の第２の端子
と内部電位発生回路とを切り離すスイッチ回路とをさら
に備える。

【００２６】請求項１２に記載の半導体装置は、請求項
１１に記載の半導体装置の構成に加えて、内部回路は、
内部電位に応じて内部電源電位を発生し、メモリアレイ
に供給する電源回路を含む。

【００２７】

【発明の実施の形態】［実施の形態１］図１は、実施の
形態１の半導体装置４０１の構成を示したブロック図で
ある。

【００２８】図１を参照して、半導体装置４０１は、制
御信号ｅｘｔ．／ＲＡＳ、ｅｘｔ．／ＣＡＳ、ｅｘｔ．
／ＷＥをそれぞれ受ける制御信号入力端子２〜６と、ア
ドレス入力端子群８と、データ信号Ｄｉｎが入力される
入力端子群１４と、データ信号Ｄｏｕｔを出力する出力
端子群１６と、接地電位Ｖｓｓが与えられる接地端子１
２と、電源電位Ｅｘｔ．Ｖｃｃが与えられる電源端子１
０と、テスト用制御クロック信号ＴＣＬＫが入力される
入力端子１３とを備える。

【００２９】半導体装置４０１は、さらに、クロック発
生回路２２と、行および列アドレスバッファ２４と、行
デコーダ２６と、列デコーダ２８と、センスアンプ＋入
出力制御回路３０と、メモリセルアレイ３２と、ゲート
回路１８と、データ入力バッファ２０およびデータ出力
バッファ３４とを備える。

【００３０】クロック発生回路２２は、制御信号入力端
子２、４を介して外部から与えられる外部行アドレスス
トローブ信号ｅｘｔ．／ＲＡＳと外部列アドレスストロ
ーブ信号ｅｘｔ．／ＣＡＳとに基づいた所定の動作モー
ドに相当する制御クロックを発生し、半導体装置全体の
動作を制御する。

【００３１】行および列アドレスバッファ２４は、外部
から与えられるアドレス信号Ａ０〜Ａｉ（ｉは自然数）
に基づいて生成したアドレス信号を行デコーダ２６およ
び列デコーダ２８に与える。

【００３２】行デコーダ２６と列デコーダ２８とによっ
て指定されたメモリセルアレイ３２中のメモリセルは、
センスアンプ＋入出力制御回路３０とデータ入力バッフ
ァ２０またはデータ出力バッファ３４とを介して入出力
端子Ｄｉｎまたは出力端子Ｄｏｕｔを通じて外部とデー
タをやり取りする。

【００３３】半導体装置４０１は、さらに、外部電源電
位Ｅｘｔ．Ｖｃｃを昇圧して内部昇圧電位Ｖｐｐを発生
する昇圧電源回路３６と、外部電源電位Ｅｘｔ．Ｖｃｃ
を受けて制御クロック信号ＴＣＬＫの設定に応じた電圧
に降圧して内部電源電位ｉｎｔ．Ｖｃｃを発生する電圧
降下回路４３８と、外部から比較電位ＣＭＰを受ける端
子４０２と、外部へテスト出力信号ＴＯＵＴを出力する
端子４０４とを含む。

【００３４】電圧降下回路４３８は、信号ＴＣＬＫに応
じて内部の参照電位を徐々に変化させ、発生した参照電
位と外部から与えられた比較電位ＣＭＰとの大小関係を
テスト出力信号ＴＯＵＴとして出力する。

【００３５】昇圧電源電位Ｖｐｐは行デコーダ２６が駆
動するワード線の駆動電位となる。内部電源電位ｉｎ
ｔ．Ｖｃｃはメモリセルアレイ３２をはじめとする内部
回路に与えられる。

【００３６】また、半導体装置４０１は、クロック発生
回路２２によって制御されリフレッシュモードにおいて
一定周期でリフレッシュアドレスを発生し行デコーダ２
６に与えるリフレッシュアドレスカウンタ２５を含む。

【００３７】図１に示した半導体装置４０１は、代表的
な一例であり、たとえば同期型半導体記憶装置（ＳＤＲ
ＡＭ）にも本発明は適用可能である。他にも、電圧降下
回路を内蔵する半導体装置であれば種々のものに適用可
能である。

【００３８】図２は、図１における電圧降下回路４３８
の構成を示した回路図である。図２を参照して、電圧降
下回路４３８は、信号ＴＣＬＫに応じて参照電位Ｖｒｅ
ｆ０を出力する参照電位発生回路５２と、参照電位Ｖｒ
ｅｆ０を受けて参照電位Ｖｒｅｆを出力するバッファ回
路４４２と、バッファ回路４４２の出力と接地ノードと
の間に接続されるキャパシタ４４４と、信号ＶＴＵＮＥ
がＨレベルのときに活性化され、参照電位Ｖｒｅｆと外
部から与えられる比較電位ＣＭＰとを受けて、受けた２
つの電位の大小を判定し結果をテスト出力信号ＴＯＵＴ
として出力するレベル判定回路４４６と、参照電位Ｖｒ
ｅｆを受けて電源電位ｉｎｔ．Ｖｃｃを出力する電圧変
換部５４と、電圧変換部５４の出力と接地ノードとの間
に接続されるキャパシタ４４５とを含む。

【００３９】バッファ回路４４２は、入力される電位と
等しい電位で、かつ、低いインピーダンスの出力電位を
出力する回路である。バッファ回路４４２は、たとえ
ば、カレントミラー回路を用いて実現することができ
る。

【００４０】参照電位発生回路５２は、制御クロック信
号ＴＣＬＫに従ってチューニング信号ＴＩＧ１〜ＴＩＧ
４を出力するカウンタ６２と、外部電源電位Ｅｘｔ．Ｖ
ｃｃが与えられる電源ノードとノードＮ１との間に接続
される定電流源７２と、ノードＮ１と接地ノードとの間
に接続される抵抗回路７３と、ノードＮ１と接地ノード
との間に接続される電位安定化用のキャパシタ８４とを
含む。ノードＮ１からは参照電位Ｖｒｅｆ０が出力され
る。

【００４１】参照電位発生回路５２は、さらに、チュー
ニング信号ＴＳＩＧ１に応じてチューニング時にノード
Ｎ１とＮ２との間を導通させるチューニング回路６４
と、チューニング信号ＴＳＩＧ２に応じてチューニング
時にノードＮ２とＮ３との間を接続するチューニング回
路６６と、チューニング信号ＴＳＩＧ３に応じてチュー
ニング時にノードＮ３とＮ４との間を接続するチューニ
ング回路６８と、チューニング信号ＴＳＩＧ４に応じて
チューニング時にノードＮ４とＮ５との間を接続するチ
ューニング回路７０とを含む。

【００４２】抵抗回路７３は、ノードＮ１とノードＮ２
との間に接続されゲートが接地ノードに接続されるＰチ
ャネルＭＯＳトランジスタ７４と、ノードＮ２とノード
Ｎ３との間に接続されゲートが接地ノードに接続される
ＰチャネルＭＯＳトランジスタ７６と、ノードＮ３とノ
ードＮ４との間に接続されゲートが接地ノードに接続さ
れるＰチャネルＭＯＳトランジスタ７８と、ノードＮ４
とノードＮ５との間に接続されゲートが接地ノードに接
続されるＰチャネルＭＯＳトランジスタ８０と、ノード
Ｎ５にソースが接続されドレインおよびゲートが接地ノ
ードに接続されるＰチャネルＭＯＳトランジスタ８２と
を含む。

【００４３】電圧変換部５４は、参照電位Ｖｒｅｆをマ
イナス入力ノードに受け、内部電源電位ｉｎｔ．Ｖｃｃ
をプラス入力ノードに受けて両者を比較する差動アンプ
回路５６と、差動アンプ回路５６の出力をゲートに受
け、外部電源電位Ｅｘｔ．Ｖｃｃを受ける電源ノードと
内部電源電位ｉｎｔ．Ｖｃｃを出力する電源ノードとの
間に接続されるＰチャネルＭＯＳトランジスタ５８とを
含む。

【００４４】レベル判定回路４４６は、比較電位ＣＭＰ
をマイナス入力ノードに受け、参照電位Ｖｒｅｆをプラ
ス入力ノードに受け、テスト出力信号ＴＯＵＴを出力す
るコンパレータ４４８と、コンパレータ４４８と接地ノ
ードとの間に接続されゲートに信号ＶＴＵＮＥを受ける
ＮチャネルＭＯＳトランジスタ４５０とを含む。Ｎチャ
ネルＭＯＳトランジスタ４５０は、チューニングモード
時に導通し、外部電源電位Ｅｘｔ．Ｖｃｃからコンパレ
ータ４４８を通って接地ノードに向けて流れる動作電流
を通す。チューニングモードでないときには、Ｎチャネ
ルＭＯＳトランジスタ４５０は非導通状態となり、コン
パレータ４４８の動作電源電圧を遮断する。

【００４５】参照電位発生回路５２は、チューニングモ
ード時すなわち信号ＶＴＵＮＥがＨレベルのときに、信
号ＴＣＬＫに応じて信号ＴＳＩＧ１〜ＴＳＩＧ４を変化
させて参照電位Ｖｒｅｆ０を１６段階にチューニング可
能である。参照電位発生回路５２から出力される参照電
位Ｖｒｅｆ０は、バッファ回路４４２に入力される。バ
ッファ回路４４２は、たとえばカレントミラー回路など
を利用して入力ノードと出力ノードが分離されるような
構成となっている。バッファ回路４４２から出力される
参照電位Ｖｒｅｆは、レベル判定回路４４６と電圧変換
部５４とに与えられる。

【００４６】レベル判定回路４４６は、信号ＶＴＵＮＥ
がＨレベルのときのみにコンパレータ４４８が活性化さ
れる回路である。コンパレータ４４８は活性化される
と、デバイス外部から入力された比較電位ＣＭＰと内部
で発生された参照電位Ｖｒｅｆを比較する。比較した結
果、Ｖｒｅｆ＜ＣＭＰのときにはテスト出力信号ＴＯＵ
ＴはＬレベルとなり、Ｖｒｅｆ＞ＣＭＰのときにはテス
ト出力信号ＴＯＵＴはＨレベルとなる。

【００４７】レベル判定回路４４６は、参照電位Ｖｒｅ
ｆを受ける差動アンプ回路５６とは独立して別途コンパ
レータ４４８を含んでいる。これにより、参照電位Ｖｒ
ｅｆを通常時において使用している電圧変換部５４の動
作に影響を与えずに参照電位Ｖｒｅｆと比較電位ＣＭＰ
との比較動作を行なうことができる。電圧変換部５４を
動作状態にしながらテスト時にコンパレータ４４８で比
較を行なうので、通常動作時のノイズマージンとテスト
時のノイズマージンの間に差を生じることも無く、安定
して信頼性の高い測定が可能である。

【００４８】図３は、図２におけるチューニング回路７
０の構成を示す回路図である。図３を参照して、チュー
ニング回路７０は、チューニング信号ＴＳＩＧｎを受け
て反転するインバータ９２と、ノードＮＡｎとノードＮ
Ｂｎとの間に直列に接続されるＮチャネルＭＯＳトラン
ジスタ９６およびヒューズ素子９８と、ＮチャネルＭＯ
Ｓトランジスタ９６と並列に接続されゲートにチューニ
ング信号ＴＳＩＧｎが接続されるＰチャネルＭＯＳトラ
ンジスタ９４とを含む。ＮチャネルＭＯＳトランジスタ
９６のゲートにはインバータ９２の出力が与えられる。

【００４９】図３のチューニング信号ＴＳＩＧｎは、図
２のチューニング信号ＴＳＩＧ４に対応する。また、図
３のノードＮＡｎは図２のノードＮ４に対応し、図３の
ノードＮＢｎは図２のノードＮ５に対応する。

【００５０】このチューニング回路７０は、ヒューズを
ブローする前であってチューニング信号がＬレベルの状
態においてはノードＮＡｎとノードＮＢｎが導通状態と
なる。すなわちデフォルトで導通状態となる回路であ
る。

【００５１】図４は、図２におけるチューニング回路６
４の構成を示す回路図である。図４を参照して、チュー
ニング回路６４は、ゲートが接地ノードに接続されソー
スが外部電源電位Ｅｘｔ．Ｖｃｃに結合されるＰチャネ
ルＭＯＳトランジスタ１０２と、ＰチャネルＭＯＳトラ
ンジスタ１０２のドレインとノードＮ６との間に接続さ
れるヒューズ素子１０４と、ゲートおよびソースが接地
ノードに接続されドレインがノードＮ６に接続されるＮ
チャネルＭＯＳトランジスタ１０６と、ノードＮ６と接
地ノードとの間に並列に接続されるＮチャネルＭＯＳト
ランジスタ１２０、１２２と、ノードＮ６が入力ノード
に接続されるインバータ１１０とを含む。ＮチャネルＭ
ＯＳトランジスタ１２０のゲートには信号ＢＩＡＳが与
えられ、ＮチャネルＭＯＳトランジスタ１２２のゲート
にはインバータ１１０の出力が与えられる。

【００５２】チューニング回路６４は、さらに、チュー
ニング信号ＴＳＩＧｎとインバータ１１０の出力とを受
けるＯＲ回路１１２と、ＯＲ回路１１２の出力を受けて
反転するインバータ１１４と、ノードＮＡｎとノードＮ
Ｂｎとの間に並列に接続されるＮチャネルＭＯＳトラン
ジスタ１１６、ＰチャネルＭＯＳトランジスタ１１８と
を含む。ＮチャネルＭＯＳトランジスタ１１６のゲート
にはＯＲ回路１１２の出力が与えられ、ＰチャネルＭＯ
Ｓトランジスタ１１８のゲートにはインバータ１１４の
出力が与えられる。

【００５３】図４におけるチューニング信号ＴＳＩＧｎ
は図２におけるチューニング信号ＴＳＩＧ１に対応し、
ノードＮＡｎ、ノードＮＢｎはそれぞれ図２のノードＮ
１、ノードＮ２に対応する。

【００５４】図２に示したチューニング回路６６、６８
もチューニング回路６４と同様な構成を有するため説明
は繰返さない。ただし、チューニング回路６６の場合
は、図４のチューニング信号ＴＳＩＧｎがチューニング
信号ＴＳＩＧ２に対応し、ノードＮＡｎはノードＮ２に
対応し、ノードＮＢｎはノードＮ３に対応する。

【００５５】また、図２のチューニング回路６８の場合
には、図４のチューニング信号ＴＳＩＧｎ、ノードＮＢ
ｎは、それぞれチューニング信号ＴＳＩＧ３、ノードＮ
３、ノードＮ４に対応する。

【００５６】チューニング回路６４〜６８は、チューニ
ング信号ＴＳＩＧ１〜ＴＳＩＧ３がＬレベルにおいて、
すなわちデフォルト状態においてノードＮＡｎとノード
ＮＢｎとの間が非導通状態となる回路である。

【００５７】チューニング回路６４、６６、６８をデフ
ォルトで非導通状態の回路にし、チューニング回路７０
をデフォルトで導通状態の回路とすることにより、レー
ザトリミング前のチャネル抵抗値をチューニングレンジ
の中心の値に設定できる。これは、ＰチャネルＭＯＳト
ランジスタ７４、７６、７８、８０のチャネル抵抗値が
（１：２：４：８）の比率となっているからである。そ
して、チューニング信号ＴＳＩＧ１〜ＴＳＩＧ４を変化
させるチューニング動作により、チャネル抵抗値の総和
を上下させることができ、参照電位Ｖｒｅｆの電位を所
望の電位にすることができる。

【００５８】また、図２では、信号ＴＳＩＧ１〜ＴＳＩ
Ｇ４は、テスト入力端子を少なくするため信号ＴＣＬＫ
に同期して切換えられていた。他の方法として、チュー
ニングモード時において、外部入力信号を用いて与えて
もよい。

【００５９】図５は、外部入力信号を用いて信号ＴＳＩ
Ｇ１〜ＴＳＩＧ４を与える構成例を示した図である。

【００６０】図５を参照して、アドレス信号Ａ０〜Ａ３
は、通常は、図１に示した行およびアドレスバッファ２
４に信号を与えるためのものであるが、スイッチ回路４
５２を設ければ、信号ＶＴＵＮＥがＨレベルのときにの
みアドレス信号Ａ０〜Ａ３を与える４つの端子から直接
信号ＴＳＩＧ１〜ＴＳＩＧ４を入力することもできる。

【００６１】外部からテスタによって直接的に信号ＴＳ
ＩＧ１〜ＴＳＩＧ４を与えることができるので、制御が
容易である。また、内部電圧を切換えてから最小限の安
定時間後に直ちに判定し、次の内部電圧に切換えて次の
判定を行なうようにして、時間短縮を行なう場合に、内
部電圧の切換えと判定タイミングの同期をとることも容
易となる。さらには、図２のカウンタ６２は不要となる
ので、チップ面積を小さくすることができる。

【００６２】図６は、図２に示した電圧降下回路４３８
の動作を説明するための動作波形図である。

【００６３】図２、図６を参照して、時刻ｔ０において
信号ＶＴＵＮＥがＬレベルからＨレベルに設定され、半
導体装置はチューニングモードとなる。参照電位Ｖｒｅ
ｆの目標となる電位として外部から比較電位ＣＭＰが与
えられる。図６には、一例として比較電位ＣＭＰが１．
５Ｖである場合が示されている。

【００６４】そして、信号ＴＳＩＧ［４：１］を０から
順にインクリメントすることにより内部で発生される参
照電位Ｖｒｅｆの値を変化させ、テスト出力信号ＴＯＵ
Ｔを観測する。この観測は、たとえば半導体装置用のテ
スタで行なわれる。

【００６５】時刻ｔ１において信号ＴＳＩＧ［４：１］
の値が７から８へ変化すると、今まで比較電位ＣＭＰよ
りも小さかった参照電位Ｖｒｅｆの値が比較電位ＣＭＰ
よりも大きくなる。そして、比較結果を示すテスト出力
信号ＴＯＵＴはＬレベルからＨレベルに変化する。この
ように、ＴＯＵＴがＬレベルからＨレベルに切換わった
チューニングコードが最適コードである。

【００６６】従来のように、テスタに備えられているコ
ンパレータを用いてチップ内部で発生される出力インピ
ーダンスが高い参照電位Ｖｒｅｆを比較しようとする
と、半導体装置とテスタとを接続するためのテスト治具
や、半導体のパッケージを介してコンパレータ入力にノ
イズを受けやすい。このため、何回か測定を行ない平均
値で判定する必要がある。

【００６７】これに対して、実施の形態１で示した発明
では、デバイス内部にコンパレータを持つので、外的ノ
イズによる影響を受けずに、参照電位Ｖｒｅｆの大小の
判定を安定して行なうことができる。これにより、テス
ト時間を短縮できる。また、参照電位Ｖｒｅｆをデバイ
ス外部に出力する必要がないので、参照電位Ｖｒｅｆに
生じるノイズを軽減することもできる。

【００６８】また、デバイス内部に備えるコンパレータ
４４８に対し外部からテスタで与える比較電位ＣＭＰ
は、擬似チューニングを行なう間は一定値でよく、擬似
チューニング中は変化させる必要がない。外部から複数
ビットのデジタル値で与えられる信号ＴＳＩＧ１〜４に
より、内部で参照電位Ｖｒｅｆ０を変化させる。テスタ
でアナログ値の電圧を与えるには、安定時間も含めると
数百ミリ秒必要であるが、デジタル値の信号ＴＳＩＧ１
〜４を変化させる場合は短時間で済む。信号ＴＳＩＧ１
〜４の変化に応じて変化する内部電圧は安定に要する時
間が数百マイクロ秒であり、テスタでアナログ値の電圧
を与える場合と比べると大幅なテスト時間の短縮が可能
となる。

【００６９】具体的には、従来数百ミリ秒かかっていた
テスト時間が、規格に記載されるような通常の電源投入
時間（たとえば２００マイクロ秒）に１６コード分を掛
けた時間すなわち３．２ミリ秒となる。これにより、短
時間にテストを終えることができ、チップの大量生産時
のテストコストの大幅な削減が可能となる。

【００７０】さらに好ましくは、外部からテスタによっ
て直接的に信号ＴＳＩＧ１〜ＴＳＩＧ４を与えることに
より、制御が容易となる。そうすれば、内部電圧を切換
えてから最小限の安定時間後に直ちに判定し、次の内部
電圧に切換えて次の判定を行なうようにして、時間短縮
を行なう場合に、内部電圧の切換えと判定タイミングの
同期をとることも容易となる。この場合、カウンタ６２
は不要となるので、チップ面積を小さくすることができ
る。

【００７１】［実施の形態２］実施の形態２の発明は、
実施の形態１の発明に参照電位Ｖｒｅｆをイニシャライ
ズする回路を付加したものである。

【００７２】図７は、Ｖｒｅｆイニシャライズ回路の構
成を示した回路図である。図７を参照して、このＶｒｅ
ｆイニシャライズ回路は、ワンショットパルス発生回路
４６０と、図２のバッファ回路４４２から参照電位Ｖｒ
ｅｆが与えられるノードと接地ノードとの間に接続さ
れ、ワンショットパルス発生回路４６０の出力をゲート
に受けるＮチャネルＭＯＳトランジスタ４６２とを含
む。

【００７３】ワンショットパルス発生回路４６０は、信
号ＶＴＵＮＥを受けるインバータ４６４と、インバータ
４６４の出力を受けて反転するインバータ４６６と、イ
ンバータ４６６の出力を受けて反転するインバータ４６
８とを含む。

【００７４】ワンショットパルス発生回路４６０は、さ
らに、外部電源電位Ｅｘｔ．Ｖｃｃが与えられるノード
とノードＮ４２との間に接続され、インバータ４６６の
出力をゲートに受けるＰチャネルＭＯＳトランジスタ４
７０と、外部電源電位Ｅｘｔ．Ｖｃｃが与えられるノー
ドとノードＮ４２との間に接続されるキャパシタ４７２
と、ノードＮ４２とノードＮ４１との間に接続されゲー
トにインバータ４６６の出力を受けるＮチャネルＭＯＳ
トランジスタ４７４と、ノードＮ４２とノードＮ４１と
の間に接続されゲートにインバータ４６８の出力を受け
るＰチャネルＭＯＳトランジスタ４７６とを含む。

【００７５】ワンショットパルス発生回路４６０は、さ
らに、ノードＮ４１と接地ノードとの間に接続され定電
流Ｉ１を流す定電流源４７８と、ノードＮ４１に入力が
接続されるインバータ４８０と、インバータ４８０，イ
ンバータ４６４の出力を受けるＮＯＲ回路４８２とを含
む。ＮＯＲ回路４８２の出力は、ＮチャネルＭＯＳトラ
ンジスタ４６２のゲートに接続される。

【００７６】図７に示したＶｒｅｆイニシャライズ回路
は、図２の電圧降下回路４３８で発生される参照電位Ｖ
ｒｅｆが与えられるノードを一定期間接地ノードと接続
しキャパシタ４４４の電荷を抜くための回路である。

【００７７】信号ＶＴＵＮＥがＬレベルであるとき、ト
ランジスタ４７０は導通状態、トランジスタ４７４，４
７６は非導通状態であり、ノードＮ４２はＨレベルとな
り、ノードＮ４１はＬレベルとなる。このとき、ＮＯＲ
回路４８２はＬレベルの信号を出力し、トランジスタ４
６２は非導通状態となっている。

【００７８】信号ＶＴＵＮＥがＬレベルからＨレベルに
変化すると、トランジスタ４７０は非導通状態、トラン
ジスタ４７４，４７６は導通状態となる。そしてノード
Ｎ４２の電位がノードＮ４１に伝わってノードＮ４１は
一時的にＨレベルとなる。すると、ＮＯＲ回路４８２は
Ｈレベルの信号を出力するので、トランジスタ４６２は
導通状態となる。すると参照電位Ｖｒｅｆが与えられる
ノードは接地ノードに接続される。

【００７９】ノードＮ４１と接地ノードとの間には定電
流源４７８があり微小電流Ｉ１を流している。キャパシ
タ４７２の電荷がトランジスタ４７４，４７６を介して
電流源４７８によって引抜かれる。そして一定時間が経
過するとノードＮ４１はＬレベルとなり、ＮＯＲ回路４
８２の出力はＬレベルの信号に戻る。トランジスタ４６
２は非導通状態となり、参照電位Ｖｒｅｆのイニシャラ
イズは解除される。

【００８０】参照電位Ｖｒｅｆを出力するノードには、
隣接する配線等からのノイズによる影響を軽減するた
め、通常、キャパシタ４４４で示されるような安定化キ
ャパシタを設ける。このため、チューニングを開始する
ためにチューニングコードを変化させて参照電位Ｖｒｅ
ｆ０を低く設定しても、参照電位Ｖｒｅｆはすぐには下
がらない。

【００８１】参照電位Ｖｒｅｆに接続されている安定化
キャパシタ４４４と並列に図７で示したトランジスタ４
６２を接続することにより、チューニングモード設定時
に一定期間参照電位Ｖｒｅｆを接地電位にすることがで
きる。これにより、参照電位Ｖｒｅｆを出力するノード
に接続される安定化キャパシタ４４４の電荷を速やかに
引抜くことができる。よって、参照電位Ｖｒｅｆを高い
レベルから低いレベルに変化させるのに必要な時間を短
縮することができる。

【００８２】図８は、信号ＴＳＩＧの変化ごとに信号Ｖ
ＴＵＮＥをＬレベルからＨレベルに変化する制御を行な
った動作波形図である。

【００８３】図８を参照して、チューニングモードに設
定すると、時刻ｔ０において、速やかに電位Ｖｒｅｆは
Ｌレベルに設定されるので、チューニング動作開始を迅
速に行なうことができる。また、信号ＴＳＩＧの変化ご
とに信号ＶＴＵＮＥをＬレベルからＨレベルに変化させ
れば、たとえばバイナリサーチなどの方法を用いてチュ
ーニング値を求めることもでき、テスト時間をさらに短
縮することができる。

【００８４】［実施の形態３］実施の形態１、実施の形
態２では、参照電位Ｖｒｅｆを外部から与える比較電位
ＣＭＰと比較していた。しかし、電圧降下回路で発生さ
れる電源電位ｉｎｔ．Ｖｃｃを比較電位ＣＭＰと直接比
較することもできる。

【００８５】図９は、実施の形態３で用いられる電圧降
下回路４３８ａの構成を示した回路図である。

【００８６】図９を参照して、電圧降下回路４３８ａ
は、図２で示した電圧降下回路４３８の構成において、
レベル判定回路４４６が参照電位Ｖｒｅｆを受ける代わ
りに、内部電源電位ｉｎｔ．Ｖｃｃを受ける点が異な
る。他の構成は、図２の電圧降下回路４３８と同様であ
るため、説明は繰返さない。

【００８７】内部電源電位ｉｎｔ．Ｖｃｃは、参照電位
Ｖｒｅｆを基準として電圧変換部５４で生成され、周辺
回路やメモリアレイなどで使われる内部電源電位であ
る。レベル判定回路４４６は電源電位ｉｎｔ．Ｖｃｃと
外部から与えられる比較電位ＣＭＰとの比較を行なう。

【００８８】また、実施の形態２で示したようなイニシ
ャライズ回路を電源電位ｉｎｔ．Ｖｃｃの出力ノードに
も接続することにより、テスト時間の短縮が可能であ
る。特に、電圧変換部５４は、図２に示したように出力
ノードをＬレベルに引き下げる駆動トランジスタを持た
ないので、イニシャライズ回路を付加する効果が大き
い。バイナリサーチなどのように、Ｖｒｅｆを高い電位
に設定してから低い電位にする必要がある場合は、一回
の比較動作ごとにｉｎｔ．Ｖｃｃを出力するノードをイ
ニシャライズするとよい。

【００８９】図１０は、イニシャライズ回路を電源電位
ｉｎｔ．Ｖｃｃを出力するノードにも適用した一例を示
す図である。

【００９０】図１０を参照して、このイニシャライズ回
路は、図７で説明したイニシャライズ回路の構成に加え
て、内部電源電位ｉｎｔ．Ｖｃｃを出力するノードと接
地ノードとの間に接続されゲートにＮＯＲ回路４８２の
出力を受けるＮチャネルＭＯＳトランジスタ４９０を含
む。このトランジスタ４９０を導通させることにより、
安定化キャパシタ４４５の電荷を引抜くことができる。

【００９１】また、外部電源電位Ｅｘｔ．Ｖｃｃを半導
体装置に投入する際に、不安定な期間が生じる場合があ
る。

【００９２】図１１は、外部電源電位Ｅｘｔ．Ｖｃｃの
投入時の各内部電位を示した図である。

【００９３】図１１を参照して、時刻ｔ０において、一
時的に電流源７２の電流Ｉ２が多くなると、参照電位Ｖ
ｒｅｆ０が高くなり、それに応じて参照電位Ｖｒｅｆや
電源電位ｉｎｔ．Ｖｃｃもレベルが上がる。通常、安定
化キャパシタの容量値の大きさはＣ（Ｖｒｅｆ０）＜＜
Ｃ（Ｖｒｅｆ）＜＜Ｃ（ｉｎｔ．Ｖｃｃ）である。Ｃ
（Ｖｒｅｆ０）は図９のキャパシタ８４に対応し、Ｃ
（Ｖｒｅｆ）はキャパシタ４４４に対応し、Ｃ（ｉｎ
ｔ．Ｖｃｃ）はキャパシタ４４５に対応する。キャパシ
タ４４５の容量値は大きいので、一旦上昇した電源電位
ｉｎｔ．Ｖｃｃのレベルが下がるのには時間を要する。
このため、チューニングを速やかに開始することができ
ない。したがって、参照電位Ｖｒｅｆが安定するには図
１１の時刻ｔ１まで待つ必要があり、電源電位ｉｎｔ．
Ｖｃｃが安定するには時刻ｔ２まで待つ必要がある。

【００９４】図１０に示したようなイニシャライズ回路
を用いれば、この電源投入時の待ち時間を短縮すること
ができ、実施の形態２で説明した効果に加えて一層効果
が得られる。

【００９５】さらに好ましくは、図５に示した構成にし
て外部からテスタによって直接的に信号ＴＳＩＧ１〜Ｔ
ＳＩＧ４を与えることにより、制御が容易となる。そう
すれば、内部電圧を切換えてから最小限の安定時間後に
直ちに判定し、次の内部電圧に切換えて次の判定を行な
うようにして、時間短縮を行なう場合に、内部電圧の切
換えと判定タイミングの同期をとることも容易となる。
この場合、カウンタ６２は不要となるので、チップ面積
を小さくすることができる。

【００９６】［実施の形態４］実施の形態１のレベル判
定回路は、半導体装置内部で発生する昇圧電源電位Ｖｐ
ｐに適用することもできる。

【００９７】図１２は、レベル判定回路を備える昇圧電
源回路５００の構成を示した図である。

【００９８】昇圧電源回路５００は、信号ＴＣＬＫに応
じて参照電位ＶｒｅｆＤを発生する参照電位発生回路５
０４と、参照電位発生回路５０４の出力に応じて昇圧電
位Ｖｐｐを出力する昇圧電位発生部５０２と、昇圧電位
発生部５０２から電位ＶｐｐＤを受けて外部から与えら
れる比較電位ＣＭＰと比較し、比較結果をテスト出力信
号ＴＯＵＴとして出力するレベル判定回路５０６とを含
む。

【００９９】レベル判定回路５０６の構成は図２で示し
たレベル判定回路４４６と同様であり説明は繰返さな
い。

【０１００】昇圧電位発生部５０２は、昇圧電位Ｖｐｐ
を分圧する分圧回路５０８と、分圧回路５０８が出力す
る電位ＶｐｐＤと参照電位ＶｒｅｆＤを比較する比較回
路５１０と、比較回路５１０が出力するイネーブル信号
ＥＯに応じてクロック信号ＥＰを出力する発振器５１２
と、クロック信号ＥＰの活性化に応じて昇圧電位Ｖｐｐ
を出力するノードに電荷を送り込むチャージポンプ５１
４とを含む。発振器５１２とチャージポンプ５１４は、
比較回路５１０の出力に応じて活性化しＶｐｐを出力す
るノードを目標電位にまで昇圧する。

【０１０１】昇圧電位Ｖｐｐは、外部電源電位Ｅｘｔ．
Ｖｃｃよりも高い電位である。昇圧電位Ｖｐｐは、たと
えばダイナミックランダムアクセスメモリ（ＤＲＡＭ）
では、ワード線ドライバ、データ線分離回路、データ出
力回路などで用いられる。チャージポンプ５１４で昇圧
された昇圧電位Ｖｐｐは、分圧回路５０８に与えられ
る。分圧回路５０８では、昇圧電位Ｖｐｐが与えられる
ノードから接地ノードに向けて直列にダイオード接続さ
れたＰチャネルＭＯＳトランジスタ５１６，５１８によ
って昇圧電位Ｖｐｐが分圧される。

【０１０２】比較回路５１０は、電位ＶｐｐＤと電位Ｖ
ｒｅｆＤとを比較して、ＶｐｐＤ＜ＶｒｅｆＤのとき
に、活性化信号ＥＯをＨレベルに活性化する。そして、
発振器から出力されるクロック信号ＥＰでチャージポン
プ回路を駆動する。

【０１０３】図１３は、図１２に示した参照電位発生回
路５０４の構成を示した回路図である。

【０１０４】図１３を参照して、参照電位発生回路５０
４は、信号ＴＣＬＫに応じて参照電位ＶｒｅｆＤ０を出
力する参照電位発生回路５２と、参照電位ＶｒｅｆＤ０
を受けてより低いインピーダンスで参照電位ＶｒｅｆＤ
を出力するバッファ回路５２０と、バッファ回路５２０
の出力と接地ノードとの間に接続される安定化のための
キャパシタ５２２とを含む。参照電位発生回路５２の構
成は、図２で示した構成と同様であり説明は繰返さな
い。

【０１０５】図１４は、図１２に示した昇圧電源回路５
００の動作を説明するための波形図である。

【０１０６】図１２、図１４を参照して、昇圧電位Ｖｐ
ｐが負荷回路による電流の消費により電位がゆっくり下
がって時刻ｔ１において電位ＶｐｐＤが参照電位Ｖｒｅ
ｆＤより低くなると、時刻ｔ２において比較回路５１０
が反応して信号ＥＯがＨレベルとなる。このとき、比較
器が反応するのに応答時間ｄＴ１が必要である。そし
て、チャージポンプ５１４が動作し、素早く電荷を供給
することによって昇圧電位Ｖｐｐが上昇する。

【０１０７】昇圧電位Ｖｐｐが時刻ｔ３において参照電
位ＶｒｅｆＤより高くなると、その応答時間ｄＴ２後で
ある時刻ｔ４において信号ＥＯがＬレベルとなり、チャ
ージポンプが停止する。昇圧電位が下降する速度と上昇
する速度が異なるため、比較器が反応するのに必要な応
答時間ｄＴ１，ｄＴ２が等しい場合でも、それぞれの間
の電位の変化ｄＶ１，ｄＶ２は異なる。このため、電位
Ｖｐｐの平均値と参照電位ＶｒｅｆＤは一致しない。

【０１０８】したがって、昇圧電位Ｖｐｐの平均値を所
定レベルに正確に設定するためには、レベル判定回路５
０６に参照電位ＶｒｅｆＤを入力するよりも電位Ｖｐｐ
Ｄを入力するほうがよい。参照電位ＶｒｅｆＤを外部か
ら与える比較電位ＣＭＰと比較して判定するよりも、電
位ＶｐｐＤを外部から与える比較電位ＣＭＰと比較して
判定して参照電位ＶｒｅｆＤを与えるコード値を調整す
る方が精度がよく設定を行なえる。電位Ｖｐｐの平均値
と参照電位ＶｒｅｆＤのずれを比較電位ＣＭＰを与える
際に考慮しなくてよいからである。

【０１０９】そして、チューニングモード時すなわち信
号ＶＴＵＮＥがＨレベルのときに、外部から入力される
比較電位ＣＭＰとの比較を行なう。その結果をテスト出
力信号ＴＯＵＴとして出力し、実施の形態１の場合と同
様にしてチューニングの最適値を求める。また、実施の
形態２のように、一定期間昇圧電位Ｖｐｐを接地電位に
する回路を搭載すると、さらにテスト時間の短縮の効果
が得られる。

【０１１０】さらに好ましくは、図５に示した構成にし
て外部からテスタによって直接的に信号ＴＳＩＧ１〜Ｔ
ＳＩＧ４を与えることにより、制御が容易となる。そう
すれば、内部電圧を切換えてから最小限の安定時間後に
直ちに判定し、次の内部電圧に切換えて次の判定を行な
うようにして、時間短縮を行なう場合に、内部電圧の切
換えと判定タイミングの同期をとることも容易となる。
この場合、カウンタ６２は不要となるので、チップ面積
を小さくすることができる。

【０１１１】［実施の形態５］実施の形態４では、分圧
回路５０８の出力する電位ＶｐｐＤをレベル判定回路に
入力していたが、分圧回路を独立させることもできる。

【０１１２】図１５は、昇圧電源回路５００を変形した
昇圧電源回路５００ａの構成を示す回路図である。

【０１１３】図１５を参照して、昇圧電源回路５００ａ
は、図１２で示した昇圧電源回路５００の構成に加え
て、分圧回路５０８ａをさらに備える。分圧回路５０８
ａは、昇圧電位Ｖｐｐを分圧して電位ＶｐｐＤｃｍを出
力する。レベル判定回路５０６は、分圧回路５０８の出
力に代えて分圧回路５０８ａが出力する電位ＶｐｐＤｃ
ｍを受ける。他の部分の昇圧電源回路５００ａの構成
は、図１２で示した昇圧電源回路５００と同様であり説
明は繰返さない。また、分圧回路５０８ａの構成は、分
圧回路５０８と同様であるので説明は繰返さない。

【０１１４】電位発生部５０２の一部である分圧回路５
０８は、回路レイアウト制限などにより、レベル判定回
路５０６の近くに配置することができるとは限らない。
そこで、レベル判定回路５０６の近くにレベル判定回路
５０６にチューニング時のモニタ専用の分圧回路５０８
ａを配置することにより、実施の形態４で説明した効果
に加えて、信号配線の抵抗成分や容量成分による影響を
軽減することができる。

【０１１５】さらに好ましくは、図５に示した構成にし
て外部からテスタによって直接的に信号ＴＳＩＧ１〜Ｔ
ＳＩＧ４を与えることにより、制御が容易となる。そう
すれば、内部電圧を切換えてから最小限の安定時間後に
直ちに判定し、次の内部電圧に切換えて次の判定を行な
うようにして、時間短縮を行なう場合に、内部電圧の切
換えと判定タイミングの同期をとることも容易となる。
この場合、カウンタ６２は不要となるので、チップ面積
を小さくすることができる。

【０１１６】［実施の形態６］図１６は、レベル判定回
路を用いて基板電位Ｖｂｂのチューニングを行なう回路
構成を示した図である。

【０１１７】図１６を参照して、Ｖｂｂ発生回路６０２
は、ＤＲＡＭなどに通常搭載されている回路であり、Ｎ
チャネルＭＯＳトランジスタが形成されているＰウェル
に印加するための負電位を内部で発生するための回路で
ある。Ｖｂｂ発生回路６０２からノードＮ６３に出力さ
れる電位Ｖｂｂは、チューニング信号ＴＳＩＧ［４：
１］により１６段階に変化できる。そして電位Ｖｂｂと
外部から入力される比較電位ＣＭＰとをＶｂｂ比較回路
６０４に与える。Ｖｂｂ比較回路６０４の出力はレベル
判定回路６０６に与えられ、レベル判定回路６０６はテ
スト出力信号ＴＯＵＴを出力する。

【０１１８】Ｖｂｂ比較回路６０４は、電源ノードとノ
ードＮ６１との間に接続されゲートがノードＮ６１に接
続されるＰチャネルＭＯＳトランジスタ６０８と、ノー
ドＮ６１とノードＮ６３との間に直列に接続されるＮチ
ャネルＭＯＳトランジスタ６１２，６１４とを含む。Ｎ
チャネルＭＯＳトランジスタ６１２のゲートは電位ＣＭ
Ｐを受ける。ＮチャネルＭＯＳトランジスタ６１４のゲ
ートは接地ノードに接続される。Ｖｂｂ比較回路６０４
は、さらに、電源ノードとノードＮ６２との間に接続さ
れゲートがノードＮ６１に接続されるＰチャネルＭＯＳ
トランジスタ６１０と、ノードＮ６２と接地ノードとの
間に接続されゲートに比較電位ＣＭＰを受けるＮチャネ
ルＭＯＳトランジスタ６１６とを含む。ノードＮ６２か
らは信号ＣＭＰＣが出力され、ノードＮ６１からは信号
ＶｂｂＣが出力される。

【０１１９】レベル判定回路６０６は、外部電源電位Ｅ
ｘｔ．Ｖｃｃを動作電源電位として受け、信号ＣＭＰＣ
と信号ＶｂｂＣとを比較してテスト出力信号ＴＯＵＴを
出力する比較回路６１８と、比較回路６１８と接地ノー
ドとの間に接続され信号ＶＴＵＮＥに応じて動作電流を
オンオフさせるＮチャネルＭＯＳトランジスタ６２０を
含む。

【０１２０】Ｖｂｂ比較回路６０４では以下の関係が成
立する。すなわち、ＣＭＰ＝−ＶｂｂのときにＣＭＰＣ
＝ＶｂｂＣ、ＣＭＰ＞−ＶｂｂのときＣＭＰＣ＞Ｖｂｂ
Ｃ、ＣＭＰ＜−ＶｂｂのときＣＭＰＣ＜ＶｂｂＣが成立
する。また、ＣＭＰＣ、ＶｂｂＣの信号レベルは、レベ
ル判定回路６０６の入力レンジに収まるように正の電位
に変換されている。レベル判定回路６０６の入力レンジ
は、外部電源電位Ｅｘｔ．Ｖｃｃから接地電位までの範
囲以内の所定の範囲である。

【０１２１】そして、Ｖｂｂ比較回路６０４の出力信号
ＣＭＰＣ，ＶｂｂＣをレベル判定回路６０６へ入力する
ことにより、実施の形態１と同様にして、チューニング
最適値を求めることができる。また、実施の形態２のよ
うに、一定期間電位Ｖｂｂの出力ノードの電荷を抜く回
路を設けることにより、さらにチューニング時間の短縮
が可能となる。

【０１２２】負電圧である電位Ｖｂｂと外部から与える
比較電位ＣＭＰを比較する場合に、Ｖｂｂ比較回路６０
４を介して行なうと、比較電位ＣＭＰの値を正の値にす
ることができる。また、レベル判定回路６０６への入力
も正の値となるので、レベル判定回路６０６として通常
の回路構成を採用することができる。

【０１２３】さらに好ましくは、図５に示した構成にし
て外部からテスタによって直接的に信号ＴＳＩＧ１〜Ｔ
ＳＩＧ４を与えることにより、制御が容易となる。そう
すれば、内部電圧を切換えてから最小限の安定時間後に
直ちに判定し、次の内部電圧に切換えて次の判定を行な
うようにして、時間短縮を行なう場合に、内部電圧の切
換えと判定タイミングの同期をとることも容易となる。
この場合、カウンタ６２は不要となるので、チップ面積
を小さくすることができる。

【０１２４】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【０１２５】

【発明の効果】請求項１〜３に記載の半導体装置は、制
御信号に応じて、擬似的にチューニングを行なうので、
予め確実な設定値を確認することができる。また、制御
信号は端子から与えられるので制御が容易であり、テス
ト時間の短縮のために制御信号を変化させるタイミング
と内部電位の判定のタイミングの同期を取るのが容易で
ある。

【０１２６】請求項４に記載の半導体装置は、請求項１
に記載の半導体装置の奏する効果に加えて、判定結果が
端子から出力され、テスタが直接モニタできるので、さ
らにテストが容易となる。

【０１２７】請求項５に記載の半導体装置は、請求項１
に記載の半導体装置の奏する効果に加えて、内部電位が
出力されるノードを迅速に初期化できるので、擬似的な
チューニングを繰り返し行なうテストの時間を短縮する
ことができる。

【０１２８】請求項６に記載の半導体装置は、請求項１
に記載の半導体装置の奏する効果に加えて、外部電源電
位を降下させて内部電位を発生する構成において、予め
確実な設定値を確認することができる。

【０１２９】請求項７、８に記載の半導体装置は、請求
項１に記載の半導体装置の奏する効果に加えて、外部電
源電位を昇圧させて内部電位を発生する構成において、
予め確実な設定値を確認することができる。

【０１３０】請求項９に記載の半導体装置は、請求項７
に記載の半導体装置の奏する効果に加えて、レベル判定
回路の近くにチューニング時のモニタ専用の分圧をする
電圧変換回路を配置することにより、レイアウト制限が
厳しい場合でも信号配線の抵抗成分や容量成分による影
響を軽減することができる。

【０１３１】請求項１０に記載の半導体装置は、請求項
１に記載の半導体装置の奏する効果に加えて、外部電源
電位から負の内部電位を発生する構成において、予め確
実な設定値を確認することができる。

【０１３２】請求項１１、１２に記載の半導体装置は、
請求項１に記載の半導体装置の奏する効果に加えて、制
御信号を入力する端子をアドレス信号を入力する端子と
兼用するので、端子数の増加を抑えつつ擬似チューニン
グテストを行なうことができる。

【図面の簡単な説明】

【図１】 実施の形態１の半導体装置４０１の構成を示
したブロック図である。

【図２】 図１における電圧降下回路４３８の構成を示
した回路図である。

【図３】 図２におけるチューニング回路７０の構成を
示す回路図である。

【図４】 図２におけるチューニング回路６４の構成を
示す回路図である。

【図５】 外部入力信号を用いて信号ＴＳＩＧ１〜ＴＳ
ＩＧ４を与える構成例を示した図である。

【図６】 図２に示した電圧降下回路４３８の動作を説
明するための動作波形図である。

【図７】 Ｖｒｅｆイニシャライズ回路の構成を示した
回路図である。

【図８】 信号ＴＳＩＧの変化ごとに信号ＶＴＵＮＥを
ＬレベルからＨレベルに変化する制御を行なった動作波
形図である。

【図９】 実施の形態３で用いられる電圧降下回路４３
８ａの構成を示した回路図である。

【図１０】 イニシャライズ回路を電源電位ｉｎｔ．Ｖ
ｃｃを出力するノードにも適用した一例を示す図であ
る。

【図１１】 外部電源電位Ｅｘｔ．Ｖｃｃの投入時の各
内部電位を示した図である。

【図１２】 レベル判定回路を備える昇圧電源回路５０
０の構成を示した図である。

【図１３】 図１２に示した参照電位発生回路５０４の
構成を示した回路図である。

【図１４】 図１２に示した昇圧電源回路５００の動作
を説明するための波形図である。

【図１５】 昇圧電源回路５００を変形した昇圧電源回
路５００ａの構成を示す回路図である。

【図１６】 レベル判定回路を用いて基板電位Ｖｂｂの
チューニングを行なう回路構成を示した図である。

【符号の説明】

４０１ 半導体装置、２ 制御信号入力端子、８ アド
レス入力端子群、１０電源端子、１２ 接地端子、１３
入力端子、１４ 入力端子群、１６ 出力端子群、１
８ ゲート回路、２０ データ入力バッファ、２２ ク
ロック発生回路、２４ アドレスバッファ、２４ 列ア
ドレスバッファ、２５ リフレッシュアドレスカウン
タ、２６ 行デコーダ、２８ 列デコーダ、３０ 入出
力制御回路、３２ メモリセルアレイ、３４ データ出
力バッファ、３６，５００，５００ａ 昇圧電源回路、
５２，５０４ 参照電位発生回路、５４ 電圧変換部、
５６ 差動アンプ回路、６２ カウンタ、６４〜７０
チューニング回路、７２，４７８ 電流源、７３ 抵抗
回路、８４，４４４，４４５，４７２，５２２ キャパ
シタ、９８，１０４ ヒューズ素子、４０２，４０４
端子、４３８，４３８ａ 電圧降下回路、４４２，５２
０ バッファ回路、４４６，５０６，６０６レベル判定
回路、４４８ コンパレータ、４５２ スイッチ回路、
４６０ ワンショットパルス発生回路、５０２ 昇圧電
位発生部、５０８，５０８ａ 分圧回路、５１０，６０
４，６１８ 比較回路、５１２ 発振器、５１４ チャ
ージポンプ、６０２ Ｖｂｂ発生回路。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０３Ｋ 19/00 Ｇ０１Ｒ 31/28 Ｖ // Ｇ０５Ｆ 3/24 Ｗ Ｂ Ｑ Ｆターム(参考） 2G132 AA00 AA08 AG01 AK07 AK15 AL05 AL11 5F038 AV03 AV07 AV13 AV15 BB07 BB08 BG03 BG06 DF05 DF08 DT04 DT18 EZ20 5H420 NA03 NB16 NB25 NC03 5J056 BB02 BB60 CC00 CC02 CC04 CC09 CC10 CC16 CC17 CC29 CC30 DD13 DD28 DD51 DD60 FF01 FF06 FF07 FF08 KK01

Claims (12)

【特許請求の範囲】
1. 【請求項１】 外部から与えられる比較電位を受ける第
   １の端子と、 外部から与えられる複数ビットの制御信号を入力するた
   めの複数の第２の端子と、 設定値を不揮発的に保持し、前記設定値が未設定である
   初期状態において前記制御信号に応じた内部電位を出力
   する内部電位発生回路と、 前記内部電位が前記比較電位に対して適切か否かの判定
   を行なうレベル判定回路と、 前記内部電位を受けて動作する内部回路とを備える半導
   体装置。
2. 【請求項２】 前記内部電位発生回路は、 複数のチューニング回路を含み、 各前記複数のチューニング回路は、 前記設定値を不揮発的に保持するヒューズ素子と、 前記複数のヒューズ素子が初期状態であるときに、前記
   ヒューズ素子に前記設定値が既設定である状態を前記制
   御信号に応じて擬似的に発生する回路とを含む、請求項
   １に記載の半導体装置。
3. 【請求項３】 前記内部電位発生回路は、 前記複数のチューニング回路の状態に応じて抵抗が変化
   する抵抗回路と、 前記抵抗回路に一定の電流を供給する電流源とをさらに
   含む、請求項２に記載の半導体装置。
4. 【請求項４】 前記レベル判定回路の出力結果を外部に
   出力する第３の端子をさらに備える、請求項１に記載の
   半導体装置。
5. 【請求項５】 前記内部電位を出力するノードに接続さ
   れるキャパシタと、 前記ノードの電位を所定の固定電位に初期化するイニシ
   ャライズ回路とをさらに備える、請求項１に記載の半導
   体装置。
6. 【請求項６】 前記内部電位は、外部から与えられる電
   源電位と接地電位との中間の電位である、請求項１に記
   載の半導体装置。
7. 【請求項７】 前記内部電位は、外部から与えられる電
   源電位よりも高い昇圧電位であり、 前記内部電位発生回路は、 出力ノードを前記昇圧電位に駆動する駆動回路を含み、 前記昇圧電位を前記電源電位より低い観測用の電位に変
   換して前記レベル判定回路に出力する第１の電圧変換回
   路をさらに備える、請求項１に記載の半導体装置。
8. 【請求項８】 前記駆動回路は、活性化時に前記出力ノ
   ードを前記昇圧電位に向けて昇圧し、 前記内部電位発生回路は、 前記第１の電圧変換回路の出力と前記設定値に応じた参
   照電位とを比較して前記駆動回路の活性化制御を行なう
   比較回路をさらに含む、請求項７に記載の半導体装置。
9. 【請求項９】 前記駆動回路は、活性化時に前記出力ノ
   ードを前記昇圧電位に向けて昇圧し、 前記内部電位発生回路は、 前記昇圧電位を受けて前記電源電位より低い電位を出力
   する第２の電圧変換回路と、 前記第２の電圧変換回路の出力と前記設定値に応じた参
   照電位とを比較して前記駆動回路の活性化制御を行なう
   比較回路とをさらに含む、請求項７に記載の半導体装
   置。
10. 【請求項１０】 前記内部電位は、接地電位よりも低い
    負の電位であり、 前記レベル判定回路の入力レンジは、前記接地電位から
    電源電位までの範囲以内であり、 前記内部電位と前記比較電位とを受けて、前記レベル判
    定回路に対して前記入力レンジに電位が収まる判定用の
    信号を出力する負電位比較回路をさらに備える請求項１
    に記載の半導体装置。
11. 【請求項１１】 前記半導体装置は、動作モードとして
    通常モードとテストモードとを有し、 前記通常モードにおいて前記複数の第２の端子に与えら
    れるアドレス信号に応じて記憶動作を行なうメモリアレ
    イと、 前記テストモードにおいて前記複数の第２の端子と前記
    内部電位発生回路とを接続し、前記通常モードにおいて
    は前記複数の第２の端子と前記内部電位発生回路とを切
    り離すスイッチ回路とをさらに備える、請求項１に記載
    の半導体装置。
12. 【請求項１２】 前記内部回路は、 前記内部電位に応じて内部電源電位を発生し、前記メモ
    リアレイに供給する電源回路を含む、請求項１１に記載
    の半導体装置。