JP4229636B2 - 半導体装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
この発明は、半導体装置に関し、より特定的には内部電源発生回路を搭載する半導体装置に関する。
【０００２】
【従来の技術】
近年、半導体装置の低電圧動作化が進められていく中で、半導体装置外部から印加される電源電圧に対して、より低い電源電圧で半導体装置内部のトランジスタを駆動することが強く求められるようになってきている。この原因は、半導体装置の消費電力の削減およびトランジスタの信頼性確保の要求によるところが大きい。
【０００３】
また、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）においては、メモリセルにおいて電荷を保持するキャパシタの誘電体膜の信頼性確保も重要な課題となる。
【０００４】
以上の要求からくる半導体装置における内部電源電圧の上限は、世代を追うにつれより低下しており、システムで用いられる電源電圧との差が一層大きくなってきている。そこで、システムで用いられる電源電圧を降下させ安定した内部電源電圧を発生させる回路が電圧降下回路（Voltage Down Converter）である。電圧降下回路は、システムで用いられる電源電圧と半導体装置内部で使用される内部電源電圧との間のギャップを埋め、半導体装置内部で上記信頼性を確保するための役割を果たす。
【０００５】
一般的な従来における電圧降下回路の構成を簡単に説明する。
電圧降下回路は、チップ内部で発生する内部電源電位の目安となる参照電位Ｖｒｅｆを発生する参照電位発生回路と、参照電位Ｖｒｅｆを受けて内部電源電位ｉｎｔ．Ｖｃｃを発生する電圧変換部とを含む。
【０００６】
電圧変換部は、参照電位Ｖｒｅｆと内部電源電位ｉｎｔ．Ｖｃｃとのレベルを差動アンプ回路で比較する。内部電源電位ｉｎｔ．Ｖｃｃとのレベルが参照電位Ｖｒｅｆよりも低い場合は、スイッチトランジスタを導通させて、外部電源から内部電源電位ｉｎｔ．Ｖｃｃを出力するノードに電流の供給を行なう。
【０００７】
参照電位発生回路は、直列に接続される定電流源と抵抗回路とを含む。抵抗回路の抵抗値はヒューズによって変更することができる。たとえば、４つのヒューズによって１６段階に変更可能である。定電流源の電流値や抵抗回路の抵抗値は製造時にばらつきが生じるので、選択的にヒューズを切断することによって参照電位Ｖｒｅｆのチューニングを行なう。
【０００８】
しかし、いきなりヒューズを切断することはできないので、ヒューズを切断した場合に発生される参照電位Ｖｒｅｆの値をヒューズ切断前に確認する必要がある。このようなヒューズ切断前の確認動作を擬似チューニングという。
【０００９】
【発明が解決しようとする課題】
擬似チューニング時においては、制御信号を与えることによりヒューズを切断した状態と等価な状態を作り出し、そのときの内部電源電位を観測することにより、ヒューズ素子の切断について最適な組合せが求められる。その後、ヒューズ素子は、専用のテスト装置を用いてレーザ光線により切断される。
【００１０】
擬似チューニング試験では、制御信号をたとえば１６段階（１６チューニングコード）連続して変化させ、出力電圧を半導体テスタでモニタしながら、正規の出力電圧が得られるコードを検索していく。
【００１１】
しかし、テスタに入力される内部発生電圧は、テスト用のプローブや配線などが介在するので外部の測定系のノイズを拾ってしまう。このため、テスタでの測定値は精度が良くない。この対策として、多数回の測定を繰り返し行なって平均値を算出する手法が良く用いられている。
【００１２】
また、テスタ側での電圧値モニタ時間や比較のための判定時間も必要となるため、現状ではウエハ状態で実施する１６コード分の擬似チューニング試験には、内部電源一つあたり数秒以上のテスト時間がかかってしまうのが一般的である。この時間は、ウエハ状態での合計テスト時間の数十パーセントに相当する。
【００１３】
チップ内部での電圧比較などのノイズ対策に関する先行技術は、たとえば特開2001-229697、特開平5-19025、特開平7-140208号公報等に開示されているが、チューニング時間に対する抜本的な時間短縮の対策はなされていないのが実情である。
【００１４】
たとえば、上記先行技術の中には、内部電圧値をモニタするために外部から印加する基準電圧をテスタ装置から与え、この基準電圧を変化させる場合が示されている。しかし、テスタ装置から与える基準電圧を変化させる場合はテスタ装置の制約により一回変化させるために非常に時間がかかる。安価なテスタ装置だと、安定化するまでの時間も含めると、一回の変化あたり数百ミリ秒程度が必要とされる。高価なテスタ装置を用いれば、その時間はマイクロ秒オーダで済むが、大量に評価するには多大な設備投資が必要となり、半導体装置のテストのためのコストを増大させることになる。したがって、装置コストの点から安価なテスタが使用される場合が多い現状では、安価なテスタで高速にチューニングすることができることが望ましい.
この発明の目的は、安価なテスタ装置でも高速にチューニング試験が可能な半導体装置を提供することである。
【００１５】
【課題を解決するための手段】
本発明の主たる局面における半導体装置は、外部から与えられる比較電位を受ける第１の端子と、外部から与えられる複数ビットの制御信号を入力するための複数の第２の端子と、設定値を不揮発的に保持し、設定値が未設定である初期状態において制御信号に応じた内部電位を出力する内部電位発生回路と、内部電位が比較電位に対して適切か否かの判定を行なうレベル判定回路と、内部電位を受けて動作する内部回路とを備える。
【００１６】
加えて、内部電位発生回路は、複数のチューニング回路を含み、各複数のチューニング回路は、設定値を不揮発的に保持するヒューズ素子と、複数のヒューズ素子が初期状態であるときに、ヒューズ素子に設定値が既設定である状態を制御信号に応じて擬似的に発生する回路とを含む。
【００１７】
加えて、内部電位発生回路は、複数のチューニング回路の状態に応じて抵抗が変化する抵抗回路と、抵抗回路に一定の電流を供給する電流源とをさらに含む。
【００１８】
好ましくは、半導体装置は、レベル判定回路の出力結果を外部に出力する第３の端子をさらに備える。
【００１９】
好ましくは、半導体装置は、内部電位を出力するノードに接続されるキャパシタと、ノードの電位を所定の固定電位に初期化するイニシャライズ回路とをさらに備える。
【００２０】
好ましくは、内部電位は、外部から与えられる電源電位と接地電位との中間の電位である。
【００２１】
好ましくは、内部電位は、外部から与えられる電源電位よりも高い昇圧電位であり、内部電位発生回路は、出力ノードを昇圧電位に駆動する駆動回路を含み、昇圧電位を電源電位より低い観測用の電位に変換してレベル判定回路に出力する第１の電圧変換回路をさらに備える。
【００２２】
より好ましくは、駆動回路は、活性化時に出力ノードを昇圧電位に向けて昇圧し、内部電位発生回路は、第１の電圧変換回路の出力と設定値に応じた参照電位とを比較して駆動回路の活性化制御を行なう比較回路をさらに含む。
【００２３】
より好ましくは、駆動回路は、活性化時に出力ノードを昇圧電位に向けて昇圧し、内部電位発生回路は、昇圧電位を受けて電源電位より低い電位を出力する第２の電圧変換回路と、第２の電圧変換回路の出力と設定値に応じた参照電位とを比較して駆動回路の活性化制御を行なう比較回路とをさらに含む。
【００２４】
好ましくは、内部電位は、接地電位よりも低い負の電位であり、レベル判定回路の入力レンジは、接地電位から電源電位までの範囲以内であり、内部電位と比較電位とを受けて、レベル判定回路に対して入力レンジに電位が収まる判定用の信号を出力する負電位比較回路をさらに備える。
【００２５】
好ましくは、半導体装置は、動作モードとして通常モードとテストモードとを有し、通常モードにおいて複数の第２の端子に与えられるアドレス信号に応じて記憶動作を行なうメモリアレイと、テストモードにおいて複数の第２の端子と内部電位発生回路とを接続し、通常モードにおいては複数の第２の端子と内部電位発生回路とを切り離すスイッチ回路とをさらに備える。
【００２６】
より好ましくは、内部回路は、内部電位に応じて内部電源電位を発生し、メモリアレイに供給する電源回路を含む。
【００２７】
【発明の実施の形態】
［実施の形態１］
図１は、実施の形態１の半導体装置４０１の構成を示したブロック図である。
【００２８】
図１を参照して、半導体装置４０１は、制御信号ｅｘｔ．／ＲＡＳ、ｅｘｔ．／ＣＡＳ、ｅｘｔ．／ＷＥをそれぞれ受ける制御信号入力端子２〜６と、アドレス入力端子群８と、データ信号Ｄｉｎが入力される入力端子群１４と、データ信号Ｄｏｕｔを出力する出力端子群１６と、接地電位Ｖｓｓが与えられる接地端子１２と、電源電位Ｅｘｔ．Ｖｃｃが与えられる電源端子１０と、テスト用制御クロック信号ＴＣＬＫが入力される入力端子１３とを備える。
【００２９】
半導体装置４０１は、さらに、クロック発生回路２２と、行および列アドレスバッファ２４と、行デコーダ２６と、列デコーダ２８と、センスアンプ＋入出力制御回路３０と、メモリセルアレイ３２と、ゲート回路１８と、データ入力バッファ２０およびデータ出力バッファ３４とを備える。
【００３０】
クロック発生回路２２は、制御信号入力端子２、４を介して外部から与えられる外部行アドレスストローブ信号ｅｘｔ．／ＲＡＳと外部列アドレスストローブ信号ｅｘｔ．／ＣＡＳとに基づいた所定の動作モードに相当する制御クロックを発生し、半導体装置全体の動作を制御する。
【００３１】
行および列アドレスバッファ２４は、外部から与えられるアドレス信号Ａ０〜Ａｉ（ｉは自然数）に基づいて生成したアドレス信号を行デコーダ２６および列デコーダ２８に与える。
【００３２】
行デコーダ２６と列デコーダ２８とによって指定されたメモリセルアレイ３２中のメモリセルは、センスアンプ＋入出力制御回路３０とデータ入力バッファ２０またはデータ出力バッファ３４とを介して入出力端子Ｄｉｎまたは出力端子Ｄｏｕｔを通じて外部とデータをやり取りする。
【００３３】
半導体装置４０１は、さらに、外部電源電位Ｅｘｔ．Ｖｃｃを昇圧して内部昇圧電位Ｖｐｐを発生する昇圧電源回路３６と、外部電源電位Ｅｘｔ．Ｖｃｃを受けて制御クロック信号ＴＣＬＫの設定に応じた電圧に降圧して内部電源電位ｉｎｔ．Ｖｃｃを発生する電圧降下回路４３８と、外部から比較電位ＣＭＰを受ける端子４０２と、外部へテスト出力信号ＴＯＵＴを出力する端子４０４とを含む。
【００３４】
電圧降下回路４３８は、信号ＴＣＬＫに応じて内部の参照電位を徐々に変化させ、発生した参照電位と外部から与えられた比較電位ＣＭＰとの大小関係をテスト出力信号ＴＯＵＴとして出力する。
【００３５】
昇圧電源電位Ｖｐｐは行デコーダ２６が駆動するワード線の駆動電位となる。内部電源電位ｉｎｔ．Ｖｃｃはメモリセルアレイ３２をはじめとする内部回路に与えられる。
【００３６】
また、半導体装置４０１は、クロック発生回路２２によって制御されリフレッシュモードにおいて一定周期でリフレッシュアドレスを発生し行デコーダ２６に与えるリフレッシュアドレスカウンタ２５を含む。
【００３７】
図１に示した半導体装置４０１は、代表的な一例であり、たとえば同期型半導体記憶装置（ＳＤＲＡＭ）にも本発明は適用可能である。他にも、電圧降下回路を内蔵する半導体装置であれば種々のものに適用可能である。
【００３８】
図２は、図１における電圧降下回路４３８の構成を示した回路図である。
図２を参照して、電圧降下回路４３８は、信号ＴＣＬＫに応じて参照電位Ｖｒｅｆ０を出力する参照電位発生回路５２と、参照電位Ｖｒｅｆ０を受けて参照電位Ｖｒｅｆを出力するバッファ回路４４２と、バッファ回路４４２の出力と接地ノードとの間に接続されるキャパシタ４４４と、信号ＶＴＵＮＥがＨレベルのときに活性化され、参照電位Ｖｒｅｆと外部から与えられる比較電位ＣＭＰとを受けて、受けた２つの電位の大小を判定し結果をテスト出力信号ＴＯＵＴとして出力するレベル判定回路４４６と、参照電位Ｖｒｅｆを受けて電源電位ｉｎｔ．Ｖｃｃを出力する電圧変換部５４と、電圧変換部５４の出力と接地ノードとの間に接続されるキャパシタ４４５とを含む。
【００３９】
バッファ回路４４２は、入力される電位と等しい電位で、かつ、低いインピーダンスの出力電位を出力する回路である。バッファ回路４４２は、たとえば、カレントミラー回路を用いて実現することができる。
【００４０】
参照電位発生回路５２は、制御クロック信号ＴＣＬＫに従ってチューニング信号ＴＩＧ１〜ＴＩＧ４を出力するカウンタ６２と、外部電源電位Ｅｘｔ．Ｖｃｃが与えられる電源ノードとノードＮ１との間に接続される定電流源７２と、ノードＮ１と接地ノードとの間に接続される抵抗回路７３と、ノードＮ１と接地ノードとの間に接続される電位安定化用のキャパシタ８４とを含む。ノードＮ１からは参照電位Ｖｒｅｆ０が出力される。
【００４１】
参照電位発生回路５２は、さらに、チューニング信号ＴＳＩＧ１に応じてチューニング時にノードＮ１とＮ２との間を導通させるチューニング回路６４と、チューニング信号ＴＳＩＧ２に応じてチューニング時にノードＮ２とＮ３との間を接続するチューニング回路６６と、チューニング信号ＴＳＩＧ３に応じてチューニング時にノードＮ３とＮ４との間を接続するチューニング回路６８と、チューニング信号ＴＳＩＧ４に応じてチューニング時にノードＮ４とＮ５との間を接続するチューニング回路７０とを含む。
【００４２】
抵抗回路７３は、ノードＮ１とノードＮ２との間に接続されゲートが接地ノードに接続されるＰチャネルＭＯＳトランジスタ７４と、ノードＮ２とノードＮ３との間に接続されゲートが接地ノードに接続されるＰチャネルＭＯＳトランジスタ７６と、ノードＮ３とノードＮ４との間に接続されゲートが接地ノードに接続されるＰチャネルＭＯＳトランジスタ７８と、ノードＮ４とノードＮ５との間に接続されゲートが接地ノードに接続されるＰチャネルＭＯＳトランジスタ８０と、ノードＮ５にソースが接続されドレインおよびゲートが接地ノードに接続されるＰチャネルＭＯＳトランジスタ８２とを含む。
【００４３】
電圧変換部５４は、参照電位Ｖｒｅｆをマイナス入力ノードに受け、内部電源電位ｉｎｔ．Ｖｃｃをプラス入力ノードに受けて両者を比較する差動アンプ回路５６と、差動アンプ回路５６の出力をゲートに受け、外部電源電位Ｅｘｔ．Ｖｃｃを受ける電源ノードと内部電源電位ｉｎｔ．Ｖｃｃを出力する電源ノードとの間に接続されるＰチャネルＭＯＳトランジスタ５８とを含む。
【００４４】
レベル判定回路４４６は、比較電位ＣＭＰをマイナス入力ノードに受け、参照電位Ｖｒｅｆをプラス入力ノードに受け、テスト出力信号ＴＯＵＴを出力するコンパレータ４４８と、コンパレータ４４８と接地ノードとの間に接続されゲートに信号ＶＴＵＮＥを受けるＮチャネルＭＯＳトランジスタ４５０とを含む。ＮチャネルＭＯＳトランジスタ４５０は、チューニングモード時に導通し、外部電源電位Ｅｘｔ．Ｖｃｃからコンパレータ４４８を通って接地ノードに向けて流れる動作電流を通す。チューニングモードでないときには、ＮチャネルＭＯＳトランジスタ４５０は非導通状態となり、コンパレータ４４８の動作電源電圧を遮断する。
【００４５】
参照電位発生回路５２は、チューニングモード時すなわち信号ＶＴＵＮＥがＨレベルのときに、信号ＴＣＬＫに応じて信号ＴＳＩＧ１〜ＴＳＩＧ４を変化させて参照電位Ｖｒｅｆ０を１６段階にチューニング可能である。参照電位発生回路５２から出力される参照電位Ｖｒｅｆ０は、バッファ回路４４２に入力される。バッファ回路４４２は、たとえばカレントミラー回路などを利用して入力ノードと出力ノードが分離されるような構成となっている。バッファ回路４４２から出力される参照電位Ｖｒｅｆは、レベル判定回路４４６と電圧変換部５４とに与えられる。
【００４６】
レベル判定回路４４６は、信号ＶＴＵＮＥがＨレベルのときのみにコンパレータ４４８が活性化される回路である。コンパレータ４４８は活性化されると、デバイス外部から入力された比較電位ＣＭＰと内部で発生された参照電位Ｖｒｅｆを比較する。比較した結果、Ｖｒｅｆ＜ＣＭＰのときにはテスト出力信号ＴＯＵＴはＬレベルとなり、Ｖｒｅｆ＞ＣＭＰのときにはテスト出力信号ＴＯＵＴはＨレベルとなる。
【００４７】
レベル判定回路４４６は、参照電位Ｖｒｅｆを受ける差動アンプ回路５６とは独立して別途コンパレータ４４８を含んでいる。これにより、参照電位Ｖｒｅｆを通常時において使用している電圧変換部５４の動作に影響を与えずに参照電位Ｖｒｅｆと比較電位ＣＭＰとの比較動作を行なうことができる。電圧変換部５４を動作状態にしながらテスト時にコンパレータ４４８で比較を行なうので、通常動作時のノイズマージンとテスト時のノイズマージンの間に差を生じることも無く、安定して信頼性の高い測定が可能である。
【００４８】
図３は、図２におけるチューニング回路７０の構成を示す回路図である。
図３を参照して、チューニング回路７０は、チューニング信号ＴＳＩＧｎを受けて反転するインバータ９２と、ノードＮＡｎとノードＮＢｎとの間に直列に接続されるＮチャネルＭＯＳトランジスタ９６およびヒューズ素子９８と、ＮチャネルＭＯＳトランジスタ９６と並列に接続されゲートにチューニング信号ＴＳＩＧｎが接続されるＰチャネルＭＯＳトランジスタ９４とを含む。ＮチャネルＭＯＳトランジスタ９６のゲートにはインバータ９２の出力が与えられる。
【００４９】
図３のチューニング信号ＴＳＩＧｎは、図２のチューニング信号ＴＳＩＧ４に対応する。また、図３のノードＮＡｎは図２のノードＮ４に対応し、図３のノードＮＢｎは図２のノードＮ５に対応する。
【００５０】
このチューニング回路７０は、ヒューズをブローする前であってチューニング信号がＬレベルの状態においてはノードＮＡｎとノードＮＢｎが導通状態となる。すなわちデフォルトで導通状態となる回路である。
【００５１】
図４は、図２におけるチューニング回路６４の構成を示す回路図である。
図４を参照して、チューニング回路６４は、ゲートが接地ノードに接続されソースが外部電源電位Ｅｘｔ．Ｖｃｃに結合されるＰチャネルＭＯＳトランジスタ１０２と、ＰチャネルＭＯＳトランジスタ１０２のドレインとノードＮ６との間に接続されるヒューズ素子１０４と、ゲートおよびソースが接地ノードに接続されドレインがノードＮ６に接続されるＮチャネルＭＯＳトランジスタ１０６と、ノードＮ６と接地ノードとの間に並列に接続されるＮチャネルＭＯＳトランジスタ１２０、１２２と、ノードＮ６が入力ノードに接続されるインバータ１１０とを含む。ＮチャネルＭＯＳトランジスタ１２０のゲートには信号ＢＩＡＳが与えられ、ＮチャネルＭＯＳトランジスタ１２２のゲートにはインバータ１１０の出力が与えられる。
【００５２】
チューニング回路６４は、さらに、チューニング信号ＴＳＩＧｎとインバータ１１０の出力とを受けるＯＲ回路１１２と、ＯＲ回路１１２の出力を受けて反転するインバータ１１４と、ノードＮＡｎとノードＮＢｎとの間に並列に接続されるＮチャネルＭＯＳトランジスタ１１６、ＰチャネルＭＯＳトランジスタ１１８とを含む。ＮチャネルＭＯＳトランジスタ１１６のゲートにはＯＲ回路１１２の出力が与えられ、ＰチャネルＭＯＳトランジスタ１１８のゲートにはインバータ１１４の出力が与えられる。
【００５３】
図４におけるチューニング信号ＴＳＩＧｎは図２におけるチューニング信号ＴＳＩＧ１に対応し、ノードＮＡｎ、ノードＮＢｎはそれぞれ図２のノードＮ１、ノードＮ２に対応する。
【００５４】
図２に示したチューニング回路６６、６８もチューニング回路６４と同様な構成を有するため説明は繰返さない。ただし、チューニング回路６６の場合は、図４のチューニング信号ＴＳＩＧｎがチューニング信号ＴＳＩＧ２に対応し、ノードＮＡｎはノードＮ２に対応し、ノードＮＢｎはノードＮ３に対応する。
【００５５】
また、図２のチューニング回路６８の場合には、図４のチューニング信号ＴＳＩＧｎ、ノードＮＢｎは、それぞれチューニング信号ＴＳＩＧ３、ノードＮ３、ノードＮ４に対応する。
【００５６】
チューニング回路６４〜６８は、チューニング信号ＴＳＩＧ１〜ＴＳＩＧ３がＬレベルにおいて、すなわちデフォルト状態においてノードＮＡｎとノードＮＢｎとの間が非導通状態となる回路である。
【００５７】
チューニング回路６４、６６、６８をデフォルトで非導通状態の回路にし、チューニング回路７０をデフォルトで導通状態の回路とすることにより、レーザトリミング前のチャネル抵抗値をチューニングレンジの中心の値に設定できる。これは、ＰチャネルＭＯＳトランジスタ７４、７６、７８、８０のチャネル抵抗値が（１：２：４：８）の比率となっているからである。そして、チューニング信号ＴＳＩＧ１〜ＴＳＩＧ４を変化させるチューニング動作により、チャネル抵抗値の総和を上下させることができ、参照電位Ｖｒｅｆの電位を所望の電位にすることができる。
【００５８】
また、図２では、信号ＴＳＩＧ１〜ＴＳＩＧ４は、テスト入力端子を少なくするため信号ＴＣＬＫに同期して切換えられていた。他の方法として、チューニングモード時において、外部入力信号を用いて与えてもよい。
【００５９】
図５は、外部入力信号を用いて信号ＴＳＩＧ１〜ＴＳＩＧ４を与える構成例を示した図である。
【００６０】
図５を参照して、アドレス信号Ａ０〜Ａ３は、通常は、図１に示した行およびアドレスバッファ２４に信号を与えるためのものであるが、スイッチ回路４５２を設ければ、信号ＶＴＵＮＥがＨレベルのときにのみアドレス信号Ａ０〜Ａ３を与える４つの端子から直接信号ＴＳＩＧ１〜ＴＳＩＧ４を入力することもできる。
【００６１】
外部からテスタによって直接的に信号ＴＳＩＧ１〜ＴＳＩＧ４を与えることができるので、制御が容易である。また、内部電圧を切換えてから最小限の安定時間後に直ちに判定し、次の内部電圧に切換えて次の判定を行なうようにして、時間短縮を行なう場合に、内部電圧の切換えと判定タイミングの同期をとることも容易となる。さらには、図２のカウンタ６２は不要となるので、チップ面積を小さくすることができる。
【００６２】
図６は、図２に示した電圧降下回路４３８の動作を説明するための動作波形図である。
【００６３】
図２、図６を参照して、時刻ｔ０において信号ＶＴＵＮＥがＬレベルからＨレベルに設定され、半導体装置はチューニングモードとなる。参照電位Ｖｒｅｆの目標となる電位として外部から比較電位ＣＭＰが与えられる。図６には、一例として比較電位ＣＭＰが１．５Ｖである場合が示されている。
【００６４】
そして、信号ＴＳＩＧ［４：１］を０から順にインクリメントすることにより内部で発生される参照電位Ｖｒｅｆの値を変化させ、テスト出力信号ＴＯＵＴを観測する。この観測は、たとえば半導体装置用のテスタで行なわれる。
【００６５】
時刻ｔ１において信号ＴＳＩＧ［４：１］の値が７から８へ変化すると、今まで比較電位ＣＭＰよりも小さかった参照電位Ｖｒｅｆの値が比較電位ＣＭＰよりも大きくなる。そして、比較結果を示すテスト出力信号ＴＯＵＴはＬレベルからＨレベルに変化する。このように、ＴＯＵＴがＬレベルからＨレベルに切換わったチューニングコードが最適コードである。
【００６６】
従来のように、テスタに備えられているコンパレータを用いてチップ内部で発生される出力インピーダンスが高い参照電位Ｖｒｅｆを比較しようとすると、半導体装置とテスタとを接続するためのテスト治具や、半導体のパッケージを介してコンパレータ入力にノイズを受けやすい。このため、何回か測定を行ない平均値で判定する必要がある。
【００６７】
これに対して、実施の形態１で示した発明では、デバイス内部にコンパレータを持つので、外的ノイズによる影響を受けずに、参照電位Ｖｒｅｆの大小の判定を安定して行なうことができる。これにより、テスト時間を短縮できる。また、参照電位Ｖｒｅｆをデバイス外部に出力する必要がないので、参照電位Ｖｒｅｆに生じるノイズを軽減することもできる。
【００６８】
また、デバイス内部に備えるコンパレータ４４８に対し外部からテスタで与える比較電位ＣＭＰは、擬似チューニングを行なう間は一定値でよく、擬似チューニング中は変化させる必要がない。外部から複数ビットのデジタル値で与えられる信号ＴＳＩＧ１〜４により、内部で参照電位Ｖｒｅｆ０を変化させる。テスタでアナログ値の電圧を与えるには、安定時間も含めると数百ミリ秒必要であるが、デジタル値の信号ＴＳＩＧ１〜４を変化させる場合は短時間で済む。信号ＴＳＩＧ１〜４の変化に応じて変化する内部電圧は安定に要する時間が数百マイクロ秒であり、テスタでアナログ値の電圧を与える場合と比べると大幅なテスト時間の短縮が可能となる。
【００６９】
具体的には、従来数百ミリ秒かかっていたテスト時間が、規格に記載されるような通常の電源投入時間（たとえば２００マイクロ秒）に１６コード分を掛けた時間すなわち３．２ミリ秒となる。これにより、短時間にテストを終えることができ、チップの大量生産時のテストコストの大幅な削減が可能となる。
【００７０】
さらに好ましくは、外部からテスタによって直接的に信号ＴＳＩＧ１〜ＴＳＩＧ４を与えることにより、制御が容易となる。そうすれば、内部電圧を切換えてから最小限の安定時間後に直ちに判定し、次の内部電圧に切換えて次の判定を行なうようにして、時間短縮を行なう場合に、内部電圧の切換えと判定タイミングの同期をとることも容易となる。この場合、カウンタ６２は不要となるので、チップ面積を小さくすることができる。
【００７１】
［実施の形態２］
実施の形態２の発明は、実施の形態１の発明に参照電位Ｖｒｅｆをイニシャライズする回路を付加したものである。
【００７２】
図７は、Ｖｒｅｆイニシャライズ回路の構成を示した回路図である。
図７を参照して、このＶｒｅｆイニシャライズ回路は、ワンショットパルス発生回路４６０と、図２のバッファ回路４４２から参照電位Ｖｒｅｆが与えられるノードと接地ノードとの間に接続され、ワンショットパルス発生回路４６０の出力をゲートに受けるＮチャネルＭＯＳトランジスタ４６２とを含む。
【００７３】
ワンショットパルス発生回路４６０は、信号ＶＴＵＮＥを受けるインバータ４６４と、インバータ４６４の出力を受けて反転するインバータ４６６と、インバータ４６６の出力を受けて反転するインバータ４６８とを含む。
【００７４】
ワンショットパルス発生回路４６０は、さらに、外部電源電位Ｅｘｔ．Ｖｃｃが与えられるノードとノードＮ４２との間に接続され、インバータ４６６の出力をゲートに受けるＰチャネルＭＯＳトランジスタ４７０と、外部電源電位Ｅｘｔ．Ｖｃｃが与えられるノードとノードＮ４２との間に接続されるキャパシタ４７２と、ノードＮ４２とノードＮ４１との間に接続されゲートにインバータ４６６の出力を受けるＮチャネルＭＯＳトランジスタ４７４と、ノードＮ４２とノードＮ４１との間に接続されゲートにインバータ４６８の出力を受けるＰチャネルＭＯＳトランジスタ４７６とを含む。
【００７５】
ワンショットパルス発生回路４６０は、さらに、ノードＮ４１と接地ノードとの間に接続され定電流Ｉ１を流す定電流源４７８と、ノードＮ４１に入力が接続されるインバータ４８０と、インバータ４８０，インバータ４６４の出力を受けるＮＯＲ回路４８２とを含む。ＮＯＲ回路４８２の出力は、ＮチャネルＭＯＳトランジスタ４６２のゲートに接続される。
【００７６】
図７に示したＶｒｅｆイニシャライズ回路は、図２の電圧降下回路４３８で発生される参照電位Ｖｒｅｆが与えられるノードを一定期間接地ノードと接続しキャパシタ４４４の電荷を抜くための回路である。
【００７７】
信号ＶＴＵＮＥがＬレベルであるとき、トランジスタ４７０は導通状態、トランジスタ４７４，４７６は非導通状態であり、ノードＮ４２はＨレベルとなり、ノードＮ４１はＬレベルとなる。このとき、ＮＯＲ回路４８２はＬレベルの信号を出力し、トランジスタ４６２は非導通状態となっている。
【００７８】
信号ＶＴＵＮＥがＬレベルからＨレベルに変化すると、トランジスタ４７０は非導通状態、トランジスタ４７４，４７６は導通状態となる。そしてノードＮ４２の電位がノードＮ４１に伝わってノードＮ４１は一時的にＨレベルとなる。すると、ＮＯＲ回路４８２はＨレベルの信号を出力するので、トランジスタ４６２は導通状態となる。すると参照電位Ｖｒｅｆが与えられるノードは接地ノードに接続される。
【００７９】
ノードＮ４１と接地ノードとの間には定電流源４７８があり微小電流Ｉ１を流している。キャパシタ４７２の電荷がトランジスタ４７４，４７６を介して電流源４７８によって引抜かれる。そして一定時間が経過するとノードＮ４１はＬレベルとなり、ＮＯＲ回路４８２の出力はＬレベルの信号に戻る。トランジスタ４６２は非導通状態となり、参照電位Ｖｒｅｆのイニシャライズは解除される。
【００８０】
参照電位Ｖｒｅｆを出力するノードには、隣接する配線等からのノイズによる影響を軽減するため、通常、キャパシタ４４４で示されるような安定化キャパシタを設ける。このため、チューニングを開始するためにチューニングコードを変化させて参照電位Ｖｒｅｆ０を低く設定しても、参照電位Ｖｒｅｆはすぐには下がらない。
【００８１】
参照電位Ｖｒｅｆに接続されている安定化キャパシタ４４４と並列に図７で示したトランジスタ４６２を接続することにより、チューニングモード設定時に一定期間参照電位Ｖｒｅｆを接地電位にすることができる。これにより、参照電位Ｖｒｅｆを出力するノードに接続される安定化キャパシタ４４４の電荷を速やかに引抜くことができる。よって、参照電位Ｖｒｅｆを高いレベルから低いレベルに変化させるのに必要な時間を短縮することができる。
【００８２】
図８は、信号ＴＳＩＧの変化ごとに信号ＶＴＵＮＥをＬレベルからＨレベルに変化する制御を行なった動作波形図である。
【００８３】
図８を参照して、チューニングモードに設定すると、時刻ｔ０において、速やかに電位ＶｒｅｆはＬレベルに設定されるので、チューニング動作開始を迅速に行なうことができる。また、信号ＴＳＩＧの変化ごとに信号ＶＴＵＮＥをＬレベルからＨレベルに変化させれば、たとえばバイナリサーチなどの方法を用いてチューニング値を求めることもでき、テスト時間をさらに短縮することができる。
【００８４】
［実施の形態３］
実施の形態１、実施の形態２では、参照電位Ｖｒｅｆを外部から与える比較電位ＣＭＰと比較していた。しかし、電圧降下回路で発生される電源電位ｉｎｔ．Ｖｃｃを比較電位ＣＭＰと直接比較することもできる。
【００８５】
図９は、実施の形態３で用いられる電圧降下回路４３８ａの構成を示した回路図である。
【００８６】
図９を参照して、電圧降下回路４３８ａは、図２で示した電圧降下回路４３８の構成において、レベル判定回路４４６が参照電位Ｖｒｅｆを受ける代わりに、内部電源電位ｉｎｔ．Ｖｃｃを受ける点が異なる。他の構成は、図２の電圧降下回路４３８と同様であるため、説明は繰返さない。
【００８７】
内部電源電位ｉｎｔ．Ｖｃｃは、参照電位Ｖｒｅｆを基準として電圧変換部５４で生成され、周辺回路やメモリアレイなどで使われる内部電源電位である。レベル判定回路４４６は電源電位ｉｎｔ．Ｖｃｃと外部から与えられる比較電位ＣＭＰとの比較を行なう。
【００８８】
また、実施の形態２で示したようなイニシャライズ回路を電源電位ｉｎｔ．Ｖｃｃの出力ノードにも接続することにより、テスト時間の短縮が可能である。特に、電圧変換部５４は、図２に示したように出力ノードをＬレベルに引き下げる駆動トランジスタを持たないので、イニシャライズ回路を付加する効果が大きい。バイナリサーチなどのように、Ｖｒｅｆを高い電位に設定してから低い電位にする必要がある場合は、一回の比較動作ごとにｉｎｔ．Ｖｃｃを出力するノードをイニシャライズするとよい。
【００８９】
図１０は、イニシャライズ回路を電源電位ｉｎｔ．Ｖｃｃを出力するノードにも適用した一例を示す図である。
【００９０】
図１０を参照して、このイニシャライズ回路は、図７で説明したイニシャライズ回路の構成に加えて、内部電源電位ｉｎｔ．Ｖｃｃを出力するノードと接地ノードとの間に接続されゲートにＮＯＲ回路４８２の出力を受けるＮチャネルＭＯＳトランジスタ４９０を含む。このトランジスタ４９０を導通させることにより、安定化キャパシタ４４５の電荷を引抜くことができる。
【００９１】
また、外部電源電位Ｅｘｔ．Ｖｃｃを半導体装置に投入する際に、不安定な期間が生じる場合がある。
【００９２】
図１１は、外部電源電位Ｅｘｔ．Ｖｃｃの投入時の各内部電位を示した図である。
【００９３】
図１１を参照して、時刻ｔ０において、一時的に電流源７２の電流Ｉ２が多くなると、参照電位Ｖｒｅｆ０が高くなり、それに応じて参照電位Ｖｒｅｆや電源電位ｉｎｔ．Ｖｃｃもレベルが上がる。通常、安定化キャパシタの容量値の大きさはＣ（Ｖｒｅｆ０）＜＜Ｃ（Ｖｒｅｆ）＜＜Ｃ（ｉｎｔ．Ｖｃｃ）である。Ｃ（Ｖｒｅｆ０）は図９のキャパシタ８４に対応し、Ｃ（Ｖｒｅｆ）はキャパシタ４４４に対応し、Ｃ（ｉｎｔ．Ｖｃｃ）はキャパシタ４４５に対応する。キャパシタ４４５の容量値は大きいので、一旦上昇した電源電位ｉｎｔ．Ｖｃｃのレベルが下がるのには時間を要する。このため、チューニングを速やかに開始することができない。したがって、参照電位Ｖｒｅｆが安定するには図１１の時刻ｔ１まで待つ必要があり、電源電位ｉｎｔ．Ｖｃｃが安定するには時刻ｔ２まで待つ必要がある。
【００９４】
図１０に示したようなイニシャライズ回路を用いれば、この電源投入時の待ち時間を短縮することができ、実施の形態２で説明した効果に加えて一層効果が得られる。
【００９５】
さらに好ましくは、図５に示した構成にして外部からテスタによって直接的に信号ＴＳＩＧ１〜ＴＳＩＧ４を与えることにより、制御が容易となる。そうすれば、内部電圧を切換えてから最小限の安定時間後に直ちに判定し、次の内部電圧に切換えて次の判定を行なうようにして、時間短縮を行なう場合に、内部電圧の切換えと判定タイミングの同期をとることも容易となる。この場合、カウンタ６２は不要となるので、チップ面積を小さくすることができる。
【００９６】
［実施の形態４］
実施の形態１のレベル判定回路は、半導体装置内部で発生する昇圧電源電位Ｖｐｐに適用することもできる。
【００９７】
図１２は、レベル判定回路を備える昇圧電源回路５００の構成を示した図である。
【００９８】
昇圧電源回路５００は、信号ＴＣＬＫに応じて参照電位ＶｒｅｆＤを発生する参照電位発生回路５０４と、参照電位発生回路５０４の出力に応じて昇圧電位Ｖｐｐを出力する昇圧電位発生部５０２と、昇圧電位発生部５０２から電位ＶｐｐＤを受けて外部から与えられる比較電位ＣＭＰと比較し、比較結果をテスト出力信号ＴＯＵＴとして出力するレベル判定回路５０６とを含む。
【００９９】
レベル判定回路５０６の構成は図２で示したレベル判定回路４４６と同様であり説明は繰返さない。
【０１００】
昇圧電位発生部５０２は、昇圧電位Ｖｐｐを分圧する分圧回路５０８と、分圧回路５０８が出力する電位ＶｐｐＤと参照電位ＶｒｅｆＤを比較する比較回路５１０と、比較回路５１０が出力するイネーブル信号ＥＯに応じてクロック信号ＥＰを出力する発振器５１２と、クロック信号ＥＰの活性化に応じて昇圧電位Ｖｐｐを出力するノードに電荷を送り込むチャージポンプ５１４とを含む。発振器５１２とチャージポンプ５１４は、比較回路５１０の出力に応じて活性化しＶｐｐを出力するノードを目標電位にまで昇圧する。
【０１０１】
昇圧電位Ｖｐｐは、外部電源電位Ｅｘｔ．Ｖｃｃよりも高い電位である。昇圧電位Ｖｐｐは、たとえばダイナミックランダムアクセスメモリ（ＤＲＡＭ）では、ワード線ドライバ、データ線分離回路、データ出力回路などで用いられる。チャージポンプ５１４で昇圧された昇圧電位Ｖｐｐは、分圧回路５０８に与えられる。分圧回路５０８では、昇圧電位Ｖｐｐが与えられるノードから接地ノードに向けて直列にダイオード接続されたＰチャネルＭＯＳトランジスタ５１６，５１８によって昇圧電位Ｖｐｐが分圧される。
【０１０２】
比較回路５１０は、電位ＶｐｐＤと電位ＶｒｅｆＤとを比較して、ＶｐｐＤ＜ＶｒｅｆＤのときに、活性化信号ＥＯをＨレベルに活性化する。そして、発振器から出力されるクロック信号ＥＰでチャージポンプ回路を駆動する。
【０１０３】
図１３は、図１２に示した参照電位発生回路５０４の構成を示した回路図である。
【０１０４】
図１３を参照して、参照電位発生回路５０４は、信号ＴＣＬＫに応じて参照電位ＶｒｅｆＤ０を出力する参照電位発生回路５２と、参照電位ＶｒｅｆＤ０を受けてより低いインピーダンスで参照電位ＶｒｅｆＤを出力するバッファ回路５２０と、バッファ回路５２０の出力と接地ノードとの間に接続される安定化のためのキャパシタ５２２とを含む。参照電位発生回路５２の構成は、図２で示した構成と同様であり説明は繰返さない。
【０１０５】
図１４は、図１２に示した昇圧電源回路５００の動作を説明するための波形図である。
【０１０６】
図１２、図１４を参照して、昇圧電位Ｖｐｐが負荷回路による電流の消費により電位がゆっくり下がって時刻ｔ１において電位ＶｐｐＤが参照電位ＶｒｅｆＤより低くなると、時刻ｔ２において比較回路５１０が反応して信号ＥＯがＨレベルとなる。このとき、比較器が反応するのに応答時間ｄＴ１が必要である。そして、チャージポンプ５１４が動作し、素早く電荷を供給することによって昇圧電位Ｖｐｐが上昇する。
【０１０７】
昇圧電位Ｖｐｐが時刻ｔ３において参照電位ＶｒｅｆＤより高くなると、その応答時間ｄＴ２後である時刻ｔ４において信号ＥＯがＬレベルとなり、チャージポンプが停止する。昇圧電位が下降する速度と上昇する速度が異なるため、比較器が反応するのに必要な応答時間ｄＴ１，ｄＴ２が等しい場合でも、それぞれの間の電位の変化ｄＶ１，ｄＶ２は異なる。このため、電位Ｖｐｐの平均値と参照電位ＶｒｅｆＤは一致しない。
【０１０８】
したがって、昇圧電位Ｖｐｐの平均値を所定レベルに正確に設定するためには、レベル判定回路５０６に参照電位ＶｒｅｆＤを入力するよりも電位ＶｐｐＤを入力するほうがよい。参照電位ＶｒｅｆＤを外部から与える比較電位ＣＭＰと比較して判定するよりも、電位ＶｐｐＤを外部から与える比較電位ＣＭＰと比較して判定して参照電位ＶｒｅｆＤを与えるコード値を調整する方が精度がよく設定を行なえる。電位Ｖｐｐの平均値と参照電位ＶｒｅｆＤのずれを比較電位ＣＭＰを与える際に考慮しなくてよいからである。
【０１０９】
そして、チューニングモード時すなわち信号ＶＴＵＮＥがＨレベルのときに、外部から入力される比較電位ＣＭＰとの比較を行なう。その結果をテスト出力信号ＴＯＵＴとして出力し、実施の形態１の場合と同様にしてチューニングの最適値を求める。また、実施の形態２のように、一定期間昇圧電位Ｖｐｐを接地電位にする回路を搭載すると、さらにテスト時間の短縮の効果が得られる。
【０１１０】
さらに好ましくは、図５に示した構成にして外部からテスタによって直接的に信号ＴＳＩＧ１〜ＴＳＩＧ４を与えることにより、制御が容易となる。そうすれば、内部電圧を切換えてから最小限の安定時間後に直ちに判定し、次の内部電圧に切換えて次の判定を行なうようにして、時間短縮を行なう場合に、内部電圧の切換えと判定タイミングの同期をとることも容易となる。この場合、カウンタ６２は不要となるので、チップ面積を小さくすることができる。
【０１１１】
［実施の形態５］
実施の形態４では、分圧回路５０８の出力する電位ＶｐｐＤをレベル判定回路に入力していたが、分圧回路を独立させることもできる。
【０１１２】
図１５は、昇圧電源回路５００を変形した昇圧電源回路５００ａの構成を示す回路図である。
【０１１３】
図１５を参照して、昇圧電源回路５００ａは、図１２で示した昇圧電源回路５００の構成に加えて、分圧回路５０８ａをさらに備える。分圧回路５０８ａは、昇圧電位Ｖｐｐを分圧して電位ＶｐｐＤｃｍを出力する。レベル判定回路５０６は、分圧回路５０８の出力に代えて分圧回路５０８ａが出力する電位ＶｐｐＤｃｍを受ける。他の部分の昇圧電源回路５００ａの構成は、図１２で示した昇圧電源回路５００と同様であり説明は繰返さない。また、分圧回路５０８ａの構成は、分圧回路５０８と同様であるので説明は繰返さない。
【０１１４】
電位発生部５０２の一部である分圧回路５０８は、回路レイアウト制限などにより、レベル判定回路５０６の近くに配置することができるとは限らない。そこで、レベル判定回路５０６の近くにレベル判定回路５０６にチューニング時のモニタ専用の分圧回路５０８ａを配置することにより、実施の形態４で説明した効果に加えて、信号配線の抵抗成分や容量成分による影響を軽減することができる。
【０１１５】
さらに好ましくは、図５に示した構成にして外部からテスタによって直接的に信号ＴＳＩＧ１〜ＴＳＩＧ４を与えることにより、制御が容易となる。そうすれば、内部電圧を切換えてから最小限の安定時間後に直ちに判定し、次の内部電圧に切換えて次の判定を行なうようにして、時間短縮を行なう場合に、内部電圧の切換えと判定タイミングの同期をとることも容易となる。この場合、カウンタ６２は不要となるので、チップ面積を小さくすることができる。
【０１１６】
［実施の形態６］
図１６は、レベル判定回路を用いて基板電位Ｖｂｂのチューニングを行なう回路構成を示した図である。
【０１１７】
図１６を参照して、Ｖｂｂ発生回路６０２は、ＤＲＡＭなどに通常搭載されている回路であり、ＮチャネルＭＯＳトランジスタが形成されているＰウェルに印加するための負電位を内部で発生するための回路である。Ｖｂｂ発生回路６０２からノードＮ６３に出力される電位Ｖｂｂは、チューニング信号ＴＳＩＧ［４：１］により１６段階に変化できる。そして電位Ｖｂｂと外部から入力される比較電位ＣＭＰとをＶｂｂ比較回路６０４に与える。Ｖｂｂ比較回路６０４の出力はレベル判定回路６０６に与えられ、レベル判定回路６０６はテスト出力信号ＴＯＵＴを出力する。
【０１１８】
Ｖｂｂ比較回路６０４は、電源ノードとノードＮ６１との間に接続されゲートがノードＮ６１に接続されるＰチャネルＭＯＳトランジスタ６０８と、ノードＮ６１とノードＮ６３との間に直列に接続されるＮチャネルＭＯＳトランジスタ６１２，６１４とを含む。ＮチャネルＭＯＳトランジスタ６１２のゲートは電位ＣＭＰを受ける。ＮチャネルＭＯＳトランジスタ６１４のゲートは接地ノードに接続される。Ｖｂｂ比較回路６０４は、さらに、電源ノードとノードＮ６２との間に接続されゲートがノードＮ６１に接続されるＰチャネルＭＯＳトランジスタ６１０と、ノードＮ６２と接地ノードとの間に接続されゲートに比較電位ＣＭＰを受けるＮチャネルＭＯＳトランジスタ６１６とを含む。ノードＮ６２からは信号ＣＭＰＣが出力され、ノードＮ６１からは信号ＶｂｂＣが出力される。
【０１１９】
レベル判定回路６０６は、外部電源電位Ｅｘｔ．Ｖｃｃを動作電源電位として受け、信号ＣＭＰＣと信号ＶｂｂＣとを比較してテスト出力信号ＴＯＵＴを出力する比較回路６１８と、比較回路６１８と接地ノードとの間に接続され信号ＶＴＵＮＥに応じて動作電流をオンオフさせるＮチャネルＭＯＳトランジスタ６２０を含む。
【０１２０】
Ｖｂｂ比較回路６０４では以下の関係が成立する。すなわち、ＣＭＰ＝−ＶｂｂのときにＣＭＰＣ＝ＶｂｂＣ、ＣＭＰ＞−ＶｂｂのときＣＭＰＣ＞ＶｂｂＣ、ＣＭＰ＜−ＶｂｂのときＣＭＰＣ＜ＶｂｂＣが成立する。また、ＣＭＰＣ、ＶｂｂＣの信号レベルは、レベル判定回路６０６の入力レンジに収まるように正の電位に変換されている。レベル判定回路６０６の入力レンジは、外部電源電位Ｅｘｔ．Ｖｃｃから接地電位までの範囲以内の所定の範囲である。
【０１２１】
そして、Ｖｂｂ比較回路６０４の出力信号ＣＭＰＣ，ＶｂｂＣをレベル判定回路６０６へ入力することにより、実施の形態１と同様にして、チューニング最適値を求めることができる。また、実施の形態２のように、一定期間電位Ｖｂｂの出力ノードの電荷を抜く回路を設けることにより、さらにチューニング時間の短縮が可能となる。
【０１２２】
負電圧である電位Ｖｂｂと外部から与える比較電位ＣＭＰを比較する場合に、Ｖｂｂ比較回路６０４を介して行なうと、比較電位ＣＭＰの値を正の値にすることができる。また、レベル判定回路６０６への入力も正の値となるので、レベル判定回路６０６として通常の回路構成を採用することができる。
【０１２３】
さらに好ましくは、図５に示した構成にして外部からテスタによって直接的に信号ＴＳＩＧ１〜ＴＳＩＧ４を与えることにより、制御が容易となる。そうすれば、内部電圧を切換えてから最小限の安定時間後に直ちに判定し、次の内部電圧に切換えて次の判定を行なうようにして、時間短縮を行なう場合に、内部電圧の切換えと判定タイミングの同期をとることも容易となる。この場合、カウンタ６２は不要となるので、チップ面積を小さくすることができる。
【０１２４】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１２５】
【発明の効果】
本発明の半導体装置は、制御信号に応じて、擬似的にチューニングを行なうので、予め確実な設定値を確認することができる。また、制御信号は端子から与えられるので制御が容易であり、テスト時間の短縮のために制御信号を変化させるタイミングと内部電位の判定のタイミングの同期を取るのが容易である。
【０１２６】
また、上記半導体装置の奏する効果に加えて、判定結果が端子から出力され、テスタが直接モニタできるので、さらにテストが容易となる場合がある。
【０１２７】
また、上記半導体装置の奏する効果に加えて、内部電位が出力されるノードを迅速に初期化できるので、擬似的なチューニングを繰り返し行なうテストの時間を短縮することができる場合がある。
【０１２８】
また、上記半導体装置の奏する効果に加えて、外部電源電位を降下させて内部電位を発生する構成において、予め確実な設定値を確認することができる場合がある。
【０１２９】
また、上記半導体装置の奏する効果に加えて、外部電源電位を昇圧させて内部電位を発生する構成において、予め確実な設定値を確認することができる場合がある。
【０１３０】
また、上記半導体装置の奏する効果に加えて、レベル判定回路の近くにチューニング時のモニタ専用の分圧をする電圧変換回路を配置することにより、レイアウト制限が厳しい場合でも信号配線の抵抗成分や容量成分による影響を軽減することができる場合がある。
【０１３１】
また、上記半導体装置の奏する効果に加えて、外部電源電位から負の内部電位を発生する構成において、予め確実な設定値を確認することができる場合がある。
【０１３２】
また、上記半導体装置の奏する効果に加えて、制御信号を入力する端子をアドレス信号を入力する端子と兼用するので、端子数の増加を抑えつつ擬似チューニングテストを行なうことができる場合がある。
【図面の簡単な説明】
【図１】 実施の形態１の半導体装置４０１の構成を示したブロック図である。
【図２】 図１における電圧降下回路４３８の構成を示した回路図である。
【図３】 図２におけるチューニング回路７０の構成を示す回路図である。
【図４】 図２におけるチューニング回路６４の構成を示す回路図である。
【図５】 外部入力信号を用いて信号ＴＳＩＧ１〜ＴＳＩＧ４を与える構成例を示した図である。
【図６】 図２に示した電圧降下回路４３８の動作を説明するための動作波形図である。
【図７】 Ｖｒｅｆイニシャライズ回路の構成を示した回路図である。
【図８】 信号ＴＳＩＧの変化ごとに信号ＶＴＵＮＥをＬレベルからＨレベルに変化する制御を行なった動作波形図である。
【図９】 実施の形態３で用いられる電圧降下回路４３８ａの構成を示した回路図である。
【図１０】 イニシャライズ回路を電源電位ｉｎｔ．Ｖｃｃを出力するノードにも適用した一例を示す図である。
【図１１】 外部電源電位Ｅｘｔ．Ｖｃｃの投入時の各内部電位を示した図である。
【図１２】 レベル判定回路を備える昇圧電源回路５００の構成を示した図である。
【図１３】 図１２に示した参照電位発生回路５０４の構成を示した回路図である。
【図１４】 図１２に示した昇圧電源回路５００の動作を説明するための波形図である。
【図１５】 昇圧電源回路５００を変形した昇圧電源回路５００ａの構成を示す回路図である。
【図１６】 レベル判定回路を用いて基板電位Ｖｂｂのチューニングを行なう回路構成を示した図である。
【符号の説明】
４０１ 半導体装置、２ 制御信号入力端子、８ アドレス入力端子群、１０電源端子、１２ 接地端子、１３ 入力端子、１４ 入力端子群、１６ 出力端子群、１８ ゲート回路、２０ データ入力バッファ、２２ クロック発生回路、２４ アドレスバッファ、２４ 列アドレスバッファ、２５ リフレッシュアドレスカウンタ、２６ 行デコーダ、２８ 列デコーダ、３０ 入出力制御回路、３２ メモリセルアレイ、３４ データ出力バッファ、３６，５００，５００ａ 昇圧電源回路、５２，５０４ 参照電位発生回路、５４ 電圧変換部、５６ 差動アンプ回路、６２ カウンタ、６４〜７０ チューニング回路、７２，４７８ 電流源、７３ 抵抗回路、８４，４４４，４４５，４７２，５２２ キャパシタ、９８，１０４ ヒューズ素子、４０２，４０４ 端子、４３８，４３８ａ 電圧降下回路、４４２，５２０ バッファ回路、４４６，５０６，６０６レベル判定回路、４４８ コンパレータ、４５２ スイッチ回路、４６０ ワンショットパルス発生回路、５０２ 昇圧電位発生部、５０８，５０８ａ 分圧回路、５１０，６０４，６１８ 比較回路、５１２ 発振器、５１４ チャージポンプ、６０２ Ｖｂｂ発生回路。

Claims (10)

1. 外部から与えられる比較電位を受ける第１の端子と、
   外部から与えられる複数ビットの制御信号を入力するための複数の第２の端子と、
   設定値を不揮発的に保持し、前記設定値が未設定である初期状態において前記制御信号に応じた内部電位を出力する内部電位発生回路と、
   前記内部電位が前記比較電位に対して適切か否かの判定を行なうレベル判定回路と、
   前記内部電位を受けて動作する内部回路とを備え、
   前記内部電位発生回路は、
   複数のチューニング回路を含み、
   各前記複数のチューニング回路は、
   前記設定値を不揮発的に保持するヒューズ素子と、
   前記ヒューズ素子が初期状態であるときに、前記ヒューズ素子に前記設定値が既設定である状態を前記制御信号に応じて擬似的に発生する回路とを含み、
   前記内部電位発生回路は、
   前記複数のチューニング回路の状態に応じて抵抗が変化する抵抗回路と、
   前記抵抗回路に一定の電流を供給する電流源とをさらに含む、半導体装置。
2. 前記レベル判定回路の出力結果を外部に出力する第３の端子をさらに備える、請求項１に記載の半導体装置。
3. 前記内部電位を出力するノードに接続されるキャパシタと、
   前記ノードの電位を所定の固定電位に初期化するイニシャライズ回路とをさらに備える、請求項１に記載の半導体装置。
4. 前記内部電位は、外部から与えられる電源電位と接地電位との中間の電位である、請求項１に記載の半導体装置。
5. 前記内部電位は、外部から与えられる電源電位よりも高い昇圧電位であり、
   前記内部電位発生回路は、
   出力ノードを前記昇圧電位に駆動する駆動回路を含み、
   前記昇圧電位を前記電源電位より低い観測用の電位に変換して前記レベル判定回路に出力する第１の電圧変換回路をさらに備える、請求項１に記載の半導体装置。
6. 前記駆動回路は、活性化時に前記出力ノードを前記昇圧電位に向けて昇圧し、
   前記内部電位発生回路は、
   前記第１の電圧変換回路の出力と前記設定値に応じた参照電位とを比較して前記駆動回路の活性化制御を行なう比較回路をさらに含む、請求項５に記載の半導体装置。
7. 前記駆動回路は、活性化時に前記出力ノードを前記昇圧電位に向けて昇圧し、
   前記内部電位発生回路は、
   前記昇圧電位を受けて前記電源電位より低い電位を出力する第２の電圧変換回路と、
   前記第２の電圧変換回路の出力と前記設定値に応じた参照電位とを比較して前記駆動回路の活性化制御を行なう比較回路とをさらに含む、請求項５に記載の半導体装置。
8. 前記内部電位は、接地電位よりも低い負の電位であり、
   前記レベル判定回路の入力レンジは、前記接地電位から電源電位までの範囲以内であり、
   前記内部電位と前記比較電位とを受けて、前記レベル判定回路に対して前記入力レンジに電位が収まる判定用の信号を出力する負電位比較回路をさらに備える請求項１に記載の半導体装置。
9. 前記半導体装置は、動作モードとして通常モードとテストモードとを有し、
   前記通常モードにおいて前記複数の第２の端子に与えられるアドレス信号に応じて記憶動作を行なうメモリアレイと、
   前記テストモードにおいて前記複数の第２の端子と前記内部電位発生回路とを接続し、前記通常モードにおいては前記複数の第２の端子と前記内部電位発生回路とを切り離すスイッチ回路とをさらに備える、請求項１に記載の半導体装置。
10. 前記内部回路は、
    前記内部電位に応じて内部電源電位を発生し、前記メモリアレイに供給する電源回路を含む、請求項９に記載の半導体装置。

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