JP2000150799A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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Abstract
(57)【要約】
【課題】 内部基準電圧のトリミング精度をより一層向
上させる。 【解決手段】 電圧比較判定回路２０は内部基準電源回
路１０によって生成された内部基準電圧ＶＲＥＦとボン
ディングパッド１６に外部印加された設定電圧ＶＥとを
比較し、内部基準電圧ＶＲＥＦのトリミングの要否を判
定する。ヒューズ選択回路３０は電圧比較判定回路２０
の判定信号ＴＰ，ＴＮを受けて、内部基準電源回路１０
の擬似ヒューズ素子ＦＰ０〜ＦＰ２，ＦＮ０〜ＦＮ２の
オンオフを設定する。これにより、内部基準電圧のトリ
ミングにおいて、外部測定装置を用いた測定が不要にな
り、かつ、予め作成したトリミング表の利用も不要にな
る。したがって、外部測定装置の測定精度や製造ばらつ
きに依存しない高精度かつ安定したトリミングが実現さ
れる。
上させる。 【解決手段】 電圧比較判定回路２０は内部基準電源回
路１０によって生成された内部基準電圧ＶＲＥＦとボン
ディングパッド１６に外部印加された設定電圧ＶＥとを
比較し、内部基準電圧ＶＲＥＦのトリミングの要否を判
定する。ヒューズ選択回路３０は電圧比較判定回路２０
の判定信号ＴＰ，ＴＮを受けて、内部基準電源回路１０
の擬似ヒューズ素子ＦＰ０〜ＦＰ２，ＦＮ０〜ＦＮ２の
オンオフを設定する。これにより、内部基準電圧のトリ
ミングにおいて、外部測定装置を用いた測定が不要にな
り、かつ、予め作成したトリミング表の利用も不要にな
る。したがって、外部測定装置の測定精度や製造ばらつ
きに依存しない高精度かつ安定したトリミングが実現さ
れる。
Description
【０００１】
【発明の属する技術分野】本発明は、外部供給電圧より
も低い内部電源電圧で動作する半導体集積回路装置に関
するものであり、特に、内部電源電圧の基準となる内部
基準電圧の高精度化および安定化のための技術に属す
る。
も低い内部電源電圧で動作する半導体集積回路装置に関
するものであり、特に、内部電源電圧の基準となる内部
基準電圧の高精度化および安定化のための技術に属す
る。
【０００２】
【従来の技術】今日の半導体集積回路装置では、トラン
ジスタのサイズは益々微細化され、またその個数は一層
増大している。このため、装置の消費電流の増大を抑制
するために低電圧化が必須になっており、外部供給電圧
よりも低く設定した内部電源電圧で動作させることが通
常行われている。またその内部電源電圧は、益々低くな
る傾向にある。
ジスタのサイズは益々微細化され、またその個数は一層
増大している。このため、装置の消費電流の増大を抑制
するために低電圧化が必須になっており、外部供給電圧
よりも低く設定した内部電源電圧で動作させることが通
常行われている。またその内部電源電圧は、益々低くな
る傾向にある。
【０００３】一方、内部電源電圧の基準となる内部基準
電圧は製造プロセスのばらつきに起因して変動するの
で、通常、この変動分を補正すべくトリミングを行って
微調整することが行われている。したがって、今日の内
部電源電圧の低電圧化において、内部回路を安定して動
作させるためには、内部基準電圧のトリミングの高精度
化と安定化が重要である。
電圧は製造プロセスのばらつきに起因して変動するの
で、通常、この変動分を補正すべくトリミングを行って
微調整することが行われている。したがって、今日の内
部電源電圧の低電圧化において、内部回路を安定して動
作させるためには、内部基準電圧のトリミングの高精度
化と安定化が重要である。
【０００４】図１２は従来の半導体集積回路装置の構成
例を示す図である。図１２において、内部基準電源回路
９０は、内部電源発生回路９１によって生成された電圧
ＶＰを抵抗列９２、ヒューズ素子９３ａ，９３ｂ、コン
パレータ９４およびＰＭＯＳトランジスタ９５によって
内部基準電圧ＶＲＥＦに補正して出力する。負帰還カレ
ントミラー差動アンプ９７は内部基準電源回路９０から
出力された内部基準電圧ＶＲＥＦと内部電源電圧ＶＩＮ
Ｔとを入力とし、差動アンプ９７の出力を受けて駆動回
路９８は内部回路９９に内部電源電圧ＶＩＮＴを駆動す
る。
例を示す図である。図１２において、内部基準電源回路
９０は、内部電源発生回路９１によって生成された電圧
ＶＰを抵抗列９２、ヒューズ素子９３ａ，９３ｂ、コン
パレータ９４およびＰＭＯＳトランジスタ９５によって
内部基準電圧ＶＲＥＦに補正して出力する。負帰還カレ
ントミラー差動アンプ９７は内部基準電源回路９０から
出力された内部基準電圧ＶＲＥＦと内部電源電圧ＶＩＮ
Ｔとを入力とし、差動アンプ９７の出力を受けて駆動回
路９８は内部回路９９に内部電源電圧ＶＩＮＴを駆動す
る。
【０００５】内部基準電源回路９０にヒューズ素子９３
ａ，９３ｂを設けたことによって、製造ばらつきに起因
して内部基準電圧ＶＲＥＦが所望の設定電圧から外れた
場合であっても、その設定電圧に一致するように内部基
準電圧ＶＲＥＦを補正することができる。すなわち、外
部測定装置１００によってボンディングパッド９６から
内部電源電圧ＶＩＮＴを測定し、この測定結果から補正
すべき電圧差を求め、この電圧差から、予め作成された
トリミング対応表を基にして、切断すべきヒューズ素子
を特定する。特定したヒューズ素子を切断することによ
って、内部基準電圧ＶＲＥＦは所望の設定電圧に補正さ
れる。
ａ，９３ｂを設けたことによって、製造ばらつきに起因
して内部基準電圧ＶＲＥＦが所望の設定電圧から外れた
場合であっても、その設定電圧に一致するように内部基
準電圧ＶＲＥＦを補正することができる。すなわち、外
部測定装置１００によってボンディングパッド９６から
内部電源電圧ＶＩＮＴを測定し、この測定結果から補正
すべき電圧差を求め、この電圧差から、予め作成された
トリミング対応表を基にして、切断すべきヒューズ素子
を特定する。特定したヒューズ素子を切断することによ
って、内部基準電圧ＶＲＥＦは所望の設定電圧に補正さ
れる。
【０００６】
【発明が解決しようとする課題】しかしながら、従来の
半導体集積回路装置では次のような問題があった。
半導体集積回路装置では次のような問題があった。
【０００７】従来の半導体集積回路装置では、外部測定
装置を用いた測定結果に応じて切断すべきヒューズ素子
を特定するため、内部基準電圧の補正精度が外部測定装
置の測定精度に依存することになり、トリミングのさら
なる高精度化が図れない。また、トリミング対応表を基
にして切断すべきヒューズ素子を特定するため、測定結
果から求めた補正すべき電圧差がトリミング対応表に記
載されていない場合には、その近似値に対応したヒュー
ズ素子を切断することになり、このため、内部基準電圧
が必ずしも所望の設定電圧に補正されないおそれがあ
る。
装置を用いた測定結果に応じて切断すべきヒューズ素子
を特定するため、内部基準電圧の補正精度が外部測定装
置の測定精度に依存することになり、トリミングのさら
なる高精度化が図れない。また、トリミング対応表を基
にして切断すべきヒューズ素子を特定するため、測定結
果から求めた補正すべき電圧差がトリミング対応表に記
載されていない場合には、その近似値に対応したヒュー
ズ素子を切断することになり、このため、内部基準電圧
が必ずしも所望の設定電圧に補正されないおそれがあ
る。
【０００８】前記の問題に鑑み、本発明は、内部電源電
圧で動作する半導体集積回路装置として、内部電源電圧
の基準となる内部基準電圧のトリミング精度をより一層
向上させることを課題とする。
圧で動作する半導体集積回路装置として、内部電源電圧
の基準となる内部基準電圧のトリミング精度をより一層
向上させることを課題とする。
【０００９】
【課題を解決するための手段】前記の課題を解決するた
めに、請求項１の発明が講じた解決手段は、半導体集積
回路装置として、内部電源電圧の基準となる内部基準電
圧を生成する内部基準電源回路と、外部から電圧が印加
可能な電圧印加部と、前記電圧印加部に印加された設定
電圧と前記内部基準電圧とを比較し、この比較結果を基
にして、前記内部基準電圧のトリミングの要否を判定す
る電圧比較判定回路とを備えているものとする。
めに、請求項１の発明が講じた解決手段は、半導体集積
回路装置として、内部電源電圧の基準となる内部基準電
圧を生成する内部基準電源回路と、外部から電圧が印加
可能な電圧印加部と、前記電圧印加部に印加された設定
電圧と前記内部基準電圧とを比較し、この比較結果を基
にして、前記内部基準電圧のトリミングの要否を判定す
る電圧比較判定回路とを備えているものとする。
【００１０】請求項１の発明によると、内部基準電圧の
トリミングの要否を判定する電圧比較判定回路を設けた
ので、従来ような外部測定装置を用いた測定が不要にな
る。このため、内部基準電圧のトリミング精度が外部測
定装置の測定精度に依存することが回避できるので、内
部基準電圧のトリミング精度をより一層向上させること
ができる。
トリミングの要否を判定する電圧比較判定回路を設けた
ので、従来ような外部測定装置を用いた測定が不要にな
る。このため、内部基準電圧のトリミング精度が外部測
定装置の測定精度に依存することが回避できるので、内
部基準電圧のトリミング精度をより一層向上させること
ができる。
【００１１】そして、請求項２の発明では、前記請求項
１の半導体集積回路装置において、前記内部基準電源回
路は前記内部基準電圧のトリミングのための擬似ヒュー
ズ素子を有しており、当該半導体集積回路装置は、前記
電圧比較判定回路から出力された判定信号を受けて前記
内部基準電源回路の擬似ヒューズ素子のオンオフを設定
するヒューズ選択回路を備えているものとする。
１の半導体集積回路装置において、前記内部基準電源回
路は前記内部基準電圧のトリミングのための擬似ヒュー
ズ素子を有しており、当該半導体集積回路装置は、前記
電圧比較判定回路から出力された判定信号を受けて前記
内部基準電源回路の擬似ヒューズ素子のオンオフを設定
するヒューズ選択回路を備えているものとする。
【００１２】請求項２の発明によると、内部基準電圧の
トリミングは、ヒューズ選択回路が、電圧比較判定回路
から出力された判定信号を受けて内部基準電源回路の擬
似ヒューズ素子のオンオフを設定することによって実行
される。すなわち、従来のような、予め作成したトリミ
ング対応表を用いたトリミングではなく、実際の内部基
準電圧の変動に即したトリミングが可能になるので、ト
リミング精度をさらに向上させることができる。
トリミングは、ヒューズ選択回路が、電圧比較判定回路
から出力された判定信号を受けて内部基準電源回路の擬
似ヒューズ素子のオンオフを設定することによって実行
される。すなわち、従来のような、予め作成したトリミ
ング対応表を用いたトリミングではなく、実際の内部基
準電圧の変動に即したトリミングが可能になるので、ト
リミング精度をさらに向上させることができる。
【００１３】また、請求項３の発明では、前記請求項２
の半導体集積回路装置は、前記ヒューズ選択回路の動作
を監視し、この監視結果から、前記内部基準電圧のトリ
ミングの実行の有無を示す検出信号を当該半導体集積回
路装置の外部に出力する検出信号発生回路を備えている
ものとする。
の半導体集積回路装置は、前記ヒューズ選択回路の動作
を監視し、この監視結果から、前記内部基準電圧のトリ
ミングの実行の有無を示す検出信号を当該半導体集積回
路装置の外部に出力する検出信号発生回路を備えている
ものとする。
【００１４】また、請求項４の発明では、前記請求項２
の半導体集積回路装置は、前記ヒューズ選択回路の動作
を監視し、この監視結果から、前記内部基準電源回路の
擬似ヒューズ素子のオンオフの設定データを当該半導体
集積回路装置の外部に出力する検出信号発生回路を備え
ているものとする。
の半導体集積回路装置は、前記ヒューズ選択回路の動作
を監視し、この監視結果から、前記内部基準電源回路の
擬似ヒューズ素子のオンオフの設定データを当該半導体
集積回路装置の外部に出力する検出信号発生回路を備え
ているものとする。
【００１５】さらに、請求項５の発明では、前記請求項
２の半導体集積回路装置において、前記内部基準電源回
路は擬似ヒューズ素子としてトランジスタを有するもの
とし、前記ヒューズ選択回路は、前記電圧比較判定回路
から出力された判定信号を受けて、前記内部基準電源回
路が擬似ヒューズ素子として有するトランジスタのゲー
ト電位を制御するものとする。
２の半導体集積回路装置において、前記内部基準電源回
路は擬似ヒューズ素子としてトランジスタを有するもの
とし、前記ヒューズ選択回路は、前記電圧比較判定回路
から出力された判定信号を受けて、前記内部基準電源回
路が擬似ヒューズ素子として有するトランジスタのゲー
ト電位を制御するものとする。
【００１６】また、請求項６の発明では、前記請求項５
の半導体集積回路装置におけるヒューズ選択回路は、前
記トランジスタに与えるゲート電位を、当該半導体集積
回路装置の動作モード毎に記憶するプログラム部を有す
るものとする。
の半導体集積回路装置におけるヒューズ選択回路は、前
記トランジスタに与えるゲート電位を、当該半導体集積
回路装置の動作モード毎に記憶するプログラム部を有す
るものとする。
【００１７】そして、請求項７の発明では、前記請求項
１の半導体集積回路装置は、前記電圧印加部に印加され
た電圧が所定の電圧を越えているとき、前記電圧比較判
定回路に対して、内部基準電圧のトリミングの要否判定
の実行を指示するテストモード信号を出力する機能決定
回路を備えているものとする。
１の半導体集積回路装置は、前記電圧印加部に印加され
た電圧が所定の電圧を越えているとき、前記電圧比較判
定回路に対して、内部基準電圧のトリミングの要否判定
の実行を指示するテストモード信号を出力する機能決定
回路を備えているものとする。
【００１８】また、請求項８の発明では、前記請求項１
の半導体集積回路装置は、当該装置外部から所定の信号
を受けたとき、前記電圧比較判定回路に対して、内部基
準電圧のトリミングの要否判定の実行を指示するテスト
モード信号を出力するモードレジスタ回路を備えている
ものとする。
の半導体集積回路装置は、当該装置外部から所定の信号
を受けたとき、前記電圧比較判定回路に対して、内部基
準電圧のトリミングの要否判定の実行を指示するテスト
モード信号を出力するモードレジスタ回路を備えている
ものとする。
【００１９】また、請求項９の発明が講じた解決手段
は、半導体集積回路装置として、内部電源電圧の基準と
なる内部基準電圧を生成し、かつこの内部基準電圧のト
リミングのための擬似ヒューズ素子を有する内部基準電
源回路と、モードレジスタのモード設定または前記内部
電源電圧を基にして動作する内部回路の動作状態に応じ
て、前記内部基準電源回路の擬似ヒューズ素子のオンオ
フを切替設定するヒューズ選択回路とを備え、前記ヒュ
ーズ選択回路による擬似ヒューズ素子のオンオフ設定に
よって、前記内部基準電圧を複数種類生成可能に構成さ
れているものである。
は、半導体集積回路装置として、内部電源電圧の基準と
なる内部基準電圧を生成し、かつこの内部基準電圧のト
リミングのための擬似ヒューズ素子を有する内部基準電
源回路と、モードレジスタのモード設定または前記内部
電源電圧を基にして動作する内部回路の動作状態に応じ
て、前記内部基準電源回路の擬似ヒューズ素子のオンオ
フを切替設定するヒューズ選択回路とを備え、前記ヒュ
ーズ選択回路による擬似ヒューズ素子のオンオフ設定に
よって、前記内部基準電圧を複数種類生成可能に構成さ
れているものである。
【００２０】請求項９の発明によると、複数種類の内部
基準電圧が生成可能であるので、例えば、内部回路を高
速に動作させる必要があるときは、ヒューズ選択回路に
よって内部電源電圧が相対的に高く設定されるように擬
似ヒューズ素子をオンオフ設定することによって、内部
回路の高速動作を実現する一方、スタンバイ状態のとき
または低速動作されるときは、ヒューズ選択回路によっ
て内部電源電圧が相対的に低く設定されるように擬似ヒ
ューズ素子をオンオフ設定することによって、消費電流
をより一層低減することが可能になる。
基準電圧が生成可能であるので、例えば、内部回路を高
速に動作させる必要があるときは、ヒューズ選択回路に
よって内部電源電圧が相対的に高く設定されるように擬
似ヒューズ素子をオンオフ設定することによって、内部
回路の高速動作を実現する一方、スタンバイ状態のとき
または低速動作されるときは、ヒューズ選択回路によっ
て内部電源電圧が相対的に低く設定されるように擬似ヒ
ューズ素子をオンオフ設定することによって、消費電流
をより一層低減することが可能になる。
【００２１】また、請求項１０の発明が講じた解決手段
は、半導体集積回路装置として、外部から電圧が印加可
能な電圧印加部を備え、前記電圧印加部に印加された電
圧を内部電源電圧の基準となる電圧として用いるもので
ある。
は、半導体集積回路装置として、外部から電圧が印加可
能な電圧印加部を備え、前記電圧印加部に印加された電
圧を内部電源電圧の基準となる電圧として用いるもので
ある。
【００２２】請求項１０の発明によると、電圧印加部に
印加された電圧が内部電源電圧の基準として用いられる
ので、内部電源電圧の基準電圧のトリミングが基本的に
必要でなくなる。すなわち、基準電圧のトリミング自体
を排除したので、製造プロセスに起因するばらつきを回
避することができ、高精度かつ安定した内部電源電圧の
基準電圧を提供することができる。また、ユーザ側で基
準電圧を自由に設定することができる。
印加された電圧が内部電源電圧の基準として用いられる
ので、内部電源電圧の基準電圧のトリミングが基本的に
必要でなくなる。すなわち、基準電圧のトリミング自体
を排除したので、製造プロセスに起因するばらつきを回
避することができ、高精度かつ安定した内部電源電圧の
基準電圧を提供することができる。また、ユーザ側で基
準電圧を自由に設定することができる。
【００２３】そして、請求項１１の発明では、前記請求
項１０の半導体集積回路装置において、前記電圧印加部
に印加された電圧を第１の基準電圧とすると、前記第１
の基準電圧とは別の第２の基準電圧を生成する内部電源
発生回路と、前記第１および第２の基準電圧のいずれか
を内部電源電圧の基準となる電圧として選択する基準電
圧選択回路とを備えているものとする。
項１０の半導体集積回路装置において、前記電圧印加部
に印加された電圧を第１の基準電圧とすると、前記第１
の基準電圧とは別の第２の基準電圧を生成する内部電源
発生回路と、前記第１および第２の基準電圧のいずれか
を内部電源電圧の基準となる電圧として選択する基準電
圧選択回路とを備えているものとする。
【００２４】さらに、請求項１２の発明では、前記請求
項１１の半導体集積回路装置は、前記第１の電圧が所定
の電圧を越えているとき、前記基準電圧選択回路に対し
て切替信号を出力する機能決定回路を備えたものとし、
前記基準電圧選択回路は、前記切替信号を受けたときは
前記第１の基準電圧を内部電源電圧の基準となる電圧と
して選択する一方、受けないときは、前記第２の基準電
圧を内部電源電圧の基準となる電圧として選択するもの
とする。
項１１の半導体集積回路装置は、前記第１の電圧が所定
の電圧を越えているとき、前記基準電圧選択回路に対し
て切替信号を出力する機能決定回路を備えたものとし、
前記基準電圧選択回路は、前記切替信号を受けたときは
前記第１の基準電圧を内部電源電圧の基準となる電圧と
して選択する一方、受けないときは、前記第２の基準電
圧を内部電源電圧の基準となる電圧として選択するもの
とする。
【００２５】また、請求項１３の発明が講じた解決手段
は、半導体集積回路装置として、外部から入力されるデ
ータの判定用の参照電圧を内部電源電圧の基準となる電
圧として用いるものである。
は、半導体集積回路装置として、外部から入力されるデ
ータの判定用の参照電圧を内部電源電圧の基準となる電
圧として用いるものである。
【００２６】
【発明の実施の形態】以下、本発明の実施形態につい
て、図面を参照しながら説明する。
て、図面を参照しながら説明する。
【００２７】（第１の実施形態）図１は本発明の第１の
実施形態に係る半導体集積回路装置の構成を示す図であ
る。図１において、１０は内部電源電圧の基準となる内
部基準電圧ＶＲＥＦを生成する内部基準電源回路であ
り、電圧ＶＰを生成する内部電源発生回路１１と、複数
の抵抗素子が直列に接続されてなる抵抗列１２と、内部
基準電圧ＶＲＥＦのトリミングのための擬似ヒューズ素
子ＦＰ０〜ＦＰ２，ＦＮ０〜ＦＮ２を含む第１および第
２のヒューズ補正部１３ａ，１３ｂと、電圧ＶＰと内部
基準電圧ＶＲＥＦとを比較出力するコンパレータ１４
と、このコンパレータ１４の出力をゲートに受けて動作
するＰＭＯＳトランジスタ１５とから構成される。
実施形態に係る半導体集積回路装置の構成を示す図であ
る。図１において、１０は内部電源電圧の基準となる内
部基準電圧ＶＲＥＦを生成する内部基準電源回路であ
り、電圧ＶＰを生成する内部電源発生回路１１と、複数
の抵抗素子が直列に接続されてなる抵抗列１２と、内部
基準電圧ＶＲＥＦのトリミングのための擬似ヒューズ素
子ＦＰ０〜ＦＰ２，ＦＮ０〜ＦＮ２を含む第１および第
２のヒューズ補正部１３ａ，１３ｂと、電圧ＶＰと内部
基準電圧ＶＲＥＦとを比較出力するコンパレータ１４
と、このコンパレータ１４の出力をゲートに受けて動作
するＰＭＯＳトランジスタ１５とから構成される。
【００２８】擬似ヒューズ素子ＦＰ０〜ＦＰ２，ＦＮ０
〜ＦＮ２は不揮発性メモリによってそれぞれ構成されて
いる。第１のヒューズ補正部１３ａの擬似ヒューズ素子
ＦＰ０〜ＦＰ２をオフすることによって、内部基準電圧
ＶＲＥＦをより高い電圧に補正することができ（正補
正）、逆に、第２のヒューズ補正部１３ｂの擬似ヒュー
ズ素子ＦＮ０〜ＦＮ２をオフすることによって、内部基
準電圧ＶＲＥＦをより低い電圧に補正することができる
（負補正）。
〜ＦＮ２は不揮発性メモリによってそれぞれ構成されて
いる。第１のヒューズ補正部１３ａの擬似ヒューズ素子
ＦＰ０〜ＦＰ２をオフすることによって、内部基準電圧
ＶＲＥＦをより高い電圧に補正することができ（正補
正）、逆に、第２のヒューズ補正部１３ｂの擬似ヒュー
ズ素子ＦＮ０〜ＦＮ２をオフすることによって、内部基
準電圧ＶＲＥＦをより低い電圧に補正することができる
（負補正）。
【００２９】また外部から電圧が印加可能な電圧印加部
としてのボンディングパッド１６には、内部基準電圧Ｖ
ＲＥＦのための設定電圧ＶＥが外部から印加される。電
圧比較判定回路２０は、テストモード信号ＴＥＳＴを受
けてトリミングテストモードに入り、ボンディングパッ
ド１６に印加された設定電圧ＶＥと内部基準電源回路１
０によって生成された内部基準電圧ＶＲＥＦとを比較
し、内部基準電圧ＶＲＥＦのトリミングの要否すなわち
正補正または負補正の要否を判定し、判定信号ＴＰ，Ｔ
Ｎを出力する。機能決定回路５０はボンディングパッド
１６に印加された電圧が所定の電圧を越えているとき、
テストモード信号ＴＥＳＴを活性化し、電圧比較判定回
路２０に対して内部基準電圧ＶＲＥＦのトリミングの要
否判定の実行を指示する。
としてのボンディングパッド１６には、内部基準電圧Ｖ
ＲＥＦのための設定電圧ＶＥが外部から印加される。電
圧比較判定回路２０は、テストモード信号ＴＥＳＴを受
けてトリミングテストモードに入り、ボンディングパッ
ド１６に印加された設定電圧ＶＥと内部基準電源回路１
０によって生成された内部基準電圧ＶＲＥＦとを比較
し、内部基準電圧ＶＲＥＦのトリミングの要否すなわち
正補正または負補正の要否を判定し、判定信号ＴＰ，Ｔ
Ｎを出力する。機能決定回路５０はボンディングパッド
１６に印加された電圧が所定の電圧を越えているとき、
テストモード信号ＴＥＳＴを活性化し、電圧比較判定回
路２０に対して内部基準電圧ＶＲＥＦのトリミングの要
否判定の実行を指示する。
【００３０】ヒューズ選択回路３０は電圧比較判定回路
２０から出力された判定信号ＴＰ，ＴＮを受けて、第１
および第２のヒューズ補正部１３ａ，１３ｂの擬似ヒュ
ーズ素子ＦＰ０〜ＦＰ２，ＦＮ０〜ＦＮ２のオンオフを
設定する。検出信号発生回路４０はヒューズ選択回路３
０の動作を監視し、この監視結果から、トリミングテス
トモード期間を知らせる、すなわち内部基準電圧ＶＲＥ
Ｆのトリミングの実行の有無を示す検出信号ＰＥＲＩＯ
Ｄを外部に出力する。また、トリミング結果すなわち擬
似ヒューズ素子ＦＰ０〜ＦＰ２，ＦＮ０〜ＦＮ２のオン
オフの設定データも外部に出力する。
２０から出力された判定信号ＴＰ，ＴＮを受けて、第１
および第２のヒューズ補正部１３ａ，１３ｂの擬似ヒュ
ーズ素子ＦＰ０〜ＦＰ２，ＦＮ０〜ＦＮ２のオンオフを
設定する。検出信号発生回路４０はヒューズ選択回路３
０の動作を監視し、この監視結果から、トリミングテス
トモード期間を知らせる、すなわち内部基準電圧ＶＲＥ
Ｆのトリミングの実行の有無を示す検出信号ＰＥＲＩＯ
Ｄを外部に出力する。また、トリミング結果すなわち擬
似ヒューズ素子ＦＰ０〜ＦＰ２，ＦＮ０〜ＦＮ２のオン
オフの設定データも外部に出力する。
【００３１】図２は電圧比較判定回路２０の回路構成例
を示す図である。図２において、２１は第１のカレント
ミラー差動アンプ回路であり、ボンディングパット１６
に印加された設定電圧ＶＥと内部基準電源回路１０によ
って生成された内部基準電圧ＶＲＥＦとを入力とし、差
動出力ＯＰＨを出力する。２２は回路２１の相補型の第
２のカレントミラー差動アンプ回路であり、回路２１と
同様に設定電圧ＶＥと内部基準電圧ＶＲＥＦとを入力と
し、差動出力ＯＰＬを出力する。２３は第１のカレント
ミラー差動アンプ回路２１の差動出力ＯＰＨを受けて判
定信号ＴＰとして“Ｈ”または“Ｌ”を出力する第１の
インバータレシオ回路、２４は第２のカレントミラー差
動アンプ回路２２の差動出力ＯＰＬを受けて判定信号Ｔ
Ｎとして“Ｈ”または“Ｌ”を出力する第２のインバー
タレシオ回路である。
を示す図である。図２において、２１は第１のカレント
ミラー差動アンプ回路であり、ボンディングパット１６
に印加された設定電圧ＶＥと内部基準電源回路１０によ
って生成された内部基準電圧ＶＲＥＦとを入力とし、差
動出力ＯＰＨを出力する。２２は回路２１の相補型の第
２のカレントミラー差動アンプ回路であり、回路２１と
同様に設定電圧ＶＥと内部基準電圧ＶＲＥＦとを入力と
し、差動出力ＯＰＬを出力する。２３は第１のカレント
ミラー差動アンプ回路２１の差動出力ＯＰＨを受けて判
定信号ＴＰとして“Ｈ”または“Ｌ”を出力する第１の
インバータレシオ回路、２４は第２のカレントミラー差
動アンプ回路２２の差動出力ＯＰＬを受けて判定信号Ｔ
Ｎとして“Ｈ”または“Ｌ”を出力する第２のインバー
タレシオ回路である。
【００３２】図３はヒューズ選択回路３０の回路構成例
を示す図である。図３において、３１はクロックＣＬＫ
を計数する第１のカウンタであり、その出力ＣＮ０，Ｃ
Ｎ１，ＣＮ２は負補正用の擬似ヒューズ素子ＦＮ０，Ｆ
Ｎ１，ＦＮ２のオンオフをそれぞれ制御する。３２は第
１のカウンタ３１と同様にクロックＣＬＫを計数する第
２のカウンタであり、その出力ＣＰ０，ＣＰ１，ＣＰ２
は正補正用の擬似ヒューズ素子ＦＰ０，ＦＰ１，ＦＰ２
のオンオフをそれぞれ制御する。第１および第２のカウ
ンタ３１，３２は対応する擬似ヒューズ素子の個数（こ
こでは３個）に応じて、ともに３進カウンタとして構成
されている。第１のカウンタ３１は電圧比較判定回路２
０から出力される判定信号ＴＮをクリア入力とし、一
方、第２のカウンタ３２は電圧比較判定回路２０から出
力される判定信号ＴＰをクリア入力とする。
を示す図である。図３において、３１はクロックＣＬＫ
を計数する第１のカウンタであり、その出力ＣＮ０，Ｃ
Ｎ１，ＣＮ２は負補正用の擬似ヒューズ素子ＦＮ０，Ｆ
Ｎ１，ＦＮ２のオンオフをそれぞれ制御する。３２は第
１のカウンタ３１と同様にクロックＣＬＫを計数する第
２のカウンタであり、その出力ＣＰ０，ＣＰ１，ＣＰ２
は正補正用の擬似ヒューズ素子ＦＰ０，ＦＰ１，ＦＰ２
のオンオフをそれぞれ制御する。第１および第２のカウ
ンタ３１，３２は対応する擬似ヒューズ素子の個数（こ
こでは３個）に応じて、ともに３進カウンタとして構成
されている。第１のカウンタ３１は電圧比較判定回路２
０から出力される判定信号ＴＮをクリア入力とし、一
方、第２のカウンタ３２は電圧比較判定回路２０から出
力される判定信号ＴＰをクリア入力とする。
【００３３】また３３は負補正用の擬似ヒューズ素子Ｆ
Ｎ０，ＦＮ１，ＦＮ２のオンオフを制御する第１のカウ
ンタ３１の出力ＣＮ０，ＣＮ１，ＣＮ２をラッチする負
補正用ラッチ回路、３４は正補正用の擬似ヒューズ素子
ＦＰ０，ＦＰ１，ＦＰ２のオンオフを制御する第２のカ
ウンタ３２の出力ＣＰ０，ＣＰ１，ＣＰ２をラッチする
正補正用ラッチ回路である。負補正用および正補正用ラ
ッチ回路３３，３４は内部基準電圧ＶＲＥＦの最終のト
リミング結果をラッチする。また、負補正用および正補
正用プログラム回路３５，３６は記憶素子として不揮発
性メモリを有しており、負補正用または正補正用ラッチ
回路３３，３４がラッチしたトリミング結果を記憶す
る。
Ｎ０，ＦＮ１，ＦＮ２のオンオフを制御する第１のカウ
ンタ３１の出力ＣＮ０，ＣＮ１，ＣＮ２をラッチする負
補正用ラッチ回路、３４は正補正用の擬似ヒューズ素子
ＦＰ０，ＦＰ１，ＦＰ２のオンオフを制御する第２のカ
ウンタ３２の出力ＣＰ０，ＣＰ１，ＣＰ２をラッチする
正補正用ラッチ回路である。負補正用および正補正用ラ
ッチ回路３３，３４は内部基準電圧ＶＲＥＦの最終のト
リミング結果をラッチする。また、負補正用および正補
正用プログラム回路３５，３６は記憶素子として不揮発
性メモリを有しており、負補正用または正補正用ラッチ
回路３３，３４がラッチしたトリミング結果を記憶す
る。
【００３４】図５は検出信号発生回路４０の構成例を示
す図である。図５において、４１は電圧比較判定回路２
０から出力される判定信号ＴＰ，ＴＮを入力とするＯＲ
回路であり、その出力は検出信号ＰＥＲＩＯＤとしてパ
ッドＤＱ０から外部に出力される。４２はヒューズ選択
回路３０の負補正用および正補正用ラッチ回路３３，３
４がラッチしたトリミング結果と検出信号ＰＥＲＩＯＤ
とを受けて、トリミング結果を外部に出力する選択回路
である。
す図である。図５において、４１は電圧比較判定回路２
０から出力される判定信号ＴＰ，ＴＮを入力とするＯＲ
回路であり、その出力は検出信号ＰＥＲＩＯＤとしてパ
ッドＤＱ０から外部に出力される。４２はヒューズ選択
回路３０の負補正用および正補正用ラッチ回路３３，３
４がラッチしたトリミング結果と検出信号ＰＥＲＩＯＤ
とを受けて、トリミング結果を外部に出力する選択回路
である。
【００３５】選択回路４２は検出信号ＰＥＲＩＯＤが
“Ｌ”になりトリミングの終了を示したとき、トリミン
グ結果ＣＮ０〜ＣＮ２またはＣＰ０〜ＣＰ２を対応する
パッドＤＱ１〜ＤＱ３にそれぞれ出力する。ただし、出
力パッドの個数が負補正用または正補正用の擬似ヒュー
ズ素子の個数よりも少ないときは、選択回路４２はトリ
ミング結果を数回に分けてパッドに出力する。
“Ｌ”になりトリミングの終了を示したとき、トリミン
グ結果ＣＮ０〜ＣＮ２またはＣＰ０〜ＣＰ２を対応する
パッドＤＱ１〜ＤＱ３にそれぞれ出力する。ただし、出
力パッドの個数が負補正用または正補正用の擬似ヒュー
ズ素子の個数よりも少ないときは、選択回路４２はトリ
ミング結果を数回に分けてパッドに出力する。
【００３６】図６は機能決定回路５０の構成例を示す図
である。図６の構成では、設定電圧ＶＥが所定の電圧を
越えるとテストモード信号ＴＥＳＴは“Ｈ”になり、こ
れにより、電圧比較判定回路２０に対して、内部基準電
圧ＶＲＥＦのトリミングの要否判定の実行を指示する。
このときから、本実施形態に係る半導体集積回路装置は
トリミングテストモードに入る。
である。図６の構成では、設定電圧ＶＥが所定の電圧を
越えるとテストモード信号ＴＥＳＴは“Ｈ”になり、こ
れにより、電圧比較判定回路２０に対して、内部基準電
圧ＶＲＥＦのトリミングの要否判定の実行を指示する。
このときから、本実施形態に係る半導体集積回路装置は
トリミングテストモードに入る。
【００３７】本実施形態に係る半導体集積回路装置の動
作について説明する。
作について説明する。
【００３８】図２に示す電圧比較判定回路２０の動作は
以下のように動作する。なお、以下の説明において、α
は内部基準電圧ＶＲＥＦの誤差許容範囲を示す値を示す
ものとする（α＞０）。
以下のように動作する。なお、以下の説明において、α
は内部基準電圧ＶＲＥＦの誤差許容範囲を示す値を示す
ものとする（α＞０）。
【００３９】（１）ＶＲＥＦ＜ＶＥ−α のとき 第１のカレントミラー差動アンプ回路２１の差動出力Ｏ
ＰＨは第１のインバータレシオ回路２３の出力信号ＴＰ
が“Ｈ”になる程度に充分低くなる。すなわち判定信号
ＴＰは“Ｈ”になる。一方、第２のカレントミラー差動
アンプ回路２２の差動出力ＯＰＬは“Ｈ”になり、第２
のインバータレシオ回路２３の出力すなわち判定信号Ｔ
Ｎは“Ｌ”になる。これにより、内部基準電圧ＶＲＥＦ
の正補正用の擬似ヒューズ素子、すなわち第１のヒュー
ズ補正部１３ａに含まれる擬似ヒューズ素子ＦＰ０〜Ｆ
Ｐ２がオフされる。
ＰＨは第１のインバータレシオ回路２３の出力信号ＴＰ
が“Ｈ”になる程度に充分低くなる。すなわち判定信号
ＴＰは“Ｈ”になる。一方、第２のカレントミラー差動
アンプ回路２２の差動出力ＯＰＬは“Ｈ”になり、第２
のインバータレシオ回路２３の出力すなわち判定信号Ｔ
Ｎは“Ｌ”になる。これにより、内部基準電圧ＶＲＥＦ
の正補正用の擬似ヒューズ素子、すなわち第１のヒュー
ズ補正部１３ａに含まれる擬似ヒューズ素子ＦＰ０〜Ｆ
Ｐ２がオフされる。
【００４０】（２）ＶＲＥＦ＞ＶＥ＋α のとき 第２のカレントミラー差動アンプ回路２２の差動出力Ｏ
ＰＬは第２のインバータレシオ回路２４の出力信号ＴＮ
が“Ｈ”になる程度に充分低くなる。すなわち判定信号
ＴＮは“Ｈ”になる。一方、第１のカレントミラー差動
アンプ回路２１の差動出力ＯＰＨは“Ｈ”になり、第１
のインバータレシオ回路２３の出力すなわち判定信号Ｔ
Ｐは“Ｌ”になる。これにより、内部電源電圧ＶＲＥＦ
の負補正用の擬似ヒューズ素子、すなわち第２のヒュー
ズ補正部１３ｂに含まれる擬似ヒューズ素子ＦＮ０〜Ｆ
Ｎ２がオフされる。
ＰＬは第２のインバータレシオ回路２４の出力信号ＴＮ
が“Ｈ”になる程度に充分低くなる。すなわち判定信号
ＴＮは“Ｈ”になる。一方、第１のカレントミラー差動
アンプ回路２１の差動出力ＯＰＨは“Ｈ”になり、第１
のインバータレシオ回路２３の出力すなわち判定信号Ｔ
Ｐは“Ｌ”になる。これにより、内部電源電圧ＶＲＥＦ
の負補正用の擬似ヒューズ素子、すなわち第２のヒュー
ズ補正部１３ｂに含まれる擬似ヒューズ素子ＦＮ０〜Ｆ
Ｎ２がオフされる。
【００４１】（３）ＶＥ＋α≦ＶＲＥＦ≦ＶＥ−α の
とき 第１および第２のインバータレシオ回路２３，１４の出
力である判定信号ＴＰ，ＴＮはともに“Ｌ”になる。こ
れにより、擬似ヒューズ素子ＦＮ０〜ＦＮ２，ＦＰ０〜
ＦＰ２はいずれもオフされない。
とき 第１および第２のインバータレシオ回路２３，１４の出
力である判定信号ＴＰ，ＴＮはともに“Ｌ”になる。こ
れにより、擬似ヒューズ素子ＦＮ０〜ＦＮ２，ＦＰ０〜
ＦＰ２はいずれもオフされない。
【００４２】図３に示すヒューズ選択回路３０は以下の
ように動作する。
ように動作する。
【００４３】内部基準電圧ＶＲＥＦが設定電圧ＶＥより
も高く、内部基準電圧ＶＲＥＦに負補正が必要である場
合（前記（２）の場合）は、電圧比較判定回路２０から
出力される判定信号ＴＮが“Ｈ”になり、第１のカウン
タ３１が活性化する。これにより、第１のカウンタ３１
はクロックＣＬＫの計数を開始し、計数に応じて、負補
正用ヒューズ素子ＦＮ０，ＦＮ１，ＦＮ２のオンオフを
制御するための信号ＣＮ０，ＣＮ１，ＣＮ２を出力す
る。この結果、負補正用擬似ヒューズ素子ＦＮ０，ＦＮ
１，ＦＮ２のオンオフが図４に示すように制御される。
も高く、内部基準電圧ＶＲＥＦに負補正が必要である場
合（前記（２）の場合）は、電圧比較判定回路２０から
出力される判定信号ＴＮが“Ｈ”になり、第１のカウン
タ３１が活性化する。これにより、第１のカウンタ３１
はクロックＣＬＫの計数を開始し、計数に応じて、負補
正用ヒューズ素子ＦＮ０，ＦＮ１，ＦＮ２のオンオフを
制御するための信号ＣＮ０，ＣＮ１，ＣＮ２を出力す
る。この結果、負補正用擬似ヒューズ素子ＦＮ０，ＦＮ
１，ＦＮ２のオンオフが図４に示すように制御される。
【００４４】いま、各擬似ヒューズ素子ＦＮ０，ＦＮ
１，ＦＮ２に対応した補正用抵抗素子Ｒ０，Ｒ１，Ｒ２
の抵抗値をそれぞれ１００，２００，４００（ｋΩ）と
すると、トリミングされる抵抗値は１００（＝Ｒ０），
２００（＝Ｒ１），３００（＝Ｒ０＋Ｒ１），４００
（＝Ｒ２），５００（＝Ｒ０＋Ｒ２）というように順次
１００ｋΩずつ増加していく。
１，ＦＮ２に対応した補正用抵抗素子Ｒ０，Ｒ１，Ｒ２
の抵抗値をそれぞれ１００，２００，４００（ｋΩ）と
すると、トリミングされる抵抗値は１００（＝Ｒ０），
２００（＝Ｒ１），３００（＝Ｒ０＋Ｒ１），４００
（＝Ｒ２），５００（＝Ｒ０＋Ｒ２）というように順次
１００ｋΩずつ増加していく。
【００４５】内部基準電圧ＶＲＥＦが設定電圧ＶＥにほ
ぼ達したとき（前記（３））、電圧比較判定回路２０か
ら出力される判定信号ＴＮは“Ｌ”になる。このとき、
負補正用ラッチ回路３３は最終のトリミング結果をラッ
チし、第１のカウンタ３１は計数値をクリアする。負補
正用プログラム回路３５は負補正用ラッチ回路３３にラ
ッチされた最終のトリミング結果を入力し、不揮発性メ
モリに記憶させる。このような動作により、内部基準電
圧ＶＲＥＦのトリミングが終了する。
ぼ達したとき（前記（３））、電圧比較判定回路２０か
ら出力される判定信号ＴＮは“Ｌ”になる。このとき、
負補正用ラッチ回路３３は最終のトリミング結果をラッ
チし、第１のカウンタ３１は計数値をクリアする。負補
正用プログラム回路３５は負補正用ラッチ回路３３にラ
ッチされた最終のトリミング結果を入力し、不揮発性メ
モリに記憶させる。このような動作により、内部基準電
圧ＶＲＥＦのトリミングが終了する。
【００４６】一方、内部基準電圧ＶＲＥＦが設定電圧Ｖ
Ｅよりも低く、内部基準電圧ＶＲＥＦに正補正が必要で
ある場合（前記（１）の場合）は、第２のカウンタ３２
が活性化し、以下、上記の場合と同様に動作する。
Ｅよりも低く、内部基準電圧ＶＲＥＦに正補正が必要で
ある場合（前記（１）の場合）は、第２のカウンタ３２
が活性化し、以下、上記の場合と同様に動作する。
【００４７】なお、負補正用および正補正用プログラム
回路３５，３６は、記憶素子として不揮発性メモリの代
わりにＲＯＭを有する構成としてもよい。この場合は、
例えば検出信号発生回路４０から外部に出力されたトリ
ミング結果をこのＲＯＭに記憶させればよい。
回路３５，３６は、記憶素子として不揮発性メモリの代
わりにＲＯＭを有する構成としてもよい。この場合は、
例えば検出信号発生回路４０から外部に出力されたトリ
ミング結果をこのＲＯＭに記憶させればよい。
【００４８】以上のように本実施形態によると、内部基
準電圧のトリミングにおいて、外部測定装置を用いた測
定が不要になり、かつ、予め作成したトリミング表の利
用も不要になる。したがって、外部測定装置の測定精度
や製造ばらつきに依存しない高精度かつ安定したトリミ
ングが実現される。
準電圧のトリミングにおいて、外部測定装置を用いた測
定が不要になり、かつ、予め作成したトリミング表の利
用も不要になる。したがって、外部測定装置の測定精度
や製造ばらつきに依存しない高精度かつ安定したトリミ
ングが実現される。
【００４９】（第１の実施形態の変形例）第１の実施形
態では内部基準電源回路のトリミング用擬似ヒューズ素
子を不揮発性メモリによって構成するものとしたが、不
揮発性メモリの代わりにＭＯＳトランジスタを擬似ヒュ
ーズ素子として用いてもよい。
態では内部基準電源回路のトリミング用擬似ヒューズ素
子を不揮発性メモリによって構成するものとしたが、不
揮発性メモリの代わりにＭＯＳトランジスタを擬似ヒュ
ーズ素子として用いてもよい。
【００５０】図７は第１の実施形態の変形例に係る半導
体集積回路装置の構成を示す図である。図７において、
図１と機能が共通する構成要素には図１と同一の符号を
付しており、ここでは詳細な説明を省略する。内部基準
電源回路１０Ａは、図１に示した第１および第２のヒュ
ーズ補正部１３ａ，１３ｂの代わりに、正補正用擬似ヒ
ューズ素子としてＰＭＯＳトランジスタＭＰ０，ＭＰ１
を有する第１のヒューズ補正部１８ａおよび負補正用擬
似ヒューズ素子としてＮＭＯＳトランジスタＭＮ０，Ｍ
Ｎ１を有する第２のヒューズ補正部１８ｂを備えてい
る。第１および第２のヒューズ補正部１８ａ，１８ｂの
各ＭＯＳトランジスタＭＰ０，ＭＰ１，ＭＮ０，ＭＮ１
のゲートにはヒューズ選択回路３０Ａの出力信号が与え
られる。すなわち、第１および第２のヒューズ補正部１
８ａ，１８ｂの各ＭＯＳトランジスタＭＰ０，ＭＰ１，
ＭＮ０，ＭＮ１はヒューズ選択回路３０Ａによってオン
オフ制御され、トリミング用の擬似ヒューズ素子として
の役割を果たす。
体集積回路装置の構成を示す図である。図７において、
図１と機能が共通する構成要素には図１と同一の符号を
付しており、ここでは詳細な説明を省略する。内部基準
電源回路１０Ａは、図１に示した第１および第２のヒュ
ーズ補正部１３ａ，１３ｂの代わりに、正補正用擬似ヒ
ューズ素子としてＰＭＯＳトランジスタＭＰ０，ＭＰ１
を有する第１のヒューズ補正部１８ａおよび負補正用擬
似ヒューズ素子としてＮＭＯＳトランジスタＭＮ０，Ｍ
Ｎ１を有する第２のヒューズ補正部１８ｂを備えてい
る。第１および第２のヒューズ補正部１８ａ，１８ｂの
各ＭＯＳトランジスタＭＰ０，ＭＰ１，ＭＮ０，ＭＮ１
のゲートにはヒューズ選択回路３０Ａの出力信号が与え
られる。すなわち、第１および第２のヒューズ補正部１
８ａ，１８ｂの各ＭＯＳトランジスタＭＰ０，ＭＰ１，
ＭＮ０，ＭＮ１はヒューズ選択回路３０Ａによってオン
オフ制御され、トリミング用の擬似ヒューズ素子として
の役割を果たす。
【００５１】またヒューズ選択回路３０Ａは、第１およ
び第２のヒューズ補正部１８ａ，１８ｂの各ＭＯＳトラ
ンジスタＭＰ０，ＭＰ１，ＭＮ０，ＭＮ１のゲートの制
御電位を記憶するプログラム部３８を有している。検出
信号発生回路４０は第１の実施形態と同様に、トリミン
グテストモード期間を知らせる検出信号ＰＥＲＩＯＤ
と、トリミング結果すなわち内部基準電圧ＶＲＥＦを補
正する際の各ＭＯＳトランジスタＭＰ０，ＭＰ１，ＭＮ
０，ＭＮ１のゲート電位の設定を外部に出力する。検出
信号発生回路４０の出力結果を基にして、ヒューズ選択
回路３０Ａのプログラム部３８にトリミングのための各
ＭＯＳトランジスタＭＰ０，ＭＰ１，ＭＮ０，ＭＮ１の
ゲート電位の設定値を記憶させる。
び第２のヒューズ補正部１８ａ，１８ｂの各ＭＯＳトラ
ンジスタＭＰ０，ＭＰ１，ＭＮ０，ＭＮ１のゲートの制
御電位を記憶するプログラム部３８を有している。検出
信号発生回路４０は第１の実施形態と同様に、トリミン
グテストモード期間を知らせる検出信号ＰＥＲＩＯＤ
と、トリミング結果すなわち内部基準電圧ＶＲＥＦを補
正する際の各ＭＯＳトランジスタＭＰ０，ＭＰ１，ＭＮ
０，ＭＮ１のゲート電位の設定を外部に出力する。検出
信号発生回路４０の出力結果を基にして、ヒューズ選択
回路３０Ａのプログラム部３８にトリミングのための各
ＭＯＳトランジスタＭＰ０，ＭＰ１，ＭＮ０，ＭＮ１の
ゲート電位の設定値を記憶させる。
【００５２】また、内部基準電源回路１０Ａから複数種
類の内部基準電圧ＶＲＥＦが生成可能になるように、ヒ
ューズ選択回路３０Ａのプログラム部３８に当該半導体
集積回路装置の動作モード毎に複数のプログラムモード
を記憶させてもよい。各プログラムモードでは内部基準
電圧ＶＲＥＦがそれぞれ異なる値になるように、第１お
よび第２のヒューズ補正部１８ａ，１８ｂの各ＭＯＳト
ランジスタＭＰ０，ＭＰ１，ＭＮ０，ＭＮ１のゲート電
位がそれぞれ設定される。
類の内部基準電圧ＶＲＥＦが生成可能になるように、ヒ
ューズ選択回路３０Ａのプログラム部３８に当該半導体
集積回路装置の動作モード毎に複数のプログラムモード
を記憶させてもよい。各プログラムモードでは内部基準
電圧ＶＲＥＦがそれぞれ異なる値になるように、第１お
よび第２のヒューズ補正部１８ａ，１８ｂの各ＭＯＳト
ランジスタＭＰ０，ＭＰ１，ＭＮ０，ＭＮ１のゲート電
位がそれぞれ設定される。
【００５３】ヒューズ選択回路３０Ａのプログラム部３
８のモードを例えばモードレジスタ３９のモード設定に
応じて切り替えることによって、第１および第２のヒュ
ーズ補正部１８ａ，１８ｂの各ＭＯＳトランジスタＭＰ
０，ＭＰ１，ＭＮ０，ＭＮ１のゲート電位の設定を変更
することができる。これにより、擬似ヒューズ素子とし
てのＭＯＳトランジスタのオンオフがモード設定に応じ
て切替設定されることになり、この結果、内部基準電圧
ＶＲＥＦの設定変更を容易に実現することができる。
８のモードを例えばモードレジスタ３９のモード設定に
応じて切り替えることによって、第１および第２のヒュ
ーズ補正部１８ａ，１８ｂの各ＭＯＳトランジスタＭＰ
０，ＭＰ１，ＭＮ０，ＭＮ１のゲート電位の設定を変更
することができる。これにより、擬似ヒューズ素子とし
てのＭＯＳトランジスタのオンオフがモード設定に応じ
て切替設定されることになり、この結果、内部基準電圧
ＶＲＥＦの設定変更を容易に実現することができる。
【００５４】なお、ヒューズ選択回路３０Ａのプログラ
ム部３８のモード切替は、モードレジスタ３９のモード
設定に応じて行う代わりに、例えば内部電源電圧を基に
して動作する内部回路の動作状態に応じて行ってもよ
い。
ム部３８のモード切替は、モードレジスタ３９のモード
設定に応じて行う代わりに、例えば内部電源電圧を基に
して動作する内部回路の動作状態に応じて行ってもよ
い。
【００５５】複数種類の内部基準電圧ＶＲＥＦを生成可
能にしたことによって、例えば、内部回路を高速に動作
させる必要があるときは、内部電源電圧の設定を相対的
に高くすることによって内部回路の高速動作を実現する
一方、スタンバイ状態のときまたは低速動作されるとき
は、内部電源電圧の設定を相対的に低くすることによっ
て、消費電流をより一層減らすことが可能になる。
能にしたことによって、例えば、内部回路を高速に動作
させる必要があるときは、内部電源電圧の設定を相対的
に高くすることによって内部回路の高速動作を実現する
一方、スタンバイ状態のときまたは低速動作されるとき
は、内部電源電圧の設定を相対的に低くすることによっ
て、消費電流をより一層減らすことが可能になる。
【００５６】このように本変形例によると、ヒューズ選
択回路３０のプログラム部３８に複数のプログラムモー
ドを記憶させることによって、複数種類の内部基準電圧
ＶＲＥＦの設定が可能になるので、内部基準電圧ＶＲＥ
Ｆを２モードまたはこれ以上に設定することが容易に実
現できる。
択回路３０のプログラム部３８に複数のプログラムモー
ドを記憶させることによって、複数種類の内部基準電圧
ＶＲＥＦの設定が可能になるので、内部基準電圧ＶＲＥ
Ｆを２モードまたはこれ以上に設定することが容易に実
現できる。
【００５７】なお、第１の実施形態およびその変形例で
は、電圧比較判定回路２０に対して内部基準電圧ＶＲＥ
Ｆのトリミングの要否判定の実行を指示するために、機
能決定回路５０によってテストモード信号ＴＥＳＴを活
性化するものとしたが、例えば図８に示すように機能決
定回路５０の代わりにモードレジスタ回路５５を設けて
もよい。モードレジスタ回路５５はトリミングテストモ
ード用のレジスタを有しており、外部からそのレジスタ
に所定の信号を受けたとき、テストモード信号ＴＥＳＴ
を活性化して、電圧比較判定回路２０に対して内部基準
電圧ＶＲＥＦのトリミングの要否判定の実行を指示す
る。
は、電圧比較判定回路２０に対して内部基準電圧ＶＲＥ
Ｆのトリミングの要否判定の実行を指示するために、機
能決定回路５０によってテストモード信号ＴＥＳＴを活
性化するものとしたが、例えば図８に示すように機能決
定回路５０の代わりにモードレジスタ回路５５を設けて
もよい。モードレジスタ回路５５はトリミングテストモ
ード用のレジスタを有しており、外部からそのレジスタ
に所定の信号を受けたとき、テストモード信号ＴＥＳＴ
を活性化して、電圧比較判定回路２０に対して内部基準
電圧ＶＲＥＦのトリミングの要否判定の実行を指示す
る。
【００５８】なお、第１の実施形態およびその変形例で
は、外部から印加する設定電圧ＶＥの比較対象を内部基
準電圧ＶＲＥＦとしたが、これの代わりに、従来例に示
したような内部電源電圧ＶＩＮＴをその比較対象として
もかまわない。
は、外部から印加する設定電圧ＶＥの比較対象を内部基
準電圧ＶＲＥＦとしたが、これの代わりに、従来例に示
したような内部電源電圧ＶＩＮＴをその比較対象として
もかまわない。
【００５９】また、ボンディングパッド１６の代わり
に、外部から設定電圧ＶＥを印加でき、かつ、外部から
内部基準電圧ＶＲＥＦを測定できるオプションパッドを
設け、このオプションパッドに印加された設定電圧ＶＥ
を内部基準電圧ＶＲＥＦのトリミングのために用いるモ
ードと、オプションパッドから内部基準電圧ＶＲＥＦを
測定するモードとをモードレジスタの設定によって切替
可能に構成してもかまわない。
に、外部から設定電圧ＶＥを印加でき、かつ、外部から
内部基準電圧ＶＲＥＦを測定できるオプションパッドを
設け、このオプションパッドに印加された設定電圧ＶＥ
を内部基準電圧ＶＲＥＦのトリミングのために用いるモ
ードと、オプションパッドから内部基準電圧ＶＲＥＦを
測定するモードとをモードレジスタの設定によって切替
可能に構成してもかまわない。
【００６０】（第２の実施形態）図９は本発明の第２の
実施形態に係る半導体集積回路装置の基本構成を示す図
である。本実施形態に係る半導体集積回路装置は、内部
電源電圧ＶＩＮＴを精度よく安定させるために、その基
準となる基準電圧ＶＲＥＦ１を外部から印加させること
を特徴とする。図９において、８１は電圧印加部として
のボンディングパッド８４に外部から印加された第１の
基準電圧ＶＲＥＦ１と内部電源電圧ＶＩＮＴとを入力と
する負帰還カレントミラー差動アンプ、８２は負帰還カ
レントミラー差動アンプ８１の出力ＶＤＲＶをうけて内
部回路８３に内部電源電圧ＶＩＮＴを供給する駆動回路
である。
実施形態に係る半導体集積回路装置の基本構成を示す図
である。本実施形態に係る半導体集積回路装置は、内部
電源電圧ＶＩＮＴを精度よく安定させるために、その基
準となる基準電圧ＶＲＥＦ１を外部から印加させること
を特徴とする。図９において、８１は電圧印加部として
のボンディングパッド８４に外部から印加された第１の
基準電圧ＶＲＥＦ１と内部電源電圧ＶＩＮＴとを入力と
する負帰還カレントミラー差動アンプ、８２は負帰還カ
レントミラー差動アンプ８１の出力ＶＤＲＶをうけて内
部回路８３に内部電源電圧ＶＩＮＴを供給する駆動回路
である。
【００６１】図１０は本実施形態に係る半導体集積回路
装置の構成例を示す図であり、図９の構成に加えて、第
２の基準電圧ＶＲＥＦ２を生成する内部電源発生回路８
５と、ボンディングパッド８４に外部から印加された第
１の基準電圧ＶＲＥＦ１および内部電源発生回路８５に
よって生成された第２の基準電圧ＶＲＥＦ２のいずれか
を内部電源電圧ＶＩＮＴの基準となる電圧として選択す
る基準電圧選択回路８６と、第１の実施形態に係る機能
決定回路５０と同様に図６に示すように構成された機能
決定回路８７とを備えている。基準電圧選択回路８６は
機能決定回路８７からの切替信号ＣＨＧの出力の有無に
応じて、内部電源電圧ＶＩＮＴの基準となる電圧の選択
を行う。差動アンプ８１は基準電圧選択回路８６によっ
て選択された第１または第２の基準電圧ＶＲＥＦ１，Ｖ
ＲＥＦ２のいずれかと内部電源電圧ＶＩＮＴとを入力と
する。
装置の構成例を示す図であり、図９の構成に加えて、第
２の基準電圧ＶＲＥＦ２を生成する内部電源発生回路８
５と、ボンディングパッド８４に外部から印加された第
１の基準電圧ＶＲＥＦ１および内部電源発生回路８５に
よって生成された第２の基準電圧ＶＲＥＦ２のいずれか
を内部電源電圧ＶＩＮＴの基準となる電圧として選択す
る基準電圧選択回路８６と、第１の実施形態に係る機能
決定回路５０と同様に図６に示すように構成された機能
決定回路８７とを備えている。基準電圧選択回路８６は
機能決定回路８７からの切替信号ＣＨＧの出力の有無に
応じて、内部電源電圧ＶＩＮＴの基準となる電圧の選択
を行う。差動アンプ８１は基準電圧選択回路８６によっ
て選択された第１または第２の基準電圧ＶＲＥＦ１，Ｖ
ＲＥＦ２のいずれかと内部電源電圧ＶＩＮＴとを入力と
する。
【００６２】機能決定回路８７はボンディングパッド８
４に印加された第１の基準電圧ＶＲＥＦ１が所定の電位
を越えているとき、切替信号ＣＨＧを出力する。基準電
圧選択回路８６は切替信号ＣＨＧを受けたときは第１の
基準電圧ＶＲＥＦ１を内部電源電圧ＶＩＮＴの基準とな
る電圧として選択し、切替信号ＣＨＧを受けないときは
内部電源発生回路８５によって生成された第２の基準電
圧ＶＲＥＦ２を内部電源電圧ＶＩＮＴの基準となる電圧
として選択する。このような動作により、電源投入時な
ど第１の基準電圧ＶＲＥＦ１が内部電源電圧ＶＩＮＴの
基準となる電圧として利用可能なレベルにまだ達してい
ないときは、内部基準電源回路８５によって生成された
第２の基準電圧ＶＩＮＴ２を内部電源電圧ＶＩＮＴの基
準となる電圧として用いることが可能になる。
４に印加された第１の基準電圧ＶＲＥＦ１が所定の電位
を越えているとき、切替信号ＣＨＧを出力する。基準電
圧選択回路８６は切替信号ＣＨＧを受けたときは第１の
基準電圧ＶＲＥＦ１を内部電源電圧ＶＩＮＴの基準とな
る電圧として選択し、切替信号ＣＨＧを受けないときは
内部電源発生回路８５によって生成された第２の基準電
圧ＶＲＥＦ２を内部電源電圧ＶＩＮＴの基準となる電圧
として選択する。このような動作により、電源投入時な
ど第１の基準電圧ＶＲＥＦ１が内部電源電圧ＶＩＮＴの
基準となる電圧として利用可能なレベルにまだ達してい
ないときは、内部基準電源回路８５によって生成された
第２の基準電圧ＶＩＮＴ２を内部電源電圧ＶＩＮＴの基
準となる電圧として用いることが可能になる。
【００６３】図１１は本実施形態に係る半導体集積回路
装置の他の構成例を示す図であり、基準電圧選択回路８
６における基準電圧の選択のために、図１０に示す機能
決定回路８７の代わりにモードレジスタ回路８８を設け
ている。
装置の他の構成例を示す図であり、基準電圧選択回路８
６における基準電圧の選択のために、図１０に示す機能
決定回路８７の代わりにモードレジスタ回路８８を設け
ている。
【００６４】モードレジスタ回路８８を基準電圧の選択
のために設けたことによって、ユーザは、外部から印加
した第１の基準電圧ＶＲＥＦ１および内部電源発生回路
８５によって生成された第２の基準電圧ＶＲＥＦ２のい
ずれを内部電源電圧ＶＩＮＴの基準となる電圧として用
いるかをモード設定によって任意に決めることができ
る。したがって、ユーザの希望に合った使用が可能にな
る。
のために設けたことによって、ユーザは、外部から印加
した第１の基準電圧ＶＲＥＦ１および内部電源発生回路
８５によって生成された第２の基準電圧ＶＲＥＦ２のい
ずれを内部電源電圧ＶＩＮＴの基準となる電圧として用
いるかをモード設定によって任意に決めることができ
る。したがって、ユーザの希望に合った使用が可能にな
る。
【００６５】またウエハテストにおいて、ウエハテスト
モードのときは外部から印加された第１の基準電圧ＶＲ
ＥＦ１を用いて検査を実施し、内部電源発生回路８５に
よって生成された第２の基準電圧ＶＲＥＦ２がトリミン
グされた後はこの第２の基準電圧ＶＲＥＦ２を用いて検
査を実施できるように、図１１の構成を応用してもよ
い。
モードのときは外部から印加された第１の基準電圧ＶＲ
ＥＦ１を用いて検査を実施し、内部電源発生回路８５に
よって生成された第２の基準電圧ＶＲＥＦ２がトリミン
グされた後はこの第２の基準電圧ＶＲＥＦ２を用いて検
査を実施できるように、図１１の構成を応用してもよ
い。
【００６６】また、機能決定回路８７とモードレジスタ
回路８８とを併用してもよい。さらには、データ入出力
用の参照電圧が内部電源電圧の基準電圧とほぼ等しい場
合には、データ入出力用の参照電圧を内部電源電圧ＶＩ
ＮＴの基準となる電圧として用いることも可能である。
回路８８とを併用してもよい。さらには、データ入出力
用の参照電圧が内部電源電圧の基準電圧とほぼ等しい場
合には、データ入出力用の参照電圧を内部電源電圧ＶＩ
ＮＴの基準となる電圧として用いることも可能である。
【００６７】以上のように本実施形態によると、内部電
源電圧ＶＩＮＴの基準となる電圧のトリミングが基本的
に必要でなくなるので、製造プロセスに起因するばらつ
きを回避することができ、高精度かつ安定した内部電源
電圧の基準電圧を提供することができる。また、ボンデ
ィングパッド８４からユーザが基準電圧ＶＲＥＦ１を自
由に設定することができる。
源電圧ＶＩＮＴの基準となる電圧のトリミングが基本的
に必要でなくなるので、製造プロセスに起因するばらつ
きを回避することができ、高精度かつ安定した内部電源
電圧の基準電圧を提供することができる。また、ボンデ
ィングパッド８４からユーザが基準電圧ＶＲＥＦ１を自
由に設定することができる。
【００６８】
【発明の効果】以上のように本発明によると、内部基準
電圧のトリミング精度が外部測定装置の測定精度に依存
することがない。また、予め作成したトリミング対応表
を用いないで、実際の内部基準電圧の変動に即したトリ
ミングが可能になる。したがって、内部基準電圧のトリ
ミング精度をより一層向上させることができる。これに
より、内部電源電圧の安定化および高精度化が実現さ
れ、内部回路の動作がより一層安定する。
電圧のトリミング精度が外部測定装置の測定精度に依存
することがない。また、予め作成したトリミング対応表
を用いないで、実際の内部基準電圧の変動に即したトリ
ミングが可能になる。したがって、内部基準電圧のトリ
ミング精度をより一層向上させることができる。これに
より、内部電源電圧の安定化および高精度化が実現さ
れ、内部回路の動作がより一層安定する。
【図１】本発明の第１の実施形態に係る半導体集積回路
装置の構成を示す図である。
装置の構成を示す図である。
【図２】図１に示す半導体集積回路装置における電圧比
較判定回路の回路構成例を示す図である。
較判定回路の回路構成例を示す図である。
【図３】図１に示す半導体集積回路装置におけるヒュー
ズ選択回路の回路構成例を示す図である。
ズ選択回路の回路構成例を示す図である。
【図４】図３のヒューズ選択回路による擬似ヒューズ素
子のオンオフ制御を示す図である。
子のオンオフ制御を示す図である。
【図５】図１に示す半導体集積回路装置における検出信
号発生回路の構成例を示す図である。
号発生回路の構成例を示す図である。
【図６】図１に示す半導体集積回路装置における機能決
定回路の構成例を示す図である。
定回路の構成例を示す図である。
【図７】第１の実施形態の変形例に係る半導体集積回路
装置の構成を示す図である。
装置の構成を示す図である。
【図８】第１の実施形態に係る半導体集積回路装置の他
の構成例を示す図である。
の構成例を示す図である。
【図９】本発明の第２の実施形態に係る半導体集積回路
装置の基本構成を示す図である。
装置の基本構成を示す図である。
【図１０】本発明の第２の実施形態に係る半導体集積回
路装置の構成例を示す図である。
路装置の構成例を示す図である。
【図１１】本発明の第２の実施形態に係る半導体集積回
路装置の他の構成例を示す図である。
路装置の他の構成例を示す図である。
【図１２】従来の半導体集積回路装置の構成を示す図で
ある。
ある。
ＶＲＥＦ 内部基準電圧 ＶＥ 設定電圧 ＴＰ，ＴＮ 判定信号 ＰＥＲＩＯＤ 検出信号 ＴＥＳＴ テストモード信号 ＦＰ０〜ＦＰ２，ＦＮ０〜ＦＮ２ 擬似ヒューズ素子 ＭＰ０，ＭＰ１，ＭＮ０，ＭＮ１ トランジスタ（擬似
ヒューズ素子） １０ 内部基準電源回路 １６ ボンディングパッド（電圧印加部） ２０ 電圧比較判定回路 ３０ ヒューズ選択回路 ３０Ａ ヒューズ選択回路 ３８ プログラム部 ４０ 検出信号発生回路 ５０ 機能決定回路 ５５ モードレジスタ回路 ＶＩＮＴ 内部電源電圧 ＶＲＥＦ１ 第１の基準電圧 ＶＲＥＦ２ 第２の基準電圧 ＣＨＧ 切替信号 ８４ ボンディングパッド（電圧印加部） ８５ 内部電源発生回路 ８６ 基準電圧選択回路 ８７ 機能決定回路
ヒューズ素子） １０ 内部基準電源回路 １６ ボンディングパッド（電圧印加部） ２０ 電圧比較判定回路 ３０ ヒューズ選択回路 ３０Ａ ヒューズ選択回路 ３８ プログラム部 ４０ 検出信号発生回路 ５０ 機能決定回路 ５５ モードレジスタ回路 ＶＩＮＴ 内部電源電圧 ＶＲＥＦ１ 第１の基準電圧 ＶＲＥＦ２ 第２の基準電圧 ＣＨＧ 切替信号 ８４ ボンディングパッド（電圧印加部） ８５ 内部電源発生回路 ８６ 基準電圧選択回路 ８７ 機能決定回路
Claims (13)
- 【請求項１】 内部電源電圧の基準となる内部基準電圧
を生成する内部基準電源回路と、 外部から電圧が印加可能な電圧印加部と、 前記電圧印加部に印加された設定電圧と前記内部基準電
圧とを比較し、この比較結果を基にして、前記内部基準
電圧のトリミングの要否を判定する電圧比較判定回路と
を備えている半導体集積回路装置。 - 【請求項２】 請求項１記載の半導体集積回路装置にお
いて、 前記内部基準電源回路は、前記内部基準電圧のトリミン
グのための擬似ヒューズ素子を有しており、 当該半導体集積回路装置は、 前記電圧比較判定回路から出力された判定信号を受け
て、前記内部基準電源回路の擬似ヒューズ素子のオンオ
フを設定するヒューズ選択回路を備えていることを特徴
とする半導体集積回路装置。 - 【請求項３】 請求項２記載の半導体集積回路装置にお
いて、 前記ヒューズ選択回路の動作を監視し、この監視結果か
ら、前記内部基準電圧のトリミングの実行の有無を示す
検出信号を当該半導体集積回路装置の外部に出力する検
出信号発生回路を備えていることを特徴とする半導体集
積回路装置。 - 【請求項４】 請求項２記載の半導体集積回路装置にお
いて、 前記ヒューズ選択回路の動作を監視し、この監視結果か
ら、前記内部基準電源回路の擬似ヒューズ素子のオンオ
フの設定データを当該半導体集積回路装置の外部に出力
する検出信号発生回路を備えていることを特徴とする半
導体集積回路装置。 - 【請求項５】 請求項２記載の半導体集積回路装置にお
いて、 前記内部基準電源回路は、擬似ヒューズ素子としてトラ
ンジスタを有するものであり、 前記ヒューズ選択回路は、前記電圧比較判定回路から出
力された判定信号を受けて、前記内部基準電源回路が擬
似ヒューズ素子として有するトランジスタのゲート電位
を制御するものであることを特徴とする半導体集積回路
装置。 - 【請求項６】 請求項５記載の半導体集積回路装置にお
いて、 前記ヒューズ選択回路は、前記トランジスタに与えるゲ
ート電位を、当該半導体集積回路装置の動作モード毎に
記憶するプログラム部を有するものであることを特徴と
する半導体集積回路装置。 - 【請求項７】 請求項１記載の半導体集積回路装置にお
いて、 前記電圧印加部に印加された電圧が所定の電圧を越えて
いるとき、前記電圧比較判定回路に対して、内部基準電
圧のトリミングの要否判定の実行を指示するテストモー
ド信号を出力する機能決定回路を備えていることを特徴
とする半導体集積回路装置。 - 【請求項８】 請求項１記載の半導体集積回路装置にお
いて、 当該半導体集積回路装置外部から所定の信号を受けたと
き、前記電圧比較判定回路に対して、内部基準電圧のト
リミングの要否判定の実行を指示するテストモード信号
を出力するモードレジスタ回路を備えていることを特徴
とする半導体集積回路装置。 - 【請求項９】 内部電源電圧の基準となる内部基準電圧
を生成し、かつ、この内部基準電圧のトリミングのため
の擬似ヒューズ素子を有する内部基準電源回路と、 モードレジスタのモード設定、または内部電源電圧を基
にして動作する内部回路の動作状態に応じて、前記内部
基準電源回路の擬似ヒューズ素子のオンオフを切替設定
するヒューズ選択回路とを備え、 前記ヒューズ選択回路による擬似ヒューズ素子のオンオ
フ設定によって、前記内部基準電圧を複数種類生成可能
に構成されている半導体集積回路装置。 - 【請求項１０】 外部から電圧が印加可能な電圧印加部
を備え、 前記電圧印加部に印加された電圧を、内部電源電圧の基
準となる電圧として用いる半導体集積回路装置。 - 【請求項１１】 請求項１０記載の半導体集積回路装置
において、 前記電圧印加部に印加された電圧を第１の基準電圧とす
ると、 前記第１の基準電圧とは別の第２の基準電圧を生成する
内部電源発生回路と、 前記第１および第２の基準電圧のいずれかを、内部電源
電圧の基準となる電圧として選択する基準電圧選択回路
とを備えていることを特徴とする半導体集積回路装置。 - 【請求項１２】 請求項１１記載の半導体集積回路装置
において、 前記第１の電圧が所定の電圧を越えているとき、前記基
準電圧選択回路に対して切替信号を出力する機能決定回
路を備え、 前記基準電圧選択回路は、前記機能決定回路から切替信
号を受けたときは、前記第１の基準電圧を内部電源電圧
の基準となる電圧として選択する一方、受けないとき
は、前記第２の基準電圧を内部電源電圧の基準となる電
圧として選択することを特徴とする半導体集積回路装
置。 - 【請求項１３】 外部から入力されるデータの判定用の
参照電圧を、内部電源電圧の基準となる電圧として用い
る半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10326805A JP2000150799A (ja) | 1998-11-17 | 1998-11-17 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10326805A JP2000150799A (ja) | 1998-11-17 | 1998-11-17 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000150799A true JP2000150799A (ja) | 2000-05-30 |
Family
ID=18191912
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10326805A Pending JP2000150799A (ja) | 1998-11-17 | 1998-11-17 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000150799A (ja) |
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-
1998
- 1998-11-17 JP JP10326805A patent/JP2000150799A/ja active Pending
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