JP2002231887A - 集積回路をトリミングするための回路および方法 - Google Patents

Abstract

(57)【要約】 【課題】 トリミング電圧を設定するためにヒューズを
使用するような、集積回路のパッケージング後にトリミ
ングを行うタイプのトリミング回路の提供。 【解決手段】 レジスタ１２と；複数のプログラム可能
なトリミングセル１４Ａ〜１４Ｅと；トリミングセル１
４Ａ〜１４Ｅからの出力信号に比例したトリミング電流
Ｉｔｒｉｍを生成するためのＤ／Ａコンバータ１８と；
トリミング電流Ｉｔｒｉｍを、参照電圧の初期値Ｖ０に
対して加えられるべきトリミング電圧Ｖｔｒｉｍへと、
変換するための抵抗Ｒ０と；を具備している。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、集積回路をトリミ
ングするための回路および方法に関するものであり、よ
り詳細には、本発明は、トリミングを行うために付加的
なパッケージピンや論理を必要とすることなくパッケー
ジされた集積回路をトリミングするための回路および方
法に関するものである。本発明は、特に、信号混合タイ
プのＩＣに関連する参照電圧のトリミングに応用するこ
とができる。しかしながら、本発明は、例えば正確な電
圧によって制御されるタイプの発振器や高精度のＤＡＣ
や正確な電流源等といったような、正確な参照電圧を必
要とするようなすべてのＩＣに対して、同等に応用する
ことができる。

【０００２】

【従来の技術および発明が解決しようとする課題】アナ
ログ（信号混合型の）集積回路の製造においては、基本
的な構成ブロックは、通常、必要とされるような製造プ
ロセスによっては正確に制御されない。例えば、キャパ
シタや抵抗は、正確ではない値を有している可能性があ
り、ＭＯＳトランジスタは、正確ではないゲイン設定と
されている可能性がある。製造プロセスに存在している
変数が多すぎるために、絶対的に予測可能な結果をもた
らすことができない。しかしながら、歴史的には、アナ
ログ回路は、非常に正確な参照電圧や非常に正確な参照
周波数や正確に分率された素子を必要とすることが多
い。

【０００３】プロセスの可変性を補償するために、多く
の電子回路においては、テスト時にアナログトリミング
を使用することによって、回路の正確な動作のために必
要とされる抵抗値を設定する。典型的なトリミング技術
においては、ヒューズまたはアンチヒューズのいずれか
がそれぞれ並列接続されている各抵抗が直列接続されて
なる一連の抵抗列とされた抵抗ラダーを使用する。ヒュ
ーズとは、溶断により開放状態とされるまでは実質的に
電気的短絡状態をなすデバイスのことである。アンチヒ
ューズとは、実質的に電気的短絡状態になるまでは、電
気的に開放状態をなすデバイスのことである。

【０００４】ヒューズの溶断手法は、いくつかの形態と
することができるけれども、いずれもが特有の欠点を有
している。レーザーヒューズは、ラダー内の各抵抗素子
に対して直接的に使用することができて、抵抗を通して
の電導を可能としたりあるいは禁止したりすることがで
きる。テスト時には、分流素子を開放するためにある複
数の抵抗が選択され、これにより、直列回路に対して抵
抗値が付加される。抵抗ラダーは、ウェーハテスト時に
は、１０〜２，５６０Ωの範囲にわたって１０Ω刻みで
調節可能とされるべきである。

【０００５】アナログトリミングは、反復的に行うこと
ができる。例えば、テスト、トリム、テスト、トリム、
といったようにして、反復的に行うことができる。これ
により、トリム時の効果が測定され、必要な詳細トリミ
ングが決定される。反復的トリミングのためには、典型
的には、ウェーハテスター上に、レーザートリミングシ
ステムが設置され、テストとトリムとが交互的に行われ
る。しかしながら、テスターごとに１つずつレーザーシ
ステムを設置することは、非常に高価なことである。レ
ーザーは、テストを待っている待ち状態となっているこ
とが多い。さらに、テストシステムとレーザーとのいず
れか一方だけが故障した場合、双方を使用することがで
きなくなる。

【０００６】他の手法は、抵抗ラダーに対して、ツェナ
ー型のアンチヒューズを使用することである。そのよう
な素子は、テスター上において安価にトリミングを行う
ことができ、そのため、反復的テストを、テスター上に
おいて１回のパスで行うことができる。ツェナー型のア
ンチヒューズは、プログラムのために大きな電圧を必要
とする。チップ上にそのような大きな電圧がもたらされ
ることは、ＩＣの残部に対して、特に低電圧動作に対し
て、悪影響を及ぼしてしまう。そのため、各アンチヒュ
ーズは、それぞれ個別の外部パッドおよびプローブカー
ドを必要とする。このことは、テストパッドのためのダ
イボンディング領域の前におけるプログラムビットカウ
ントを５〜１０ビット程度に制限してしまい、プローブ
カードを必要とするという複雑さが、受け入れがたいも
のとなる。

【０００７】一般に、反復的テストは、時間のかかる高
価なプロセスである。したがって、多くのトリミング技
術においては、所望のアナログ回路動作を得るために直
列ストリング内のどの複数の抵抗を包含すべきかを評価
するに際して、ただ１回だけのパスを使用する。よっ
て、テスト測定の結果を受けて、使用者は、分流用ヒュ
ーズ素子を溶断する。これにより、回路は、計画通りに
動作することが期待される。ヒューズの溶断プロセスに
おいては、典型的には、テストセットからオフラインで
レーザートリミングを行って高分子材料をカットし、分
流素子を開放する。回路は、適正なトリミングを検証す
るために、テストセットへと復帰することができる。次
なるテストが失敗であれば、分流用ヒューズ素子を復活
させることが困難であることにより、この部分は、典型
的には、削除される。

【０００８】さらに、このようなプロセスは、ウェーハ
レベルにおいて行われる。すなわち、ＩＣのパッケージ
ングを行う前に行われる。そのため、プローブカードや
長いケーブル等を必要とし、各ＩＣに関して手間と時間
のかかる作業となってしまう。パッケージングプロセス
時（例えば、ダイボンディング、カット、セラミック封
入またはプラスチック封入）には、ＩＣは、機械的な応
力と化学的な応力とを受ける。このことにより、再度、
ウェーハトリミングプロセスにおいて既にトリミングが
行われた部材のパラメータが変更されてしまう。このた
め、ウェーハレベルでのトリミングは、あまり魅力的な
手法ではない。ウェーハレベルでのトリミング手順の部
分的改良は、Russell 氏他に対して付与された米国特許
明細書第５，０７９，５１６号に見出すことができる。
この特許文献は、ＩＣのパッケージング前に行われたウ
ェーハトリミングプロセスにおけるすべての不一致を補
正するように動作するような、LF155 BIFET （登録商
標）という一体型JFET入力オペアンプに対しての、パッ
ケージング後における（すなわち、組立後における）ト
リミングのための回路および方法を開示している。この
特許文献に開示されたタイプの JFET ＩＣは、バランス
パッケージピン（３８および３９、図２）を備えてい
る。これらバランスパッケージピンは、通常、外部ポテ
ンショメータに取り付けることによってパッケージング
後のオフセット電圧を調節するために使用される。しか
しながら、上記の特許文献は、既に説明したようなバラ
ンスピンを使用することによって、内部トリミング手順
に影響を与えるような、チップ上に設置するタイプのト
リミング回路を提案するものである。また、上記特許文
献においては、バランスピンを、トリミング後の回路残
部から絶縁する。このため、トリミング値を、使用者に
よるバランスピンからの偶発的入力によって変更するこ
とができない。しかしながら、トリミング後において
は、バランスピンは、不活性なままであり、構成の都合
上、ＩＣによって使用することができない。よって、バ
ランスピンは、ＩＣ上において無用のスペースを占有す
ることとなり、パッケージピンやチップの『実際寸法』
を最小化するに際しては重大な問題となる。加えて、上
記特許文献に開示されたタイプの最近の JFET ＩＣは、
外部バランスピンを有していない。そのため、上記特許
文献において提案されたトリミングプロセスを使用する
ことができず、そのようなプロセスの代わりに、ウェー
ハレベルでのトリミングプロセスを使用するしかない。
したがって、上記特許文献を、最近のＩＣパッケージに
合わせて変更しようとすれば、この場合のトリミング回
路は、トリミングのためだけに使用される付加的なパッ
ケージピンを必ず必要とすることとなる。

【０００９】加えて、ヒューズおよび／またはツェナー
ダイオードを使用した従来のトリミングプロセスにおい
ては、ヒューズの溶断またはダイオードの消去を行うの
に、かなり大きな入力電流を必要とする。ＩＣ内におい
て大きな電流を必要とすることは、高電流状況から他の
部材を絶縁するための付加的な手段を要することは、理
解されるであろう。加えて、そのような高電流は、ＩＣ
上において大きな電力を必要とするものであり、これは
望ましくないことである。

【００１０】したがって、付加的な外部パッケージピン
を必要とすることなく、ＩＣのパッケージピンを使用す
ることができ、さらに、トリミング後には、不要となっ
たパッケージピンを、ＩＣのそれぞれの用途のために使
用可能とするような、チップ上に設置されパッケージン
グ後にトリミングを行うタイプのトリミング回路が要望
されている。また、ＩＣの機能を妨害することがないよ
うにさらにトリミングプロセスの実行のためにＩＣ内に
さらなる付加的な部材を導入しなくても済むように、Ｉ
Ｃの残部の絶縁のために使用することができる、トリミ
ング回路を提供することが要望されている。また、動的
に構成されていて、ＩＣ内に組み込まれているそれぞれ
素子のチップ間許容誤差に対して鈍感であるような、ト
リミング回路および方法が要望されている。

【００１１】したがって、本発明の目的は、トリミング
電圧を設定するためにヒューズを使用するような、集積
回路のパッケージング後にトリミングを行うタイプのト
リミング回路および方法を提供することである。

【００１２】本発明の他の目的は、トリミング手順を行
うために付加的なピンを必要とはしないような、集積回
路のパッケージング後にトリミングを行うタイプのトリ
ミング回路および方法を提供することである。

【００１３】

【課題を解決するための手段】本発明は、チップ上に設
置されパッケージング後にＩＣの参照電圧のトリミング
を行うタイプのプログラム可能なトリミング回路を提供
することによって、上記の目的および他の目的を達成す
る。プログラム可能なトリミング回路は、テストビット
信号のシーケンスと設定ビット信号のシーケンスとを生
成するように制御されるレジスタを具備している。複数
のプログラム可能なトリミングセル回路が、レジスタに
対して選択的に接続されて、各セル回路が、レジスタか
らテストビット信号および設定ビット信号を受領する。
トリミングセル回路は、供給されたテストビット信号ま
たは設定ビット信号のそれぞれと同じ出力信号を生成し
得るように構成されている。デジタルアナログコンバー
タ回路が、出力信号に対して接続され、出力信号に比例
したトリミング電流信号を生成する。トリミング電流
は、電流生成器と電圧参照ブロックとの間に配置された
抵抗に対して適用され、トリミング電圧へと変換され
る。トリミング電圧信号は、参照電圧の初期値を調節す
るのに利用可能な符号と大きさとを有している。トリミ
ング電圧が、ＩＣによって生成された参照電圧の初期値
に対して加えられる。

【００１４】好ましい実施形態においては、トリミング
セル回路は、第１入力と第２入力とを有しているととも
に第２入力がテストビット信号に対して選択的に接続さ
れているＯＲゲートを備えている。トリミングセル回路
は、さらに、設定回路部を備えている。設定回路部は、
設定ビット信号に対して選択的に接続される制御ノード
と導電ノードとを有した第１スイッチと、第１スイッチ
の導電ノードに対して接続される制御ノードとＩＣによ
って供給される共通電圧レールに対して接続される活性
ノードとＯＲゲートの第１入力に対して接続される導電
ノードとを有した第２スイッチと、を備えている。公称
電流源が、第２スイッチと並列接続されていてＯＲゲー
トの第１入力と電圧レールとに接続されている。ヒュー
ズが、ＩＣによって供給されるグラウンド電位とＯＲゲ
ートの第１入力との間に接続されている。設定ビット信
号は、第１スイッチおよび第２スイッチの導電状態と、
ＯＲゲートの第１入力への入力値と、を制御するように
なっている。

【００１５】動作時には、好ましいトリミング回路は、
以下のように動作する。すなわち、設定ビットがハイで
あれば、第１スイッチと第２スイッチとの双方が導通状
態とされ、電圧レールとグラウンドとの間においてヒュ
ーズを介した導電経路が確立され、この導電経路の確立
により、ヒューズが溶断されて、電圧レールがＯＲゲー
トの第１入力に対して恒久的に接続されるようになって
いるとともに、設定ビットがローであれば、第１スイッ
チと第２スイッチとの双方が非導通状態とされてヒュー
ズが溶断されずに残り、電圧レールとグラウンドとの間
においてヒューズと電流源とを介した導電経路が確立さ
れ、これにより、ＯＲゲートの第１入力にローという入
力値が生成されるようになっている。

【００１６】方法の形態において、本発明は、集積回路
（ＩＣ）のための参照電圧をトリミングするための方法
であって、ＩＣによって生成される参照電圧信号の初期
値を測定し；初期値信号を、高精度参照電圧信号と比較
し；初期値信号と高精度信号との間の差の符号を表す制
御信号を生成し；複数のトリミングセル回路を制御する
ことによって、トリミング電流の符号および大きさを表
すビットシーケンスを生成し；ビットシーケンスに比例
した大きさおよび符号を有したトリミング電流を生成
し；トリミング電流生成器とＩＣ電圧参照ポートとの間
に配置された抵抗によって、トリミング電圧を生成し；
トリミング電圧を初期値信号に対して加算し、得られた
信号が高精度参照電圧信号と適切に等しいかどうかを決
定し；加算によって得られた信号が高精度参照電圧信号
と適切に等しい場合には、トリミングセル回路によって
生成されたビット値を恒久的に設定する。好ましい方法
においては、さらに、ビット値の恒久的設定の後に、Ｉ
Ｃからトリミングセル回路を絶縁する。

【００１７】

【発明の実施の形態】以下の詳細な説明においては、好
ましい実施形態および好ましい使用方法を参照して説明
を行うけれども、本発明がこれら好ましい実施形態およ
び好ましい使用方法に限定されないものであることは、
当業者であれば、理解されるであろう。むしろ、本発明
は、広い範囲を有したものであって、添付の請求範囲に
よって限定されるものである。

【００１８】本発明の他の特徴点および利点は、添付図
面を参照した以下の詳細な説明により、明瞭となるであ
ろう。

【００１９】図１〜図４は、本発明による参照電圧トリ
ミング回路の一例を詳細に示す回路図である。本発明に
よるトリミング回路およびトリミング方法を詳細に説明
する前に、ＩＣ（１０）が、ここで使用される共通の部
材を備えていることに注意されたい。当業者であれば理
解されるように、信号混合型のＩＣパッケージは、一般
に、ＩＣの機能全体に関して使用される複数のパッケー
ジピンを備えている。それぞれのＩＣ固有の機能は、本
発明においては重要ではなく、ＩＣは、Ｄ／Ａコンバー
タ回路、Ａ／Ｄコンバータ回路、オペアンプ、ＶＣＯ回
路、等を備えることができる。図１〜図４に示す例にお
いては、ここで使用されているパッケージピンは、ＶＤ
Ｄ（例えば、共通電圧レール）（２８）と、ＧＮＤ（例
えば、グラウンド）（２６）と、ＩＣによって生成され
てパッケージの特定の用途（例えば、機能）に関して正
確な値を有した内部参照電圧ＶＲＥＦ（２０）と、を備
えている。信号混合型のＩＣパッケージは、さらに、典
型的には、Ｉ／Ｏ信号ラインと、Ｉ／Ｏ信号ライン（す
なわち、データバス）を制御するために内部バスコント
ローラ（この例においては、ＳＭＢＵＳ ＩＣコントロ
ーラ（４２））に対して動作するためのパッケージピン
とを備えており、および／または、共通バスピン出力用
バスピンと、ＳＭＢＣＬＫ（２２）と、ＳＭＢＤＡＴＡ
（２４）と、を備えている。図１〜図４に示されたバス
（ＳＭＢＣＬＫ（２２）およびＳＭＢＤＡＴＡ（２
４））は、Ｉ²Ｃ バス構成として示されている。しかし
ながら、これに代えて、ＰＣＩバス構成や、ＵＳＢや、
１３９４や、あるいは、当該技術分野において公知なよ
うな他のバス構成とすることもできる。バスが、ＩＣ
（１０）に関連した内部レジスタ（１２）を制御したり
アドレッシングしたりするために使用可能である限りに
おいては、本発明においては、バスの特定のタイプは、
重要ではない。図１〜図４に示された例における構成
が、ＶＲＥＦピン（５６）上に現れるような参照電圧を
トリミングするためのものであることに注意されたい。
本発明は、付加的なピンを必要としないとともにさらに
トリミング手順のために内部レジスタ（１２）を使用し
その完了時には内部レジスタがＩＣによって使用可能と
されるような、パッケージング後における参照電圧（Ｖ
ＲＥＦ）トリミング回路および方法を提供することを意
図したものである。加えて、トリミング回路は、パッケ
ージピンをＩＣによって意図した通りに使用可能とし得
るよう、テスト時に使用されるパッケージピンを解放す
るための絶縁回路を備えている。以下において説明する
これら構成部材は、ＩＣの機能に関係なく、ＩＣパッケ
ージに関して共通のものであることを認識されたい。

【００２０】好ましくは、本発明による参照電圧トリミ
ング回路は、最適トリミング値をもたらし得るようにプ
ログラム可能なものであり、最適値を恒久的に設定する
ためのヒューズを備えている。概観すれば、本発明は、
１）ＩＣ参照電圧の初期値（Ｖ０）を決定し、その初期
値を、既知の高精度参照信号と比較することにより、参
照電圧のオフセットを決定するという操作と、２）トリ
ミング回路をビットカウントでもってプログラミングし
てトリミング電流を生成し、そのトリミング電流をトリ
ミング電圧へと変換し、トリミング電圧の分だけ参照電
圧（Ｖ０）を加減する（増加させるまたは減少させる）
ことにより、所定の許容範囲内において参照電圧を得る
という操作と、３）トリミング信号（よって、参照電
圧）の値を恒久的に固定し、トリミング回路を、内部Ｉ
Ｃレジスタおよびパッケージピンから絶縁するという操
作と、の３つの主要操作を備えている。これら各操作、
および、それらを実行するための好ましい回路につい
て、以下、個別に説明する。

【００２１】［テストインターフェース回路およびＶ０
の測定］明瞭化のために、ＶＲＥＦの初期読取値を、以
下、Ｖ０と称することにする。ＩＣ参照電圧Ｖ０を測定
するために、また、テスト手順の実施のためにＩ／Ｏラ
イン（２２，２４）を介してＩＣを制御するために、テ
ストインターフェース（５０）が設けられている。テス
トインターフェースは、高精度比較器（５２）を備えて
いる。この高精度比較器は、ＩＣ参照電圧（ＶＲＥＦ）
と、生成器（５４）によって内部で生成される高精度参
照信号Ｖｒｅｆ（７２）と、を比較する。ＶＲＥＦのた
めに必要なトリミング量を正確に決定するためには、信
号生成器（５４）が、ＶＲＥＦの所望解像度よりも大き
な精度を有した参照信号（７２）を生成することが好ま
しい。高精度参照信号Ｖｒｅｆ（７２）と参照信号Ｖ０
（５６）とを（比較器（５２）において）比較すること
により、Ｖｒｅｆに対してのＶ０の符号を表す制御信号
（５８）が生成される。テストインターフェース回路
は、好ましくは、さらに、バスコントローラ（６２）を
備えている。このバスコントローラは、バスコントロー
ラ（４２）に対して（Ｉ／Ｏライン（２２，２４）を介
して）データを書き込み得るように、適切に構成されて
いる。バステストコントローラ（６２）は、後述するよ
うなレジスタ（１２）に対しての読込操作／書込操作を
制御し得るよう、（ＩＣの内部に設置されている）バス
コントローラ（４２）に対してのインターフェースをな
すように設けられている。テストインターフェースは、
好ましくは、さらに、トリミング手順時（後述）にＶ０
に対してなされる加減調整を観測するための、電圧計
（６０）を備えている。制御信号（５８）がまず最初に
決定された後に、この制御信号は、テストコントローラ
（６２）を制御するために使用される。ここで、Ｖ０＞
Ｖｒｅｆと仮定すれば、制御信号（５８）は、負（−）
となり、トリミングによってＶ０の値を減少させる必要
があることを示すこととなる。同様に、Ｖ０＜Ｖｒｅｆ
であれば、制御信号（５８）は、正（＋）となり、トリ
ミングによってＶＲＥＦ（Ｖ０）の値を増大させる必要
があることを示すこととなる。Ｖ０の決定後には、コン
トローラ（６２）（テストインターフェース（５０）に
属しているコントローラ）は、制御信号（５８）の値に
基づいて、コントローラ（４２）（ＩＣ（１０）に属し
ているコントローラ）に対して命令を出す。これによ
り、後述のトリミングテスト手順が開始される。

【００２２】図５は、Ｖ０の初期読取および制御信号
（５８）の符号の決定のための、好ましいフローチャー
ト（１００）を示している。明瞭化のために、図１〜図
４に関連して上述した構成部材（すなわち、比較器（５
２）と高精度参照信号生成器（５４）とを備えているテ
ストインターフェース（５０））については、以下、参
照符号なしで参照する。まず最初に、ステップ１０２に
おいて、テストインターフェースが、ＩＣ参照電圧の初
期値Ｖ０を読み込む。ステップ１０４において、テスト
インターフェースが、Ｖ０と、高精度参照電圧Ｖｒｅｆ
と、を比較する。ステップ１１０において制御信号を生
成するために、比較器が、Ｖｒｅｆ＞Ｖ０であるか（ス
テップ１１２）、あるいは、Ｖｒｅｆ＜Ｖ０であるか
（ステップ１１４）を決定する。Ｖｒｅｆ＞Ｖ０であれ
ば、テストインターフェースは、トリミング電圧をＶ０
に対して加えなければならないという結論を下し、ステ
ップ１１６において、符号制御信号を正（＋）とする。
逆に、Ｖｒｅｆ＜Ｖ０であれば、テストインターフェー
スは、トリミング電圧をＶ０から差し引かなければなら
ないという結論を下し、ステップ１１８において、符号
制御信号を負（−）とする。ステップ１１６の次におい
ては、テストインターフェースは、ステップ１２０にお
いて、内部ＩＣレジスタを制御して、符号ビット＝１を
割り当てる。符号ビット＝１というのは、トリミング電
圧の符号を正とすべきことを表している。一方、ステッ
プ１１８の次においては、テストインターフェースは、
ステップ１２２において、内部ＩＣレジスタを制御し
て、符号ビット＝０を割り当てる。符号ビット＝０とい
うのは、トリミング電圧の符号を負とすべきことを表し
ている。いずれにしても、コントローラは、所定しきい
値内へと参照電圧Ｖ０をトリミングし得るよう、テスト
手順を開始する。好ましいテスト手順は、図６に示され
ている（後述）。

【００２３】［ビットカウントのトリミングおよび好ま
しいトリミング回路］さて、チップ上に設置されるトリ
ミング回路に関して概観すれば、好ましい構成は、符号
表示トリミングセル（１４Ａ）と、ＩＣレジスタ（１
２）に対して選択的に接続される複数のトリミングセル
（１４Ｂ、１４Ｃ、１４Ｄ、１４Ｅ）と、を備えてい
る。各トリミングセルは、ビットカウントのうちの、Ｌ
ＳＢからＭＳＢに向けての、１ビットを形成する。テス
トセル（１４Ａ）は、符号ビットの生成セルとして示さ
れている。符号ビットの値は、ここで説明するビットカ
ウント手順時においては、不変に（一定に）維持され
る。付加的なセル（１６）が、アクセスを制御するため
に、また、テストセル（１４Ａ〜１４Ｅ）を絶縁するた
めに、設けられている。容易に製造するためにはまた全
体的に再現性良く製造するためには、セル（１４Ａ〜１
４Ｅ、１６）は、互いに実質的に同一のものとすること
（詳細に後述する点は除いて）が好ましい。各トリミン
グセル（１４Ａ〜１４Ｅ）は、テスト入力（Ｔ）および
設定入力（Ｓ）という、レジスタ（１２）からの２つの
入力を有している。したがって、各トリミングセル（１
４Ａ〜１４Ｅ）は、好ましくは、テスト回路と設定回路
とを備えている。制御セル（１６）は、レジスタ（１
２）から単一の入力（ＯＰＥＮとして示されている）を
有している。ビットカウント時には、レジスタ（１２）
は、テストセル（１４Ｂ〜１４Ｅ）に対して、それぞれ
のビットテストライン（Ｔ）上における現在のビットカ
ウントを供給する。好ましくは、テスト手順時には、レ
ジスタは、適正な最適ビット値が決定されて最適ビット
値がシミュレートされるまでは、設定回路に対して０と
いうビット値を供給することにより各トリミングセルの
設定回路を不活性な状態に維持する。トリミングセル
（１４Ａ〜１４Ｅ）として好ましい回路構成につき、以
下においてより詳細に説明する。

【００２４】各テストセル（１４Ａ〜１４Ｅ）は、好ま
しくは、ＯＲゲート（３０）と、電流源（３２）と、ト
ランジスタ対（ＭＮ（３６）およびＭＰ（３４））と、
ヒューズ（４８）と、を備えている。各テストセルは、
テスト手順と設定手順とを実行し得るよう構成されてい
る。この目的のために、図１〜図４に示す好ましい実施
形態においては、各テストセルは、テスト回路と設定回
路とを備えている。複数のトランジスタと電流源とヒュ
ーズとは、レジスタ（１２）からの設定ビット入力
（Ｓ）に対して接続されており、また、ＯＲゲートに対
して接続されている。テスト操作時には、設定ビット入
力（Ｓ）がローに保持され、これにより、設定回路が不
活性な状態とされる。テストに際しては、テストビット
信号（Ｔ）が、レジスタから（転送ゲート（３８）を介
して）ＯＲゲートへと、直接的に接続される。テストビ
ット信号は、コントローラ（４２）によって生成された
ものである。抵抗（Ｒ１，Ｒ２）は、当業者には理解さ
れるようにトランジスタ（ＭＮ、ＭＰ）のためのバイア
ス抵抗として設けられたものであり、本発明の理解にお
いては本質的なものではない。同様に、ヒューズが溶断
された際にＯＲゲート（３０）が浮いた状態となること
を防止するために、抵抗（Ｒ３）が設けられている。両
トランジスタは、当該セルに関して適正なビット値が決
定された後に各セルにおけるヒューズ（４８）を溶断す
るために、使用される。溶断操作については、図３を参
照して後述する。トランジスタＭＮ（３６）は、好まし
くは、低電力のｎＭＯＳトランジスタとされ、設定ビッ
ト（レジスタ（１２）からのビット出力（Ｓ））によっ
て制御される。ＭＮのドレインは、ＩＣの電圧源（ＶＤ
Ｄ）に対して（バイアス抵抗（Ｒ２）を介して）、ま
た、ＭＰ（３４）のゲートに対して、接続されている。
トランジスタ（ＭＰ）は、好ましくは、高電力のｐＭＯ
Ｓトランジスタとされ、ソースがＶＤＤに対して接続さ
れ、ドレインがＯＲゲート（３０）に対して接続されて
いる。また、ＭＰのソースに対しては（および、ＭＮの
ドレインに対しては）、電流源（ＩＧ）が接続されてい
る。電流源は、同様に、図示のように、ＯＲゲート（３
０）とヒューズ（４８）とに対して接続されている。Ｍ
Ｐは、ＩＧと並列に接続されており、両者は、ヒューズ
とグラウンドＧＮＤ（２６）とに対して接続されてい
る。好ましくは、ヒューズ（４８）は、金属製またはポ
リシリコン製の抵抗とされる。最も好ましくは、ヒュー
ズ（４８）は、電気的な過度の応力によって溶断され
る。例えば、金属タイプの抵抗は、１Ａ／５Ｖという最
大電気応力値（すなわち、定格値）を有したものとさ
れ、ポリシリコンタイプの抵抗は、０．１Ａ／５Ｖとい
う最大電気応力値（すなわち、定格値）を有したものと
される。理解されるように、ヒューズ（４８）の値は、
この例示に限定されるものではなく、公知のすべてのタ
イプのヒューズが、本発明の範囲内において使用可能で
ある。したがって、電流源（３２）は、好ましくは、ヒ
ューズ（４８）を溶断するのに必要な電流値よりも数桁
小さいような値の電流を生成する（例えば、たいていの
応用に対しては、１μＡで十分である）。

【００２５】トリミングプロセス時には、テストインタ
ーフェース（５０）のコントローラ（６２）は、（例え
ば、Ｉ／Ｏライン（ＳＭＢＣＬＫおよびＳＭＢＤＡＴ
Ａ）を介して）ＩＣ（１０）のコントローラ（４２）に
命令を出して、内部レジスタ（１２）を制御し、テスト
ビット（Ｔ）信号ラインとして既に提示されているビッ
トに関して、ビットカウント手順を開始する。加えて、
符号表示トリミングセル（１４Ａ）に対してのテストビ
ット入力は、不変に維持される。この部分は、ビットカ
ウントシーケンスの一部ではない。テストセル（１４
Ａ）に対して供給される符号ビット（Ｔ）は、上記のよ
うな制御信号（５８）によって決定される。残りのテス
トセル（１４Ｂ〜１４Ｅ）は、レジスタ（１２）から
（テスト信号ライン（Ｔ）を介して）、ビットカウント
シーケンスを反映した入力データを受領する。ビットカ
ウントが、ＬＳＢからＭＳＢへと進むことが好ましい。
すなわち、テスト手順時におけるビットカウントは、４
ビットの解像度のトリミング手順に関しては、０００
１，００１０，００１１，０１００，…，１１１１とい
う順で（すなわち、ＬＳＢからＭＳＢへと）進められ
る。この例においては、各ビットカウントにおいて、
（レジスタ（１２）内における）テストビット３，５，
７，９が、増分されることとなる。当業者であれば、こ
れら特定のビットの選択に格別の重要性がないこと、お
よび、これら選択が例示のためだけに示されているこ
と、を理解されるであろう。さらに、当業者であれば、
所望の解像度を得るために任意の数のテストセルを設け
ることができること、および、図１〜図４に示す回路図
が単なる例示に過ぎないこと、を理解されるであろう。

【００２６】各カウントステップにおいて、テストセル
は、各ビット値を通過させ、ＯＲゲート（３０）へと伝
達する。各ＯＲゲートからの出力信号は、電流Ｄ／Ａコ
ンバータ（電流ＤＡＣ、１８）への入力となる。ビット
値は、電流ＤＡＣ（１８）を使用して、加算され、トリ
ミング電流（Ｉｔｒｉｍ）へと変換される。電圧降下Ｖ
ｔｒｉｍ（７０）が、初期参照値（Ｖ０）に対して加え
られ、これにより、ＶＲＥＦが生成される。したがっ
て、ＶＲＥＦは、Ｖ０（ＶＲＥＦの初期値）にトリミン
グ電圧（Ｖｔｒｉｍ）を加算したものの関数として、決
定される（すなわち、ＶＲＥＦ＝ｆ（Ｖ０＋Ｖｔｒｉ
ｍ））。この目的のために、トリミング抵抗Ｒ０が設け
られていて、Ｖｔｒｉｍを生成し得るように、Ｉｔｒｉ
ｍに対して接続されている。手順全体にわたってＲ０が
不変（一定）である限りにおいては、Ｒ０の値は重要で
はない。電流ＤＡＣ（１８）は、アナログ電流（Ｉｔｒ
ｉｍ）を形成する。アナログ電流（Ｉｔｒｉｍ）の絶対
値は、テストビットの関数である。すなわち、ビット＿
０、ビット＿１、ビット＿２、ビット＿３（テストセル
１４Ｂ、１４Ｃ、１４Ｄ、１４Ｅのそれぞれからの出
力）の関数である。Ｉｔｒｉｍの符号は、上述のように
制御信号（５８）によって示されているビット＿ｓによ
って決められる。

【００２７】まず最初に、テストセル（１４Ａ〜１４
Ｅ）が、セル（１６）によって、レジスタ（１２）から
のデータを受け入れ得るように開放される。セル（１
６）（ここでは、開放／絶縁セルとして参照される）
は、ＯＰＥＮ信号ライン（４０）を制御する。レジスタ
（１２）からの各入力データライン（ＴおよびＳ）と、
各セル（１４Ａ〜１４Ｅ）と、の間には、複数の転送ゲ
ート（３８Ａ〜３８Ｅ）が接続されている。転送ゲート
（３８Ａ〜３８Ｅ）は、ＯＰＥＮ信号ライン（４０）に
よって制御される。テスト手順時および設定手順時に
は、ＯＰＥＮ信号ラインは、レジスタ（１２）からのデ
ータをテストセル（１４Ａ〜１４Ｅ）内へと流通させ得
るように、転送ゲート（３８Ａ〜３８Ｅ）を制御する。
これを得るため、セル（１６）は、テストセル（１４Ａ
〜１４Ｅ）と同様の構成とされているものの、単一の入
力（ＯＰＥＮ）によって動作するものとされており、さ
らに、インバータ（反転器）（４４）を備えている。テ
スト手順時および設定手順時には、ＯＰＥＮビットは、
ローに維持される。これにより、インバータの出力は、
ハイとされ、転送ゲート（３８Ａ〜３８Ｅ）を開放す
る。

【００２８】図１〜図４に示す例においては、符号信号
（５８）が負に決定されている（すなわち、Ｖ０＞Ｖｒ
ｅｆ）と仮定すれば、電流（Ｉｔｒｉｍ）が（よって、
トリミング電圧（Ｖｔｒｉｍ）が）負となり、負の値と
されたＩｔｒｉｍがＶ０に対して（変換後に）加算され
ることとなる。変換により、負電流を生成し得るよう電
流ＤＡＣに対しては、符号ビットは０である。この場
合、コントローラ（６２）は、コントローラ（４２）に
命令を出して、テスト手順全体を通して、レジスタが、
セル（１４Ａ）に関するテストビット信号ライン（Ｔ）
（図におけるビット１）については０というビット値を
維持することを確保する。さて、図２に示すように、ト
リミングテスト手順が実行中であって、テストビット
３，５，７，９が、それぞれ０，０，１，１という値を
有しているものと仮定する。電流ＤＡＣは、これらビッ
ト値に基づいて、電流（Ｉｔｒｉｍ）を生成する（電流
（Ｉｔｒｉｍ）が、さらに、抵抗（Ｒ０）によって、比
例したトリミング電圧（Ｖｔｒｉｍ）を生成する）。Ｖ
ｔｒｉｍがＶ０に対して加えられ、比較器（５８）にお
いて、再度Ｖｒｅｆと比較される。この操作が、各ビッ
トカウントに関して、順次的に行われる。ビット＿１＝
０であることに注意されたい。そのため、Ｉｔｒｉｍが
負となり、Ｖｔｒｉｍも負となる。比較によって符号を
変化させたような制御信号（５８）が生成されたときに
は（例えば、ＶＲＥＦがＶｒｅｆよりも小さくなっ
た）、Ｖｔｒｉｍが１ＬＳＢというしきい値内において
確立されたことが確認される。コントローラ（６２）
は、設定段階へと移行するために、コントローラ（４
２）に対して命令を出して、ビットカウントシーケンス
を停止させレジスタ内の電流ビットシーケンスを保持さ
せる。

【００２９】図示の例においては、適正なビットシーケ
ンスが、テストセル（１４Ｂ、１４Ｃ、１４Ｄ、１４
Ｅ）のそれぞれに対して０，０，１，１として決定され
たことを仮定している（図２参照）。テストセル（１４
Ａ）に関しては、Ｖｔｒｉｍが負であるべきことが決定
されていることから、セル（１４Ａ）は、０という値と
されている。このことは、単なる例示に過ぎず、本発明
を特定のビットシーケンスに限定するものではない。

【００３０】図６は、トリミング電圧（Ｖｔｒｉｍ）の
値を得るための好ましいトリミングテスト手順を表すフ
ローチャート（２００）を示している。明瞭化のため
に、図１〜図４に関連して上述した構成部材（すなわ
ち、比較器（５２）と高精度参照信号生成器（５４）と
を備えているテストインターフェース（５０）、およ
び、トリミングセル（１４Ａ〜１４Ｅ）と絶縁セル（１
６）とレジスタ（１２）と転送ゲートとを備えてなる、
ＩＣ（１０）に関連したトリミング部材）については、
以下、参照符号なしで参照する。符号制御信号（５８）
の符号が決定された後には、テスト手順は、ステップ２
０２において、ビットカウント手順を開始するために、
ＩＣデータバスおよび内部レジスタを制御することによ
って開始される。ステップ２０４において、符号制御信
号の符号を反映した符号ビットが、レジスタ内に割り当
てられる。ステップ２０６においては、所定の所望の解
像度（すなわち、ビット深さ）に応じて、複数の（ｎ個
の）テストビットが、レジスタ内において割り当てられ
る。トリミングセル回路にアクセスするために、ステッ
プ２０８において、ＯＰＥＮビットが、レジスタ内に割
り当てられる。これにより、トリミングセルとレジスタ
とが接続される。ステップ２１０において、レジスタ
は、ＬＳＢからＭＳＢに向けての順次的なテストビット
のカウントの開始を制御する。ステップ２１２において
は、各カウントにおいて、各テストビットが、対応する
トリミングセル内に配置される。ステップ２１４におい
ては、各カウントにおいて、テストビットどうしが加算
され、ステップ２１６においては、加算されたテストビ
ットが変換されて、トリミング電流（Ｉｔｒｉｍ）が生
成される。ステップ２１６においては、Ｉｔｒｉｍの絶
対値が決定される。Ｉｔｒｉｍの符号は、ステップ２１
８において、符号ビットを使用して決定される。Ｉｔｒ
ｉｍは、抵抗（Ｒ０）へと流入し、Ｉｔｒｉｍに比例し
た電圧降下（Ｖｔｒｉｍ）（ここで、Ｖｔｒｉｍ＝Ｉｔ
ｒｉｍ × Ｒ０）が生成される。ステップ２２０におい
ては、Ｉｔｒｉｍ×Ｒ０（＝Ｖｔｒｉｍ）が、Ｖ０に対
して加えられる。テストインターフェースは、Ｖ０＋Ｖ
ｔｒｉｍの値を読み取り、ステップ２２２において、Ｖ
０＋Ｖｔｒｉｍと、高精度参照電圧（Ｖｒｅｆ）と、を
比較する。テストインターフェースは、テストインター
フェースの制御ビットが値を変化させたかどうかを決定
する（ステップ２２４）。この時点で値が変化したとき
には、この時点でのビット値が保持され、トリミング回
路がレジスタから絶縁される。これについては、図７を
参照して後述する。ステップ２２４において変化がなか
ったときには、テストインターフェースは、ステップ２
２８において、与えられたビット解像度においてＩｔｒ
ｉｍが最大であるかどうかを決定する。最大である場合
には、ステップ２３０において、ＩＣが不良品であるこ
とが決定され、手順が停止される。最大でない場合に
は、ステップ２３４において、電流ビットカウントがＩ
ｔｒｉｍとして適切な値に到達していないものと認識さ
れ、次なるカウント手順が繰り返される。ステップ２２
４において制御信号の符号が変化したときには、ステッ
プ２３６において、Ｉｔｒｉｍが所定のビット解像度
（ｎ）の制限内において（すなわち、１つのＬＳＢ内に
おいて）確立されたことが認識される。ステップ２３８
においては、これらビット値によりＩＣが実行されて、
Ｉｔｒｉｍが適切なトリミング電圧Ｖｔｒｉｍを生成す
ることが保証される。テストインターフェースは、ステ
ップ２４０において、これらビット値をメモリ内に保持
する。これらビット値は、セルをトリミングするために
使用される（ステップ２４２、図７を参照して後述）。

【００３１】［トリミング値の設定およびトリミング回
路の絶縁］次に、図３に示すように、適正なビットシー
ケンスが既に決定されたものと仮定すると、コントロー
ラ（６２）は、コントローラ（４２）に対して命令を出
すことによって、レジスタ（１２）内において、テスト
ビットの値を、各トリミングセルに関してそれぞれ対応
する設定（Ｓ）ビットラインへとシフトさせる。図示の
例においては、ビット（０および１）は、テストセル
（１４Ａ）内のそれぞれ設定ビット（Ｓ）およびテスト
ビット（Ｔ）への入力である。ビット（２および３）
は、テストセル（１４Ｂ）内のそれぞれ設定ビット
（Ｓ）およびテストビット（Ｔ）への入力である。これ
らは、図示のように、テストセル（１４Ａ〜１４Ｅ）に
関して同様である。この例においては、ビット１がビッ
ト０へとシフトされ、ビット３がビット２へとシフトさ
れ、ビット５がビット４へとシフトされる。これらは、
テストセル（１４Ａ〜１４Ｅ）に関して同様である。ビ
ットを図示のようにシフトさせることにより、各テスト
セルに関連した設定回路が駆動される。例えば、好まし
い設定回路の動作は、次のようなものである。この構成
においては、テストセル内の特定のビットが１であれ
ば、そのビットに対してのヒューズが溶断されて、その
セルの出力が恒久的に１に設定されることは理解される
であろう。同様に、テストセル内の特定のビットが０で
あれば、そのビットに対してのヒューズが溶断されるこ
とはなく、そのセルの出力が恒久的に０に設定される。

【００３２】［設定ビット＝１］図３を参照して、以下
の説明は、図示のように設定ビット（Ｓ）が１という値
とされているテストセル（１４Ｄ）に関してなされる。
この場合、コントローラ（６２）がコントローラ（４
２）に対して命令を出すことにより、セル（１６）によ
ってＯＰＥＮ信号ライン（４０）が導通状態に維持され
るものとする。このため、レジスタ（１２）からのＯＰ
ＥＮビット入力は、テストセルがレジスタ（１２）から
転送ゲート（３８）を介して入力データを受領すること
を、可能とする。また、テストビットが、既に設定ビッ
トへとシフトされ終わっているものと仮定する。図示の
ように、設定ビットは、スイッチ（例えば、トランジス
タ）ＭＮ（３６）のゲートへの入力であり、ＭＮ（３
６）をターンオンさせる（すなわち、導通させる）。Ｍ
Ｎ（３６）のドレインは、ＶＤＤに対して（バイアス抵
抗（Ｒ２）を介して）、また、スイッチＭＰ（３４）の
ゲートに対して、接続されている。スイッチ（３６）の
ドレインがＶＤＤに対して導通していることにより、か
つ、このドレインがスイッチＭＰ（３４）のゲートに対
して接続されていることにより、スイッチ（３４）も同
様に導通状態となる。このようにして、ＶＤＤからＭＰ
（３４）を経由しさらにヒューズ＿２（図１および図
２）を経由しグラウンド（ＧＮＤ）へと至る導通経路
が、確立される。ヒューズ＿２は、ＶＤＤよりも小さな
定格を有している。そのため、ヒューズ＿２が溶断され
て、図３のように消滅する。電流源（３２）は、スイッ
チ（３４）と並列に、ＶＤＤとＯＲゲート（３０）とに
接続されている。同様の現象は、同様に設定ビットが１
とされているテストセル（１４Ｅ）についても起こり、
これにより、ヒューズ＿３が溶断される。

【００３３】［設定ビット＝０］図３を参照して、以下
の説明は、図示のように設定ビット（Ｓ）が０という値
とされているテストセル（１４Ａ）に関してなされる。
テストセル（１４Ａ）が電流ＤＡＣ（１８）を介してＩ
ｔｒｉｍの符号を制御するものであることを思い起こさ
れたい。この場合、コントローラ（６２）がコントロー
ラ（４２）に対して命令を出すことにより、セル（１
６）によってＯＰＥＮ信号ライン（４０）が導通状態に
維持されるものとする。このため、レジスタ（１２）か
らのＯＰＥＮビット入力は、テストセル（１４Ａ〜１４
Ｅ）がレジスタ（１２）から転送ゲート（３８）を介し
て入力データを受領することを、可能とする。また、テ
ストビットが、既に設定ビットへとシフトされ終わって
いるものと仮定する。図示のように、設定ビットは、ス
イッチ（例えば、トランジスタ）ＭＮ（３６）のゲート
への入力であり、設定ビットＳ＝０であることにより、
ＭＮ（３６）はＯＦＦ（すなわち、非導通状態）となっ
ている。ＭＮ（３６）のドレインは、ＶＤＤに対して
（バイアス抵抗（Ｒ２）を介して）、また、スイッチＭ
Ｐ（３４）のゲートに対して、接続されている。スイッ
チ（３６）のドレインが導通していないことにより、か
つ、スイッチ（３６）のこのドレインがスイッチＭＰ
（３４）のゲートに対して接続されていることにより、
スイッチ（３４）も同様に非導通状態となっている。よ
って、ＶＤＤからＭＰ（３４）を経由しさらにヒューズ
＿符号（図１および図２）を経由しグラウンド（ＧＮ
Ｄ）へと至る導通経路が、確立されることはない。さら
に、電流源（３２）がＭＰに対して並列であることよ
り、この電流源は、通常量の電流を流すのみであり、こ
の電流量では、ヒューズ＿符号の溶断には不十分であ
る。よって、ヒューズ＿符号は、溶断されないままであ
り、電流源のためのグラウンドに対しての導電経路を提
供する。この場合、ＯＲゲート（３０）に対しての双方
の入力がローのままであることとなり、そのため、ＯＲ
ゲートからの出力もローとなる。同様の現象は、同様に
設定ビットが０とされているテストセル（１４Ｂおよび
１４Ｃ）についても起こり、これにより、ヒューズ＿１
は溶断されないままである。

【００３４】上述のようにして、適切なヒューズが溶断
されまた適切なヒューズが溶断されずに残された後に
は、好ましい実施形態においては、絶縁手順を実施す
る。絶縁手順は、他の目的のために内部レジスタ（１
２）を自由なものとする（解放する）ものであり、これ
により、トリミング手順だけのために付加的なレジスタ
を専用に準備する必要がない。また、絶縁手順は、テス
トセルを恒久的に絶縁するものであり、これにより、ト
リミング手順によって得られたトリミング値が変化して
しまうことがない。したがって、図１，３，４に示すよ
うに、テストコントローラ（６２）は、バスコントロー
ラ（４２）に命令を出すことにより、レジスタ（１２）
のうちの、セル（１６）に対して接続されているＯＰＥ
Ｎビットの符号を変化させる。好ましい絶縁操作の説明
を行う前に、セル（１６）について以下簡単に説明す
る。セル（１６）は、好ましくは、ｎＭＯＳトランジス
タ（３６’）と、ｐＭＯＳトランジスタ（３４’）と、
電流源（３２’）と、ヒューズ（ヒューズ＿フリーズ）
と、インバータ（４４）と、を備えている。（図面にお
いてはセル（１６）に関連したバイアス抵抗を示してい
るけれども、バイアス抵抗は、本発明の理解にとっては
本質的なものではないこと、および、バイアス抵抗は、
当業者であれば理解されるように、トランジスタ（３
６’および３４’）を適正に設定するために設けられて
いること、に注意されたい）スイッチ（３６’）のゲー
トは、レジスタ（１２）からのＯＰＥＮビット信号ライ
ンに対して接続されている。スイッチ（３６’）のドレ
インは、スイッチ（３４’）のゲートに対して、およ
び、スイッチ（３４’）のドレインに対して、接続され
ている。スイッチ（３４’）のソースは、ヒューズ＿フ
リーズを介してグラウンド（ＧＮＤ）に対して接続され
ており、また、インバータ（４４）の入力に対して接続
されている。電流源（３２’）は、スイッチ（３４’）
と並列に設置されており、上述の電流源（３２）と同様
の特性を有している。テスト動作時および設定動作時に
は、ＯＰＥＮビット信号ラインは、ローに保持される。
よって、スイッチ（３４’および３６’）は、非導通状
態とされる。そのため、インバータ（４４）の入力がロ
ーとなり、インバータ（４４）からの出力は、ハイとな
る。これにより、転送ゲート（３８）が導通状態とされ
る。ヒューズの設定（上述）が完了した後には、以下の
ようにしてテストセル（１４Ａ〜１４Ｅ）を絶縁するこ
とが好ましい。すなわち、コントローラ（６２）がコン
トローラ（４２）に対して命令を出すことによって、レ
ジスタ（１２）内のＯＰＥＮビットを、ローからハイに
変化させる。この時点で、スイッチ（３４’および３
６’）が導通し、ヒューズ＿フリーズ（４６）が溶断さ
れて、これにより、トランジスタ（３４’および３
６’）を絶縁する。電流源（３２’）がスイッチ（３
４’）と並列であることにより、この電流源が、インバ
ータ（４４）に対する入力を制御する。

【００３５】図４には、この操作の結果が示されてい
る。インバータ（４４）に対する入力は、電流源（３
２’）である。インバータは、好ましくは、電流源（３
２’）によって実質的に入力をハイへと上げ得るに十分
に大きな入力インピーダンスを有している。そのため、
出力信号（４０）がローとなる。このため、すべての転
送ゲート（３８）がＯＦＦとされ、これにより、レジス
タ（１２）とテストセル（１４Ａ〜１４Ｅ）とが絶縁さ
れる。テストセルが絶縁されていることにより、上述の
テスト手順および設定手順によって設定された各ＯＲゲ
ートにおける値は、固定されたままとされる。特定のセ
ル（この例においては、セル（１４Ａ、１４Ｂ、１４
Ｃ））に関する設定ビットが０である場合には、電流源
が、非溶断ヒューズ（例えば、ヒューズ＿符号、ヒュー
ズ＿０、ヒューズ＿１）を介してグラウンドへと接続さ
れていることに注意されたい。よって、ＶＤＤ（電流源
に対して接続されている）は、回路に対しては何の影響
も示すことがなく、ＯＲゲートに対してハイ入力を生成
することがない。当業者であれば、ＯＲゲートの入力イ
ンピーダンスが、ヒューズの抵抗値よりも数桁大きいも
のであることを理解されるであろう。よって、電流源か
らの電流は、ヒューズを介してグラウンドへと流れ、Ｏ
Ｒゲートに対するハイ入力として使用されることがな
い。逆に、ヒューズが溶断されている場合（この例にお
いては、テストセル（１４Ｄおよび１４Ｅ）において示
されている）には、電流源は、ＯＲゲートの入力に対し
てのみ接続される。同様に、ＶＤＤは、電流源を介し
て、ＯＲゲートに対して接続される。よって、ＯＲゲー
トに対しての入力は、恒久的にハイのままである。よっ
て、電流ＤＡＣにより生成されたトリミング電流（Ｉｔ
ｒｉｍ）は、各テストセルのＯＲゲートからのこれら出
力値によって恒久的に設定される。よって、図４に示す
ように、レジスタ（１２）は、テストセル（１４Ａ〜１
４Ｅ）とＯＰＥＮセル（１６）とから完全に絶縁され、
レジスタ（１２）を、他の目的のためにＩＣによって使
用することができる。さらに、パッケージピン（ＶＤＤ
（２８）、ＶＲＥＦ（２０）、Ｉ／Ｏピン（２２，２
４）、ＧＮＤ（２６））は、ＩＣの使用者によって自由
に使用することができる。

【００３６】図７は、トリミング電圧（Ｖｔｒｉｍ）の
好ましい設定方法、および、レジスタからのトリミング
回路の好ましい絶縁方法を表すフローチャート（３０
０）を示している。明瞭化のために、図１〜図４に関連
して上述した構成部材（すなわち、比較器（５２）と高
精度参照信号生成器（５４）とを備えているテストイン
ターフェース（５０）、および、トリミングセル（１４
Ａ〜１４Ｅ）と絶縁セル（１６）とレジスタ（１２）と
転送ゲートとを備えてなる、ＩＣ（１０）に関連したト
リミング部材）については、以下、参照符号なしで参照
する。図１〜図３および図６に関連して上述したよう
に、ステップ３０２においては、ＶＲＥＦ（Ｖ０＋Ｖｔ
ｒｉｍ）が解像度限界内において既に確立されている。
テストインターフェースは、ステップ３０４において、
再度、データバスおよびレジスタを制御することによ
り、トリミング電圧の設定手順と絶縁手順とを開始す
る。ステップ３０６においては、レジスタ内において、
各テストビットを、それぞれ対応する設定ビットへと転
送する。符号ビットも同様に設定ビットへと転送する。
この場合、各設定ビットは、トリミングセルごとに設け
られている。ステップ３０８においては、各トリミング
セル内において、符号ビットをなす設定ビットの値も含
めて、設定ビット＝１であれば（当該トリミングセルに
関連した）ヒューズを溶断する。ステップ３１０におい
ては、テストインターフェースは、レジスタを制御し
て、ＯＰＥＮビットの符号を変化させる。これにより、
トリミング回路へのアクセスを制御するためのセルの導
電状態が変化する。ステップ３１２において、ＯＰＥＮ
ビットの符号を変化させることにより、トリミング回路
へのアクセスを制御しているセル内のヒューズが溶断
し、トリミング回路（すなわち、複数のトリミングセ
ル）がレジスタから絶縁される。テストインターフェー
スは、ステップ３１４において、再度、ＶＲＥＦとＶｒ
ｅｆとを比較する。ステップ３１６において、１ＬＳＢ
の精度内においてＶＲＥＦ＝Ｖｒｅｆであれば、ステッ
プ３１８に示すように、ＩＣは、動作可能なものである
と考えられ、ＶＲＥＦは、適正なものである。１ＬＳＢ
の精度内においてＶＲＥＦがＶｒｅｆと等しくないもの
であれば、ステップ３２０に示すように、ＩＣは、不良
品であると考えられ、この場合、適正なＶＲＥＦ信号を
得ることができず、チップは、廃棄される。

【００３７】動作時には、テストビット（Ｔ）は、（後
述のように転送ゲート（３８）を介して）ＯＲゲートに
対して直接的に接続される。同様に、トランジスタの上
記構成であると、設定ビットが０である場合に、ＯＲゲ
ート（３０）が、テスト入力および設定入力という２つ
の入力を有していることが確保されている。図示の実施
形態においては、（レジスタ（１２）によって生成され
た）テスト入力（Ｔ）は、テストセルを通過し、ＯＲゲ
ートへの入力となる。

【００３８】よって、上述の目標や目的を満足するよう
な、パッケージング後にトリミングを行う回路および方
法が提供されることは、明らかである。当業者であれ
ば、本発明に対して様々な修正を行い得ることを認識さ
れるであろう。例えば、上述の詳細な説明においては４
ビットというビット深さを例示しているけれども、所望
の解像度に応じて任意のビット深さを選択し得ること
は、理解されるであろう。この目的のため、より大きな
解像度が所望であれば、付加的なトリミングセル（１４
Ａ〜１４Ｅ）を準備する必要がある。当然のことなが
ら、当業者であれば、解像度限界がＩＣレジスタ（１
２）のサイズに依存することを、理解されるであろう
（ただし、本発明においては、２つ以上のレジスタを使
用することができ、その場合でも同等に機能する）。

【００３９】他の変形も可能である。例えば、トランジ
スタＭＮ（３６）およびＭＰ（３４）は、ここでは、一
般的なＭＯＳトランジスタとして説明されているけれど
も、ＢＪＴトランジスタによっても、および／または、
他の公知のスイッチによっても、同等に代替することが
できる。同様に、電流ＤＡＣ（１８）は、好ましくは、
比例電流（Ｉｔｒｉｍ）を生成するような、上述の入力
を有した一般的な電流ＤＡＣである。ここでは、ＤＡＣ
がビット値入力に線形的に比例した電流（Ｉｔｒｉｍ）
を生成するものと仮定されていることに注意されたい。
これに代えて、ＤＡＣは、入力に基づいて、非線形（例
えば、等比級数的、指数関数的、対数関数的、等）の電
流値および／または重みづけされた電流値を生成し得る
ように構成することもできる。電流源（３２）は、電圧
レール（ＶＤＤ）に依存したような依存型の電流源とし
て図示されている。電流源がヒューズに対して直接的に
接続されていることにより、電流源の公称出力がヒュー
ズの溶断には不十分であり、グラウンドに対しての導電
経路を形成するために設置することが仮定されている。
また、電圧レールとヒューズとの間の（スイッチ（３
４）を介しての）直接的な接続だけではヒューズの溶断
には不十分なことが仮定されている。しかしながら、当
業者であれば、この構成は、同じ結果をもたらす付加的
な回路を使用して修正することができることは、理解さ
れるであろう。それらすべての変形は、本発明によって
カバーされる。

【００４０】さらに他の変形が可能である。例えば、こ
こに記載されたテストインターフェース（５０）は、上
述のようなＶＤＤとＧＮＤとＶＲＥＦとＩ／Ｏバスライ
ンとを有してなるような、別体をなす一般的な適切に適
応するタイプの一時的なＩＣチップホルダとして形成す
ることができる。これに代えて、テストインターフェー
スは、上述の各機能を有するとともにＩＣ（１０）に対
してのインターフェースをなすための取付手段（例え
ば、ケーブル、チップ、等）を備えたような個別の携帯
用ハンドヘルドデバイスを具備することができる。

【００４１】当業者には、他の変形も可能であろう。例
えば、ここに例示された各部材は、汎用的なものと仮定
されているけれども、これら各部材は、当該技術分野に
おいて公知なような従来の専用回路によって代替するこ
ともできる。そのようなすべての変形は、添付の請求範
囲によって規定される本発明の精神および範囲内に属す
るものである。

【図面の簡単な説明】

【図１】 本発明による参照電圧トリミング回路の一例
を詳細に示す回路図である。

【図２】 図１の回路におけるテスト手順の一例を詳細
に示す回路図である。

【図３】 図１の回路において参照電圧を設定するため
のヒューズ溶断手順の一例を詳細に示す回路図である。

【図４】 図１の回路においてトリミングを絶縁するた
めのヒューズ溶断手順の一例を詳細に示す回路図であ
る。

【図５】 本発明による好ましい参照電圧トリミングプ
ロセスの一部を示すフローチャートである。

【図６】 本発明による好ましい参照電圧トリミングプ
ロセスの一部を示すフローチャートである。

【図７】 本発明による好ましい参照電圧トリミングプ
ロセスの一部を示すフローチャートである。

【符号の説明】

１２ レジスタ １４Ａ 符号表示トリミングセル（符号セル回路） １４Ｂ トリミングセル（トリミングセル回路） １４Ｃ トリミングセル（トリミングセル回路） １４Ｄ トリミングセル（トリミングセル回路） １４Ｅ トリミングセル（トリミングセル回路） １６ 絶縁セル（絶縁トリミングセル） １８ 電流ＤＡＣ（デジタルアナログコンバータ、Ｄ
ＡＣ） ３０ ＯＲゲート ３２ 電流源 ３２’ 電流源 ３４ トランジスタＭＰ（第２スイッチ） ３４’ スイッチ（第２スイッチ） ３６ トランジスタＭＮ（第１スイッチ） ３６’ スイッチ（第１スイッチ） ３８ 転送スイッチ ４２ バスコントローラ ４４ インバータ（インバータ回路） ４６ ヒューズ＿フリーズ（ヒューズ） ４８ ヒューズ Ｒ０ 抵抗 Ｓ 設定ビット信号 Ｔ テストビット信号 Ｖ０ 参照電圧の初期値

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ユー−ユー・シャイア アメリカ合衆国・95129・カリフォルニ ア・サンノゼ・コーヴェット・ドライヴ・ 1027 (72)発明者 ソリン・ローレンツ・ネグル アメリカ合衆国・95129・カリフォルニ ア・サンノゼ・サラトガ・アヴェニュ・ 1431・スイート・Ｃ109 Ｆターム(参考） 5F038 AR00 AV02 AV15 DF03 DF07 DT07 DT08 DT18 EZ04

Claims (16)

【特許請求の範囲】
1. 【請求項１】 チップ上に設置されパッケージング後に
   ＩＣの参照電圧のトリミングを行うタイプのプログラム
   可能なトリミング回路であって、 テストビット信号のシーケンスと設定ビット信号のシー
   ケンスとを生成するように制御されるレジスタと；該レ
   ジスタに対して選択的に接続される複数のプログラム可
   能なトリミングセル回路であり、各セル回路が、前記レ
   ジスタからテストビット信号および設定ビット信号を受
   領するとともに、供給された前記テストビット信号また
   は前記設定ビット信号のそれぞれと同じ出力信号を生成
   し得るように構成されているような、トリミングセル回
   路と；前記出力信号に対して接続され、前記出力信号に
   比例したトリミング電流信号を生成するための、デジタ
   ルアナログコンバータ（ＤＡＣ）と；前記トリミング電
   流を、前記ＩＣによって生成された参照電圧の初期値に
   対して加えられるべきトリミング電圧へと、変換するた
   めの抵抗（Ｒ０）と；を具備していることを特徴とする
   トリミング回路。
2. 【請求項２】 請求項１記載のトリミング回路におい
   て、 さらに、前記レジスタと前記トリミングセル回路との間
   に配置されていて前記レジスタから前記テストビット信
   号および前記設定ビット信号を受領するとともにこれら
   テストビット信号および設定ビット信号を前記トリミン
   グセル回路へと供給するものとされた複数の転送スイッ
   チの駆動制御を行うための、絶縁トリミングセルを具備
   し、 前記転送スイッチは、前記絶縁トリミングセルによって
   駆動制御されることによって、前記レジスタから開放ビ
   ットを受領したときには前記レジスタと前記トリミング
   セル回路とを接続し、また、前記レジスタから閉塞ビッ
   トを受領したときには前記レジスタと前記トリミングセ
   ル回路とを絶縁するようになっていることを特徴とする
   トリミング回路。
3. 【請求項３】 請求項１記載のトリミング回路におい
   て、 各トリミングセル回路が、第１入力と第２入力とを有し
   ているとともに該第２入力が前記テストビット信号に対
   して選択的に接続されているＯＲゲートと；設定回路部
   と；を備え、 前記設定回路部が、前記設定ビット信号に対して選択的
   に接続される制御ノードと導電ノードとを有した第１ス
   イッチと、該第１スイッチの前記導電ノードに対して接
   続される制御ノードと前記ＩＣによって供給される共通
   電圧レールに対して接続される活性ノードと前記ＯＲゲ
   ートの前記第１入力に対して接続される導電ノードとを
   有した第２スイッチと、該第２スイッチと並列接続され
   ていて前記ＯＲゲートの前記第１入力と前記電圧レール
   とに接続された公称電流源と、前記ＩＣによって供給さ
   れるグラウンド電位と前記ＯＲゲートの前記第１入力と
   の間に接続されたヒューズと、を備え、 前記設定ビット信号が、前記第１スイッチおよび前記第
   ２スイッチの導電状態と、前記ＯＲゲートの前記第１入
   力への入力値と、を制御するようになっていることを特
   徴とするトリミング回路。
4. 【請求項４】 請求項３記載のトリミング回路におい
   て、 前記設定ビットがハイであれば、前記第１スイッチと前
   記第２スイッチとの双方が導通状態とされ、前記電圧レ
   ールと前記グラウンドとの間において前記ヒューズを介
   した導電経路が確立され、この導電経路の確立により、
   前記ヒューズが溶断されて、前記電圧レールが前記ＯＲ
   ゲートの前記第１入力に対して恒久的に接続されるよう
   になっているとともに、 前記設定ビットがローであれば、前記第１スイッチと前
   記第２スイッチとの双方が非導通状態とされて前記ヒュ
   ーズが溶断されずに残り、前記電圧レールと前記グラウ
   ンドとの間において前記ヒューズと前記電流源とを介し
   た導電経路が確立され、これにより、前記ＯＲゲートの
   前記第１入力にローという入力値が生成されるようにな
   っていることを特徴とするトリミング回路。
5. 【請求項５】 請求項２記載のトリミング回路におい
   て、 前記絶縁トリミングセルが、入力と前記転送スイッチの
   制御ノードに対して接続されていて該制御ノードに対し
   て前記転送スイッチの導通状態を決定するための信号を
   供給するものとされた出力とを有した、インバータ回路
   と；絶縁回路部と；を備え、 前記絶縁回路部が、前記レジスタによって生成される前
   記開放ビットまたは前記閉塞ビットからなる絶縁ビット
   信号に対して選択的に接続される制御ノードと導電ノー
   ドとを有した第１スイッチと、該第１スイッチの前記導
   電ノードに対して接続される制御ノードと前記ＩＣによ
   って供給される共通電圧レールに対して接続される活性
   ノードと前記インバータ回路の前記入力に対して接続さ
   れる導電ノードとを有した第２スイッチと、該第２スイ
   ッチと並列接続されていて前記インバータ回路の前記入
   力と前記電圧レールとに接続された公称電流源と、前記
   ＩＣによって供給されるグラウンド電位と前記インバー
   タ回路の前記入力との間に接続されたヒューズと、を備
   え、 前記絶縁ビット信号が、前記第１スイッチおよび前記第
   ２スイッチの導電状態と、前記インバータ回路の前記入
   力への入力値と、を制御するようになっていることを特
   徴とするトリミング回路。
6. 【請求項６】 請求項５記載のトリミング回路におい
   て、 前記絶縁ビットがローであれば、前記インバータの前記
   出力がハイとなり；前記絶縁ビットがハイであれば、前
   記第１スイッチと前記第２スイッチとの双方が導通状態
   とされ、前記電圧レールと前記グラウンドとの間におい
   て前記ヒューズを介した導電経路が確立され、この導電
   経路の確立により、前記ヒューズが溶断されて、前記電
   圧レールが前記インバータ回路の前記入力に対して恒久
   的に接続され、これにより、前記インバータからの出力
   が恒久的にローとなって、そのため、前記転送スイッチ
   が非導通状態とされて前記レジスタから前記トリミング
   セル回路が絶縁されるようになっている；ことを特徴と
   するトリミング回路。
7. 【請求項７】 請求項１記載のトリミング回路におい
   て、 さらに、前記レジスタを制御することによって、前記設
   定ビット信号および前記テストビット信号を生成するた
   めの、バスコントローラを具備していることを特徴とす
   るトリミング回路。
8. 【請求項８】 請求項３記載のトリミング回路におい
   て、 さらに、前記複数のトリミングセル回路のうちの１つ
   が、符号セル回路とされていて、この符号セル回路は、
   前記ＤＡＣに対して、前記トリミング電流の所望符号を
   表すビット値を供給するものとされていることを特徴と
   するトリミング回路。
9. 【請求項９】 集積回路（ＩＣ）のための参照電圧をト
   リミングするための方法であって、 前記ＩＣによって生成される参照電圧信号の初期値を測
   定し；該初期値信号を、高精度参照電圧信号と比較し；
   前記初期値信号と前記高精度信号との間の差の符号を表
   す制御信号を生成し；複数のトリミングセル回路を制御
   することによって、トリミング電流の符号および大きさ
   を表すビットシーケンスを生成し；該ビットシーケンス
   に比例した大きさおよび符号を有したトリミング電流を
   生成し；トリミング電流生成器とＩＣ電圧参照ブロック
   との間に配置された抵抗によって、トリミング電圧を生
   成し；該トリミング電圧を前記初期値信号に対して加算
   し、得られた信号が前記高精度参照電圧信号と適切に等
   しいかどうかを決定し；前記加算によって得られた信号
   が前記高精度参照電圧信号と適切に等しい場合には、前
   記トリミングセル回路によって生成されたビット値を恒
   久的に設定する；ことを特徴とする方法。
10. 【請求項１０】 請求項９記載の方法において、 さらに、前記ビット値の前記恒久的設定の後に、前記Ｉ
    Ｃから前記トリミングセル回路を絶縁することを特徴と
    する方法。
11. 【請求項１１】 請求項９記載の方法において、 さらに、レジスタを制御することによって、前記ビット
    シーケンスと、前記制御信号に基づく符号ビットと、を
    生成させることを特徴とする方法。
12. 【請求項１２】 請求項９記載の方法において、 さらに、前記ビットシーケンスを、比例したアナログト
    リミング電流へと変換することを特徴とする方法。
13. 【請求項１３】 請求項９記載の方法において、 さらに、前記トリミング電流を、該トリミング電流の値
    に比例した値および符号を有したトリミング電圧へと変
    換することを特徴とする方法。
14. 【請求項１４】 請求項３記載のトリミング回路におい
    て、 前記公称電流源が、前記電圧レールの値に依存したよう
    な依存型の電流源であり、前記ヒューズの定格よりも小
    さな電流値を生成するものとされていることを特徴とす
    るトリミング回路。
15. 【請求項１５】 請求項３記載のトリミング回路におい
    て、 前記ヒューズが、前記共通電圧レールによって十分に溶
    断され得るような定格を有していることを特徴とするト
    リミング回路。
16. 【請求項１６】 請求項３記載のトリミング回路におい
    て、 前記ＯＲゲートが、前記ヒューズのインピーダンスより
    も大きな入力インピーダンスを有していることを特徴と
    するトリミング回路。