JPH10335593A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 トリミングの事前確認のための専用回路や、
そのための余分なデータ入力用パッドを有することな
く、トリミング前にトリミング後の動作状態を確認可能
とするトリミング回路を備える半導体集積回路を提供す
る。 【解決手段】 半導体集積回路は、定電圧回路２と、定
電圧回路２をトリミングするトリミング回路１とを備え
る。トリミング回路１は、定電圧回路２のＭＯＳトラン
ジスタＭ１〜Ｍ３のそれぞれに対応するバイポーラ型ト
ランジスタＱ１、Ｑ２、Ｑ３と、ＭＯＳトランジスタＭ
４、Ｍ５、Ｍ６の各組を含む。バイポーラ型トランジス
タＱ１〜Ｑ３のエミッタが接地され、コレクタが定電圧
回路のＭＯＳトランジスタＭ１〜Ｍ３のゲートに接続さ
れ、ベースが定電流源Ｃ１１〜Ｃ１３及び制御信号入力
用パッドＩＮ１〜ＩＮ３に接続され、ＭＯＳトランジス
タＭ４〜Ｍ６のソースが電源ＶＤＤに接続され、ゲート
がゲート制御電位ＶＧに接続され、ドレインが定電圧回
路２のＭＯＳトランジスタのゲート及びバイポーラ型ト
ランジスタＱ１〜Ｑ３のコレクタに共通接続される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、トリミング回路を
備えた半導体集積回路に関し、特にトリミング前にトリ
ミング後の動作状態を確認可能なトリミング回路を含
む。

【０００２】

【従来の技術】図２は、特開平４−２４３１５８号に記
載されたＭＯＳＦＥＴを使用するトリミング回路の回路
図である。図２において参照符号１はトリミング回路、
２は定電圧回路、３はトリミング用データ入力回路、４
はデコーダ回路を示している。トリミング回路１の配線
Ｄ、Ｅ、Ｆとデコーダ回路４の同符号の配線とが接続さ
れる。また、図５は、各種のトリミング回路方式に従っ
て採用されるトリミングの事前確認や、トリミング実行
の手順を示したフローチャートである。

【０００３】図２の回路において、先ず事前確認段階で
は、トリミング用データ入力回路３のＣＬＫ端子から入
力されるパルスの個数に応じて、トリミング回路部１か
らの配線Ｄ、Ｅ、Ｆ上の各制御信号が、デコーダ回路４
を通して８個のＭＯＳＦＥＴＭ２７〜３４のＯＮ、ＯＦ
Ｆを制御し、その結果、定電圧回路２の出力電圧ＶＲが
決定される。

【０００４】この出力電圧ＶＲが目標電圧範囲に入って
いるならば、そのときの配線Ｄ、Ｅ、Ｆ上の制御信号の
ＯＮ、ＯＦＦ状態を固定すべく、トリミング回路１中の
抵抗溶断用パッドＦ１、Ｆ２、Ｆ３のうちの選択された
ものに大電流を流して、ＭＯＳＦＥＴ Ｍ２２、Ｍ２
４、Ｍ２６のゲートに接続されている駆動用抵抗Ｒ２
１、Ｒ２２、Ｒ２３の中から選択されたものを電気的に
溶断することにより、トリミングを実行する。

【０００５】例えば、事前確認段階で配線Ｄの電位のみ
がＨｉレベルで他はＬｏレベルのとき出力電圧ＶＲが目
標電圧範囲に入ったとすれば、パッドＦ２、Ｆ３に大電
流を流してＲ２２、Ｒ２３を溶断する。すなわち、事前
確認で最適のトリミングの組み合わせを決定してからト
リミングを実行することができるので、実際のトリミン
グは１回で済ますことができる。つまり、図５（Ａ）の
トリミング手順に従うものである。

【０００６】なお、従来のこの種のトリミング回路に
は、上記図２に示したもの以外にも、抵抗に並列に接続
したツェナーダイオードやポリシリコンフューズ抵抗を
選択的に破壊することによりトリミングを行うものがあ
る。図３はツェナーダイオードを用いた例、図４はポリ
シリコンフューズ抵抗を用いた例である。

【０００７】図３の回路によってトリミングを行う際、
ツェナーダイオードＤ１〜Ｄ３のどれを選択して破壊す
ればよいかは、トリミング用パッドＩＮ１１、ＩＮ１２
間、ＩＮ１２、ＩＮ１３間等を計算上で短絡してみるこ
とで判断できる。すなわち、事前確認で最適のトリミン
グの組み合わせを計算で決めてからトリミングを行うこ
とができる。そのため、実際のトリミングは１回で済ま
せることができる。つまり図５（Ａ）のトリミング手順
に従う。しかし、回路動作中にＩＮ１１、ＩＮ１２間、
ＩＮ１２、ＩＮ１３間等を実際に短絡してみることは、
原理的には可能であるが、回路が複雑になりコストアッ
プにつながるので実用的でない。

【０００８】図４の回路では、計算上での事前確認は図
３の回路と同様に可能である。しかし、ポリシリコンフ
ューズ抵抗を溶断することによりトリミングを行うの
で、その状態を事前に試してみることができない。

【０００９】このように、図３及び図４に示すトリミン
グ回路では、回路を動作させた状態でトリミング後の状
態を事前に確認することが、事実上又は原理的に不可能
であるという問題点がある。図２の回路は、このような
従来技術の問題点に対する一つの解決手段としての意義
を有するものである。

【００１０】

【発明が解決しようとする課題】しかし、図２の回路で
は、抵抗を一旦溶断してしまうと元の状態に復帰するこ
とができないので、事前にトリミング後の状態を確認す
るには、トリミング用データ入力回路３のような事前確
認専用の回路を必要とし、またそのような事前確認用回
路のために、データ入力用パッドＣＬＫのような余分な
パッドを必要とするという問題点があった。

【００１１】本発明が解決しようとする課題は、トリミ
ング回路を備える半導体集積回路において、トリミング
の事前確認のための専用回路や、そのための余分なデー
タ入力用パッドを有することなく、トリミング前にトリ
ミング後の動作状態を確認可能とすることである。

【００１２】

【課題を解決するための手段】上記の課題は、目的とす
る半導体集積回路が定電圧回路と、前記定電圧回路をト
リミングするトリミング回路とを備え、前記定電圧回路
が、少なくとも一つの制御対象素子と、前記制御対象素
子に直列に接続された該制御対象素子と同等の他の複数
の素子と、前記制御対象素子又は前記他の素子の両端に
ソース及びドレインを接続し該素子と並列に設けた少な
くとも一つの第１のＭＯＳトランジスタとを有してな
り、前記トリミング回路が、前記第１のＭＯＳトランジ
スタのそれぞれに対応するバイポーラ型トランジスタと
第２のＭＯＳトランジスタの組を含み、前記バイポーラ
型トランジスタのエミッタが接地され、コレクタが前記
第１のＭＯＳトランジスタのゲートに接続され、ベース
が定電流源及び制御信号入力用パッドに接続され、前記
第２のＭＯＳトランジスタのソースが電源電位レベルに
接続され、ゲートがゲート制御電位に接続され、ドレイ
ンが前記第１のＭＯＳトランジスタのゲート及び前記バ
イポーラ型トランジスタのコレクタに共通接続されてい
ること、により達成される。

【００１３】本発明のトリミング回路（以下、「本回
路」という）では、定電圧回路は出力電圧分割回路を形
成する直列制御対象素子の各々に第１のＭＯＳトランジ
スタを並列に接続して構成され、これら第１のＭＯＳト
ランジスタのＯＮ、ＯＦＦに従って定電圧回路の出力電
圧ＶＲが決定される。この場合、ＯＮ状態に維持される
第１のＭＯＳトランジスタが並列接続された素子がトリ
ミングされ、ＯＦＦ状態のそれはトリミングされない。

【００１４】どの素子をトリミングすれば定電圧回路の
出力電圧ＶＲが目標電圧範囲に入るかを、実際にトリミ
ングを行う前に確認するには、制御信号入力用パッドに
０Ｖを与えればよい。こうすることにより、０Ｖを印加
したパッドがベースに接続されているバイポーラ型トラ
ンジスタがＯＦＦ状態となってそのコレクタ電圧がＨｉ
レベルとなり、このコレクタがゲートに接続されている
第１のＭＯＳトランジスタがＯＮ状態になる。よって、
その第１のＭＯＳトランジスタが並列接続された素子が
トリミングされた状態になる。このようにして、どの素
子をトリミングすればよいかが事前確認されたならば、
次に、そのトリミング状態を固定すべくトリミングを実
行する。

【００１５】トリミングの実行に際しては、ＯＮ状態に
維持すべき第１のＭＯＳトランジスタに対応するバイポ
ーラ型トランジスタのエミッタ・ベース間に耐圧以上の
電圧を印加して破壊し、ｈｆｅを低下させる。こうする
ことにより、そのバイポーラ型トランジスタのベースに
接続されているパッドを開放しても、コレクタ電圧がＨ
ｉレベルに固定される。従って、このコレクタがゲート
に接続されている第１のＭＯＳトランジスタがＯＮ状態
に固定され、トリミングが完成する。

【００１６】以上説明したように、本回路は実際に制御
対象素子をトリミングするために必要不可欠な回路及び
パッドのみを備えており、これらの回路及びパッドを共
用することにより、事前確認をも支障なく行うことがで
きる。

【００１７】

【発明の実施の形態】本発明の好適な実施形態として次
の（イ）〜（ホ）を挙げることができる。 （イ）第２のＭＯＳトランジスタの電流駆動能力が、制
御信号入力用パッド開放時におけるバイポーラ型トラン
ジスタの電流駆動能力より小さくなるように、定電流源
の電流駆動能力とゲート制御電位を設定すること。

【００１８】（ロ）制御信号入力用パッドを開放するこ
とで定電流源の電流を前記バイポーラ型トランジスタの
ベースに印加して前記バイポーラ型トランジスタをＯＮ
し、該バイポーラ型トランジスタの電流駆動能力より小
さい第２のＭＯＳトランジスタの電流駆動能力に応じた
電流を、第２のＭＯＳトランジスタのドレインからバイ
ポーラ型トランジスタを介して接地に流すことで第１の
ＭＯＳトランジスタをＯＦＦし、これにより制御対象素
子を短絡することなく前後の他の素子と接続すること。

【００１９】（ハ）制御信号入力用パッドに第１の電位
を印加し、バイポーラ型トランジスタを遮断状態にし、
第１のＭＯＳトランジスタのゲートをＯＮすることで、
制御対象素子の両端を短絡すること。また、該第１の電
位が０Ｖであること。

【００２０】（ニ）制御信号入力用パッドに第２の電位
を印加し、バイポーラ型トランジスタを破壊し、バイポ
ーラ型トランジスタの電流駆動能力を第２のＭＯＳトラ
ンジスタの電流駆動能力より相対的に小さくなるように
した後、制御信号入力用パッドを開放し、電源電位を、
第２のＭＯＳトランジスタを介して第１のＭＯＳトラン
ジスタのゲートに入力することで第１のＭＯＳトランジ
スタをＯＮし、これにより制御対象素子の両端を短絡す
ること。また、該第２の電位がバイポーラ型トランジス
タのエミッタ・ベース間耐圧以上の電位であること。

【００２１】（ホ）制御対象素子が抵抗であり、また、
制御対象の抵抗素子がトリミング用抵抗であること。

【００２２】実施形態（イ）は、第１のＭＯＳトランジ
スタの駆動回路中の第２のＭＯＳトランジスタとバイポ
ーラ型トランジスタの電流駆動能力の設定に関する。第
２のＭＯＳトランジスタの電流駆動能力はゲート制御電
位により決定され、制御信号入力用パッド開放時のバイ
ポーラ型トランジスタの電流駆動能力は、定電流源の電
流駆動能力により決定される。本実施形態では、第２の
ＭＯＳトランジスタの電流駆動能力が、制御信号入力用
パッド開放時におけるバイポーラ型トランジスタの電流
駆動能力より小さくなるように、ゲート制御電位と定電
流源の電流駆動能力とを設定する。

【００２３】これにより、制御信号入力用パッド開放時
には、バイポーラ型トランジスタのコレクタ電流が、こ
れよりも電流駆動能力が小さく設定された第２のＭＯＳ
トランジスタのドレイン電流値以下制限され、従ってバ
イポーラ型トランジスタのコレクタ電圧はＬｏレベルと
なり、これが第１のＭＯＳトランジスタのゲートに与え
られるから、第１のＭＯＳトランジスタがＯＦＦ状態と
なる。

【００２４】上記に対して、制御信号入力用パッドに０
Ｖを印加するときは、バイポーラ型トランジスタがＯＦ
Ｆ状態になり、そのコレクタ電圧はＨｉレベルとなり、
第１のＭＯＳトランジスタがＯＮ状態となる。この状態
は当該第１のＭＯＳトランジスタが並列接続された制御
対象素子がトリミングされた状態に相当するから、上記
の操作によりトリミング状態を復元可能に出現させるこ
とができる。

【００２５】実施形態（ロ）は、実施形態（イ）が実施
された状態において、制御信号入力用パッドを開放する
ことに関する。本実施形態の動作は上述の通りである。

【００２６】実施形態（ハ）は、実施形態（イ）が実施
された状態において、制御信号入力用パッドに０Ｖを印
加することに関する。本実施形態はトリミングの事前確
認方法を述べたものであり、その動作は上述した通りで
ある。

【００２７】実施形態（ニ）は、制御信号入力用パッド
にバイポーラ型トランジスタのエミッタ・ベース間耐圧
以上の電位を印加することに関する。これにより、当該
バイポーラ型トランジスタは破壊され、ｈｆｅが低下す
る。これは、トリミングの実行に相当する操作である。

【００２８】実施形態（ホ）は、制御対象素子が抵抗素
子よりなり、特に該抵抗素子がトリミングの対象である
ことを述べたものである。

【００２９】

【実施例】以下に、添付図面を参照しつつ、本発明の好
適な一実施例について説明する。図１は、本実施例とし
ての半導体集積回路（以下、「例示回路」という）の内
部結線を示す回路図である。例示回路はトリミング回路
１と定電圧回路２を含む。

【００３０】トリミング回路１は上で第２のＭＯＳトラ
ンジスタと称したＰチャンネルＭＯＳトランジスタＭ
４、Ｍ５、Ｍ６と、上でバイポーラ型トランジスタと称
したＮＰＮトランジスタＱ１、Ｑ２、Ｑ３と、定電流源
ＣＩ１、ＣＩ２、ＣＩ３と、制御信号入力用パッドＩＮ
１、ＩＮ２，ＩＮ３と、配線Ｄ，Ｅ、Ｆとを備え、Ｐチ
ャンネルＭＯＳトランジスタのソースは電源電位ＶＤＤ
に、ゲートは制御電位ＶＧに、ドレインは配線Ｄ，Ｅ、
Ｆのいずれか及びＮＰＮトランジスタのコレクタに接続
され、ＮＰＮトランジスタのベースは定電流源と制御信
号入力用パッドとに共通接続され、エミッタは接地され
る。

【００３１】定電圧回路２は増幅器ＡＭＰ１と、出力電
圧分割回路を構成する抵抗Ｒ１〜Ｒ５と、ソースとドレ
インがＲ１〜Ｒ３の各々に並列に接続されたＮチャンネ
ルＭＯＳトランジスタＭ１、Ｍ２、Ｍ３とを備え、Ｎチ
ャンネルＭＯＳトランジスタＭ１、Ｍ２、Ｍ３のゲート
はそれぞれ配線Ｄ，Ｅ、Ｆに接続され、増幅器ＡＭＰ１
には（＋）入力としてのＶｒｅｆが与えられ、（−）入
力として出力電圧ＶＲが所定の分割比に分割された電圧
が与えられ、ＶＲ＝Ｖｒｅｆ×（Ｒ１＋Ｒ２＋Ｒ３＋Ｒ
４＋Ｒ５）／（Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４）の関係があ
る。抵抗Ｒ１〜Ｒ３はトリミングの対象であり、トリミ
ングを行うことでＶＲを所望の値に調整することができ
る。

【００３２】トリミング回路１では、定電流源ＣＩ１、
ＣＩ２、ＣＩ３の電流駆動能力をそれぞれＩ１、ＮＰＮ
トランジスタＱ１、Ｑ２、Ｑ３のコレクタ電流駆動能力
をＩ２（＝ｈｆｅ×Ｉ１）、ＰチャンネルＭＯＳトラン
ジスタＭ４、Ｍ５、Ｍ６のソース・ドレイン電流駆動能
力をＩ３として、制御信号入力用パッドＩＮ１、ＩＮ
２，ＩＮ３が開放のときＩ３＜Ｉ２となるように、定電
流源ＣＩ１、ＣＩ２、ＣＩ３の電流駆動能力Ｉ１及びＰ
チャンネルＭＯＳトランジスタＭ４、Ｍ５、Ｍ６のゲー
ト制御電位ＶＧを設定する。

【００３３】こうすることにより、制御信号入力用パッ
ド開放時には、ＮＰＮトランジスタＱ１、Ｑ２、Ｑ３の
コレクタ電流Ｉ２は強制的にＩ３と同値になるから、そ
のコレクタ電圧はＬｏレベルとなり、これにゲートが接
続されている定電圧回路２中のＮチャンネルＭＯＳトラ
ンジスタＭ１、Ｍ２、Ｍ３はＯＦＦ状態となる。この状
態では抵抗Ｒ１〜Ｒ３は短絡されることなく前後の他の
素子と接続される。つまり、この状態ではトリミングは
行われない。

【００３４】トリミングの事前確認を行うときは、選択
した制御信号入力用パッドに０Ｖを印加し、ＮＰＮトラ
ンジスタＱ１、Ｑ２、Ｑ３のうち対応するもののベース
電圧を０Ｖにする。選択されたＮＰＮトランジスタが遮
断状態となるから、そのコレクタ電圧がＨｉレベルとな
り、定電圧回路２中のＮチャンネルＭＯＳトランジスタ
のうち対応するものがＯＮ状態となる。この状態では抵
抗Ｒ１〜Ｒ３のうち対応するものがは短絡される。つま
り、この状態では仮のトリミング状態が出現する。これ
により、０Ｖを印加する制御信号入力用パッドをどのよ
うな組み合わせで選択すれば、定電圧回路２の出力電圧
ＶＲが所望の値になるかを、トリミングの実行前に知る
ことができる。

【００３５】次に、トリミングの実行時には、上記のよ
うにして事前確認された組み合わせにより、該当する制
御信号入力用パッドからＮＰＮトランジスタのベース・
エミッタ間に耐圧以上の電圧を印加することにより、選
択されたＮＰＮトランジスタを破壊して、図６のよう
に、そのｈｆｅを低下させる。これにより制御信号入力
用パッドを開放しても破壊されたＮＰＮトランジスタの
コレクタ電圧はＨｉレベルに保たれるから対応する定電
圧回路２中のＮチャンネルＭＯＳトランジスタが常にＯ
Ｎ状態となり、トリミング状態が固定される。

【００３６】なお、上記の説明ではバイポーラ型トラン
ジスタとしてＮＰＮトランジスタをを挙げたが、ＰＮＰ
トランジスタも同様に使用できる。また、本実施例では
定電圧回路２の出力電圧ＶＲを調整する場合を挙げた
が、ＯＰアンプの入力オフセット電圧のゼロ調整に用い
ても同等の効果が得られる。

【００３７】

【発明の効果】本発明によれば、トリミングの事前確認
専用の回路やそのための余分なデータ入力用パッドを設
けることなく、トリミング前にトリミング後の動作状態
を確認することができる。

【００３８】また、本発明の半導体集積回路は、トリミ
ング対象素子の個数に応じたＮチャンネルＭＯＳトラン
ジスタ、ＮＰＮトランジスタ、ＰチャンネルＭＯＳトラ
ンジスタ、定電流源、及びトリミング用パッドという、
従来例と比較して少ない素子数で実現することができ
る。特に、ツェナーダイオード、あるいはポリシリコン
フューズ抵抗をトリミングする方式のものに較べ、これ
らが保有しない上記の利点に加えて、パッドを１個削減
できる。

【図面の簡単な説明】

【図１】本発明の一実施例を示す回路図である。

【図２】トリミングの従来技術を説明する回路図であ
る。

【図３】ツェナーダイオードをトリミングする従来技術
を示す回路図である。

【図４】ポリシリコンフューズ抵抗をトリミングする従
来技術を示す回路図である。

【図５】トリミング手順を示す工程系統図である。

【図６】実施例におけるＮＰＮトランジスタのトリミン
グ前後の特性説明図である。

【符号の説明】

１…トリミング回路 ２…定電圧回路 ３…トリミング用データ入力回路 ４…デコーダ回路 Ｍ１〜Ｍ３…ＮチャンネルＭＯＳトランジスタ Ｍ４〜Ｍ６…ＰチャンネルＭＯＳトランジスタ Ｑ１〜Ｑ３…ＮＰＮトランジスタ ＣＩ１〜ＣＩ３…定電流源 ＩＮ１〜ＩＮ３…制御信号入力用パッド Ｒ１〜Ｒ５…抵抗 ＡＭＰ１…増幅器

Claims (9)

【特許請求の範囲】
1. 【請求項１】 定電圧回路と、該定電圧回路をトリミン
   グするトリミング回路とを備える半導体集積回路であっ
   て、 前記定電圧回路が、少なくとも一つの制御対象素子と、
   前記制御対象素子に直列に接続された該制御対象素子と
   同等の他の複数の素子と、前記制御対象素子又は前記他
   の素子の両端にソース及びドレインを接続し該素子と並
   列に設けた少なくとも一つの第１のＭＯＳトランジスタ
   とを有してなり、 前記トリミング回路が、前記第１のＭＯＳトランジスタ
   のそれぞれに対応するバイポーラ型トランジスタと第２
   のＭＯＳトランジスタの組を含み、 前記バイポーラ型トランジスタのエミッタが接地され、
   コレクタが前記第１のＭＯＳトランジスタのゲートに接
   続され、ベースが定電流源及び制御信号入力用パッドに
   接続され、 前記第２のＭＯＳトランジスタのソースが電源電位に接
   続され、ゲートがゲート制御電位に接続され、ドレイン
   が前記第１のＭＯＳトランジスタのゲート及び前記バイ
   ポーラ型トランジスタのコレクタに共通接続された半導
   体集積回路。
2. 【請求項２】前記第２のＭＯＳトランジスタの電流駆動
   能力が、前記制御信号入力用パッド開放時における前記
   バイポーラ型トランジスタの電流駆動能力より小さくな
   るように、前記定電流源の電流駆動能力と前記ゲート制
   御電位を設定した請求項１記載の半導体集積回路。
3. 【請求項３】前記制御信号入力用パッドを開放すること
   で前記定電流源の電流を前記バイポーラ型トランジスタ
   のベースに印加して前記バイポーラ型トランジスタをＯ
   Ｎし、該バイポーラ型トランジスタの電流駆動能力より
   小さい前記第２のＭＯＳトランジスタの電流駆動能力に
   応じた電流を、前記第２のＭＯＳトランジスタのドレイ
   ンから前記バイポーラ型トランジスタを介して前記接地
   に流すことで前記第１のＭＯＳトランジスタをＯＦＦ
   し、これにより前記制御対象素子が短絡されることなく
   前後の他の素子と接続される、請求項２記載の半導体集
   積回路。
4. 【請求項４】前記制御信号入力用パッドに第１の電位を
   印加して前記バイポーラ型トランジスタを遮断状態に
   し、前記第１のＭＯＳトランジスタのゲートをＯＮする
   ことで前記制御対象素子の両端を短絡する、請求項１乃
   至３記載の半導体集積回路。
5. 【請求項５】前記第１の電位が０Ｖである、請求項４記
   載の半導体集積回路。
6. 【請求項６】前記制御信号入力用パッドに第２の電位を
   印加して前記バイポーラ型トランジスタを破壊し、前記
   バイポーラ型トランジスタの電流駆動能力を前記第２の
   ＭＯＳトランジスタの電流駆動能力より相対的に小さく
   なるようにした後、前記制御信号入力用パッドを開放
   し、前記電源電位を、前記第２のＭＯＳトランジスタを
   介して前記第１のＭＯＳトランジスタのゲートに入力す
   ることで前記第１のＭＯＳトランジスタをＯＮし、これ
   により前記制御対象素子の両端を短絡する、請求項１乃
   至５記載の半導体集積回路。
7. 【請求項７】前記第２の電位が、前記バイポーラ型トラ
   ンジスタのエミッタ・ベース間耐圧以上の電位である、
   請求項６記載の半導体集積回路
8. 【請求項８】前記制御対象素子が抵抗である、請求項１
   乃至７記載の半導体集積回路。
9. 【請求項９】前記制御対象の抵抗素子がトリミング用抵
   抗である、請求項１乃至８記載の半導体集積回路。