JP2002305244A - 基準電圧発生回路及びその出力電圧調整方法 - Google Patents
基準電圧発生回路及びその出力電圧調整方法Info
- Publication number
- JP2002305244A JP2002305244A JP2001107103A JP2001107103A JP2002305244A JP 2002305244 A JP2002305244 A JP 2002305244A JP 2001107103 A JP2001107103 A JP 2001107103A JP 2001107103 A JP2001107103 A JP 2001107103A JP 2002305244 A JP2002305244 A JP 2002305244A
- Authority
- JP
- Japan
- Prior art keywords
- reference voltage
- circuit
- switching
- output
- sources
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Control Of Electrical Variables (AREA)
Abstract
(57)【要約】
【課題】 複数の基準電圧源を備えた基準電圧発生回路
の各基準電圧源の出力電圧の微調整を行う際の工数を少
なくすることを可能にする。 【解決手段】 基準電圧発生回路１は同じレイアウトの
回路構成で集積回路としてチップ上に隣接して配置され
た２個の基準電圧源Ａ，Ｂを備え、各基準電圧源Ａ，Ｂ
にはその出力電圧の微調整を行う調整回路４が設けられ
ている。各調整回路４は、複数の分圧抵抗Ｒ10，Ｒ11，
Ｒ12，Ｒ13と複数のスイッチング素子５ａ〜５ｃとがラ
ダー接続されている。両調整回路４の間には、電流源６
と１個のヒューズＦ１，Ｆ２，Ｆ３とが直列に接続され
た回路が各調整回路４のスイッチング素子数に対応した
数設けられている。各スイッチング素子５ａ〜５ｃの制
御端子が電流源６とヒューズＦ１〜Ｆ３との接続点にそ
れぞれ接続されている。
の各基準電圧源の出力電圧の微調整を行う際の工数を少
なくすることを可能にする。 【解決手段】 基準電圧発生回路１は同じレイアウトの
回路構成で集積回路としてチップ上に隣接して配置され
た２個の基準電圧源Ａ，Ｂを備え、各基準電圧源Ａ，Ｂ
にはその出力電圧の微調整を行う調整回路４が設けられ
ている。各調整回路４は、複数の分圧抵抗Ｒ10，Ｒ11，
Ｒ12，Ｒ13と複数のスイッチング素子５ａ〜５ｃとがラ
ダー接続されている。両調整回路４の間には、電流源６
と１個のヒューズＦ１，Ｆ２，Ｆ３とが直列に接続され
た回路が各調整回路４のスイッチング素子数に対応した
数設けられている。各スイッチング素子５ａ〜５ｃの制
御端子が電流源６とヒューズＦ１〜Ｆ３との接続点にそ
れぞれ接続されている。
Description
【０００１】
【発明の属する技術分野】本発明は基準電圧発生回路及
びその出力電圧調整方法に係り、詳しくは集積回路化さ
れるとともに、出力電圧の異なる複数の基準電圧源を備
えた基準電圧発生回路と、その出力電圧調整方法に関す
るものである。
びその出力電圧調整方法に係り、詳しくは集積回路化さ
れるとともに、出力電圧の異なる複数の基準電圧源を備
えた基準電圧発生回路と、その出力電圧調整方法に関す
るものである。
【０００２】
【従来の技術】基準電圧発生回路として、トランジス
タ、抵抗、演算増幅回路（オペアンプ）が半導体装置と
して集積回路化されて形成されたものがあるが、半導体
装置の製造のばらつきによって、オペアンプで使用され
るＭＯＳトランジスタの閾値電圧や抵抗値、バイポーラ
トランジスタの飽和電流がばらついて出力電圧がばらつ
く。この出力電圧のばらつきを調整する出力補正回路
（調整回路）を備えたものがある（例えば、特開平１１
−１２１６９４号公報）。
タ、抵抗、演算増幅回路（オペアンプ）が半導体装置と
して集積回路化されて形成されたものがあるが、半導体
装置の製造のばらつきによって、オペアンプで使用され
るＭＯＳトランジスタの閾値電圧や抵抗値、バイポーラ
トランジスタの飽和電流がばらついて出力電圧がばらつ
く。この出力電圧のばらつきを調整する出力補正回路
（調整回路）を備えたものがある（例えば、特開平１１
−１２１６９４号公報）。
【０００３】例えば、図２（ａ）に示すような、バンド
ギャップリファレンス回路３０において、オペアンプ３
１の反転入力端子の入力電圧を設定する分圧回路に調整
回路３２が設けられる。調整回路３２は図２（ｂ）に示
すように、複数の分圧抵抗Ｒ１０，Ｒ１１，Ｒ１２，Ｒ
１３が直列に接続されるとともに、各分圧抵抗Ｒ１１，
Ｒ１２，Ｒ１３に対してヒューズＦ１，Ｆ２，Ｆ３がそ
れぞれ並列に接続されて構成されている。そして、ヒュ
ーズＦ１，Ｆ２，Ｆ３のうちどのヒューズを切断するか
によって有効となる分圧抵抗が決定され、オペアンプ３
１の出力電圧を調整できる。そして、所望のヒューズを
例えばレーザー光照射により切断して、出力電圧を調整
している。
ギャップリファレンス回路３０において、オペアンプ３
１の反転入力端子の入力電圧を設定する分圧回路に調整
回路３２が設けられる。調整回路３２は図２（ｂ）に示
すように、複数の分圧抵抗Ｒ１０，Ｒ１１，Ｒ１２，Ｒ
１３が直列に接続されるとともに、各分圧抵抗Ｒ１１，
Ｒ１２，Ｒ１３に対してヒューズＦ１，Ｆ２，Ｆ３がそ
れぞれ並列に接続されて構成されている。そして、ヒュ
ーズＦ１，Ｆ２，Ｆ３のうちどのヒューズを切断するか
によって有効となる分圧抵抗が決定され、オペアンプ３
１の出力電圧を調整できる。そして、所望のヒューズを
例えばレーザー光照射により切断して、出力電圧を調整
している。
【０００４】また、従来、集積回路化されるとともに、
出力電圧の異なる複数の基準電圧源を備えた基準電圧発
生回路の場合には、各基準電圧源に前記調整回路をそれ
ぞれ設け、各基準電圧源毎にそれぞれ調整回路のヒュー
ズを切断して出力電圧の調整を行っていた。
出力電圧の異なる複数の基準電圧源を備えた基準電圧発
生回路の場合には、各基準電圧源に前記調整回路をそれ
ぞれ設け、各基準電圧源毎にそれぞれ調整回路のヒュー
ズを切断して出力電圧の調整を行っていた。
【０００５】
【発明が解決しようとする課題】複数の基準電圧源を備
えた従来の基準電圧発生回路では、各基準電圧源はそれ
ぞれ独立に設けられ、各基準電圧源毎に調整回路が設け
られるため、基準電圧発生回路全体として占める面積が
大きくなるとともに、調整の際の手間（工数）が多くな
るという問題があつた。
えた従来の基準電圧発生回路では、各基準電圧源はそれ
ぞれ独立に設けられ、各基準電圧源毎に調整回路が設け
られるため、基準電圧発生回路全体として占める面積が
大きくなるとともに、調整の際の手間（工数）が多くな
るという問題があつた。
【０００６】本発明は前記の問題点に鑑みてなされたも
のであって、その第１の目的は複数の基準電圧源を備え
た基準電圧発生回路の各基準電圧源の出力電圧の微調整
を行う際の工数を少なくできるとともに、基準電圧発生
回路の占める面積を小さくできる基準電圧発生回路を提
供することにある。また、第２の目的は複数の基準電圧
源を備えた基準電圧発生回路の各基準電圧源の出力電圧
の微調整の工数を少なくできる基準電圧発生回路の出力
電圧調整方法を提供することにある。
のであって、その第１の目的は複数の基準電圧源を備え
た基準電圧発生回路の各基準電圧源の出力電圧の微調整
を行う際の工数を少なくできるとともに、基準電圧発生
回路の占める面積を小さくできる基準電圧発生回路を提
供することにある。また、第２の目的は複数の基準電圧
源を備えた基準電圧発生回路の各基準電圧源の出力電圧
の微調整の工数を少なくできる基準電圧発生回路の出力
電圧調整方法を提供することにある。
【０００７】
【課題を解決するための手段】前記第１の目的を達成す
るため、請求項１に記載の発明では、集積回路化される
とともに、出力電圧の異なる複数の基準電圧源を備えた
基準電圧発生回路であって、前記各基準電圧源を同じレ
イアウトの回路構成にするとともに隣接して配置し、そ
の出力電圧の微調整を行う同じ構成の調整回路を前記各
基準電圧源に設け、前記各調整回路を複数の分圧抵抗と
複数のスイッチング素子とがラダー接続された構成と
し、外部からその出力がハイレベル又はロウレベルに切
換え可能な切換手段を前記各調整回路のスイッチング素
子数に対応した必要ビット数設け、前記各調整回路のス
イッチング素子の制御端子を前記各切換手段に接続し、
前記切換手段の切換えにより前記各基準電圧源の出力電
圧を同時に調整可能に構成した。
るため、請求項１に記載の発明では、集積回路化される
とともに、出力電圧の異なる複数の基準電圧源を備えた
基準電圧発生回路であって、前記各基準電圧源を同じレ
イアウトの回路構成にするとともに隣接して配置し、そ
の出力電圧の微調整を行う同じ構成の調整回路を前記各
基準電圧源に設け、前記各調整回路を複数の分圧抵抗と
複数のスイッチング素子とがラダー接続された構成と
し、外部からその出力がハイレベル又はロウレベルに切
換え可能な切換手段を前記各調整回路のスイッチング素
子数に対応した必要ビット数設け、前記各調整回路のス
イッチング素子の制御端子を前記各切換手段に接続し、
前記切換手段の切換えにより前記各基準電圧源の出力電
圧を同時に調整可能に構成した。
【０００８】この発明では、複数の基準電圧源が同じレ
イアウトの回路構成で隣接して配置されるため、集積回
路（半導体装置）の製造工程で各基準電圧源の出力電圧
が所定の値からばらついても、そのばらつきの量が各基
準電圧源においてほぼ等しくなる。そして、ある一つの
基準電圧源の出力電圧のばらつきを解消するように切換
手段を切り換えて調整回路の分圧抵抗の接続状態を調整
すると、他の基準電圧源の出力電圧も自動的に適正な値
に調整される。
イアウトの回路構成で隣接して配置されるため、集積回
路（半導体装置）の製造工程で各基準電圧源の出力電圧
が所定の値からばらついても、そのばらつきの量が各基
準電圧源においてほぼ等しくなる。そして、ある一つの
基準電圧源の出力電圧のばらつきを解消するように切換
手段を切り換えて調整回路の分圧抵抗の接続状態を調整
すると、他の基準電圧源の出力電圧も自動的に適正な値
に調整される。
【０００９】請求項２に記載の発明では、請求項１に記
載の発明において、前記切換手段は電流源とヒューズと
が直列に接続されて構成され、前記各制御端子は前記各
電流源とヒューズとの接続点に接続されている。この発
明では、ヒューズを切断すると、そのヒューズと電流源
との接続点に接続されているスイッチング素子の制御端
子への出力がハイレベルになる。
載の発明において、前記切換手段は電流源とヒューズと
が直列に接続されて構成され、前記各制御端子は前記各
電流源とヒューズとの接続点に接続されている。この発
明では、ヒューズを切断すると、そのヒューズと電流源
との接続点に接続されているスイッチング素子の制御端
子への出力がハイレベルになる。
【００１０】請求項３に記載の発明では、請求項１又は
請求項２に記載の発明において、前記スイッチング素子
はＭＯＳＦＥＴである。この発明では、スイッチング素
子のオン抵抗が非常に小さく、オン抵抗を考慮せずに各
調整回路の抵抗値の調整ができ、出力電圧の調整が容易
になる。
請求項２に記載の発明において、前記スイッチング素子
はＭＯＳＦＥＴである。この発明では、スイッチング素
子のオン抵抗が非常に小さく、オン抵抗を考慮せずに各
調整回路の抵抗値の調整ができ、出力電圧の調整が容易
になる。
【００１１】前記第２の目的を達成するため、請求項４
に記載の発明では、集積回路化されるとともに、出力電
圧の異なる複数の基準電圧源を備えた基準電圧発生回路
の出力電圧調整方法であって、前記各基準電圧源を同じ
レイアウトの回路構成にするとともに隣接して配置し、
その出力電圧の微調整を行う同じ構成の調整回路を前記
各基準電圧源に設け、前記各調整回路を複数の分圧抵抗
と複数のスイッチング素子とがラダー接続された構成と
し、外部からその出力がハイレベル又はロウレベルに切
換え可能な切換手段を前記各調整回路のスイッチング素
子数に対応した必要ビット数設け、前記各調整回路のス
イッチング素子の制御端子を前記各切換手段に接続し、
前記ラダー接続された分圧抵抗のうち無効にすべき分圧
抵抗と対応する位置に接続されたスイッチング素子をオ
ン状態とするように、前記切換手段の切換えを行って前
記各基準電圧源の出力電圧を同時に調整する。なお、
「無効にすべき分圧抵抗」とは、スイッチング素子がオ
ン状態となることによりその分圧抵抗（厳密にはスイッ
チング素子のオン抵抗との合成抵抗）の抵抗値を大幅に
低下させる分圧抵抗を意味し、オン抵抗がゼロに近けれ
ばスイッチング素子と分圧抵抗との合成抵抗の抵抗値は
ほぼゼロになる。
に記載の発明では、集積回路化されるとともに、出力電
圧の異なる複数の基準電圧源を備えた基準電圧発生回路
の出力電圧調整方法であって、前記各基準電圧源を同じ
レイアウトの回路構成にするとともに隣接して配置し、
その出力電圧の微調整を行う同じ構成の調整回路を前記
各基準電圧源に設け、前記各調整回路を複数の分圧抵抗
と複数のスイッチング素子とがラダー接続された構成と
し、外部からその出力がハイレベル又はロウレベルに切
換え可能な切換手段を前記各調整回路のスイッチング素
子数に対応した必要ビット数設け、前記各調整回路のス
イッチング素子の制御端子を前記各切換手段に接続し、
前記ラダー接続された分圧抵抗のうち無効にすべき分圧
抵抗と対応する位置に接続されたスイッチング素子をオ
ン状態とするように、前記切換手段の切換えを行って前
記各基準電圧源の出力電圧を同時に調整する。なお、
「無効にすべき分圧抵抗」とは、スイッチング素子がオ
ン状態となることによりその分圧抵抗（厳密にはスイッ
チング素子のオン抵抗との合成抵抗）の抵抗値を大幅に
低下させる分圧抵抗を意味し、オン抵抗がゼロに近けれ
ばスイッチング素子と分圧抵抗との合成抵抗の抵抗値は
ほぼゼロになる。
【００１２】この発明では、集積回路（半導体装置）の
製造工程で各基準電圧源の出力電圧が所定の値からばら
ついた場合、調整回路を構成する分圧抵抗のうち無効と
すべき分圧抵抗と対応する位置に接続されたスイッチン
グ素子をオン状態とするように切換手段を切り換える。
例えば、切換手段がヒューズであればレーザー光照射で
ヒューズを切断する。その結果、各基準電圧源の調整回
路のスイッチング素子が同時にオン状態となり、出力電
圧が同時に調整されて基準電圧源が１個の場合と同じ手
間（工数）で出力電圧の微調整ができる。
製造工程で各基準電圧源の出力電圧が所定の値からばら
ついた場合、調整回路を構成する分圧抵抗のうち無効と
すべき分圧抵抗と対応する位置に接続されたスイッチン
グ素子をオン状態とするように切換手段を切り換える。
例えば、切換手段がヒューズであればレーザー光照射で
ヒューズを切断する。その結果、各基準電圧源の調整回
路のスイッチング素子が同時にオン状態となり、出力電
圧が同時に調整されて基準電圧源が１個の場合と同じ手
間（工数）で出力電圧の微調整ができる。
【００１３】
【発明の実施の形態】以下、本発明を２個の基準電圧源
を備えた基準電圧発生回路に具体化した一実施の形態を
図１に従って説明する。
を備えた基準電圧発生回路に具体化した一実施の形態を
図１に従って説明する。
【００１４】図１に示すように、基準電圧発生回路１は
２個の基準電圧源Ａ，Ｂを備えている。両基準電圧源
Ａ，Ｂはバンドギャップリファレンス回路を構成し、同
じレイアウトの回路構成で集積回路としてチップ上に隣
接して配置されている。基準電圧源Ａは定電流源２、抵
抗Ｒ１，Ｒ２，Ｒ３、Ｒ４ａ，Ｒ５ａ、トランジスタＴ
ｒ１、オペアンプ３及び調整回路４で構成されている。
基準電圧源Ｂは定電流源２、抵抗Ｒ１，Ｒ２，Ｒ３、Ｒ
４ｂ，Ｒ５ｂ、トランジスタＴｒ２、オペアンプ３及び
調整回路４で構成されている。すなわち、両基準電圧源
Ａ，Ｂは抵抗Ｒ４ａと抵抗Ｒ４ｂ及び抵抗Ｒ５ａと抵抗
Ｒ５ｂが異なるだけで他の構成は同じである。
２個の基準電圧源Ａ，Ｂを備えている。両基準電圧源
Ａ，Ｂはバンドギャップリファレンス回路を構成し、同
じレイアウトの回路構成で集積回路としてチップ上に隣
接して配置されている。基準電圧源Ａは定電流源２、抵
抗Ｒ１，Ｒ２，Ｒ３、Ｒ４ａ，Ｒ５ａ、トランジスタＴ
ｒ１、オペアンプ３及び調整回路４で構成されている。
基準電圧源Ｂは定電流源２、抵抗Ｒ１，Ｒ２，Ｒ３、Ｒ
４ｂ，Ｒ５ｂ、トランジスタＴｒ２、オペアンプ３及び
調整回路４で構成されている。すなわち、両基準電圧源
Ａ，Ｂは抵抗Ｒ４ａと抵抗Ｒ４ｂ及び抵抗Ｒ５ａと抵抗
Ｒ５ｂが異なるだけで他の構成は同じである。
【００１５】両トランジスタＴｒ１，Ｔｒ２にはＮＰＮ
トランジスタが使用され、各トランジスタＴｒ１，Ｔｒ
２のコレクタは抵抗Ｒ１，Ｒ２を介してそれぞれ定電流
源２に接続されている。トランジスタＴｒ１，Ｔｒ２の
ベースは、基準電圧源Ａでは抵抗Ｒ４ａと抵抗Ｒ５ａと
の接続点に接続され、基準電圧源Ｂでは抵抗Ｒ４ｂと抵
抗Ｒ５ｂとの接続点に接続されている。トランジスタＴ
ｒ１のエミッタは抵抗Ｒ３を介して調整回路４に接続さ
れ、トランジスタＴｒ２のエミッタは調整回路４に直接
接続されている。
トランジスタが使用され、各トランジスタＴｒ１，Ｔｒ
２のコレクタは抵抗Ｒ１，Ｒ２を介してそれぞれ定電流
源２に接続されている。トランジスタＴｒ１，Ｔｒ２の
ベースは、基準電圧源Ａでは抵抗Ｒ４ａと抵抗Ｒ５ａと
の接続点に接続され、基準電圧源Ｂでは抵抗Ｒ４ｂと抵
抗Ｒ５ｂとの接続点に接続されている。トランジスタＴ
ｒ１のエミッタは抵抗Ｒ３を介して調整回路４に接続さ
れ、トランジスタＴｒ２のエミッタは調整回路４に直接
接続されている。
【００１６】オペアンプ３の反転入力端子は抵抗Ｒ１と
トランジスタＴｒ１のコレクタとの接続点に接続され、
非反転入力端子は抵抗Ｒ２とトランジスタＴｒ２のコレ
クタとの接続点に接続されている。オペアンプ３の出力
端子は、基準電圧源Ａでは抵抗Ｒ４ａ，Ｒ５ａを介して
接地され、基準電圧源Ｂでは抵抗Ｒ４ｂ，Ｒ５ｂを介し
て接地されている。両基準電圧源Ａ，Ｂは抵抗Ｒ４ａ，
Ｒ５ａ及び抵抗Ｒ４ｂ，Ｒ５ｂの抵抗比を変えることに
より異なる出力電圧が得られるように構成されている。
トランジスタＴｒ１のコレクタとの接続点に接続され、
非反転入力端子は抵抗Ｒ２とトランジスタＴｒ２のコレ
クタとの接続点に接続されている。オペアンプ３の出力
端子は、基準電圧源Ａでは抵抗Ｒ４ａ，Ｒ５ａを介して
接地され、基準電圧源Ｂでは抵抗Ｒ４ｂ，Ｒ５ｂを介し
て接地されている。両基準電圧源Ａ，Ｂは抵抗Ｒ４ａ，
Ｒ５ａ及び抵抗Ｒ４ｂ，Ｒ５ｂの抵抗比を変えることに
より異なる出力電圧が得られるように構成されている。
【００１７】各基準電圧源Ａ，Ｂの出力電圧の微調整を
行うための調整回路４は、複数（この実施の形態では４
個）の分圧抵抗Ｒ１０，Ｒ１１，Ｒ１２，Ｒ１３と、複
数（この実施の形態では３個）のスイッチング素子５
ａ，５ｂ，５ｃとがラダー接続された構成となってい
る。各スイッチング素子５ａ，５ｂ，５ｃにはｎチャネ
ルのＭＯＳＦＥＴが使用され、各スイッチング素子５
ａ，５ｂ，５ｃはそれぞれ分圧抵抗Ｒ１１，Ｒ１２，Ｒ
１３に並列接続されている。
行うための調整回路４は、複数（この実施の形態では４
個）の分圧抵抗Ｒ１０，Ｒ１１，Ｒ１２，Ｒ１３と、複
数（この実施の形態では３個）のスイッチング素子５
ａ，５ｂ，５ｃとがラダー接続された構成となってい
る。各スイッチング素子５ａ，５ｂ，５ｃにはｎチャネ
ルのＭＯＳＦＥＴが使用され、各スイッチング素子５
ａ，５ｂ，５ｃはそれぞれ分圧抵抗Ｒ１１，Ｒ１２，Ｒ
１３に並列接続されている。
【００１８】両調整回路４の間には、電流源（抵抗）６
と１個のヒューズＦ１，Ｆ２，Ｆ３とが直列に接続され
た回路が各調整回路４のスイッチング素子数に対応した
必要ビット数（この実施の形態では３個）設けられてい
る。各電流源（抵抗）６と１個のヒューズＦ１，Ｆ２，
Ｆ３とが直列に接続された回路が、外部からその出力が
ハイレベル又はロウレベルに切換え可能な切換手段を構
成する。各スイッチング素子５ａ，５ｂ，５ｃの制御端
子（この実施の形態ではＭＯＳＦＥＴのゲート）は、前
記各電流源６とヒューズＦ１〜Ｆ３との接続点にそれぞ
れ接続されている。
と１個のヒューズＦ１，Ｆ２，Ｆ３とが直列に接続され
た回路が各調整回路４のスイッチング素子数に対応した
必要ビット数（この実施の形態では３個）設けられてい
る。各電流源（抵抗）６と１個のヒューズＦ１，Ｆ２，
Ｆ３とが直列に接続された回路が、外部からその出力が
ハイレベル又はロウレベルに切換え可能な切換手段を構
成する。各スイッチング素子５ａ，５ｂ，５ｃの制御端
子（この実施の形態ではＭＯＳＦＥＴのゲート）は、前
記各電流源６とヒューズＦ１〜Ｆ３との接続点にそれぞ
れ接続されている。
【００１９】次に前記のように構成された基準電圧発生
回路１の作用について説明する。集積回路の製造時のば
らつきにより出力電圧が所定の値からばらついても、両
基準電圧源Ａ，Ｂが同じレイアウトの回路構成で隣接し
て配置されるため、そのばらつきの量が両基準電圧源
Ａ，Ｂにおいてほぼ等しくなる。両基準電圧源Ａ，Ｂの
出力電圧が所定の基準電圧からずれた場合、分圧抵抗Ｒ
１０，Ｒ１１，Ｒ１２，Ｒ１３の接続状態を調整して調
整回路４の抵抗値を調整することにより、出力電圧が所
定の基準電圧に調整される。
回路１の作用について説明する。集積回路の製造時のば
らつきにより出力電圧が所定の値からばらついても、両
基準電圧源Ａ，Ｂが同じレイアウトの回路構成で隣接し
て配置されるため、そのばらつきの量が両基準電圧源
Ａ，Ｂにおいてほぼ等しくなる。両基準電圧源Ａ，Ｂの
出力電圧が所定の基準電圧からずれた場合、分圧抵抗Ｒ
１０，Ｒ１１，Ｒ１２，Ｒ１３の接続状態を調整して調
整回路４の抵抗値を調整することにより、出力電圧が所
定の基準電圧に調整される。
【００２０】調整回路４の抵抗値は、分圧抵抗Ｒ１１，
Ｒ１２，Ｒ１３と並列接続されたスイッチング素子５
ａ，５ｂ，５ｃのオン、オフにより決定され、有効な分
圧抵抗及び分圧抵抗Ｒ１０の抵抗値の和が調整回路４の
抵抗値となる。スイッチング素子５ａ，５ｂ，５ｃにＭ
ＯＳＦＥＴが使用されているため、そのオン抵抗が非常
に小さく、オン状態のスイッチング素子５ａ，５ｂ，５
ｃに並列接続された分圧抵抗とスイッチング素子との合
成抵抗はほぼゼロとなり、その分圧抵抗は無効化され
る。並列接続されたスイッチング素子５ａ，５ｂ，５ｃ
がオフ状態であればその分圧抵抗は有効となる。
Ｒ１２，Ｒ１３と並列接続されたスイッチング素子５
ａ，５ｂ，５ｃのオン、オフにより決定され、有効な分
圧抵抗及び分圧抵抗Ｒ１０の抵抗値の和が調整回路４の
抵抗値となる。スイッチング素子５ａ，５ｂ，５ｃにＭ
ＯＳＦＥＴが使用されているため、そのオン抵抗が非常
に小さく、オン状態のスイッチング素子５ａ，５ｂ，５
ｃに並列接続された分圧抵抗とスイッチング素子との合
成抵抗はほぼゼロとなり、その分圧抵抗は無効化され
る。並列接続されたスイッチング素子５ａ，５ｂ，５ｃ
がオフ状態であればその分圧抵抗は有効となる。
【００２１】ヒューズＦ１〜Ｆ３の切断は例えばレーザ
ー光照射により行われる。そして、ヒューズＦ１が切断
されると、その切換手段の出力がハイレベルとなる。そ
して、ヒューズＦ１と電流源６との接続点に接続された
両スイッチング素子５ａがオン状態となり、両基準電圧
源Ａ，Ｂの分圧抵抗Ｒ１１が無効化される。同様に、ヒ
ューズＦ２が切断されると、両スイッチング素子５ｂが
オン状態となって分圧抵抗Ｒ１２が無効化され、ヒュー
ズＦ３が切断されると、両スイッチング素子５ｃがオン
状態となって分圧抵抗Ｒ１３が無効化される。即ち、両
基準電圧源Ａ，Ｂの一方の出力電圧が所定の出力電圧と
なるようにヒューズＦ１〜Ｆ３を選択して切断すると、
他方の基準電圧源の出力電圧も自動的に適正な値に調整
される。
ー光照射により行われる。そして、ヒューズＦ１が切断
されると、その切換手段の出力がハイレベルとなる。そ
して、ヒューズＦ１と電流源６との接続点に接続された
両スイッチング素子５ａがオン状態となり、両基準電圧
源Ａ，Ｂの分圧抵抗Ｒ１１が無効化される。同様に、ヒ
ューズＦ２が切断されると、両スイッチング素子５ｂが
オン状態となって分圧抵抗Ｒ１２が無効化され、ヒュー
ズＦ３が切断されると、両スイッチング素子５ｃがオン
状態となって分圧抵抗Ｒ１３が無効化される。即ち、両
基準電圧源Ａ，Ｂの一方の出力電圧が所定の出力電圧と
なるようにヒューズＦ１〜Ｆ３を選択して切断すると、
他方の基準電圧源の出力電圧も自動的に適正な値に調整
される。
【００２２】この実施の形態では以下の効果を有する。 （１） 複数の基準電圧源Ａ，Ｂが同じレイアウトの回
路構成で隣接して配置されるため、集積回路の製造工程
で各基準電圧源Ａ，Ｂの出力電圧が所定の値からばらつ
いても、そのばらつきの量が各基準電圧源Ａ，Ｂにおい
てほぼ等しくなる。そして、一つの基準電圧源の出力電
圧のばらつきを解消するように調整回路４の分圧抵抗Ｒ
１０，Ｒ１１，Ｒ１２，Ｒ１３の接続状態を調整するこ
とにより、他の基準電圧源の出力電圧も自動的に適正な
値に調整することができる。従って、出力電圧の微調整
を行う際の工数を少なくできる。
路構成で隣接して配置されるため、集積回路の製造工程
で各基準電圧源Ａ，Ｂの出力電圧が所定の値からばらつ
いても、そのばらつきの量が各基準電圧源Ａ，Ｂにおい
てほぼ等しくなる。そして、一つの基準電圧源の出力電
圧のばらつきを解消するように調整回路４の分圧抵抗Ｒ
１０，Ｒ１１，Ｒ１２，Ｒ１３の接続状態を調整するこ
とにより、他の基準電圧源の出力電圧も自動的に適正な
値に調整することができる。従って、出力電圧の微調整
を行う際の工数を少なくできる。
【００２３】（２） 調整回路４の分圧抵抗Ｒ１１，Ｒ
１２，Ｒ１３に並列に接続された各スイッチング素子５
ａ〜５ｃのオン、オフ状態の切換えにより調整回路４の
抵抗値を設定でき、複数の基準電圧源Ａ，Ｂの各スイッ
チング素子５ａ〜５ｃを共通の切換手段でオン又はオフ
状態に設定できる。その結果、複数の基準電圧源Ａ，Ｂ
毎に調整が必要だった従来装置に比較して、調整の工数
を半分以下に低減できる。
１２，Ｒ１３に並列に接続された各スイッチング素子５
ａ〜５ｃのオン、オフ状態の切換えにより調整回路４の
抵抗値を設定でき、複数の基準電圧源Ａ，Ｂの各スイッ
チング素子５ａ〜５ｃを共通の切換手段でオン又はオフ
状態に設定できる。その結果、複数の基準電圧源Ａ，Ｂ
毎に調整が必要だった従来装置に比較して、調整の工数
を半分以下に低減できる。
【００２４】（３） 外部からその出力がハイレベル又
はロウレベルに切換え可能な切換手段が、電流源６と１
個のヒューズＦ１〜Ｆ３とが直列に接続された構成とな
っているため、構成が簡単になる。また、レーザー光照
射でヒューズＦ１〜Ｆ３を切断することで、出力の切換
えが簡単にできる。
はロウレベルに切換え可能な切換手段が、電流源６と１
個のヒューズＦ１〜Ｆ３とが直列に接続された構成とな
っているため、構成が簡単になる。また、レーザー光照
射でヒューズＦ１〜Ｆ３を切断することで、出力の切換
えが簡単にできる。
【００２５】（４） スイッチング素子５ａ〜５ｃとし
てＭＯＳＦＥＴが使用されている。従って、スイッチン
グ素子５ａ〜５ｃのオン抵抗が非常に小さくなり、オン
抵抗を考慮せずに各調整回路４の抵抗値の調整ができ、
出力電圧の調整が容易になる。また、制御端子（ゲー
ト）に電圧をかけるだけで電流を流し続けることなくオ
ン状態に保持できるため、信頼性が増す。
てＭＯＳＦＥＴが使用されている。従って、スイッチン
グ素子５ａ〜５ｃのオン抵抗が非常に小さくなり、オン
抵抗を考慮せずに各調整回路４の抵抗値の調整ができ、
出力電圧の調整が容易になる。また、制御端子（ゲー
ト）に電圧をかけるだけで電流を流し続けることなくオ
ン状態に保持できるため、信頼性が増す。
【００２６】（５） 調整回路４の調整方法は従来装置
と同様にヒューズＦ１〜Ｆ３の切断作業のため、従来と
異なる装置を準備する必要はない。実施の形態は前記に
限定されるものではなく、例えば、次のように具体化し
てもよい。
と同様にヒューズＦ１〜Ｆ３の切断作業のため、従来と
異なる装置を準備する必要はない。実施の形態は前記に
限定されるものではなく、例えば、次のように具体化し
てもよい。
【００２７】○ スイッチング素子の数は３個に限ら
ず、２個以下あるいは４個以上としてもよい。 ○ スイッチング素子５ａ〜５ｃとしてｎチャネルのＭ
ＯＳＦＥＴに変えて、ｐチャネルのＭＯＳＦＥＴを使用
し、各スイッチング素子５ａ，５ｂ，５ｃはそれぞれ分
圧抵抗Ｒ１０，Ｒ１１，Ｒ１２に並列接続された構成と
してもよい。この場合、ヒューズＦ１〜Ｆ３が切断され
ると対応するスイッチング素子がオフ状態となる。即
ち、ｎチャネルのＭＯＳＦＥＴと逆に、無効化すべきス
イッチング素子と対応するヒューズを切断し、有効状態
とするスイッチング素子と対応するヒューズは切断せず
に残す。
ず、２個以下あるいは４個以上としてもよい。 ○ スイッチング素子５ａ〜５ｃとしてｎチャネルのＭ
ＯＳＦＥＴに変えて、ｐチャネルのＭＯＳＦＥＴを使用
し、各スイッチング素子５ａ，５ｂ，５ｃはそれぞれ分
圧抵抗Ｒ１０，Ｒ１１，Ｒ１２に並列接続された構成と
してもよい。この場合、ヒューズＦ１〜Ｆ３が切断され
ると対応するスイッチング素子がオフ状態となる。即
ち、ｎチャネルのＭＯＳＦＥＴと逆に、無効化すべきス
イッチング素子と対応するヒューズを切断し、有効状態
とするスイッチング素子と対応するヒューズは切断せず
に残す。
【００２８】○ スイッチング素子５ａ〜５ｃとしてＭ
ＯＳＦＥＴに限らずバイポーラトランジスタ等の他のス
イッチング素子を使用してもよい。 ○ 基準電圧源の数は２個に限らず３個以上としてもよ
い。３個以上の場合も各調整回路のスイッチング素子の
制御端子を同様に切換手段に接続することにより、２個
の場合と同じ操作で全ての基準電圧源の出力電圧の調整
が同時にできる。
ＯＳＦＥＴに限らずバイポーラトランジスタ等の他のス
イッチング素子を使用してもよい。 ○ 基準電圧源の数は２個に限らず３個以上としてもよ
い。３個以上の場合も各調整回路のスイッチング素子の
制御端子を同様に切換手段に接続することにより、２個
の場合と同じ操作で全ての基準電圧源の出力電圧の調整
が同時にできる。
【００２９】○ 基準電圧源Ａ，Ｂとしてバンドギャッ
プリファレンス回路以外の基準電圧源に適用してもよ
い。前記実施の形態から把握できる発明（技術的思想）
について、以下に記載する。
プリファレンス回路以外の基準電圧源に適用してもよ
い。前記実施の形態から把握できる発明（技術的思想）
について、以下に記載する。
【００３０】（１） 請求項３に記載の発明において、
前記各スイッチング素子のソースとドレイン間に抵抗が
それぞれ１個ずつ接続されている。 （２） 請求項１〜請求項４及び（１）のいずれかに記
載の発明において、前記基準電圧源は２個設けられてい
る。
前記各スイッチング素子のソースとドレイン間に抵抗が
それぞれ１個ずつ接続されている。 （２） 請求項１〜請求項４及び（１）のいずれかに記
載の発明において、前記基準電圧源は２個設けられてい
る。
【００３１】（３） 請求項１〜請求項４、（１）及び
（２）のいずれかに記載の発明において、前記基準電圧
発生回路はバンドギャップリファレンス回路である。
（２）のいずれかに記載の発明において、前記基準電圧
発生回路はバンドギャップリファレンス回路である。
【００３２】
【発明の効果】以上詳述したように請求項１〜請求項３
に記載の発明によれば、基準電圧発生回路の調整回路の
レイアウト面積が小さくなり、チップサイズを小さくで
きるとともに、調整時間を短縮できる。また、請求項４
に記載の発明によれば、複数の基準電圧源の出力電圧の
調整を簡単にできる。
に記載の発明によれば、基準電圧発生回路の調整回路の
レイアウト面積が小さくなり、チップサイズを小さくで
きるとともに、調整時間を短縮できる。また、請求項４
に記載の発明によれば、複数の基準電圧源の出力電圧の
調整を簡単にできる。
【図１】 一実施の形態の回路図。
【図２】 （ａ）は従来技術の基準電圧発生回路の回路
図、（ｂ）は要部詳細図。
図、（ｂ）は要部詳細図。
１…基準電圧発生回路、４…調整回路、５ａ〜５ｃ…ス
イッチング素子、６…切換手段を構成する電流源、Ｆ１
〜Ｆ３…同じくヒューズ、Ｒ１０，Ｒ１１，Ｒ１２，Ｒ
１３…分圧抵抗、Ａ，Ｂ…基準電圧源。
イッチング素子、６…切換手段を構成する電流源、Ｆ１
〜Ｆ３…同じくヒューズ、Ｒ１０，Ｒ１１，Ｒ１２，Ｒ
１３…分圧抵抗、Ａ，Ｂ…基準電圧源。
フロントページの続き Ｆターム(参考） 5F038 AV02 BB07 BB08 EZ20 5H420 NA12 NA16 NA17 NA22 NA23 NA24 NA25 NA36 NB16 NB20 NB31 NC02 NC06 NC12 NC14 NC17 NC32 NE22
Claims (4)
- 【請求項１】 集積回路化されるとともに、出力電圧の
異なる複数の基準電圧源を備えた基準電圧発生回路であ
って、 前記各基準電圧源を同じレイアウトの回路構成にすると
ともに隣接して配置し、その出力電圧の微調整を行う同
じ構成の調整回路を前記各基準電圧源に設け、前記各調
整回路を複数の分圧抵抗と複数のスイッチング素子とが
ラダー接続された構成とし、外部からその出力がハイレ
ベル又はロウレベルに切換え可能な切換手段を前記各調
整回路のスイッチング素子数に対応した必要ビット数設
け、前記各調整回路のスイッチング素子の制御端子を前
記各切換手段に接続し、前記切換手段の切換えにより前
記各基準電圧源の出力電圧を同時に調整可能に構成した
基準電圧発生回路。 - 【請求項２】 前記切換手段は電流源とヒューズとが直
列に接続されて構成され、前記各制御端子は前記各電流
源とヒューズとの接続点に接続されている請求項１に記
載の基準電圧発生回路。 - 【請求項３】 前記スイッチング素子はＭＯＳＦＥＴで
ある請求項１又は請求項２に記載の基準電圧発生回路。 - 【請求項４】 集積回路化されるとともに、出力電圧の
異なる複数の基準電圧源を備えた基準電圧発生回路の出
力電圧調整方法であって、 前記各基準電圧源を同じレイアウトの回路構成にすると
ともに隣接して配置し、その出力電圧の微調整を行う同
じ構成の調整回路を前記各基準電圧源に設け、前記各調
整回路を複数の分圧抵抗と複数のスイッチング素子とが
ラダー接続された構成とし、外部からその出力がハイレ
ベル又はロウレベルに切換え可能な切換手段を前記各調
整回路のスイッチング素子数に対応した必要ビット数設
け、前記各調整回路のスイッチング素子の制御端子を前
記各切換手段に接続し、前記ラダー接続された分圧抵抗
のうち無効にすべき分圧抵抗と対応する位置に接続され
たスイッチング素子をオン状態とするように、前記切換
手段の切換えを行って前記各基準電圧源の出力電圧を同
時に調整する基準電圧発生回路の出力電圧調整方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001107103A JP2002305244A (ja) | 2001-04-05 | 2001-04-05 | 基準電圧発生回路及びその出力電圧調整方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001107103A JP2002305244A (ja) | 2001-04-05 | 2001-04-05 | 基準電圧発生回路及びその出力電圧調整方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002305244A true JP2002305244A (ja) | 2002-10-18 |
Family
ID=18959479
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001107103A Pending JP2002305244A (ja) | 2001-04-05 | 2001-04-05 | 基準電圧発生回路及びその出力電圧調整方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002305244A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016114496A (ja) * | 2014-12-16 | 2016-06-23 | 株式会社デンソー | 異常監視回路 |
-
2001
- 2001-04-05 JP JP2001107103A patent/JP2002305244A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016114496A (ja) * | 2014-12-16 | 2016-06-23 | 株式会社デンソー | 異常監視回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5559425A (en) | Voltage regulator with high gain cascode mirror | |
| JP3156447B2 (ja) | 半導体集積回路 | |
| US10168363B1 (en) | Current sensor with extended voltage range | |
| EP0747800A1 (en) | Circuit for providing a bias voltage compensated for P-channel transistor variations | |
| JPH08340243A (ja) | バイアス回路 | |
| US7368973B2 (en) | Temperature sensor circuit | |
| US20020014921A1 (en) | Low voltage input current mirror circuit and method | |
| US7019585B1 (en) | Method and circuit for adjusting a reference voltage signal | |
| US6954059B1 (en) | Method and apparatus for output voltage temperature dependence adjustment of a low voltage band gap circuit | |
| US7250793B2 (en) | Low voltage differential signaling driving apparatus | |
| JP3643043B2 (ja) | ボルテージレギュレータ及びそのボルテージレギュレータを有する携帯電話機器 | |
| JP2002305244A (ja) | 基準電圧発生回路及びその出力電圧調整方法 | |
| JP3195877B2 (ja) | アナログスイッチ回路 | |
| JP3349047B2 (ja) | 定電圧回路 | |
| US20020075056A1 (en) | Subthreshold cmos integrator | |
| US7019581B1 (en) | Current sense circuit | |
| JP2944573B2 (ja) | 半導体集積回路 | |
| US6525598B1 (en) | Bias start up circuit and method | |
| JPH08213855A (ja) | 差動増幅回路 | |
| JP2830578B2 (ja) | 定電流発生回路 | |
| EP0615182B1 (en) | Reference current generating circuit | |
| JP2000330657A (ja) | 半導体装置 | |
| JP3425766B2 (ja) | 半導体集積回路装置 | |
| US7071670B1 (en) | Generating reference voltages | |
| JPH11312930A (ja) | 差動増幅器 |