JP3195877B2 - アナログスイッチ回路 - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明は、アナログスイッチ回路
に関するものである。
に関するものである。
【０００２】
【従来の技術】図２は従来のＣＭＯＳアナログスイッチ
回路を示すものである。図２において、ＶＤＤはＭＯＳ
動作電源電圧、ＧＮＤは接地、Ｉは信号入力端子、Ｏは
信号出力端子、Ｓは制御信号入力端子、ＭＯＳ６と７、
ＭＯＳ８と９はそれぞれインバータを構成し、１、５、
６、８はＰチャネルＭＯＳトランジスタ（以下、ＰＭＯ
Ｓと略す場合がある。）、２、３、４、７、９はＮチャ
ネルＭＯＳトランジスタ（以下、ＮＭＯＳと略す場合が
ある。）であり、ＮＭＯＳ４とＰＭＯＳ５とは並列に接
続されてトランスファゲートを構成し、一端を信号入力
端子Ｉ、もう一端を信号出力端子Ｏに接続している。ま
た、ＰＭＯＳ６とＮＭＯＳ７とで構成されたインバータ
の入力は、制御信号入力端子Ｓとなっており、このイン
バータ出力は、ＰＭＯＳ８とＮＭＯＳ９とで構成された
インバータの入力とＮＭＯＳ５のゲートと、ＰＭＯＳ１
とＮＭＯＳ２とで構成されたインバータの入力にそれぞ
れ接続されている。そして、ＰＭＯＳ１のドレインは信
号入力端子Ｉに、ＮＭＯＳ２のソースは接地ＧＮＤに接
続され、ＰＭＯＳ１とＮＭＯＳ２とで構成されるインバ
ータの出力は、ＮＭＯＳ３のソースとＮＭＯＳ４の基板
とに接続され、ＮＭＯＳ３のドレインは、信号入力端子
Ｉに接続されている。またＰＭＯＳ８とＮＭＯＳ９とで
構成されたインバータの出力は、ＮＭＯＳ３のゲート
と、ＮＭＯＳ４のゲートにそれぞれ接続されている。
回路を示すものである。図２において、ＶＤＤはＭＯＳ
動作電源電圧、ＧＮＤは接地、Ｉは信号入力端子、Ｏは
信号出力端子、Ｓは制御信号入力端子、ＭＯＳ６と７、
ＭＯＳ８と９はそれぞれインバータを構成し、１、５、
６、８はＰチャネルＭＯＳトランジスタ（以下、ＰＭＯ
Ｓと略す場合がある。）、２、３、４、７、９はＮチャ
ネルＭＯＳトランジスタ（以下、ＮＭＯＳと略す場合が
ある。）であり、ＮＭＯＳ４とＰＭＯＳ５とは並列に接
続されてトランスファゲートを構成し、一端を信号入力
端子Ｉ、もう一端を信号出力端子Ｏに接続している。ま
た、ＰＭＯＳ６とＮＭＯＳ７とで構成されたインバータ
の入力は、制御信号入力端子Ｓとなっており、このイン
バータ出力は、ＰＭＯＳ８とＮＭＯＳ９とで構成された
インバータの入力とＮＭＯＳ５のゲートと、ＰＭＯＳ１
とＮＭＯＳ２とで構成されたインバータの入力にそれぞ
れ接続されている。そして、ＰＭＯＳ１のドレインは信
号入力端子Ｉに、ＮＭＯＳ２のソースは接地ＧＮＤに接
続され、ＰＭＯＳ１とＮＭＯＳ２とで構成されるインバ
ータの出力は、ＮＭＯＳ３のソースとＮＭＯＳ４の基板
とに接続され、ＮＭＯＳ３のドレインは、信号入力端子
Ｉに接続されている。またＰＭＯＳ８とＮＭＯＳ９とで
構成されたインバータの出力は、ＮＭＯＳ３のゲート
と、ＮＭＯＳ４のゲートにそれぞれ接続されている。
【０００３】以上のように構成されたアナログスイッチ
回路について、以下にその動作を説明する。まず、アナ
ログスイッチの導通時について説明する。図２の制御信
号入力端子Ｓに、ＰＭＯＳ６とＮＭＯＳ７とで構成され
たインバータのしきい値電圧以上の電圧が入力される
と、ＮＭＯＳ４のゲートにはＶＤＤの電位、ＰＭＯＳ５
のゲートにはＧＮＤの電位が印加され、信号入力端子Ｉ
と信号出力端子Ｏが導通する。そして、ＰＭＯＳ１のゲ
ートにＧＮＤ、ＮＭＯＳ３のゲートにＶＤＤの電位が印
加されるので、ＰＭＯＳ１とＮＭＯＳ３とが導通し、Ｎ
ＭＯＳ４の基板電位を信号入力端子Ｉと等しくする。
回路について、以下にその動作を説明する。まず、アナ
ログスイッチの導通時について説明する。図２の制御信
号入力端子Ｓに、ＰＭＯＳ６とＮＭＯＳ７とで構成され
たインバータのしきい値電圧以上の電圧が入力される
と、ＮＭＯＳ４のゲートにはＶＤＤの電位、ＰＭＯＳ５
のゲートにはＧＮＤの電位が印加され、信号入力端子Ｉ
と信号出力端子Ｏが導通する。そして、ＰＭＯＳ１のゲ
ートにＧＮＤ、ＮＭＯＳ３のゲートにＶＤＤの電位が印
加されるので、ＰＭＯＳ１とＮＭＯＳ３とが導通し、Ｎ
ＭＯＳ４の基板電位を信号入力端子Ｉと等しくする。
【０００４】次にアナログスイッチの遮断時について説
明する。制御信号入力端子Ｓに、ＰＭＯＳ６とＮＭＯＳ
７とで構成されたインバータのしきい値電圧以下の電圧
を入力すると、ＮＭＯＳ４のゲートにはＧＮＤの電位、
ＰＭＯＳ５のゲートにはＶＤＤの電位が印加され、信号
入力端子Ｉと信号出力端子Ｏを遮断する。そして、ＮＭ
ＯＳ２のゲートにＶＤＤの電位が印加されるので、ＮＭ
ＯＳ２は導通し、ＮＭＯＳ４の基板電位をＧＮＤ電位と
等しくする。
明する。制御信号入力端子Ｓに、ＰＭＯＳ６とＮＭＯＳ
７とで構成されたインバータのしきい値電圧以下の電圧
を入力すると、ＮＭＯＳ４のゲートにはＧＮＤの電位、
ＰＭＯＳ５のゲートにはＶＤＤの電位が印加され、信号
入力端子Ｉと信号出力端子Ｏを遮断する。そして、ＮＭ
ＯＳ２のゲートにＶＤＤの電位が印加されるので、ＮＭ
ＯＳ２は導通し、ＮＭＯＳ４の基板電位をＧＮＤ電位と
等しくする。
【０００５】
【発明が解決しようとする課題】しかしながら、上記従
来の構成では、ＭＯＳトランジスタのゲート・ソース
間、ドレイン・ソース間、ドレイン・ゲート間の耐圧が
半導体プロセスの微細化により低く抑えられた半導体プ
ロセスを使用した場合、ロジック回路内のインバータ
は、動作電源電圧（以下、ＶＤＤとする。）の電圧が各
端子間に印加されるので、耐圧値を越えた高いＶＤＤを
用いることができないという問題があった。また、ＶＤ
Ｄ電圧は耐圧値で制限されるので、高い直流電圧を有し
た信号を入力した時のトランスファゲートを構成するＮ
チャネルＭＯＳトランジスタのゲート・ソース間電圧を
十分確保できず、オン抵抗が大きくなり、さらには遮断
されるといった問題を有していた。
来の構成では、ＭＯＳトランジスタのゲート・ソース
間、ドレイン・ソース間、ドレイン・ゲート間の耐圧が
半導体プロセスの微細化により低く抑えられた半導体プ
ロセスを使用した場合、ロジック回路内のインバータ
は、動作電源電圧（以下、ＶＤＤとする。）の電圧が各
端子間に印加されるので、耐圧値を越えた高いＶＤＤを
用いることができないという問題があった。また、ＶＤ
Ｄ電圧は耐圧値で制限されるので、高い直流電圧を有し
た信号を入力した時のトランスファゲートを構成するＮ
チャネルＭＯＳトランジスタのゲート・ソース間電圧を
十分確保できず、オン抵抗が大きくなり、さらには遮断
されるといった問題を有していた。
【０００６】本発明は、このような従来の問題を解決す
るものであり、ＮチャネルＭＯＳトランジスタのゲート
・ソース間電圧、ドレイン・ゲート間電圧を耐圧の範囲
内に抑えることのできるアナログスイッチ回路を提供す
ることを目的とする。
るものであり、ＮチャネルＭＯＳトランジスタのゲート
・ソース間電圧、ドレイン・ゲート間電圧を耐圧の範囲
内に抑えることのできるアナログスイッチ回路を提供す
ることを目的とする。
【０００７】
【課題を解決するための手段】本発明は、上記目的を達
成するために、ＮチャネルＭＯＳトランジスタのソース
側を入力端子とし、前記ＮチャネルＭＯＳトランジスタ
のドレイン側を出力端子とするトランスファーゲートを
構成する前記ＮチャネルＭＯＳトランジスタと、前記Ｎ
チャネルＭＯＳトランジスタの入力端子に前記Ｎチャネ
ルＭＯＳトランジスタのソースの直流電位を与える増幅
器の出力を接続し、前記増幅器の−側を利得を決定させ
る抵抗を介して増幅器入力端子を接続し、前記増幅器の
＋側を抵抗を介して前記ＮチャネルＭＯＳトランジスタ
の直流電位を与えるバイアス電圧出力端子を接続したバ
イアス回路と、前記ＮチャネルＭＯＳトランジスタのゲ
ートにＣＭＯＳで構成されたＣＭＯＳロジック回路の第
１の動作電源電圧ＶＤＤとは分離された第２の動作電源
電圧ＶＣＣを印加するための電圧変換回路出力端子を接
続した電圧変換回路と、前記電圧変換回路入力端子に第
１の動作電源電圧ＶＤＤで動作し、前記トランスファー
ゲートを構成するＮチャネルＭＯＳトランジスタの導
通、遮断を制御するための制御入力端子を接続したＣＭ
ＯＳロジック回路と、前記トランスファーゲートを構成
するＮチャネルＭＯＳトランジスタの基板電位に導通時
と遮断時とで基板電圧を切り替えるための基板電位切り
替え回路出力端子を接続し、前記ＣＭＯＳロジック回路
の出力の反転信号を入力端子に接続する基板電位切り替
え回路を備えたものである。
成するために、ＮチャネルＭＯＳトランジスタのソース
側を入力端子とし、前記ＮチャネルＭＯＳトランジスタ
のドレイン側を出力端子とするトランスファーゲートを
構成する前記ＮチャネルＭＯＳトランジスタと、前記Ｎ
チャネルＭＯＳトランジスタの入力端子に前記Ｎチャネ
ルＭＯＳトランジスタのソースの直流電位を与える増幅
器の出力を接続し、前記増幅器の−側を利得を決定させ
る抵抗を介して増幅器入力端子を接続し、前記増幅器の
＋側を抵抗を介して前記ＮチャネルＭＯＳトランジスタ
の直流電位を与えるバイアス電圧出力端子を接続したバ
イアス回路と、前記ＮチャネルＭＯＳトランジスタのゲ
ートにＣＭＯＳで構成されたＣＭＯＳロジック回路の第
１の動作電源電圧ＶＤＤとは分離された第２の動作電源
電圧ＶＣＣを印加するための電圧変換回路出力端子を接
続した電圧変換回路と、前記電圧変換回路入力端子に第
１の動作電源電圧ＶＤＤで動作し、前記トランスファー
ゲートを構成するＮチャネルＭＯＳトランジスタの導
通、遮断を制御するための制御入力端子を接続したＣＭ
ＯＳロジック回路と、前記トランスファーゲートを構成
するＮチャネルＭＯＳトランジスタの基板電位に導通時
と遮断時とで基板電圧を切り替えるための基板電位切り
替え回路出力端子を接続し、前記ＣＭＯＳロジック回路
の出力の反転信号を入力端子に接続する基板電位切り替
え回路を備えたものである。
【０００８】
【作用】本発明は、上記構成により、アナログスイッチ
回路内部のＭＯＳトランジスタの各端子間電圧を耐圧以
下に抑えることができ、またトランスファゲートを構成
するＮＭＯＳトランジスタのオン抵抗を十分に小さくで
きるとともに、高速な切り替え速度を有するアナログス
イッチ回路を実現することができる。
回路内部のＭＯＳトランジスタの各端子間電圧を耐圧以
下に抑えることができ、またトランスファゲートを構成
するＮＭＯＳトランジスタのオン抵抗を十分に小さくで
きるとともに、高速な切り替え速度を有するアナログス
イッチ回路を実現することができる。
【０００９】
【実施例】以下、本発明の一実施例について、図面を参
照しながら説明する。図１は本発明の一実施例における
アナログスイッチ回路の構成を示すものである。図１に
おいて、１０はアナログスイッチ回路の全体を示し、Ｖ
ＣＣはアナログスイッチ動作電源電圧、ＶＤＤはＣＭＯ
Ｓ動作電源電圧、ＧＮＤは接地、Ｉは信号入力端子、Ｏ
は信号出力端子、Ｓは制御信号入力端子である。１１は
トランスファーゲートを構成する第２のＮＭＯＳであ
り、一端を信号入力端子Ｉ、もう一方を信号出力端子Ｏ
に接続している。第２の抵抗１２、第２のＮＰＮ型トラ
ンジスタ（以下、ＮＰＮとする。）１３、電流源１４、
第２のダイオード１５および第１のダイオード１６、第
１のＮＰＮ１７、第１の抵抗１８、第１のＮＭＯＳ１９
とで電圧変換回路２０を構成し、この回路２０は、電圧
変換回路入力４２としてＮＭＯＳ１９のゲートに入力さ
れたＣＭＯＳレベルのゼロＶおよびＣＭＯＳ動作電源電
圧ＶＤＤの電圧をアナログスイッチ動作電源電圧ＶＣＣ
およびＮＰＮ１７のベース・エミッタ間電圧と抵抗１８
の両端の電圧の和の電圧に変換し、この電圧を電圧変換
回路出力４１としてＮＭＯＳ１１のゲートに伝達させ
る。
照しながら説明する。図１は本発明の一実施例における
アナログスイッチ回路の構成を示すものである。図１に
おいて、１０はアナログスイッチ回路の全体を示し、Ｖ
ＣＣはアナログスイッチ動作電源電圧、ＶＤＤはＣＭＯ
Ｓ動作電源電圧、ＧＮＤは接地、Ｉは信号入力端子、Ｏ
は信号出力端子、Ｓは制御信号入力端子である。１１は
トランスファーゲートを構成する第２のＮＭＯＳであ
り、一端を信号入力端子Ｉ、もう一方を信号出力端子Ｏ
に接続している。第２の抵抗１２、第２のＮＰＮ型トラ
ンジスタ（以下、ＮＰＮとする。）１３、電流源１４、
第２のダイオード１５および第１のダイオード１６、第
１のＮＰＮ１７、第１の抵抗１８、第１のＮＭＯＳ１９
とで電圧変換回路２０を構成し、この回路２０は、電圧
変換回路入力４２としてＮＭＯＳ１９のゲートに入力さ
れたＣＭＯＳレベルのゼロＶおよびＣＭＯＳ動作電源電
圧ＶＤＤの電圧をアナログスイッチ動作電源電圧ＶＣＣ
およびＮＰＮ１７のベース・エミッタ間電圧と抵抗１８
の両端の電圧の和の電圧に変換し、この電圧を電圧変換
回路出力４１としてＮＭＯＳ１１のゲートに伝達させ
る。
【００１０】一方、ＮＭＯＳ２１、ＮＭＯＳ２２、抵抗
２３とでＮＭＯＳ１１の基板電位を切り替える基板電位
切り替え回路２４を構成し、この回路２４は、後述する
ＣＭＯＳで構成されるロジック回路３８の出力信号を入
力し、ＮＭＯＳ１１の基板電位を導通時にはＮＭＯＳ１
１のソース電位と等しくし、遮断時には接地電位と等し
くなるように切り替える。
２３とでＮＭＯＳ１１の基板電位を切り替える基板電位
切り替え回路２４を構成し、この回路２４は、後述する
ＣＭＯＳで構成されるロジック回路３８の出力信号を入
力し、ＮＭＯＳ１１の基板電位を導通時にはＮＭＯＳ１
１のソース電位と等しくし、遮断時には接地電位と等し
くなるように切り替える。
【００１１】また、抵抗２５、抵抗２６、ＮＰＮ２７、
電流源２８によって、ＮＭＯＳ１１のソースの直流電位
を与えるバイアス回路２９を構成し、バイアス電圧出力
端子Ｂから出力インピーダンスを低く抑えたバイアス電
圧が得られる。バイアス電圧出力端子Ｂは、抵抗３０を
介して増幅器３１の＋入力端子に接続され、増幅器３１
の出力端子からＮＭＯＳ１１のソースの直流電圧を与え
る。３２、３３は増幅器３１の利得を決める抵抗であ
る。Ａは増幅器３１の入力端子である。
電流源２８によって、ＮＭＯＳ１１のソースの直流電位
を与えるバイアス回路２９を構成し、バイアス電圧出力
端子Ｂから出力インピーダンスを低く抑えたバイアス電
圧が得られる。バイアス電圧出力端子Ｂは、抵抗３０を
介して増幅器３１の＋入力端子に接続され、増幅器３１
の出力端子からＮＭＯＳ１１のソースの直流電圧を与え
る。３２、３３は増幅器３１の利得を決める抵抗であ
る。Ａは増幅器３１の入力端子である。
【００１２】また、それぞれインバータを構成するＰＭ
ＯＳ３４およびＮＭＯＳ３５と、ＰＭＯＳ３６およびＮ
ＭＯＳ３７とでＣＭＯＳロジック回路３８を構成する。
３９は電圧変換回路２０に接続された電圧源、４０はＣ
ＭＯＳロジック回路３８に接続された電圧源である。
ＯＳ３４およびＮＭＯＳ３５と、ＰＭＯＳ３６およびＮ
ＭＯＳ３７とでＣＭＯＳロジック回路３８を構成する。
３９は電圧変換回路２０に接続された電圧源、４０はＣ
ＭＯＳロジック回路３８に接続された電圧源である。
【００１３】以上のように構成された本実施例のアナロ
グスイッチ回路について、以下その動作を説明する。ま
ず、アナログスイッチ導通時の動作を説明する。制御入
力信号端子Ｓに、ＰＭＯＳ３４とＮＭＯＳ３５とで構成
されるインバータのしきい値電圧以下の電圧が入力され
ると、このインバータの出力は、ＣＭＯＳロジック回路
３８の動作電源電圧ＶＤＤの電位となる。すると、電圧
変換回路２０のＮＭＯＳ１９は導通し、電流源１４が供
給している電流を総て接地電位ＧＮＤに流し、ＮＰＮ１
７とＮＰＮ１３とで構成しているカレントミラー回路の
ベース電位は、ほぼゼロＶとなり、ＮＰＮ１３のコレク
タ電流は遮断される。したがって、ＮＰＮ１３のコレク
タ電圧は、抵抗１２による電圧降下を発生しないので、
アナログスイッチ動作電源電圧ＶＣＣとなる。したがっ
て、ＮＭＯＳ１１のゲート電圧は、アナログスイッチ動
作電源電圧ＶＣＣとなり、また、ＮＭＯＳ１１のソース
電位ＶS はバイアス回路２９から、 ＶS ＝｛Ｒ26／（Ｒ25＋Ｒ26）｝・ＶＣＣ−ＶBE27 となるので、ＮＭＯＳ１１のゲート・ソース間電圧ＶGS
は、 ＶGS＝ＶＣＣ−〔｛Ｒ26／（Ｒ25＋Ｒ26）｝・ＶＣＣ−
ＶBE27〕 但し、Ｒ25：抵抗２５の抵抗値、Ｒ26：抵抗２６の抵抗
値、ＶBE27：ＮＰＮ２７のベース・エミッタ間電圧 となる。また、この時、ＮＭＯＳ２１のゲートにアナロ
グスイッチ動作電源電圧ＶＣＣの電位が印加されるの
で、ＮＭＯＳ２１のソース・ドレインは導通し、ＮＭＯ
Ｓ１１の基板電位を信号入力端子Ｉの電位と等しくす
る。
グスイッチ回路について、以下その動作を説明する。ま
ず、アナログスイッチ導通時の動作を説明する。制御入
力信号端子Ｓに、ＰＭＯＳ３４とＮＭＯＳ３５とで構成
されるインバータのしきい値電圧以下の電圧が入力され
ると、このインバータの出力は、ＣＭＯＳロジック回路
３８の動作電源電圧ＶＤＤの電位となる。すると、電圧
変換回路２０のＮＭＯＳ１９は導通し、電流源１４が供
給している電流を総て接地電位ＧＮＤに流し、ＮＰＮ１
７とＮＰＮ１３とで構成しているカレントミラー回路の
ベース電位は、ほぼゼロＶとなり、ＮＰＮ１３のコレク
タ電流は遮断される。したがって、ＮＰＮ１３のコレク
タ電圧は、抵抗１２による電圧降下を発生しないので、
アナログスイッチ動作電源電圧ＶＣＣとなる。したがっ
て、ＮＭＯＳ１１のゲート電圧は、アナログスイッチ動
作電源電圧ＶＣＣとなり、また、ＮＭＯＳ１１のソース
電位ＶS はバイアス回路２９から、 ＶS ＝｛Ｒ26／（Ｒ25＋Ｒ26）｝・ＶＣＣ−ＶBE27 となるので、ＮＭＯＳ１１のゲート・ソース間電圧ＶGS
は、 ＶGS＝ＶＣＣ−〔｛Ｒ26／（Ｒ25＋Ｒ26）｝・ＶＣＣ−
ＶBE27〕 但し、Ｒ25：抵抗２５の抵抗値、Ｒ26：抵抗２６の抵抗
値、ＶBE27：ＮＰＮ２７のベース・エミッタ間電圧 となる。また、この時、ＮＭＯＳ２１のゲートにアナロ
グスイッチ動作電源電圧ＶＣＣの電位が印加されるの
で、ＮＭＯＳ２１のソース・ドレインは導通し、ＮＭＯ
Ｓ１１の基板電位を信号入力端子Ｉの電位と等しくす
る。
【００１４】したがって、ＣＭＯＳロジック回路３８の
動作電源電圧ＶＤＤを３Ｖ、アナログスイッチ動作電源
電圧ＶＣＣを５Ｖ、ＭＯＳトランジスタの各端子間の耐
圧を３．８５Ｖ、抵抗２５を６４ｋΩ、抵抗２６を３６
ｋΩ、ＮＰＮ２７のベース・エミッタ間電圧を０．７
Ｖ、増幅器３１を理想増幅器とすると、ＮＭＯＳ１１の
ゲート・ソース間電圧は２．５Ｖ、ドレイン・ゲート間
電圧は−２．５Ｖとなり、本回路に内蔵されたＭＯＳト
ランジスタの各端子間電圧は、ＣＭＯＳロジック回路３
８内部には、３Ｖ以上の電圧が印加されず、また直流電
圧を有した信号を入力しても、バイアス回路２９の抵抗
２５と抵抗２６の比をＮＭＯＳ１１のゲート・ソース間
電圧が耐圧内に抑えられるよう設定することで、耐圧を
越えたアナログスイッチ動作電源電圧ＶＣＣを用いて
も、ＭＯＳトランジスタの各端子間の電圧を耐圧以下に
保ったままＮＭＯＳ１１を導通させることができる。
動作電源電圧ＶＤＤを３Ｖ、アナログスイッチ動作電源
電圧ＶＣＣを５Ｖ、ＭＯＳトランジスタの各端子間の耐
圧を３．８５Ｖ、抵抗２５を６４ｋΩ、抵抗２６を３６
ｋΩ、ＮＰＮ２７のベース・エミッタ間電圧を０．７
Ｖ、増幅器３１を理想増幅器とすると、ＮＭＯＳ１１の
ゲート・ソース間電圧は２．５Ｖ、ドレイン・ゲート間
電圧は−２．５Ｖとなり、本回路に内蔵されたＭＯＳト
ランジスタの各端子間電圧は、ＣＭＯＳロジック回路３
８内部には、３Ｖ以上の電圧が印加されず、また直流電
圧を有した信号を入力しても、バイアス回路２９の抵抗
２５と抵抗２６の比をＮＭＯＳ１１のゲート・ソース間
電圧が耐圧内に抑えられるよう設定することで、耐圧を
越えたアナログスイッチ動作電源電圧ＶＣＣを用いて
も、ＭＯＳトランジスタの各端子間の電圧を耐圧以下に
保ったままＮＭＯＳ１１を導通させることができる。
【００１５】次に、アナログスイッチ回路遮断時の動作
について説明する。制御信号入力端子ＳにＰＭＯＳ３４
とＮＭＯＳ３５とで構成されるインバータのしきい値電
圧以上の信号が入力されると、このインバータの出力は
ＧＮＤ電位となるので、電圧変換回路２０のＮＭＯＳ１
９は遮断され、ＮＰＮ１７とＮＰＮ１３とで構成するカ
レントミラー回路が作動し、ＮＰＮ１３はＮＰＮ１７の
ミラー比倍のコレクタ電流を瞬間的に流す。しかし、Ｎ
ＰＮ１３のコレクタ電圧は、ダイオード１５の陰極端子
によって、抵抗１８の両端の電圧とＮＰＮ１７のベース
・エミッタ間に相当する電圧以下にならないよう制限さ
れているため、ＮＰＮ１３のコレクタ電流ＩC13 は、定
常的には、 ＩC13 ＝（ＶＣＣ−ＶR18 −ＶBE17）／Ｒ12 但し、ＶR18 ：抵抗１８の両端の電圧、ＶBE17：ＮＰＮ
１７のベース・エミッタ電圧、Ｒ12：抵抗１２の抵抗値 となる。また、この時、ＮＭＯＳ２１は遮断され、ＮＭ
ＯＳ２２はＰＭＯＳ３６とＮＭＯＳ３７とで構成される
インバータの出力が、ＣＭＯＳロジック回路３８の動作
電源電圧ＶＤＤの電位となっているので導通する。そう
すると、ＮＭＯＳ１１の基板電位は、抵抗２３を介して
ＧＮＤ電位に接続される。
について説明する。制御信号入力端子ＳにＰＭＯＳ３４
とＮＭＯＳ３５とで構成されるインバータのしきい値電
圧以上の信号が入力されると、このインバータの出力は
ＧＮＤ電位となるので、電圧変換回路２０のＮＭＯＳ１
９は遮断され、ＮＰＮ１７とＮＰＮ１３とで構成するカ
レントミラー回路が作動し、ＮＰＮ１３はＮＰＮ１７の
ミラー比倍のコレクタ電流を瞬間的に流す。しかし、Ｎ
ＰＮ１３のコレクタ電圧は、ダイオード１５の陰極端子
によって、抵抗１８の両端の電圧とＮＰＮ１７のベース
・エミッタ間に相当する電圧以下にならないよう制限さ
れているため、ＮＰＮ１３のコレクタ電流ＩC13 は、定
常的には、 ＩC13 ＝（ＶＣＣ−ＶR18 −ＶBE17）／Ｒ12 但し、ＶR18 ：抵抗１８の両端の電圧、ＶBE17：ＮＰＮ
１７のベース・エミッタ電圧、Ｒ12：抵抗１２の抵抗値 となる。また、この時、ＮＭＯＳ２１は遮断され、ＮＭ
ＯＳ２２はＰＭＯＳ３６とＮＭＯＳ３７とで構成される
インバータの出力が、ＣＭＯＳロジック回路３８の動作
電源電圧ＶＤＤの電位となっているので導通する。そう
すると、ＮＭＯＳ１１の基板電位は、抵抗２３を介して
ＧＮＤ電位に接続される。
【００１６】したがって、アナログスイッチ導通時のバ
イアス回路２９の定数と同様の設定で、電流源１４の電
流値を５０μＡ、抵抗１８を１ｋΩ、ＮＰＮ１７のベー
ス・エミッタ間電圧を０．７Ｖ、ダイオード１５とダイ
オード１６の両端の電圧を等しいとすると、ＮＭＯＳ１
１のゲート電圧は０．７５Ｖとなり、ＮＭＯＳ１１のゲ
ート・ソース間電圧は−１．７５Ｖとなり、ＮＭＯＳ１
１が導通するしきい値電圧以下となるので、ＮＭＯＳ１
１は遮断される。
イアス回路２９の定数と同様の設定で、電流源１４の電
流値を５０μＡ、抵抗１８を１ｋΩ、ＮＰＮ１７のベー
ス・エミッタ間電圧を０．７Ｖ、ダイオード１５とダイ
オード１６の両端の電圧を等しいとすると、ＮＭＯＳ１
１のゲート電圧は０．７５Ｖとなり、ＮＭＯＳ１１のゲ
ート・ソース間電圧は−１．７５Ｖとなり、ＮＭＯＳ１
１が導通するしきい値電圧以下となるので、ＮＭＯＳ１
１は遮断される。
【００１７】以上のように、本実施例によれば、ＣＭＯ
Ｓで構成されるロジック回路３８の電源となる第１の動
作電源電圧ＶＤＤをＭＯＳトランジスタの耐圧以下に設
定し、ロジック回路３８の出力が第１のＮＭＯＳ１９の
しきい値以上になると電流源１４によって第１のＮＰＮ
１７に供給していた電流を全て第１のＮＭＯＳ１９を通
って接地電位に流す。それによって、第２のＮＰＮ１３
のベース電圧はほぼ接地電位と等しくなるので、第２の
ＮＰＮ１３のコレクタ電流は遮断され、第２の抵抗１２
での電圧降下が発生せず、第２のＮＭＯＳ１１のゲート
電位は、第２の動作電源電圧ＶＣＣと等しくなる。そし
て、第２のＮＭＯＳ１１のソースの電位は、バイアス回
路２９により第２の動作電源電圧ＶＣＣに比例した電圧
が与えられ、導通時でも第２のＮＭＯＳ１１のゲート・
ソース間、ドレイン・ゲート間電圧をバイアス回路２９
の電圧を調整することによって、耐圧の範囲内に抑える
ことができるとともに、従来のアナログスイッチ回路と
同等な切り替え速度を得ることができる。
Ｓで構成されるロジック回路３８の電源となる第１の動
作電源電圧ＶＤＤをＭＯＳトランジスタの耐圧以下に設
定し、ロジック回路３８の出力が第１のＮＭＯＳ１９の
しきい値以上になると電流源１４によって第１のＮＰＮ
１７に供給していた電流を全て第１のＮＭＯＳ１９を通
って接地電位に流す。それによって、第２のＮＰＮ１３
のベース電圧はほぼ接地電位と等しくなるので、第２の
ＮＰＮ１３のコレクタ電流は遮断され、第２の抵抗１２
での電圧降下が発生せず、第２のＮＭＯＳ１１のゲート
電位は、第２の動作電源電圧ＶＣＣと等しくなる。そし
て、第２のＮＭＯＳ１１のソースの電位は、バイアス回
路２９により第２の動作電源電圧ＶＣＣに比例した電圧
が与えられ、導通時でも第２のＮＭＯＳ１１のゲート・
ソース間、ドレイン・ゲート間電圧をバイアス回路２９
の電圧を調整することによって、耐圧の範囲内に抑える
ことができるとともに、従来のアナログスイッチ回路と
同等な切り替え速度を得ることができる。
【００１８】なお、第１の抵抗１８を有さず、第１のＮ
ＰＮ１７と第２のＮＰＮ１３とで構成されるカレントミ
ラー回路のミラー比を実数倍、好ましくは１：１〜１：
１０程度に設定するか、または第２のＮＰＮ１３のエミ
ッタに一端を接地された抵抗を接続し、第１のＮＰＮ１
７と第２のＮＰＮ１３とで構成されるカレントミラー回
路のミラー比を実数倍、好ましくは１：１〜１：１０程
度に設定するようにしても、同様な効果を有する。
ＰＮ１７と第２のＮＰＮ１３とで構成されるカレントミ
ラー回路のミラー比を実数倍、好ましくは１：１〜１：
１０程度に設定するか、または第２のＮＰＮ１３のエミ
ッタに一端を接地された抵抗を接続し、第１のＮＰＮ１
７と第２のＮＰＮ１３とで構成されるカレントミラー回
路のミラー比を実数倍、好ましくは１：１〜１：１０程
度に設定するようにしても、同様な効果を有する。
【００１９】
【発明の効果】本発明は、上記実施例から明らかなよう
に、ＣＭＯＳロジック回路の出力信号をＣＭＯＳロジッ
ク動作電源電圧とは分離されたアナログスイッチ動作電
源電圧に変換する電圧変換回路と、この電圧変換された
制御信号をアナログスイッチ導通時にトランスファゲー
トを構成するＮチャネルＭＯＳトランジスタのゲートに
印加するとともに、アナログスイッチ動作電源電圧に比
例してＮチャネルＭＯＳトランジスタのソースに直流電
位を与えるバイアス回路とを備えているので、アナログ
スイッチ回路内部のＭＯＳトランジスタの各端子間電圧
を耐圧以下に抑えることができ、またトランスファゲー
トを構成するＮＭＯＳトランジスタのオン抵抗を十分に
小さくできるとともに、高速な切り替え速度を有するア
ナログスイッチ回路を実現することができる。
に、ＣＭＯＳロジック回路の出力信号をＣＭＯＳロジッ
ク動作電源電圧とは分離されたアナログスイッチ動作電
源電圧に変換する電圧変換回路と、この電圧変換された
制御信号をアナログスイッチ導通時にトランスファゲー
トを構成するＮチャネルＭＯＳトランジスタのゲートに
印加するとともに、アナログスイッチ動作電源電圧に比
例してＮチャネルＭＯＳトランジスタのソースに直流電
位を与えるバイアス回路とを備えているので、アナログ
スイッチ回路内部のＭＯＳトランジスタの各端子間電圧
を耐圧以下に抑えることができ、またトランスファゲー
トを構成するＮＭＯＳトランジスタのオン抵抗を十分に
小さくできるとともに、高速な切り替え速度を有するア
ナログスイッチ回路を実現することができる。
【図１】本発明の一実施例におけるアナログスイッチ回
路を示す回路図
路を示す回路図
【図２】従来例のアナログスイッチ回路を示す回路図
ＶＣＣ アナログスイッチ動作電源電圧（第２の動作電
源電圧） ＶＤＤ ＣＭＯＳロジック動作電源電圧（第１の動作電
源電圧） ＧＮＤ 接地 Ｓ 制御信号入力端子 Ｉ 信号入力端子 Ｏ 信号出力端子 Ａ 増幅器入力端子 Ｂ バイアス電圧出力端子 １０ アナログスイッチ回路 １１ 第２のＮチャネルＭＯＳトランジスタ １２ 第２の抵抗 １３ 第２のＮＰＮ型トランジスタ １４ 電流源 １５ 第２のダイオード １６ 第１のダイオード １７ 第１のＮＰＮ型トランジスタ １８ 第１の抵抗 １９ 第１のＮチャネルＭＯＳトランジスタ ２０ 電圧変換回路 ２１、２２ ＮチャネルＭＯＳトランジスタ ２３ 抵抗 ２４ 基板電位切り替え回路 ２５、２６ 抵抗 ２７ ＮＰＮ型トランジスタ ２８ 電流源 ２９ バイアス回路 ３０、３２、３３ 抵抗 ３１ 増幅器 ３４、３６ ＰチャネルＭＯＳトランジスタ ３５、３７ ＮチャネルＭＯＳトランジスタ ３８ ＣＭＯＳロジック回路 ３９、４０ 電圧源４１ 電圧変換回路出力 ４２ 電圧変換回路入力
源電圧） ＶＤＤ ＣＭＯＳロジック動作電源電圧（第１の動作電
源電圧） ＧＮＤ 接地 Ｓ 制御信号入力端子 Ｉ 信号入力端子 Ｏ 信号出力端子 Ａ 増幅器入力端子 Ｂ バイアス電圧出力端子 １０ アナログスイッチ回路 １１ 第２のＮチャネルＭＯＳトランジスタ １２ 第２の抵抗 １３ 第２のＮＰＮ型トランジスタ １４ 電流源 １５ 第２のダイオード １６ 第１のダイオード １７ 第１のＮＰＮ型トランジスタ １８ 第１の抵抗 １９ 第１のＮチャネルＭＯＳトランジスタ ２０ 電圧変換回路 ２１、２２ ＮチャネルＭＯＳトランジスタ ２３ 抵抗 ２４ 基板電位切り替え回路 ２５、２６ 抵抗 ２７ ＮＰＮ型トランジスタ ２８ 電流源 ２９ バイアス回路 ３０、３２、３３ 抵抗 ３１ 増幅器 ３４、３６ ＰチャネルＭＯＳトランジスタ ３５、３７ ＮチャネルＭＯＳトランジスタ ３８ ＣＭＯＳロジック回路 ３９、４０ 電圧源４１ 電圧変換回路出力 ４２ 電圧変換回路入力
Claims (4)
- 【請求項１】 ＮチャネルＭＯＳトランジスタのソース
側を入力端子とし、前記ＮチャネルＭＯＳトランジスタ
のドレイン側を出力端子とするトランスファーゲートを
構成する前記ＮチャネルＭＯＳトランジスタと、前記Ｎ
チャネルＭＯＳトランジスタの入力端子に前記Ｎチャネ
ルＭＯＳトランジスタのソースの直流電位を与える増幅
器の出力を接続し、前記増幅器の−側を利得を決定させ
る抵抗を介して増幅器入力端子を接続し、前記増幅器の
＋側を抵抗を介して前記ＮチャネルＭＯＳトランジスタ
の直流電位を与えるバイアス電圧出力端子を接続したバ
イアス回路と、前記ＮチャネルＭＯＳトランジスタのゲ
ートにＣＭＯＳで構成されたＣＭＯＳロジック回路の第
１の動作電源電圧ＶＤＤとは分離された第２の動作電源
電圧ＶＣＣを印加するための電圧変換回路出力端子を接
続した電圧変換回路と、前記電圧変換回路入力端子に第
１の動作電源電圧ＶＤＤで動作し、前記トランスファー
ゲートを構成するＮチャネルＭＯＳトランジスタの導
通、遮断を制御するための制御入力端子を接続したＣＭ
ＯＳロジック回路と、前記トランスファーゲートを構成
するＮチャネルＭＯＳトランジスタの基板電位に導通時
と遮断時とで基板電圧を切り替えるための基板電位切り
替え回路出力端子を接続し、前記ＣＭＯＳロジック回路
の出力の反転信号を入力端子に接続する基板電位切り替
え回路を備えたアナログスイッチ回路。 - 【請求項２】 ＣＭＯＳで構成されたロジック回路の電
源となる第１の動作電源電圧ＶＤＤとは分離された第２
の動作電源電圧ＶＣＣに接続された電流源と、前記電流
源の出力を第１のダイオードを介してコレクタに接続
し、エミッタに第１の抵抗を接続されたカレントミラー
回路の１次側を構成する第１のＮＰＮ型トランジスタ
と、前記カレントミラー回路の２次側を構成し、コレク
タを第２の抵抗を介して前記第２の動作電源電圧ＶＣＣ
に接続し、エミッタを接地した第２のＮＰＮ型トランジ
スタと、前記第１のダイオードの陽極に陽極が接続さ
れ、陰極を前記第２のＮＰＮ型トランジスタのコレクタ
に接続した第２のダイオードと、前記第１のダイオード
の陰極にドレインを接続し、ソースを接地した第１のＮ
チャネルＭＯＳトランジスタと、前記第１のＮチャネル
ＭＯＳトランジスタのゲート電圧を制御するＣＭＯＳで
構成されるロジック回路と、前記第２のダイオードの陰
極と第２のＮＰＮ型トランジスタのコレクタと第２の抵
抗の一端とがそれぞれゲートに接続され、一端を入力端
子にもう一端を出力端子に接続した第２のＮチャネルＭ
ＯＳトランジスタと、前記第２のＮチャネルＭＯＳトラ
ンジスタのソースに第２の動作電源電圧ＶＣＣと比例し
た直流電位を与えるバイアス回路と、前記第２のＮチャ
ネルＭＯＳトランジスタの基板電位を第２のＮチャネル
ＭＯＳトランジスタのソースと接地電位に切り替える基
板電位切り替え回路とを備えたアナログスイッチ回路。 - 【請求項３】 第１の抵抗を有さず、第１のＮＰＮ型ト
ランジスタと第２のＮＰＮ型トランジスタで構成される
カレントミラー回路のミラー比を実数倍、好ましくは
１：１〜１：１０程度に設定した請求項２記載のアナロ
グスイッチ回路。 - 【請求項４】 第２のＮＰＮ型トランジスタのエミッタ
に一端を接地された抵抗を接続し、第１のＮＰＮ型トラ
ンジスタと第２のＮＰＮ型トランジスタで構成されるカ
レントミラー回路のミラー比を実数倍、好ましくは１：
１〜１：１０程度に設定した請求項２記載のアナログス
イッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13528894A JP3195877B2 (ja) | 1994-06-17 | 1994-06-17 | アナログスイッチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13528894A JP3195877B2 (ja) | 1994-06-17 | 1994-06-17 | アナログスイッチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH088708A JPH088708A (ja) | 1996-01-12 |
| JP3195877B2 true JP3195877B2 (ja) | 2001-08-06 |
Family
ID=15148200
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13528894A Expired - Fee Related JP3195877B2 (ja) | 1994-06-17 | 1994-06-17 | アナログスイッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3195877B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4559643B2 (ja) * | 2000-02-29 | 2010-10-13 | セイコーインスツル株式会社 | ボルテージ・レギュレータ、スイッチング・レギュレータ、及びチャージ・ポンプ回路 |
| EP1535393B1 (en) * | 2002-01-12 | 2011-11-02 | Nxp B.V. | Circuits with improved power supply rejection |
| JP4606884B2 (ja) * | 2005-01-18 | 2011-01-05 | ルネサスエレクトロニクス株式会社 | スイッチ制御回路 |
| CN108275029A (zh) * | 2018-03-15 | 2018-07-13 | 重庆国翰能源发展有限公司 | 一种充电信息交互的交流充电桩 |
| CN108556650A (zh) * | 2018-03-15 | 2018-09-21 | 重庆国翰能源发展有限公司 | 一种增强信息交互的电动车充电系统 |
| CN115085713B (zh) * | 2022-07-28 | 2023-10-24 | 无锡众享科技有限公司 | 模拟开关电路 |
-
1994
- 1994-06-17 JP JP13528894A patent/JP3195877B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH088708A (ja) | 1996-01-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |