JPH0232615A - 出力回路 - Google Patents
出力回路Info
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- JPH0232615A JPH0232615A JP63182943A JP18294388A JPH0232615A JP H0232615 A JPH0232615 A JP H0232615A JP 63182943 A JP63182943 A JP 63182943A JP 18294388 A JP18294388 A JP 18294388A JP H0232615 A JPH0232615 A JP H0232615A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
-
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
- H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は低電圧出力信号をレベルシフトして高電圧出
力信号として出力する高耐圧の出力回路に関する。
力信号として出力する高耐圧の出力回路に関する。
（従来の技術）
一般にエレクトロ・ルミネッセンス（ＥＬ）・デイスプ
レィやプラズマ拳デイスプレィ・パネル（ＦＤＰ）等の
発光型デイスプレィの駆動用ＩＣは、高い駆動電圧を必
要とするため、高耐圧の駆動用ＩＣが使用されている。
レィやプラズマ拳デイスプレィ・パネル（ＦＤＰ）等の
発光型デイスプレィの駆動用ＩＣは、高い駆動電圧を必
要とするため、高耐圧の駆動用ＩＣが使用されている。
この駆動用ＩＣにおける出力回路では、高耐圧に加えて
スイッチング時間の短縮、消費電力の低減化が要求され
ている。このため、入力信号をＣＭＯ３回路で受け、低
電圧信号を出力し、これをレベルシフトした高電圧信号
をプッシュプル型の出力段から出力するようにしている
。
スイッチング時間の短縮、消費電力の低減化が要求され
ている。このため、入力信号をＣＭＯ３回路で受け、低
電圧信号を出力し、これをレベルシフトした高電圧信号
をプッシュプル型の出力段から出力するようにしている
。
第２図は上記したような駆動用ＩＣに使用される従来の
出力回路を示す回路図である。低電圧電源ＶＤ Ｄ ＋
接地電圧ｖｓｓ間には、ＰチャネルＭＯＳトランジス
タ３１とＮチャネルＭＯＳトランジスタ３２で構成され
、入力信号Ｉｎが供給されるＣＭＯＳインバータ回路３
３が挿入されている。また、高電圧電源ＶＣＣには高耐
圧用のＰＮＰトランジスタ３４のエミッタが接続されて
いる。このトランジスタ３４はマルチコレクタ構造にな
っており、一方のコレクタはこのトランジスタ３４のベ
ースに接続されている。ＰＮＰトランジスタ３４のベー
スは、ゲートが上記ＣＭＯＳインバータ回路３３の出力
ノードに接続され、ソースが接地電圧ＶＳＳに接続され
たＮチャネルＤＭＯ８（Ｄｏｕｂｌｅｄｉｆｆｕｓｅｄ
ＭＯＳ） トランジスタ３５のドレインに接続さ
れている。ＰＮＰ トランジスタ３４の他方のコレクタ
は、出力プルダウン用ＮチャネルＤＭＯ８）ランスタ３
Ｂのドレインに接続されている。このトランジスタ３Ｂ
のゲートには上記入力信号Ｉｎが供給されるようになっ
ており、そのソースは接地電圧ＶＳＳに接続されている
。さらに、上記トランジスタ３４の他方のコレクタは、
出カブルアツブ用のＮチャネルＤＭＯＳトランスタ３７
のゲートに接続されている。このトランジスタ３７のド
レインは高電圧電ＩＷＬＶｃｃに接続され、ゲート−ソ
ー２間にはツェナーダイオード３８のカソード・アノー
ド間が接続されている。そして、上記ＮチャネルＤＭＯ
Ｓトランスタ３７のソースから出力信号Ｏｕｔが取出さ
れるようになっている。
出力回路を示す回路図である。低電圧電源ＶＤ Ｄ ＋
接地電圧ｖｓｓ間には、ＰチャネルＭＯＳトランジス
タ３１とＮチャネルＭＯＳトランジスタ３２で構成され
、入力信号Ｉｎが供給されるＣＭＯＳインバータ回路３
３が挿入されている。また、高電圧電源ＶＣＣには高耐
圧用のＰＮＰトランジスタ３４のエミッタが接続されて
いる。このトランジスタ３４はマルチコレクタ構造にな
っており、一方のコレクタはこのトランジスタ３４のベ
ースに接続されている。ＰＮＰトランジスタ３４のベー
スは、ゲートが上記ＣＭＯＳインバータ回路３３の出力
ノードに接続され、ソースが接地電圧ＶＳＳに接続され
たＮチャネルＤＭＯ８（Ｄｏｕｂｌｅｄｉｆｆｕｓｅｄ
ＭＯＳ） トランジスタ３５のドレインに接続さ
れている。ＰＮＰ トランジスタ３４の他方のコレクタ
は、出力プルダウン用ＮチャネルＤＭＯ８）ランスタ３
Ｂのドレインに接続されている。このトランジスタ３Ｂ
のゲートには上記入力信号Ｉｎが供給されるようになっ
ており、そのソースは接地電圧ＶＳＳに接続されている
。さらに、上記トランジスタ３４の他方のコレクタは、
出カブルアツブ用のＮチャネルＤＭＯＳトランスタ３７
のゲートに接続されている。このトランジスタ３７のド
レインは高電圧電ＩＷＬＶｃｃに接続され、ゲート−ソ
ー２間にはツェナーダイオード３８のカソード・アノー
ド間が接続されている。そして、上記ＮチャネルＤＭＯ
Ｓトランスタ３７のソースから出力信号Ｏｕｔが取出さ
れるようになっている。
上記構成でなる回路において、入力信号Ｉｎが“Ｌ”レ
ベルのとき、ＣＭＯＳインバータ回路３３内のトランジ
スタ３１がオンし、トランジスタ３２がオフする。よっ
て、ＣＭＯＳインバータ回路３３の出力端からはｖＤＤ
レベルの信号が出力され、トランジスタ３５がオンする
。これにより、レベルシフト用のトランジスタ３４がオ
ンし、このオン電流によりツェナーダイオード３８に電
圧降下が発生してトランジスタ３７がオンする。この結
果、出力信号Ｏｕｔは“Ｈ”すなわちＶＣＣレベルとな
る。
ベルのとき、ＣＭＯＳインバータ回路３３内のトランジ
スタ３１がオンし、トランジスタ３２がオフする。よっ
て、ＣＭＯＳインバータ回路３３の出力端からはｖＤＤ
レベルの信号が出力され、トランジスタ３５がオンする
。これにより、レベルシフト用のトランジスタ３４がオ
ンし、このオン電流によりツェナーダイオード３８に電
圧降下が発生してトランジスタ３７がオンする。この結
果、出力信号Ｏｕｔは“Ｈ”すなわちＶＣＣレベルとな
る。
入力信号Ｉｎが“Ｈ“レベルのとき、ＣＭＯＳインバー
タ回路３３内のトランジスタ３１がオフ、トランジスタ
３２がオンし、トランジスタ３５がオフする。これによ
りトランジスタ３７がオフする。他方、トランジスタ３
６がオンし、出力信号Ｏｕｔは“Ｌ２レベルとなる。
タ回路３３内のトランジスタ３１がオフ、トランジスタ
３２がオンし、トランジスタ３５がオフする。これによ
りトランジスタ３７がオフする。他方、トランジスタ３
６がオンし、出力信号Ｏｕｔは“Ｌ２レベルとなる。
上記第２図回路では、出カブルアツブ用のトランジスタ
３７のゲート・ソース間電圧ＶＧＳはツェナーダイオー
ド３８のツェナ電圧ＶＺによって決定される。そして、
この電圧がトランジスタ３７の閾値電圧ｖｔｈを越える
ようにツェナ電圧ｖＺを設定することによってトランジ
スタ３７がオンするようにしている。ここで、電子の移
動度をμ、このトランジスタ３７におけるゲート酸化膜
の誘電率をε。Ｘ、ゲート酸化膜厚をｔｏｘ及びチャネ
ル幅、チャネル長をそれぞれＷ、Ｌとすると、このＭＯ
Ｓトランジスタ３７のドレイン電流Ｉ、は次式により表
される。
３７のゲート・ソース間電圧ＶＧＳはツェナーダイオー
ド３８のツェナ電圧ＶＺによって決定される。そして、
この電圧がトランジスタ３７の閾値電圧ｖｔｈを越える
ようにツェナ電圧ｖＺを設定することによってトランジ
スタ３７がオンするようにしている。ここで、電子の移
動度をμ、このトランジスタ３７におけるゲート酸化膜
の誘電率をε。Ｘ、ゲート酸化膜厚をｔｏｘ及びチャネ
ル幅、チャネル長をそれぞれＷ、Ｌとすると、このＭＯ
Ｓトランジスタ３７のドレイン電流Ｉ、は次式により表
される。
（ε０：真空の誘電率
ε０−８．８５４ Ｘｌ０−” Ｆ／ ｃｍ）このよう
にＩＤは２乗特性を示すからｖｔｈがばらつくことによ
り、その値は大きく変化してしまう。また、出力プルダ
ウン用のトランジスタ３Ｂでも同様に、閾値電圧のばら
つきによりドレイン電流が変化する。このように製造プ
ロセスにおいての所望する閾値電圧値とのずれは、出力
トランジスタのドレイン電流を変動させ、出力トランジ
スタの飽和電圧値がばらつくことになるので、出力トラ
ンジスタの飽和領域にて動作するこの出力回路では、出
力の立上がり、立下がりでの動作遅延時間が異なってし
まう。
にＩＤは２乗特性を示すからｖｔｈがばらつくことによ
り、その値は大きく変化してしまう。また、出力プルダ
ウン用のトランジスタ３Ｂでも同様に、閾値電圧のばら
つきによりドレイン電流が変化する。このように製造プ
ロセスにおいての所望する閾値電圧値とのずれは、出力
トランジスタのドレイン電流を変動させ、出力トランジ
スタの飽和電圧値がばらつくことになるので、出力トラ
ンジスタの飽和領域にて動作するこの出力回路では、出
力の立上がり、立下がりでの動作遅延時間が異なってし
まう。
（発明が解決しようとする課題）
このように従来の出力回路では、出力トランジスタの閾
値電圧にばらつきが生じると出力トランジスタのドレイ
ン電流が変化してしまい、安定した立上がり、立下がり
特性が得られないという欠点があった。
値電圧にばらつきが生じると出力トランジスタのドレイ
ン電流が変化してしまい、安定した立上がり、立下がり
特性が得られないという欠点があった。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、製造プロセス上の出力トランジスタ
の閾値電圧のばらつきに関係なく、安定した立上がり、
立下がり特性が得られる出力回路を提供することにある
。
あり、その目的は、製造プロセス上の出力トランジスタ
の閾値電圧のばらつきに関係なく、安定した立上がり、
立下がり特性が得られる出力回路を提供することにある
。
［発明の構成コ
（課題を解決するための手段）
この発明の出力回路は、ドレインφソース間が第１の電
位と出力端子との間に挿入された第１のＭＯＳトランジ
スタと、この第１のＭＯＳトランジスタのゲートψソー
ス間にドレイン・ソース間が接続され、ゲートとドレイ
ンとが接続された第２のＭＯＳトランジスタと、上記第
１のＭＯＳトランジスタのゲートと上記出力端子との間
に挿入された定電圧素子と、上記第１の電位と上記第１
のＭＯＳトランジスタのゲートとの間に挿入された第１
のレベルシフト用トランジスタと、ソース・ドレイン間
が上記第１のレベルシフト用トランジスタの制御端子と
第２の電位との間に挿入され、ゲートに第１の制御信号
が供給される第３のＭＯＳトランジスタと、ドレイン・
ソース間が上記定電圧素子を介して上記出力端子と第２
の電位との間に挿入され、ゲートに上記第１の制御信号
が供給される第４のＭＯＳトランジスタと、上記第４の
ＭＯＳトランジスタのゲート・ソース間にドレイン・ソ
ース間が接続され、ゲートとドレインとが接続された第
５のＭＯＳトランジスタと、上記第１の電位と上記第４
のＭＯＳトランジスタのゲートとの間に挿入された第２
のレベルシフト用トランジスタと、ドレインやソース間
が上記第２のレベルシフト用トランジスタの制御端子と
第２の電位との間に挿入され、ゲートに上記第１の制御
信号とは逆相の第２の制御信号が供給される第６のＭＯ
Ｓトランジスタとから構成される。
位と出力端子との間に挿入された第１のＭＯＳトランジ
スタと、この第１のＭＯＳトランジスタのゲートψソー
ス間にドレイン・ソース間が接続され、ゲートとドレイ
ンとが接続された第２のＭＯＳトランジスタと、上記第
１のＭＯＳトランジスタのゲートと上記出力端子との間
に挿入された定電圧素子と、上記第１の電位と上記第１
のＭＯＳトランジスタのゲートとの間に挿入された第１
のレベルシフト用トランジスタと、ソース・ドレイン間
が上記第１のレベルシフト用トランジスタの制御端子と
第２の電位との間に挿入され、ゲートに第１の制御信号
が供給される第３のＭＯＳトランジスタと、ドレイン・
ソース間が上記定電圧素子を介して上記出力端子と第２
の電位との間に挿入され、ゲートに上記第１の制御信号
が供給される第４のＭＯＳトランジスタと、上記第４の
ＭＯＳトランジスタのゲート・ソース間にドレイン・ソ
ース間が接続され、ゲートとドレインとが接続された第
５のＭＯＳトランジスタと、上記第１の電位と上記第４
のＭＯＳトランジスタのゲートとの間に挿入された第２
のレベルシフト用トランジスタと、ドレインやソース間
が上記第２のレベルシフト用トランジスタの制御端子と
第２の電位との間に挿入され、ゲートに上記第１の制御
信号とは逆相の第２の制御信号が供給される第６のＭＯ
Ｓトランジスタとから構成される。
（作用）
出力トランジスタのゲート−ソース間電圧を、閾値電圧
のばらつきに対応して変化させるように出力トランジス
タのゲートφソース間にそれぞれ第２のＭＯＳトランジ
スタ、第５のＭＯＳトランジスタを挿入することにより
、出力トランジスタの閾値電圧がばらついていてもその
電圧降下分だけを出力トランジスタのゲートに印加する
ようにしているので、実際には出力トランジスタのオン
時、閾値電圧の降下分はキャンセルされることになり、
ドレイン電流は閾値電圧のばらつきには影響されない。
のばらつきに対応して変化させるように出力トランジス
タのゲートφソース間にそれぞれ第２のＭＯＳトランジ
スタ、第５のＭＯＳトランジスタを挿入することにより
、出力トランジスタの閾値電圧がばらついていてもその
電圧降下分だけを出力トランジスタのゲートに印加する
ようにしているので、実際には出力トランジスタのオン
時、閾値電圧の降下分はキャンセルされることになり、
ドレイン電流は閾値電圧のばらつきには影響されない。
（実施例）
以下、図面を参照してこの発明を実施例により説明する
。
。
第１図はこの発明の出力回路の構成を示す回路図である
。高電圧電源ＶＣＣには高耐圧用のＰＮＰＩ！のマルチ
コレクタトランジスタ１のエミッタが接続されている。
。高電圧電源ＶＣＣには高耐圧用のＰＮＰＩ！のマルチ
コレクタトランジスタ１のエミッタが接続されている。
このトランジスタ１の第１のコレクタ２はそのベースに
接続されている。
接続されている。
上記トランジスタ１のベースはＮチャネル型のＤＭＯＳ
トランジスタ３のドレインに接続されている。このトラ
ンジスタ３のゲートは入力信号Ｉｎが供給される入力端
子４に接続されており、ソースは接地電圧ＶＳＳに接続
されている。また、この入力端子４には低電圧電源ＶＤ
Ｄで動作するインバータ５の入力端が接続されている。
トランジスタ３のドレインに接続されている。このトラ
ンジスタ３のゲートは入力信号Ｉｎが供給される入力端
子４に接続されており、ソースは接地電圧ＶＳＳに接続
されている。また、この入力端子４には低電圧電源ＶＤ
Ｄで動作するインバータ５の入力端が接続されている。
上記トランジスタ１の第２のコレクタ６はＮチャネル型
のＤＭＯＳトランジスタ７のゲートに接続されている。
のＤＭＯＳトランジスタ７のゲートに接続されている。
このトランジスタ７のゲートは上記インバータ５の出力
端に接続されており、ソースは接地電圧ｖｓｓに接続さ
れている。また、トランジスタ７のゲートにはゲートと
ドレインとが接続されたＮチャネル型のＤＭＯＳトラン
ジスタ８のゲートが接続されて、いる。このトランジス
タ８のソースと接地゛電圧ＶＳＳとの間にはダイオード
９．ＩＯが図示の極性で直列に挿入されている。
端に接続されており、ソースは接地電圧ｖｓｓに接続さ
れている。また、トランジスタ７のゲートにはゲートと
ドレインとが接続されたＮチャネル型のＤＭＯＳトラン
ジスタ８のゲートが接続されて、いる。このトランジス
タ８のソースと接地゛電圧ＶＳＳとの間にはダイオード
９．ＩＯが図示の極性で直列に挿入されている。
さらに上記インバータ５の出力端とトランジスタ８のゲ
ートとの間にはソースが接地されたＮチャネルＤＭＯ８
トランジスタ１１のゲート拳ドレイン間が挿入されてい
る。
ートとの間にはソースが接地されたＮチャネルＤＭＯ８
トランジスタ１１のゲート拳ドレイン間が挿入されてい
る。
また、上記高電圧電源ＶＣＣには高耐圧用のＰＮＰ型の
マルチコレクタトランジスタ１２のエミッタが接続され
ている。このトランジスタ１２の第１のコレクタ１３は
そのベースに接続されている。
マルチコレクタトランジスタ１２のエミッタが接続され
ている。このトランジスタ１２の第１のコレクタ１３は
そのベースに接続されている。
上記トランジスタ１２のベースはＮチャネル型のＤＭＯ
Ｓトランジスタ１４のドレインに接続されている。この
トランジスタ１４のゲートは上記インバータ５の出力端
に接続されており、ソースは接地電圧ＶＳＳに接続され
ている。
Ｓトランジスタ１４のドレインに接続されている。この
トランジスタ１４のゲートは上記インバータ５の出力端
に接続されており、ソースは接地電圧ＶＳＳに接続され
ている。
上記トランジスタ１２の第２のコレクタ１５は高電圧電
源ＶＣＣにドレインが接続されたＮチャネル型のＤＭＯ
Ｓトランジスタ１６のゲートが接続されている。このト
ランジスタ１Ｂのゲートにはゲートとドレインとが接続
されたＮチャネル型のＤＭＯＳトランジスタ１７のゲー
トが接続されている。このトランジスタ１７のソースと
トランジスタＩＢのソースとの間にはダイオード１８．
１９が図示の極性で直列に挿入されている。そして、ト
ランジスタ１６のソースは出力信号Ｏｕｔを得る出力端
子２０に接続されている。また、トランジスタ１Ｂのゲ
ートと出力端子２０との間にはツェナーダイオード２１
が図示の極性で接続されている。そして、出力端子２０
にはツェナーダイオード２１を介して上記Ｎチャネル型
のＤＭＯＳトランジスタ７のドレインが接続されている
。
源ＶＣＣにドレインが接続されたＮチャネル型のＤＭＯ
Ｓトランジスタ１６のゲートが接続されている。このト
ランジスタ１Ｂのゲートにはゲートとドレインとが接続
されたＮチャネル型のＤＭＯＳトランジスタ１７のゲー
トが接続されている。このトランジスタ１７のソースと
トランジスタＩＢのソースとの間にはダイオード１８．
１９が図示の極性で直列に挿入されている。そして、ト
ランジスタ１６のソースは出力信号Ｏｕｔを得る出力端
子２０に接続されている。また、トランジスタ１Ｂのゲ
ートと出力端子２０との間にはツェナーダイオード２１
が図示の極性で接続されている。そして、出力端子２０
にはツェナーダイオード２１を介して上記Ｎチャネル型
のＤＭＯＳトランジスタ７のドレインが接続されている
。
なお、回路を構成する各ＤＭＯ８トランジスタはそれぞ
れ同じ工程で製造されるため、当然閾値電圧は一様にさ
れている。
れ同じ工程で製造されるため、当然閾値電圧は一様にさ
れている。
次に、上記構成でなる回路の動作を説明する。
まず、入力信号ＩｎがＨ”レベルからＬ”レベルに切替
わると、トランジスタ３がオフする。
わると、トランジスタ３がオフする。
このとき、インバータ５の出力信号は“Ｌ″ルベルら“
Ｈ”レベルに切替わるため、トランジスタ１４がオンす
る。これにより、レベルシフト用のトランジスタ１２が
オンし、第２のコレクタ１５からツェナーダイオード２
１に電流が流れ、そのアノード・カソード間に一定の電
圧降下が発生する。これにより、トランジスタ１６及び
１７のゲートのノード２２とソースのノード２３との間
に所定の電圧降下が発生する。トランジスタ１７はゲー
ト・ドレイン間が接続されているので、オンした場合、
ソース・ドレイン間電圧がこのトランジスタ１７の閾値
電圧と等しくなる。また、トランジスタ１６とトランジ
スタ１７は同じ製造プロセスであるので、それぞれの閾
値電圧は等しくなっている。よって、トランジスタ１７
がオンするときのソース拳ドレイン間に閾値電圧の電圧
降下が発生する。従って、トランジスタ１６のゲートに
はその閾値電圧とダイオード２個分の順方向降下電圧と
の和の電圧が印加されることになる。これにより、トラ
ンジスタＩＢがオンし、出力端子２０は高電圧電源ＶＣ
Ｃによって充電され、出力信号ＯｕｔはＶＣＣレベルに
設定される。さらに一方ではトランジスタ１１がオンす
ることにより、トランジスタ７のゲートが接地に放電さ
れ、予めオンしていたトランジスタ７は急速にオフする
。
Ｈ”レベルに切替わるため、トランジスタ１４がオンす
る。これにより、レベルシフト用のトランジスタ１２が
オンし、第２のコレクタ１５からツェナーダイオード２
１に電流が流れ、そのアノード・カソード間に一定の電
圧降下が発生する。これにより、トランジスタ１６及び
１７のゲートのノード２２とソースのノード２３との間
に所定の電圧降下が発生する。トランジスタ１７はゲー
ト・ドレイン間が接続されているので、オンした場合、
ソース・ドレイン間電圧がこのトランジスタ１７の閾値
電圧と等しくなる。また、トランジスタ１６とトランジ
スタ１７は同じ製造プロセスであるので、それぞれの閾
値電圧は等しくなっている。よって、トランジスタ１７
がオンするときのソース拳ドレイン間に閾値電圧の電圧
降下が発生する。従って、トランジスタ１６のゲートに
はその閾値電圧とダイオード２個分の順方向降下電圧と
の和の電圧が印加されることになる。これにより、トラ
ンジスタＩＢがオンし、出力端子２０は高電圧電源ＶＣ
Ｃによって充電され、出力信号ＯｕｔはＶＣＣレベルに
設定される。さらに一方ではトランジスタ１１がオンす
ることにより、トランジスタ７のゲートが接地に放電さ
れ、予めオンしていたトランジスタ７は急速にオフする
。
入力信号Ｉｎが″Ｌ″レベルから“Ｈ” レベルに切替
わると、トランジスタ３がオンする。このとき、インバ
ータ５の出力信号は“Ｈ”レベルから′Ｌ”レベルに切
替わるため、トランジスタ１４がオフし、レベルシフト
用のトランジスタ１２もオフする。さらに、トランジス
タ１１もオフする。トランジスタ３がオンすることによ
り、レベルシフト用のトランジスタ１がオンし、第２の
コレクタ６からトランジスタ８及びダイオード９．ｌＯ
を介して電流が流れ、トランジスタ７のゲート・ソース
間にはトランジスタ８の閾値電圧とダイオード２個分の
順方向降下電圧との和の電圧降下が発生し、トランジス
タ７がオンする。よって、出力端子２０がＶＳＳに放電
され、出力信号ＯｕｔはＶＳＳに設定される。また、こ
のときトランジスタ７を介してトランジスタ１Ｂのゲー
トのノード２２が放電されるため、トランジスタ１Ｂは
急速にオフする。
わると、トランジスタ３がオンする。このとき、インバ
ータ５の出力信号は“Ｈ”レベルから′Ｌ”レベルに切
替わるため、トランジスタ１４がオフし、レベルシフト
用のトランジスタ１２もオフする。さらに、トランジス
タ１１もオフする。トランジスタ３がオンすることによ
り、レベルシフト用のトランジスタ１がオンし、第２の
コレクタ６からトランジスタ８及びダイオード９．ｌＯ
を介して電流が流れ、トランジスタ７のゲート・ソース
間にはトランジスタ８の閾値電圧とダイオード２個分の
順方向降下電圧との和の電圧降下が発生し、トランジス
タ７がオンする。よって、出力端子２０がＶＳＳに放電
され、出力信号ＯｕｔはＶＳＳに設定される。また、こ
のときトランジスタ７を介してトランジスタ１Ｂのゲー
トのノード２２が放電されるため、トランジスタ１Ｂは
急速にオフする。
上記実施例回路の構成において、出カブルアツブ用及び
出力プルダウン用のトランジスタ１６．１７のゲート・
ソース間電圧Ｖａｓｌはトランジスタ１７もしくは８の
ゲート・ソース間電圧ＶＧｓ２と２個のダイオード１７
． ｌｌｉもしくは９．１０のＰＮＮ接合型電圧２ｖＦ
和であり、次式で表される。
出力プルダウン用のトランジスタ１６．１７のゲート・
ソース間電圧Ｖａｓｌはトランジスタ１７もしくは８の
ゲート・ソース間電圧ＶＧｓ２と２個のダイオード１７
． ｌｌｉもしくは９．１０のＰＮＮ接合型電圧２ｖＦ
和であり、次式で表される。
Ｖａ ｓ ｌ ＝Ｖａ ｓ ２ ＋２ＶＦ −（
２）ただし、ツェナーダイオード２１が発生するツェナ
電圧をｖＺとすると、 Ｖｚ ＞ｖａ ｓ ２ ＋２Ｖｐ −（３）の
条件を満足する電流をレベルシフト用のトランジスタ１
２より流す必要がある。
２）ただし、ツェナーダイオード２１が発生するツェナ
電圧をｖＺとすると、 Ｖｚ ＞ｖａ ｓ ２ ＋２Ｖｐ −（３）の
条件を満足する電流をレベルシフト用のトランジスタ１
２より流す必要がある。
このような回路の構成にすることにより、出カブルアツ
ブ、プルダウン用の各トランジスタ１８゜７のオン時、
その閾値電圧に相当する電圧を各トランジスタ１７，８
によって形成し、各トランジスタ１６．７のゲートに印
加するようにしているので、各出力トランジスタのドレ
イン電流は閾値電圧のばらつきには影響されず、一定な
出力電流が得られる。これにより、出力信号Ｏｕｔの立
上がり、立下がり遅延時間が一定となり、安定した特性
が得られる。
ブ、プルダウン用の各トランジスタ１８゜７のオン時、
その閾値電圧に相当する電圧を各トランジスタ１７，８
によって形成し、各トランジスタ１６．７のゲートに印
加するようにしているので、各出力トランジスタのドレ
イン電流は閾値電圧のばらつきには影響されず、一定な
出力電流が得られる。これにより、出力信号Ｏｕｔの立
上がり、立下がり遅延時間が一定となり、安定した特性
が得られる。
なお、この発明の回路は種々の変形が可能である。例え
ば、この実施例回路ではレベルシフト用の回路として高
耐圧用のバイポーラトランジスタを使用したが、高耐圧
用のＭＯ３型電界効果トランジスタを使用してもよい。
ば、この実施例回路ではレベルシフト用の回路として高
耐圧用のバイポーラトランジスタを使用したが、高耐圧
用のＭＯ３型電界効果トランジスタを使用してもよい。
また、このような出力回路を制御する信号を発生する回
路は特に限定されることはない。
路は特に限定されることはない。
［発明の効果］
以上説明したようにこの発明によれば、閾値電圧のばら
つきに関係なく、安定した立上がり、立下がり特性が得
られる出力回路を提供することができる。
つきに関係なく、安定した立上がり、立下がり特性が得
られる出力回路を提供することができる。
第１図はこの発明の一実施例による構成の回路図、第２
図は従来の出力回路の構成を示す回路図である。 １．１２・・・ＮＰＮ トランジスタ、２． ６．１８
゜１５・・・ＮＰＮ トランジスタの各コレクタ、３，
７゜８、１１．１４．１８．１７・・・ＮチャネルＤＭ
Ｏ８トランジスタ、４・・・入力端子、５・・・インバ
ータ、９．１０゜１８、１９・・・ダイオード、２０・
・・出力端子、２１・・・ツェナーダイオード、２２．
２３・・・ノード。
図は従来の出力回路の構成を示す回路図である。 １．１２・・・ＮＰＮ トランジスタ、２． ６．１８
゜１５・・・ＮＰＮ トランジスタの各コレクタ、３，
７゜８、１１．１４．１８．１７・・・ＮチャネルＤＭ
Ｏ８トランジスタ、４・・・入力端子、５・・・インバ
ータ、９．１０゜１８、１９・・・ダイオード、２０・
・・出力端子、２１・・・ツェナーダイオード、２２．
２３・・・ノード。
Claims (1)
- 【特許請求の範囲】 ドレイン・ソース間が第１の電位と出力端子との間に挿
入された第１のＭＯＳトランジスタと、上記第１のＭＯ
Ｓトランジスタのゲート・ソース間にドレイン・ソース
間が接続され、ゲートとドレインとが接続された第２の
ＭＯＳトランジスタと、 上記第１のＭＯＳトランジスタのゲートと上記出力端子
との間に挿入された定電圧素子と、上記第１の電位と上
記第１のＭＯＳトランジスタのゲートとの間に挿入され
た第１のレベルシフト用トランジスタと、 ソース・ドレイン間が上記第１のレベルシフト用トラン
ジスタの制御端子と第２の電位との間に挿入され、ゲー
トに第１の制御信号が供給される第３のＭＯＳトランジ
スタと、 ドレイン・ソース間が上記定電圧素子を介して上記出力
端子と第２の電位との間に挿入され、ゲートに上記第１
の制御信号が供給される第４のＭＯＳトランジスタと、 上記第４のＭＯＳトランジスタのゲート・ソース間にド
レイン・ソース間が接続され、ゲートとドレインとが接
続された第５のＭＯＳトランジスタと、 上記第１の電位と上記第４のＭＯＳトランジスタのゲー
トとの間に挿入された第２のレベルシフト用トランジス
タと、 ドレイン・ソース間が上記第２のレベルシフト用トラン
ジスタの制御端子と第２の電位との間に挿入され、ゲー
トに上記第１の制御信号とは逆相の第２の制御信号が供
給される第６のＭＯＳトランジスタと を具備したことを特徴とする出力回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63182943A JPH0626309B2 (ja) | 1988-07-22 | 1988-07-22 | 出力回路 |
| EP89113450A EP0351874B1 (en) | 1988-07-22 | 1989-07-21 | Output circuit |
| DE89113450T DE68910413T2 (de) | 1988-07-22 | 1989-07-21 | Ausgangsschaltung. |
| KR1019890010405A KR920005356B1 (ko) | 1988-07-22 | 1989-07-22 | 출력회로 |
| US07/723,662 US5113087A (en) | 1988-07-22 | 1991-06-26 | Output circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63182943A JPH0626309B2 (ja) | 1988-07-22 | 1988-07-22 | 出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0232615A true JPH0232615A (ja) | 1990-02-02 |
| JPH0626309B2 JPH0626309B2 (ja) | 1994-04-06 |
Family
ID=16127080
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63182943A Expired - Fee Related JPH0626309B2 (ja) | 1988-07-22 | 1988-07-22 | 出力回路 |
Country Status (5)
| Country | Link |
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| EP (1) | EP0351874B1 (ja) |
| JP (1) | JPH0626309B2 (ja) |
| KR (1) | KR920005356B1 (ja) |
| DE (1) | DE68910413T2 (ja) |
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| WO1999048078A1 (en) * | 1998-03-18 | 1999-09-23 | Seiko Epson Corporation | Transistor circuit, display panel and electronic apparatus |
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-
1988
- 1988-07-22 JP JP63182943A patent/JPH0626309B2/ja not_active Expired - Fee Related
-
1989
- 1989-07-21 EP EP89113450A patent/EP0351874B1/en not_active Expired - Lifetime
- 1989-07-21 DE DE89113450T patent/DE68910413T2/de not_active Expired - Fee Related
- 1989-07-22 KR KR1019890010405A patent/KR920005356B1/ko not_active IP Right Cessation
-
1991
- 1991-06-26 US US07/723,662 patent/US5113087A/en not_active Expired - Lifetime
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| US6362798B1 (en) | 1998-03-18 | 2002-03-26 | Seiko Epson Corporation | Transistor circuit, display panel and electronic apparatus |
| US7173584B2 (en) | 1998-03-18 | 2007-02-06 | Seiko Epson Corporation | Transistor circuit, display panel and electronic apparatus |
| US8576144B2 (en) | 1998-03-18 | 2013-11-05 | Seiko Epson Corporation | Transistor circuit, display panel and electronic apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| DE68910413D1 (de) | 1993-12-09 |
| JPH0626309B2 (ja) | 1994-04-06 |
| EP0351874B1 (en) | 1993-11-03 |
| DE68910413T2 (de) | 1994-04-21 |
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| US5113087A (en) | 1992-05-12 |
| EP0351874A3 (en) | 1990-05-30 |
| EP0351874A2 (en) | 1990-01-24 |
| KR920005356B1 (ko) | 1992-07-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |