KR920005356B1 - 출력회로 - Google Patents

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KR920005356B1 KR1019890010405A KR890010405A KR920005356B1 KR 920005356 B1 KR920005356 B1 KR 920005356B1 KR 1019890010405 A KR1019890010405 A KR 1019890010405A KR 890010405 A KR890010405 A KR 890010405A KR 920005356 B1 KR920005356 B1 KR 920005356B1
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Abstract

내용 없음.

Description

출력회로
제1도는 본 발명에 따른 출력회로의 1실시예를 도시한 도면.
제2도는 종래의 출력회로를 도시한 도면이다.
* 도면의 주요부분에 대한 부호의 설명
1, 12 : NPN트랜지스터 2, 6, 13, 15 : NPN트랜지스터의 콜렉터
3, 7, 8, 11, 14, 16, 17 : N 채널 DMOS트랜지스터 4 : 입력단자
5 : 인버터 9, 10, 18, 19 : 다이오드
20 : 출력단자 21 : 제너다이오드
22, 23 : 노드
[산업상의 이용분야]
본 발명은 저전압출력신호를 레벨시프트하여 고전압출력신호로 출력하는 고내압출력회로에 관한 것이다.
[종래의 기술 및 그 문제점]
일반적으로 일렉트로 루미네선스 디스플레이(Electro luminescense display)나 플라즈마 디스플레이 패널(Plasma display panel)같은 발광형 디스플레이의 구동용 IC는 높은 구동전압을 필요로 하기 때문에 고내압의 구동용 IC가 사용되고 있는데, 이 구동용 IC의 출력회로에 대해서는 고내압특성에 덧붙여 스위칭시간의 단축과 소비전력의 저감화가 요구되고 있다. 이 때문에 입력신호를 CMOS회로에서 인가받아 저전압신호로 출력하고, 이것을 레벨시프트한 고내압신호를 푸시풀형의 출력단으로 출력하도록 하고 있다.
제2도는 상기와 같은 구동용 IC에 사용되는 종래의 출력회로를 도시한 회로도인바, 도면에서 저전압전원(VDD)과 접지전안(VSS)사이에는 P채널 MOS트랜지스터(31)와 N채널 MOS트랜지스터(32)로 구성되면서 입력신호(In)가 공급되는 CMOS인버터회로(32)로 구성되면서 입력신호(In)가 공급되는 CMOS 인버터회로(33)가 삽입되어 있다. 또한, 고내압전원(VCC)에는 고내압용 PNP트랜지스터(34)의 에미터가 접속되는데, 이 트랜지스터(34)는 멀티콜렉터구조로 되어 있어, 한쪽의 콜렉터는 이 트랜지스터(34)의 베이스에 접속된다. 그리고 이 PNP트랜지스터(34)의 베이스에는 게이트가 상기 CMOS인버터회로(33)의 출력노드에 접속되고 소스가 접지전압(VSS)에 접속된 N채널 DMOS(Double diffused MOS) 트랜지스터(35)의 드레인이 접속된다. 한편, 상기 PNP트랜지스터(34)의 다른쪽 콜렉터에는 출력풀타운용 N채널 DMOS트랜지스터(36)의 드레인이 접속되고, 이 트랜지스터(36)의 게이트에는 상기 입력신호(In)가 공급되도록 되어 있으며, 그 소스는 접지전압(VSS)에 접속된다. 더욱이 상기 트랜지스터(34)의 다른쪽 콜렉터에는 출력풀업용 N채널 DMOS트랜지스터(37)의 게이트가 접속되고, 이 트랜지스터(37)의 드레인에는 고전압전원(VCC)이 접속되며, 그 게이트와 소스이에는 제너다이오드(38)의 캐소우드와 애노우드가 접속된다. 그리고 상기 N채널 DMOS트랜지스터(37)의 소스에서 출력신호(Out)가 출력되도록 되어 있다.
상기와 같이 구성된 회로는 입력신호(iN)가 "L"레벨일 경우 CMOS인버터회로(33)내의 트랜지스터(31)는 온되고 트랜지스터(32)는 오프된다. 따라서 CMOS인버터회로(33)의 출력단에는 VDD레벨의 신호가 출력되어 트랜지스터(35)가 온된다. 이렇게 되면 레벨시프트용 트랜지스터(34)가 온되고, 이 온전류에 의해 제너다이오드(38)에 전압강하가 발생되어 트랜지스터(37)가 온된다. 그 결과 출력신호(Out)는 "H"(즉 VCC)레벨로 된다.
한편, 입력신호(In)가 "H"레벨일 경우에는 CMOS인버터회로(33)내의 트랜지스터(31)가 오프되고, 트랜지스터(32)가 온되며 트랜지스터(35)는 오프된다. 따라서 트랜지스터(34)와 트랜지스터(37)는 오프되고, 트랜지스터(36)는 온되어 출력신호(Out)는 "L"레벨로 된다.
상기 제2도의 회로에서는 출력풀업용 트랜지스터(37)의 게이트와 소스사이의 전압(VGS)이 제너다이오드(38)의 제너전압(VZ)에 의해 결정된다. 따라서 이 전압이 트랜지스터(37)의 임계치전압(Vth)을 넘도록 제너전압(VZ)을 설정함으로써 트랜지스터(37)가 온되도록 하고 있다. 여기서 전자의 이동도를 μ라 하고, 상기 트랜지스터(37)의 게이트산화막의 유전율을 εox, 게이트산화막의 두께를 tox, 채널폭과 채널길이를 각각 W, L로 하면, 이 MOS트랜지스터(37)의 드레인전류(ID)는 다음식으로 얻어진다.
Figure kpo00001
(ε0: 진공유전율, ε0=8.854×10-14F/㎝)
이와 같이 ID는 자승특성을 나타내므로 Vth의 오차등에 의해 그 값이 크게 변하게 되고, 출력풀다운용 트랜지스터(36)도 이와 마찬가지로 임계치전압의 오차에 의해 드레인 전류가 크게 변화된다. 이렇게 제조공정에서의 오차로 인해 트랜지스터가 소망하는 임계치전압을 벗어나게 되면, 출력트랜지스터의 드레인전류를 변동시켜 출력트랜지스터의 포화전압치에 오차가 발생됨으로써 포화영역에서 동작하는 출력회로에서의 출력 상승이나 하강시에 동작지연시간이 각기 다르게 나타나게 된다.
이와같이 종래의 출력회로는 출력트랜지스터의 임계치 전압에 오차가 발생되면 출력트랜지스터의 드레인 전류가 변화되어 안정된 출력상승이나 하강특성이 얻어지지 않는 결점이 있다.
[발명의 목적]
본 발명은 상기와 같은 문제점을 감안하여 발명된 것으로, 제조공정으로 인한 출력트랜지스터의 임계치전압의 오차에 관계없이 안정된 출력상승이나 하강특성을 얻을 수 있도록 된 출력회로를 제공하고자 함에 그 목적이 있다.
[발명의 구성]
상기와 같은 목적을 달성하기 위한 본 발명은 드레인과 소스가 제1전위(VCC)와 출력단자(20)사이에 삽입된 제1MOS트랜지스터(16)와, 이 제1MOS트랜지스터(16)의 게이트와 소스사이에 드레인과 소스가 접속되면서 게이트와 드레인이 서로 접속된 제2MOS트랜지스터(17), 상기 제1MOS트랜지스터(16)의 게이트와 상기 출력단자(20)사이에 삽입된 정전압소자(21), 상기 제1전위(VCC)와 상기 제1MOS트랜지스터(16)의 게이트사이에 삽입된 제1레벨시프트용 트랜지스터(12), 드레인과 소스가 상기 제1레벨시프트용 트랜지스터터(2)의 제어단자와 제2전위(VSS)사이에 삽입되고 게이트에 제1제어신호가 공급되는 제3MOS트랜지스터(14), 드레인과 소스가 상기 정전압소자(21)를 매개로 상기 출력단자(20)와 제2전위(VSS)사이에 삽입되고 게이트에 상기 제1제어신호가 공급되는 제4MOS트랜지스터(7), 이 제4MOS트랜지스터(7)의 게이트와 제2전위(Vss)사이에 드레인과 소스가 접속되면서 게이트와 드레인이 서로 접속된 제5MOS트랜지스터(8), 상기 제1전위(VCC)와 상기 제4MOS트랜지스터(7)의 게이트사이에 삽입된 제2레벨시프트용 트랜지스터(1) 및, 드레인과 소스가 상기 제2레벨시프트용 트랜지스터(1)의 제어단자와 제2전위(VSS)사이에 삽입되고 게이트에 상기 제1제어신호와 반대 위상의 제2제어신호가 공급되는 제6MOS트랜지스터(3)를 구비하여 구성되어 있다.
[작용]
이와 같이 구성된 본 발명에 따른 출력회로는 출력트랜지스터의 게이트와 소스사이의 전압이 임계치전압의 오차에 대응되어 변화되도록 출력트랜지스터의 게이트와 소스 및 제2전위간에 제2MOS트랜지스터와 제5MOS트랜지스터를 각각 삽입하여 출력트랜지스터의 임계치전압에 오차가 있어도 그 전압강하분 만큼을 출력트랜지스터의 게이트에 인가함으로써 실제로는 출력트랜지스터가 온일 때 임계치전압의 강하분이 캔슬되어 드레인전류는 임계치전압의 오차에 의한 영향을 받지 않게 된다.
[실시예]
이하, 도면을 참조하여 본 발명에 따른 1실시예를 상세히 설명한다.
제1도는 본 발명에 따른 출력회로의 구성을 도시한 회로도로서, 고압전압원(VCC)에는 고내압용의 PNP형 멀티콜렉터트랜지스터(1)의 에미터가 접속되고, 이 트랜지스터(1)의 제1콜렉터(2)는 그 베이스에 접속된다. 그리고 상기 트랜지스터(1)의 베이스는 N채널형 DMOS트랜지스터(3)의 드레인에 접속되고, 이 트랜지스터(3)의 게이트는 입력신호(In)가 공급되는 입력단자(4)에 접속되며 그 소스는 접지전압(VSS)에 접속된다. 또한, 이 입력단자(4)에는 저전압전원(VDD)으로 동작하는 인버터(5)의 입력단이 접속된다.
한편, 상기 트랜지스터(1)의 제2콜렉터(6)는 N채널형 DMOS트랜지스터(7)의 게이트에 접속되고, 이 트랜지스터(7)의 게이트는 상기 인버터(5)의 출력측에 접속되며, 소스는 접지전압(VSS)에 접속된다. 또한, 이 트랜지스터(7)의 게이트에는 게이트와 드레인이 접속된 N채널형 DMOS트랜지스터(8)의 게이트가 접속되고 이 트랜지스터(8)의 소스와 접지전압(VSS)간에는 다이오드(9, 10)가 도시된 극성으로 직렬삽입된다. 더욱이 상기 인버터(5)의 출력단과 트랜지스터(8)의 게이트사이에는 소스가 접지된 N채널 MOS트랜지스터(11)의 게이트와 드레인이 각각 접속된다.
또한, 상기 고전압전원(VCC)에는 고내압용 PNP형 멀티콜렉터트랜지스터(12)의 에미터가 접속되고, 이 트랜지스터(12)의 제1콜렉터(13)에는 그 베이스가 접속되며, 베이스에는 N채널형 DMOS트랜지스터(14)의 드레인이 접속된다. 그리고 이 트랜지스터(14)의 게이트는 상기 인버터(5)의 출력단에 접속되고, 소스는 접지전압(VSS)에 접속된다.
그리고, 상기 트랜지스터(12)의 제2콜렉터(15)에는 고전압전원(VCC)에 드레인이 접속된 N채널형 DMOS트랜지스터(16)의 게이트가 접속되고, 이 트랜지스터(16)의 게이트에는 게이트와 드레인이 접속된 N채널형 DMOS트랜지스터(17)의 게이트가 접속되며, 이 트랜지스터(17)의 소스와 상기 트랜지스터(16)의 소스간에는 다이오드(18, 19)가 도시된 극성으로 직렬삽입된다. 여기서 상기 트랜지스터(16)의 소스에는 출력신호(Out)를 출력하는 출력단자(20)가 접속된다. 또한, 트랜지스터(16)의 게이트와 출력단자(20)사이에는 제너다이오드(21)가 도시된 극성으로 접속된다. 더욱이 출력단자(20)에는 상기 제너다이오드(21)를 매개로 N채널형 DMOS트랜지스터(7)의 드레인이 접속된다.
상기한 것처럼 회로를 구성하는 각 DMOS트랜지스터는 같은 공정에서 제조되기 때문에 당연히 임계치전압이 같게 된다.
이어서 상기와 같이 구성된 회로의 동작을 설명한다. 먼저 입력신호(In)가 "H"레벨에서 "L"레벨로 바뀌면 트랜지스터(3)가 오프된다. 이때 인버터(5)의 출력신호가 "L"레벨에서 "H"레벨로 바뀌기 때문에 트랜지스터(14)가 온된다. 따라서 레벨시프트용 트랜지스터(12)가 온되어, 그 제2콜렉터(15)에서 제너다이오드(21)로 전류가 흘러 그 애노우드와 캐소우드간에 일정한 전압강하가 발생된다. 이에 따라 트랜지스터(16, 17)의 게이트의 노드(22)와 소스의 노드(23)간에 소정의 전압강하가 발생한다. 상기 트랜지스터(17)는 게이트와 드레인이 서로 접속되어 있으므로 온된 경우 소스와 드레인사이의 전압이 이 트랜지스터(17)의 임계치 전압과 같게 된다. 여기서 트랜지스터(16)와 트랜지스터(17)는 같은 제조공정에서 형성되기 때문에 임계치 전압이 같게 되어 있다.
상기한 바와같이 트랜지스터(17)가 온 될때, 소스와 드레인사이에 임계치전압만큼의 전압강하가 발생된다. 따라서 트랜지스터(16)의 게이트에는 그 임계치전압과 다이오드 2개분의 순방향 전압강하를 합한 전압이 인가되게 된다. 이로서 트랜지스터(16)가 온되어 출력단자(0)가 고전압전원(VCC)으로 충전됨으로서 출력신호(Out)는 VCC레벨로 설정된다. 한편, 트랜지스터(11)가 온됨으로써 트랜지스터(7)의 게이트가 접지로 방전되어, 온상태로 있던 트랜지스터(7)가 빠르게 오프된다.
다음에 입력신호(In)가 "L"레벨에서 "H"레벨로 바뀌면 트랜지스터(3)가 온된다. 이때 인버터(5)의 출력신호가 "H"레벨에서 "L"레벨로 바뀌기 때문에 트랜지스터(14)가 오프된다. 따라서 레벨시프트용 트랜지스터(12)가 오프되고, 트랜지스터(11)도 오프된다. 이와같이 트랜지스터(3)가 온됨으로써 레벨시프트용 트랜지스터(1)가 온되어 그 제2콜렉터(6)에서 트랜지스터(8) 및 다이오드(9, 10)를 매개로 전류가 흘러 트랜지스터(7)의 게이트와 소스사이에 트랜지스터(8)의 임계치전압과 다이오드 2개분의 순방향 전압강하를 합한 전압강하가 발생되어 트랜지스터(7)가 온된다. 따라서 출력단자(20)가 VSS로 방전됨으로써 출력신호(Out)는 VSS로 설정된다. 한편, 이때 트랜지스터(7)를 매개로 트랜지스터(16)의 게이트의 노드(22)에 충전되있던 전압이 방전되기 때문에 트랜지스터(16)가 고속으로 오프된다.
상기 실시예의 회로구성에서 출력풀업용 및 출력풀다운용의 트랜지스터(16, 17)의 게이트와 소스사이의 전압(VGS1)은 트랜지스터(17) 또는 트랜지스터(8)의 게이트와 소스간의 전압(VGS2)과 2개의 다이오드(18, 19 또는 9, 10)의 PN접합간 전압(2VF)의 합이 되어 다음식으로 표현된다.
VGS1 = VGS2+2VF……………………………………………… (2)
여기서 제너다이오드(21)가 발생하는 제너전압을 VZ로 하면,
VZ＞ VGS2+2VF………………………………………………… (3)
의 조건을 만족하는 전류를 레벨시프트용 트랜지스터(12)를 이용해서 흘릴 필요가 있다.
이렇게 회로를 구성함으로써 출력풀업, 풀다운용 각 트랜지스터(16, 7)가 온일 때, 그 임계치전압에 상당하는 전압을 각 트랜지스터(17, 8)에 의해 형성해서 각 트랜지스터(16, 7)의 게이트에 인가함으로써, 각 출력 트랜지스터의 드레인전류가 임계치전압의 오차에 영향을 받지 않게 되어 일정한 출력전류를 얻을 수 있게 된다. 따라서 출력신호(Out)의 상승이나 하강의 지연시간이 일정하게 되어 안정된 출력특성을 얻게 된다.
본 발명의 회로는 발명의 요지를 벗어나지 않는 범위내에서 여러가지로 변형실시할 수 있는데, 예를들면 본 실시예의 회로에서는 레벨시프트용 소자로서 고내압용 바이폴라트랜지스터를 이용하였지만, 고내압용 MOS형 전계효과트랜지스터를 사용하여도 된다. 또한, 이러한 출력회로를 제어하는 신호를 발생시키는 회로도 특별하게 한정되는 것은 아니다.
[발명의 효과]
이상 설명한 바와같이 본 발명에 의하면 임계치전압의 오차에 관계없이 출력신호의 안정된 상승이나 하강 특성을 얻을 수 있게 된다.

Claims (1)

  1. 트레인과 소스가 제1전위(VCC)와 출력단자(20)사이에 삽입된 제1MOS트랜지스터(16)와, 이 제1MOS트랜지스터(16)의 게이트와 소스사이에 드레인과 소스가 접속되면서 게이트와 드레인이 서로 접속된 제2MOS트랜지스터(17), 상기 제1MOS트랜지스터(16)의 게이트와 상기 출력단자(20)사이에 삽입된 정전압소자(21), 상기 제1전위(VCC)와 상기 제1MOS트랜지스터(16)의 게이트사이에 삽입된 제1레벨시프트용 트랜지스터(12), 드레인과 소스가 상기 제1레벨시프트용 트랜지스터(12)의 제어단자와 제2전원(VSS)사이에 삽입되고 게이트에 제1제어신호가 공급되는 제3MOS트랜지스터(14), 드레인과 소스가 상기 정전압소자(21)를 매개로 상기 출력단자(20)와 제2전위(VSS)사이에 삽입되고 게이트에 상기 제1제어신호가 공급되는 제4MOS트랜지스터(7), 이 제4MOS트랜지스터(7)의 게이트와 제2전위(VSS)사이에 드레인과 소스가 접속되면서 게이트와 드레인이 서로 접속된 제5MOS트랜지스터(8), 상기 제1전위(VCC)와 상기 제4MOS트랜지스터(7)의 게이트사이에 삽입된 제2레벨시프트용 트랜지스터(1) 및, 드레인과 소스가 상기 제2레벨시프트용 트랜지스터(1)의 제어단자와 제2전위(VSS)사이에 삽입되고 게이트에 상기 제1제어신호와 반대 위상의 제2제어신호가 공급되는 제6MOS트랜지스터(3)를 구비하여 구성된 것을 특징으로 하는 출력회로.
KR1019890010405A 1988-07-22 1989-07-22 출력회로 KR920005356B1 (ko)

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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0383053A (ja) * 1989-08-28 1991-04-09 Fuji Photo Film Co Ltd 露光機能付き感光材料包装ユニット
US5239324A (en) * 1991-02-04 1993-08-24 Fuji Photo Film Co., Ltd. Underwater housing and an underwater taking camera
JPH04355439A (ja) * 1991-05-31 1992-12-09 Fuji Photo Film Co Ltd 防水型レンズ付きフイルムユニット
JP2805408B2 (ja) * 1991-06-17 1998-09-30 富士写真フイルム株式会社 フィルム包装方法及び撮影機構付フィルム包装ユニット
JPH0489950U (ko) * 1991-10-31 1992-08-05
JP2856371B2 (ja) * 1992-01-09 1999-02-10 富士写真フイルム株式会社 レンズ付きフイルムユニット
JP2592220Y2 (ja) * 1992-04-01 1999-03-17 コニカ株式会社 レンズ付フィルムユニット
JPH05333474A (ja) * 1992-05-27 1993-12-17 Fuji Photo Film Co Ltd レンズ付きフイルムユニット及びその製造方法
US5399920A (en) * 1993-11-09 1995-03-21 Texas Instruments Incorporated CMOS driver which uses a higher voltage to compensate for threshold loss of the pull-up NFET
JP3386943B2 (ja) 1995-10-30 2003-03-17 三菱電機株式会社 半導体装置
US5886563A (en) * 1996-03-25 1999-03-23 Nasila; Mikko J. Interlocked half-bridge circuit
FR2762727B1 (fr) * 1997-04-24 1999-07-16 Sgs Thomson Microelectronics Circuit integre avec etage de sortie haute tension
JP3629939B2 (ja) * 1998-03-18 2005-03-16 セイコーエプソン株式会社 トランジスタ回路、表示パネル及び電子機器
US6081152A (en) * 1998-10-02 2000-06-27 Advanced Micro Devices, Inc. Output buffer with protective limit of voltage across terminals of devices within the output buffer
US6054888A (en) * 1998-10-02 2000-04-25 Advanced Micro Devices, Inc. Level shifter with protective limit of voltage across terminals of devices within the level shifter
US6674305B1 (en) * 2002-07-08 2004-01-06 Semiconductor Components Industries Llc Method of forming a semiconductor device and structure therefor
EP1768240A4 (en) * 2004-06-09 2008-05-28 Rohm Co Ltd LEVEL CONTROL CIRCUIT AND SWITCHING CONTROLLER THEREWITH
JP2008258939A (ja) * 2007-04-05 2008-10-23 Matsushita Electric Ind Co Ltd 多チャンネル半導体集積回路

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5690626A (en) * 1979-12-24 1981-07-22 Mitsubishi Electric Corp Driving circuit with latch function
US4477735A (en) * 1980-12-20 1984-10-16 Itt Industries, Inc. Fast MOS driver stage for digital signals
JPS583183A (ja) * 1981-06-30 1983-01-08 Fujitsu Ltd 半導体装置の出力回路
EP0075915B1 (en) * 1981-09-30 1987-08-12 Kabushiki Kaisha Toshiba Logic circuit operable by a single power voltage
US4634893A (en) * 1983-01-10 1987-01-06 Ncr Corporation FET driver circuit with mask programmable transition rates
US4504779A (en) * 1983-03-11 1985-03-12 Hewlett-Packard Company Electrical load drive and control system
FR2552575B1 (fr) * 1983-09-27 1985-11-08 Thomson Csf Circuit de commande d'un panneau a plasma de type alternatif
JPS6184112A (ja) * 1984-10-02 1986-04-28 Fujitsu Ltd 論理ゲ−ト回路
FR2575013B1 (fr) * 1984-12-14 1987-01-16 Thomson Csf Porte logique a coincidence, et circuits logiques sequentiels mettant en oeuvre cette porte a coincidence
US4812683A (en) * 1987-05-19 1989-03-14 Gazelle Microcircuits, Inc. Logic circuit connecting input and output signal leads
US4855624A (en) * 1988-02-02 1989-08-08 National Semiconductor Corporation Low-power bipolar-CMOS interface circuit

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