KR960001792B1 - 레벨쉬프트된 출력신호를 출력하기 위한 출력회로 - Google Patents

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KR960001792B1 KR1019890009749A KR890009749A KR960001792B1 KR 960001792 B1 KR960001792 B1 KR 960001792B1 KR 1019890009749 A KR1019890009749 A KR 1019890009749A KR 890009749 A KR890009749 A KR 890009749A KR 960001792 B1 KR960001792 B1 KR 960001792B1
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마사지 우에노
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가부시키가이샤 도시바
아오이 죠이치
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Abstract

내용 없음.

Description

레벨쉬프트된 출력신호를 출력하기 위한 출력회로
제1도는 종래의 출력회로의 회로도,
제2도는 본 발명에 따른 제1실시예의 회로도,
제3도는 제2도에 도시된 회로중에서 일부신호의 전압파형을 나타낸 파형도,
제4도는 본 발명에 따른 실시예의 회로도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : P챈널 MOS트랜지스터 2, 5, 16 : N챈널, MOS트랜지스터
3 : CMOS인버터회로 4 : 다극콜렉터 바이폴라트랜지스터
6, 22 : 풀다운 MOS트랜지스터 7, 20 : 풀업 MOS트랜지스터
8, 18 : 제너다이오드 11 : 제어신호발생수단
12 : NOR게이트 13 : N챈널, DMOS트랜지스터
14 : 자기바이어스회로수단 15 : 저항
17 : PNP형 바이폴라트랜지수터 19 : 풀업회로수단
21 : 풀다운회로수단 31 : 제1풀다운 MOS트랜지스터
32 : 제2풀다운 MOS트랜지스터 ø : 트리거신호
VG : 제어신호
[산업상의 이용분야]
본 발명은 저전압입력신호에 응답해서 레벨쉬프트된 고전압출력신호를 출력하도록 된 출력회로에 관한 것이다.
[종래의 기술 및 그 문제점]
일반적으로, 전자발광 디스플레이(electro luminescence display)라던지 플라즈마 디스플레이 패널(PDP : Plasma Display Panel) 등과 같은 발광형 디스플레이를 구동시키기 위해 사용되는 구동용 IC는 높은 구동전압을 필요로 하기 때문에, 고전압구동용 IC가 사용되고 있다. 이 구동용 IC의 출력회로에서는 고전압의 요구뿐만 아니라 스위칭시간의 단축과 소비전력의 저감화가 요구되고 있기 때문에, CMOS에서 입력신호를 받아들여 저전압신호를 출력하고, 이 저전압신호를 레벨쉬프트시킨 고전압신호를 푸쉬풀(push-pull)형 출력단에서 출력하도록 되어 있는 바, 이 출력단에는 통상 DMOS(Double diffused MOS)트랜지스터가 사용되고 있다.
제1도는 상기한 바와 같은 구동용 IC에 사용되는 종래의 출력회로를 나타낸 것으로, 저전압전원(VDD)과 접지전압(VSS) 사이에는 P챈널 MOS트랜지스터(1)와 N챈널 MOS트랜지스터(2) 각각의 게이트 및 드레인이 공통접속되어 구성되는 CMOS인버터회로(3)가 삽입되어 있고, 입력단자(In)에는 상기 MOS트랜지스터(1, 2)의 게이트가 접속되어 있다. 그리고, 공통접속된 상기 MOS트랜지스터(1, 2)의 드레인에는 N챈널 MOS트랜지스터(5)의 게이트가 접속되어 있고, 상기, MOS트랜지스터(5)의 소오스에는 접지전압(VSS)이 접속되어 있으며, 상기 MOS트랜지스터(5)의 드레인에는 다극콜렉터 바이폴라트랜지스터(4)의 베이스와 한쪽 콜렉터가 접속되어 있다. 또, 상기 바이폴라트랜지스터(4)의 에미터에는 고전압전원(VCC)이 공급되고 있다.
상기 바이폴라트랜지스터(4)의 다른쪽 콜렉터에는 풀업 MOS트랜지스터(7)의 게이트가 접속되어 있고, 상기 MOS트랜지스터(7)의 드레인에는 고전압전원(VCC)이 공급되고 있으며, 상기 MOS트랜지스터(7)의 소오스에는 출력단자(Out)가 접속되어 있다. 상기 풀업 MOS트랜지스터(7)의 게이트와 소오스에는 제너다이오드(8)의 캐소드와 애노드가 각각 접속되어 있다.
풀다운 MOS트랜지스터(6)의 소오스에는 접지전압(VSS)이 접속되어 있고, 그 드레인에는 상기 풀업 MOS트랜지스터(7)의 게이트가 접속되어 있다.
다음에는 상기와 같이 구성된 출력회로의 동작을 상세히 설명한다.
먼저, 상기 입력신호(In)가 로우레벨인 경우에는, CMOS인버터회로(3)내의 MOS트랜지스터(1)가 온상태로 되는 반면 MOS트랜지스터(2)는 오프상태로 되므로, 상기 MOS트랜지스터(5)와 바이폴라트랜지스터(4)가 온상태로 되고, 그에 따라 상기 제너다이오드(8)에 전압강하가 발생하며, 상기 풀업 MOS트랜지스터(7)가 온상태로 된다. 그 결과, 출력단(Out)의 기생용량과 부하용량(도시하지 않음)이 상기 MOS트랜지스터(7)에 의해 충전되므로, 출력신호레벨은 하이레벨, 즉 전원전압레벨(VCC)로 된다.
한편, 입력신호(In)가 하이레벨인 경우에는, CMOS인버터회로(3)내의 MOS트랜지스터(2)가 온상태로 되는 반면 MOS트랜지스터(1)는 오프상태로 되고, 그에 따라 상기 MOS트랜지스터(5)가 오프상태로 되는 반면에 입력신호(In)가 하이레벨이기 때문에 상기 풀다운 트랜지스터(6)가 온상태로 된다. 그 결과, 출력단(Out)의 기생용량과 부하용량이 상기 풀다운 트랜지스터(6)를 통해 방전되므로, 출력신호레벨은 로우레벨, 즉 접지전압레벨(VSS)로 된다.
그런데, 상기 제1도의 회로에서 출력단자(Out)로 하이레벨이 출력되는 경우, 상기 풀업트랜지스터(7)를 온상태로 유지하기 위해서는 상기 바이폴라트랜지스터(4)에 의해 공급되는 전류를 항상 흐르게 할 필요가 있다. 이 때문에, 출력신호레벨이 하이레벨로 되거나 상기 풀업트랜지스터(7)가 오프상태로 되더라도, 출력 신호레벨이 하이레벨인 경우에는 상기 바이폴라트랜지스터(4)와 MOS트랜지스터(5)를 통해 전류가 계속적으로 흐르게 된다.
예컨대, MOS트랜지스터(5)를 통해 흐르는 전류를 150㎂, 고전압전원(VCC)을 200V로 가정하면, 그 소비전력 P는,
P=200×150×10-6=30mW…………………………………………………… (1)
로 된다. 그리고, 제1도에 도시된 구성의 출력회로가 조합된 디스플레이구동용 IC의 출력비트를 32비트로 하면, 그 소비전력은 약 1W로 된다. 따라서, 종래에는 디스플레이구동용 IC의 출력비트수가 증가함에 따라 소비전력이 증대되는 결점이 있었다.
[발명의 목적]
이에 본 발명은 상기와 같은 사정을 고려해서 발명된 것으로, 소비전력이 작은 고전압 출력회로를 제공하고자 함에 그 목적이 있다.
[발명의 구성 및 작용]
상기한 목적을 달성하기 위해 본 발명에 따른 출력회로는, 입력신호에 응답해서 입력신호의 소정기간 다음의 소정기간보다 짧은 기간동안 소정의 전압레벨의 제어신호를 출력하는 제어신호발생수단과, 자기바이어스적으로 설정되어 상기 제어신호에 의해 트리거되는 바이어스전압을 발생시키는 자기바이어스회로수단, 상기 자기바이어스회로수단을 바이어스전압에 의해 바이어스되어 출력신호의 전압레벨을 전원전압레벨까지 상승시키는 풀업회로수단 및, 입력신호의 제1전압레벨에 응답해서 출력신호의 전압레벨을 접지전압레벨로 저하시키는 풀다운회로수단을 구비하여 구성되어, 소정기간동안 제1전압레벨로 되고 다른 소정기간동안 제2전압레벨로 되는 상기 입력신호에 응답해서 접지전압과 전원전압을 출력하도록 된 것을 특징으로 한다.
[실시예]
이하, 예시도면을 참조해서 본 발명의 각 실시예를 상세히 설명한다.
제2도는 본 발명의 1실시예에 따른 출력회로의 구성을 나타낸 회로도로서, 입력단자(In)에는 하이레벨과 로우레벨을 갖는 입력신호(IN)가 공급되고 있다.
본 발명에서는 제어신호발생수단이 설치되는 바, 제2도에 도시된 1실시예에서는 제어신호발생수단(11)은 상기 입력신호(IN)와 외부회로(도시하지 않음)로부터 공급되는 트리거신호(ø)를 받아들이는 NOR게이트(12)를 포함하고 있다. 상기 트리거신호(ø)는 입력신호(IN)가 하이레벨로 설정된 후에 소정기간 동안 로우레벨로 된다. 상기 NOR게이트(12)는 상기 입력신호(IN)와 트리거신호(ø)에 응답해서 제3도에서 설명하게 될 제어신호(VG)를 출력한다. 이 제어신호(VG)는 상기 트리거신호(ø)와 입력신호(IN)를 논리적으로 NOR 시킨 신호이기 때문에, 상기 트리거신호(ø)가 최소한 입력신호(IN)의 천이영역과 중복되는 로우레벨인 기간동안에 상기 제어신호(VG)가 얻어지게 된다.
상기 제어신호발생수단(11)은 N챈널 DMOS(Double diffused MOS)트랜지스터(13)를 더 포함하고 있는 바, 상기 제어신호(VG)를 출력하는 NOR게이트(12)에는 이 DMOS트랜지스터(13)의 게이트가 접속되어 있고, 이 DMOS트랜지스터(13)의 소오스에는 접지전압(VSS)이 접속되어 있다.
또, 본 발명에서는 자기바이어스회로수단이 설치되는 바, 제2도에 도시된 1실시예에서는 자기바이어스회로수단(14)은 PNP형 바이폴라트랜지스터(17)와, N챈널 MOS트랜지스터(16), 저항(15) 및 제너다이오드(18)로 구성되어 있다.
상기 DMOS트랜지스터(13)의 드레인에는 상기 바이폴라트랜지스터(17)의 베이스가 접속되어 있고, 상기 바이폴라트랜지스터(17)의 에미터에는 예컨대 200V 정도의 전원전압(VCC)이 공급되고, 있으며, 상기 바이폴라트랜지스터(17)의 베이스와 에미터 사이에는 상기 저항(15)이 접속되어 있다.
그리고, 상기 바이폴라트랜지스터(17)의 베이스에는 상기 MOS트랜지스터(16)의 드레인이 접속되어 있고, 상기 MOS트랜지스터(16)의 소오스에는 출력단자(Out)가 접속되어 있으며, 상기 MOS트랜지스터(16)의 게이트에는 상기 바이폴라트랜지스터(17)의 콜렉터가 접속되어 있다.
또, 상기 MOS트랜지스터(16)의 게이트에는 상기 제너다이오드(18)의 캐소드가 접속되어 있고, 상기 제너다이오드(18)의 애노드에는 출력단자(Out)가 접속되어 있다. 여기에서, 상기 MOS트랜지스터(16)의 게이트-소오스간 전압은 상기 제너다이오드(18)의 일전전압에 의해 제한되기 때문에, 이 MOS트랜지스터(16)의 동작이 안정해지게 된다. 더욱이, 상기 MOS트랜지스터(16)의 게이트-소오스간 전압이 높기 때문에, 이 MOS트랜지스터(16)의 파괴를 방지할 수 있게 된다.
본 발명에서는 상기 자기바이어스회로수단의 바이어스전압에 응답해서 출력신호레벨을 전원전압레벨로 상승시키는 풀업회로수단이 설치되는 바, 상기 제2도에 도시된 1실시예에서는 풀업회로수단(19)은 풀업 MOS트랜지스터(20)로 구성되어 있다. 상기 풀업 MOS트랜지스터(20)의 드레인에는 전원전압(VCC)이 공급되고 있으며, 상기 풀업 MOS트랜지스터(20)의 소오스에는 출력단자(Out)가 접속되어 있다.
또, 본 발명에서는 입력신호에 응답해서 출력신호레벨을 기준전압레벨로 저하시키는 풀다운 회로수단이 설치되는 바, 상기 제2도에 도시된 1실시예에서는 풀다운회로수단(21)은 풀다운 MOS트랜지스터(22)로 구성되어 있다. 상기 N챈널 MOS트랜지스터(22)의 게이트에는 입력단자(In)가 접속되어 있고, 상기 N챈널 MOS트랜지스터(22)의 소오스에는 접지전압(VSS)이 접속되어 있으며, 상기 MOS트랜지스터(22)의 드레인에는 공통접속된 상기 MOS트랜지스터(16, 20)의 게이트가 접속되어 있다.
다음에는, 입력신호(IN)와 트리거신호(ø) 및 제어신호(VG)의 전압파형을 나타낸 제3도를 참조해서 상기 회로의 동작을 상세히 설명한다.
먼저, 입력신호(IN)가 하이레벨인 경우에는, 상기 풀다운 MOS트랜지스터(22)가 온상태로 되고, 그에 따라 상기 MOS트랜지스터(16, 20)의 게이트전위가 로우레벨로 되어 출력단자(Out)의 기생용량과 부하용량이 제너다이오드(18)를 통해 방전되므로, 출력신호레벨도 접지전압레벨(VSS)로 저하하게 된다.
다음으로, 입력신호(IN)가 하이레벨로 부터 절체되면, 상기 풀다운 MOS트랜지스터(22)가 오프상태로 된다. 그리고, 상기 입력신호가 하이레벨로부터 로우레벨로 천이할 때 상기 제어신호(VG)가 로우 레벨로부터 하이레벨로 변화하고, 그에 따라 상기 MOS트랜지스터(13)가 온상태로 된다. 그 결과, 상기 MOS트랜지스터(13)를 통해 전류가 흘러 상기 저항(15)에 전압강하를 발생시키게 된다. 상기 저항(15)에 전압강하가 발생하기 때문에 상기 바이폴라트랜지스터(17)가 온상태로 되고, 그에 따라 제너다이오드(18)에 전압강하가 발생하게 된다. 여기에서, 상기 제너다이오드(18)의 전압강하가 상기 트랜지스터(16, 20)의 임계치전압을 초과하게 될 때 상기 MOS트랜지스터(16, 20)가 온상태로 되고, 그에 따라 상기 기생용량과 부하용량이 충전되므로, 출력신호레벨이 전원전압레벨(VCC)까지 상승하게 된다.
상기 제어신호(VG)가 로우레벨로 될 때에는, 상기 MOS트랜지스터(13)가 오프상태로 되지만 상기 바이폴라트랜지스터(17)가 온상태로 됨으로써 상기 MOS트랜지스터(16)가 온상태로 되고, 자기바이어스적으로 바이폴라트랜지스터(17)를 온상태로 유지시키기 위해 상기 저항(15)의 전압강하분이 바이어스전압으로서 작용하게 된다. 그 결과, 상기 MOS트랜지스터(13)가 오프상태로 되더라도 상기 풀업 MOS트랜지스터(20)는 온상태를 유지하게 되므로, 상기 출력신호레벨을 전원전압레벨(VCC)까지 상승시키기 위해 상기 MOS트랜지스터(13)를 온상태로 유지시킬 필요가 없게 된다. 즉, 상기 제어신호(VG)가 하이레벨일 때에는 단지 이 기간에 대응하는 기간동안만 상기 MOS트랜지스터(13)를 온상태로 유지시키면 되므로, 본 실시예에 따른 출력회로의 소비전력을 대폭적으로 줄일 수 있게 된다.
상기 출력전압레벨이 하이레벨로 상승할 때에는 상기 풀업 MOS트랜지스터(20)의 소오스-드레인간 전위가 거의 등전위로 되므로, 그 풀업 MOS트랜지스터(20)를 통해 흐르는 전류가 정지된다.
제4도는 본 발명에 따른 다른 실시예를 나타낸 회로도로서, 풀다운회로수단(30)이 제2도에 도시된 MOS트랜지스터(22)에 상응하는 제1풀다운 MOS트랜지스터(31)에 부가하여 제2풀다운 MOS트랜지스터(32)를 포함하고 있는 바, 상기 제2풀다운 MOS트랜지스터(32)의 드레인은 출력단자(Out)에 직접 접속되어 있고, 상기 제2풀다운 MOS트랜지스터(32)의 소오스에는 접지전압(VSS)이 접속되어 있다.
상기 제2풀다운 MOS트랜지스터(32)의 게이트에는 NAND 회로(34)와 2개의 인버터(35, 36)로 구성된 지연회로(33)를 통해 입력신호(IN)가 공급되므로, 상기 MOS트랜지스터(31)의 게이트에 공급되는 입력신호보다 소정기간동안 지연된다. 따라서, 풀다운동작시에 먼저 MOS트랜지스터(31)가 온상태로 되고, 소정기간 후에 MOS트랜지스터(32)가 온상태로 되게 된다.
상기 MOS트랜지스터(32)를 부가함으로써, 구동능력이 증대되어 상기 제1풀다운 MOS트랜지스터(31)의 크기를 줄일 수 있다. 따라서, 상기 바이폴라트랜지스터(17)로부터의 전류에 의해 충전되는 MOS트랜지스터(31)의 기생용량을 작게할 수 있고, 그에 따라 본 회로의 스위칭시간을 단축시킬 수 있게 된다.
상기 MOS트랜지스터(32)의 상태가 변화하기 전에 상기 MOS트랜지스터(31)가 온상태로 되기 때문에, 상기 MOS트랜지스터(32)가 온상태로 되기 전에 풀업 MOS트랜지스터(20)가 오프상태로 되게 된다. 그에 따라, 전원전압단자(VCC) 사이를 흐르는 누설전류를 방지할 수 있게 된다.
상술한 실시예에 있어서는, 바이폴라트랜지스터(17)가 자기바이어스회로수단으로 사용되었지만, 상기 바이폴라트랜지스터 대신 MOS트랜지스터를 사용할 수도 있다.
또한, 본 발명은 상기한 실시예에 한정되지 않고, 그 요지를 이탈하지 않는 범위내에서 여러가지로 변형해서 실시할 수 있다.
한편, 본원 청구범위의 각 구성요건에 병기한 도면참조부호는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시한 실시예에 한정할 의도로 병기한 것은 아니다.

Claims (11)

  1. 입력신호에 응답해서 입력신호의 소정기간 다음의 소정기간보다 짧은 기간동안 소정의 전압레벨의 제어신호를 출력하는 제어신호발생수단(11)과, 자기바이어스적으로 설정되어 상기 제어신호에 의해 트리거되는 바이어스전압을 발생시키는 자기바이어스회로수단(14), 상기 자기바이어스회로수단(14)의 바이어스전압에 의해 바이어스되어 출력신호의 전압레벨을 전원전압레벨(VCC)까지 상승시키는 풀업회로수단(19) 및, 입력신호의 제1전압레벨에 응답해서 출력신호의 전압레벨을 접지전압레벨(VSS)로 저하시키는 풀다운회로수단(21)을 구비하여 구성되어, 소정기간동안 제1전압레벨로 되고 다른 소정기간동안 제2전압레벨로 되는 상기 입력신호에 응답해서 접지전압(VSS)과 전원전압(VCC)을 출력하도록 된 것을 특징으로 하는 출력회로.
  2. 제1항에 있어서, 상기 자기바이어스회로수단(14)은, 제어신호가 공급되는 베이스와 전원전압(VCC)이 공급되는 에미터 및 콜렉터를 갖춘 바이폴라트랜지스터(17)와, 상기 바이폴라트랜지스터(17)의 콜렉터에 접속되는 제1게이트와 상기 바이폴라트랜지스터(17)의 베이스에 접속되는 제1드레인 및 제1소오스를 갖춘 제1MOS트랜지스터(16) 및, 상기 바이폴라트랜지스터(17)의 베이스와 에미터간에 접속되는 저항(15)을 구비하여 구성된 것을 특징으로 하는 출력회로.
  3. 제2항에 있어서, 상기 자기바이어스회로수단(14)은, 상기 제1MOS트랜지스터의 제1게이트에 접속되는 캐소드와 상기 제1MOS트랜지스터(16)의 제1소오스에 접속되는 애노드를 갖춘 제너다이오드(18)를 더 구비하여 구성된 것을 특징으로 하는 출력회로.
  4. 제3항에 있어서, 상기 풀업회로수단(19)은, 상기 제1MOS트랜지스터(16)의 제1게이트에 접속되는 제2게이트와 전원전압(VCC)이 공급되는 제2드레인 및 상기 제1MOS트랜지스터(16)의 제1소오스에 접속되는 제2소오스를 갖춘 제2MOS트랜지스터(20)로 구성된 것을 특징으로 하는 출력회로.
  5. 제4항에 있어서, 상기 풀다운회로수단(21)은, 입력신호가 공급되는 제3게이트와 상기 제1, 제MOS트랜지스터(16, 20)의 공통접속된 제1, 제2게이트에 접속되는 제3드레인 및 접지전압(VSS)이 공급되는 제3소오스를 갖춘 제3MOS트랜지스터(22)로 구성된 것을 특징으로 하는 출력회로.
  6. 입력신호에 응답해서 입력신호와 소정기간 다음의 소정기간보다 짧은 기간동안 소정의 전압레벨의 제어신호를 출력하는 제어신호발생수단(11)과, 출력단자에 소정의 전류를 공급하여 부하용량을 충전시키는 풀업회로수단(19), 자기바이어스적으로 설정되어 상기 제어신호에 의해 트리거되는 바이어스전압을 공급함으로써 상기 풀업회로수단(19)을 바이어스시키는 자기바이어스회로수단(14) 및, 입력신호에 응답해서 상기 부하용량을 방전시키는 풀다운회로수단(30)을 구비하여 구성되어, 소정기간동안 제1전압레벨로 되고 다른 소정기간동안 제2전압레벨로 되는 저전압입력신호와 전원전압(VCC) 및 접지전압(VSS)에 응답해서 고전압출력신호를 출력함과 더불어, 소정기간동안 출력단자에 접속된 부하용량을 방전시키거나 소정기간동안 상기 부하용량을 충전시키도록 된 것을 특징으로 하는 출력회로.
  7. 제6항에 있어서, 상기 자기바이어스회로수단(14)은, 제어신호가 공급되는 베이스와 전원전압(VCC)이 공급되는 에미터 및 콜렉터를 갖춘 바이폴라트랜지스터(17)와, 상기 바이폴라트랜지스터(17)의 콜렉터에 접속되는 제1게이트와 출력단자에 접속되는 제1소오스 및 상기 바이폴라트랜지스터(17)의 베이스에 접속되는 제1드레인을 갖춘 제1MOS트랜지스터(16), 상기 바이폴라트랜지스터(17)의 베이스와 에미터간에 접속되는 저항(15) 및, 상기 제1MOS트랜지스터(16)의 제1소오스와 제1게이트간에 접속되는 제너다이오드(18)로 구성된 것을 특징으로 하는 출력회로.
  8. 제7항에 있어서, 상기 풀업회로수단(19)은, 상기 제1MOS트랜지스터(16)의 제1게이트에 접속되는 제2게이트와 전원전압(VCC)이 공급되는 제2드레인 및 상기 제1MOS트랜지스터(16)의 제1소오스에 접속되는 제2소오스를 갖춘 제2MOS트랜지스터(20)로 구성된 것을 특징으로 하는 출력회로.
  9. 제8항에 있어서, 상기 풀다운회로수단(30)은, 입력신호가 공급되는 제3게이트와 상기 제1, 제2MOS트랜지스터(16, 20)의 공통접속된 제1, 제2게이트에 접속되는 제3드레인 및 접지전압(VSS)이 공급되는 제3소오스를 갖춘 제3MOS트랜지스터(31)를 구비하여 구성된 것을 특징으로 하는 출력회로.
  10. 제9항에 있어서, 상기 풀다운회로수단(30)은, 제4게이트와 접지전압(VSS)이 공급되는 제4소오스 및 출력단자에 접속되는 제4드레인을 갖춘 제4MOS트랜지스터(32)와, 상기 제3MOS트랜지스터(31)에 공급되는 입력신호보다 지연된 입력신호를 제4MOS트랜지스터(32)의 제4게이트에 공급하는 지연회로수단(33)을 더 구비하여 구성된 것을 특징으로 하는 출력회로.
  11. 제10항에 있어서, 상기 제어신호발생수단(11)에 공급되는 트리거신호(ø)는, 외부회로로부터 공급되도록 되어 있고, 상기 제어신호발생수단(11)은, 입력신호와 상기 트리거신호(ø)가 공급되는 NOR게이트(12)를 구비하여 구성된 것을 특징으로 하는 출력회로.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR930003010B1 (ko) * 1990-08-10 1993-04-16 삼성전자 주식회사 Mos 드라이버회로
JP3386943B2 (ja) 1995-10-30 2003-03-17 三菱電機株式会社 半導体装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58161418A (ja) * 1982-02-26 1983-09-26 Fujitsu Ltd パルス増幅回路
SU1109907A1 (ru) * 1983-02-04 1984-08-23 Предприятие П/Я Х-5737 Устройство преобразовани уровней напр жени
JPS6020394A (ja) * 1983-07-14 1985-02-01 Ricoh Co Ltd 電源切換回路
JPS6157118A (ja) * 1984-08-29 1986-03-24 Toshiba Corp レベル変換回路
US4694201A (en) * 1985-04-30 1987-09-15 Motorola, Inc. Current-saving CMOS input buffer
US4656374A (en) * 1985-06-17 1987-04-07 National Semiconductor Corporation CMOS low-power TTL-compatible input buffer
DE3688222T2 (de) * 1985-07-22 1993-11-04 Hitachi Ltd Halbleitereinrichtung mit bipolarem transistor und isolierschicht-feldeffekttransistor.
JPS6269719A (ja) * 1985-09-24 1987-03-31 Toshiba Corp レベル変換論理回路
JPH07118642B2 (ja) * 1986-01-08 1995-12-18 株式会社東芝 レベル変換回路
US4707623A (en) * 1986-07-29 1987-11-17 Rca Corporation CMOS input level shifting buffer circuit
JPH0693615B2 (ja) * 1988-05-16 1994-11-16 株式会社東芝 ドライバ回路

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