Изобретение относитс к электронике и импульсной технике и предназначено дл преобразовани уровней напр женьл. Известно устройство преобразовани уровней напр жени , выполненн на дополн ющих ВДП-транзисторах и содержащее входной транзистор, первый инвертор и триггер с несимметричными плечами 1 1 Недостатком устройства вл етс невозможность использовани его дл преобразовани уровней ТТЛ ИС в управл ющие напр жени МДП-схем на дополн ющих транзисторах, питающихс от разнопол рных источников напр же ни , так как при логическом О на входе устройства не обеспечиваетс режим закрывани п-канальных транзи торов, подключенных истоком к шине источника отрицательного напр жени питани . Наиболее близким по технической сущности к предложенному вл етс устройство согл-асовани ТТЛ схем с МДП-интегральньми схемами, выполненное на МДП-транзисторах, содержащее первый транзистор с каналом гл-типа сток которого подключен к стоку второго транзистора с каналом р -типа, затвор которого подключен к входУ устройства, а исток- к щине первого источника положительного.напр жени третий транзистор с каналом п-типа,ис ток которого подключен к шине отрица тельного источника напр жени , сток к выходу устройства и стоку четверто транзистора с каналом р-типа, исток которого подключен к шине второго источника положительного напр жени исток п того транзистора с каналом h-типа подключен к шине отрицательного источника напр жени , затвор шестого транзистора с каналом р-типа к шине нулевого потенциала, сток к стоку седьмого транзистора с каналом п-типа, затвор восьмого транзистора с каналом р-типа подключен к выходу устройства, сток - к затвору четвертого транзистора, а исток к шине второго источника положительного напр жени , сток дев того транзистора подключен к затвору второго транзистора и истоку шестого транзистора , затвор третьего транзистора подключен к стоку первого транзистора и затвору седьмого транзистора исток которого подключен к шине отрицательного источника напр жени , сток седьмого транзистора подключен к затворам первого и п того Tpai зисторов . Недостатком известного устройства вл етс низкое быстродействие, св занное с ограничивающими ток первым , третьим и п тым тоанзисторами. Цель изобретени - увеличение быстродействи . Поставленна цель достигаетс тем, что в устройстве преобразовани уровней напр жени , выполненном на МДЛ-транзисторах, содержащем первый транзистор с каналом ti -типа, сток которого подключен к стоку второго транзистора с каналом р-типа, затвор которого подключен к входу устройства , а исток - к, шине первого источника положительного напр жени , третий транзистор с каналом п-типа, исток которого подключен к шине отрица ельного источника напр жени , сток - к выходу устройства и стоку четвертого транзистора с каналом р-типа, исток которого подключен к шине второго источника положительного напр жени , исток п того транзистора с каналом м -типа подключен к шине отрицательного источника напр жени , затвор шестого транзистора с каналом р-типа подключен к шинр нулевого потенциала, сток - к стоку седьмого транзистора с каналом h-типа, затвор восьмого транзистора с каналом р-типа подключен к выходу устройства, сток - к затвору четвертого транзистора, а исток - к шине второго источника положительного напр жени , затвор первого транзистора подключен к входу устройства, исток - к шине нулевого потенциала, сток - к стоку седьмого транзистора, затвор которого подключен к истоку второго транзистора, а исток - к стоку восьмого транзистора , затвор которого подключен к затвору п того транзистора, сток которого подключен к истоку шестого транзистора и затвору третьего транзистора . На чертеже представлена принципиальна электрическа схема устройства преобразовани уровней напр жени . Устройство содержит первый транзистор 1 с каналом п-типа, сток которого подключен к стоюу второго транзистора 2 с каналом р-типа, затвор которого подключен к входу 3 устройства, а исток - к шине первог источника 4 положительного напр жени , третий транзистор 5 с каналом п-типа, исток которого подключен к шине отрицательного источника 6 напр жени , сток - к выходу 7 устро ства и стоку четвертого транзистора 8, исток которого подключен к шине второго источника 9 положительного напр жени , исток п того транзистора 10 с каналом п-типа подключен к шине отрицательного источника 6 напр жени , затвор шестого транзистора 1 1 с каналом р-типа - к шине 12 нулевого потенциала, сток - к стоку седьмого транзистора 13 с каналом h-типа, затвор восьмого транзистора 14 с каналом р-типа подключен к Bi-rx ду 7 устройства, сток - к затвору четвертого транзистора 8, а исток к шине второго источника 9 положительного напр жени , затвор первого транзистора 1 подключен к входу 3 устройства, исток - к шине 12 нулево потенциала, сток - к стоку седьмого транзистора 13, затвор которого подключен к истоку второго транзистора 2, а исток - к стоку восьмого транзистора 14, затвор которого подключе к затвору п того транзистора 10, сток которого подключен к истоку шестого транзистора 11 и затвору тре тьего транзистора 5. Устройство работает следующим образом . Пусть в исходном состо нии уровен напр жени на входе 3 устройства соответствует логическому О. При этом первый транзистор 1 закрыт, а второй транзистор 2 открыт. На стоках первого и второго транзисторов 1 и 2 устанавливаетс значение напр жени , близкое к напр жению на шине первого источника А положительного напр жени . Через открытый шестой транзистор 11 положительное напр жение прикладываетс к затвору третьего транзистора 5, который открываетс под действием суммы напр жени отрицательного и первого положительного источников. На выходе 7 устройства устанавливаетс напр жение , близкое к напр жению на шине отрицательного источника 6 напр же ни . По мере нарастани отрицательного напр жени на вькоде 7 устройства п тый транзистор 10 закрываетс , а восьмой транзистор Ii открываетс . При этом положительные напр жени в узлах на стоке п того транзистора 10 и восьмого транзистора 14 увеличиваютс , обеспечива тем самым открывание третьего транзистора 5 и закрывание четвертого транзистора 8, Этот процесс протекает лавинообразно до тех пор, пока напр жение на вькоде 7 устройства не установитс близким к напр жению на шине отрицательного источника 6 напр жени . При поступлении на вход 3 устройства логической 1 на стоках первого и второго транзисторов 1 и 2 через открытый первый транзистор 1 устанавливаетс напр жение, близкое к нулевому значению. Через открытый седьмой транзистор 13 это напр жение прикладываетс к затвору четвертого транзистора 8, который открываетс под действием суммы напр жений , приложенных между затвором и истоком. На выходе 7 устройства устанавливаетс напр жение, близкое к напр жению второго источника 9 положительного напр жени . По мере нарастани положительного напр жени на выходе 7 устройства п тый транзистор 10 открываетс , а восьмой транзистор 14 закрываетс . При этом отрицательное напр жение на стоке п того транзистора 10 увеличиваетс , обеспечива закрывание третьего транзистора 5. Технико-экономический эффект изобретени заключаетс в увеличении быстродействи устройства.